JP5565903B2 - スイッチドキャパシタ利得段 - Google Patents
スイッチドキャパシタ利得段 Download PDFInfo
- Publication number
- JP5565903B2 JP5565903B2 JP2010106303A JP2010106303A JP5565903B2 JP 5565903 B2 JP5565903 B2 JP 5565903B2 JP 2010106303 A JP2010106303 A JP 2010106303A JP 2010106303 A JP2010106303 A JP 2010106303A JP 5565903 B2 JP5565903 B2 JP 5565903B2
- Authority
- JP
- Japan
- Prior art keywords
- stage
- output
- amplifier
- clock
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
Description
図1は、本発明に係るスイッチドキャパシタ利得段を用いたパイプライン型A/D変換器の一構成例を示すブロック図である。本構成例のパイプライン型A/D変換器1は、互いに縦列接続された9ステージの低分解能ADC10−1〜10−9と、バイアス回路20と、クロック生成回路30と、シフトレジスタ+デジタルエラー訂正回路40と、バッファ50と、を有する。低分解能ADC10−1〜10−9は、それぞれ、1.5ビット/ステージの分解能を有しており、その構成要素として、乗算型DAC11(以下、MDAC11と呼ぶ)と、サブADC12と、を有する。MDAC11は、機能ブロック的に見ると、サンプル/ホールド回路111と、3レベルDAC112と、加算器113と、増幅器114と、を有する。なお、本発明に係るスイッチドキャパシタ利得段は、上記したMDAC11として好適に用いられるものであり、その詳細については後述する。
図2は、パイプライン型A/D変換器1で取り扱われる入出力信号の一覧表であり、左から順に、信号名、入力/出力の区分、デジタル/アナログの区分、及び、機能が示されている。INPは、アナログ差動入力信号(正側)である。INMは、アナログ差動入力信号(負側)である。BIASは、OTA[Operational Transconductance Amplifier]用基準電流入力信号である。BIAS_SELは、OTA用基準電流生成切替信号(内/外)であり、その論理レベルが「1(ハイレベル)」であるときに基準電流が外部入力される状態となる。VREFPは、基準電圧(正側)である。VREFMは、基準電圧(負側)である。VCOMは、基準電圧(コモン)である。PSAVEは、パワーセーブ設定信号であり、その論理レベルが「1(ハイレベル)」であるときにパワーセーブ状態となる。MCLKは、マスタークロック信号である。D[9:0]は、10ビットのデジタル出力信号である。なお、アナログ差動入力信号INP、INMについては、GNDでシールドを行い、できるだけ隣接させて配線することが望ましい。また、アナログ差動入力信号INP、INMは、クロック系統やデジタル出力信号D[9:0]と交差させず、デジタル回路や発振回路などのノイズ源となる回路付近に配線しないことが望ましい。
図3は、パイプライン型A/D変換器1で取り扱われる電源・GNDの一覧表である。AVDDは、アナログ回路用電源である。DVDDは、デジタル回路用電源である。VSSは、アナログ回路/デジタル回路の共用GNDである。なお、AVDD、DVDD、及び、VSSのI/Oはできるだけ分離し、その間は異電源間I/Oで保護することが望ましい。また、各I/OからAVDD、DVDD、及び、VSSの各端子までは、できるだけ太い幅で短く配線することが望ましい。
図4は、パイプライン型A/D変換器1入出力に関するタイミング特性を説明するためのタイミングチャートであり、上から順に、アナログ差動入力電圧VIND(=VINP−VINM)、マスタークロック信号MCLK、パワーセーブ信号PSAVE、及び、デジタル出力信号D[9:0]が描写されている。本図に示すように、パイプライン型A/D変換器1は、パワーセーブ信号PSAVEがローレベルに立ち下がった後、マスタークロック信号MCLKの立上がりエッジをトリガとして、アナログ差動入力電圧VINDのサンプリングを開始する。なお、TACTはパワーセーブ解除後起動時間、TLATEはパイプライン遅延時間、及び、TDLYは出力遅延時間に相当する。
パイプライン型A/D変換器1は、マスタークロックMCLKの立ち上がりエッジで取り込まれたアナログ差動入力電圧VINDを9ステージの低分解能ADC10−1〜10−9でパイプライン的に変換し、各ステージのデジタル出力をシフトレジスタ+デジタルエラー訂正回路40で補正することにより、10ビットのデジタル出力信号D[9:0]を生成する。
パイプライン型A/D変換器1は、各ステージからのデジタル出力に冗長性を持たせた1.5ビット/ステージ方式を採用している。この方式を採用することにより、各ステージ毎のサブADC12を形成するコンパレータの閾値誤差が±0.25VREF(±VREF/4)以内に収まっているならば、この閾値誤差に起因するデジタル出力のエラーを訂正することが可能である。
図6は、クロック生成回路30の一構成例を示すブロック図である。また、図7は、クロック生成回路30の動作を説明するためのタイミングチャートであり、上から順に、マスタークロック信号MCLK、クロックPH1、クロックPH1AB、クロックPH2、及び、クロックPH2ABが描写されている。
図8は、サブADC12の一構成例を示す回路図である。本構成例のサブADC12はコンパレータ121及び122と、エンコーダ123と、Dフリップフロップ124と、を有し、差動アナログ入力電圧VIN(=VINP−VINM)と基準電圧±VREF/4(ただし、VREF=VREFP−VREFM)を比較し、その比較結果に応じた2ビット3値のデジタル値[B1:B0](00、01、10)を出力する(図9を参照)。また、サブADC12は、MDAC11内に設けられている3レベルDAC112の出力切替信号を生成する。
図10は、コンパレータ121の一構成例を示す回路図である。本構成例のコンパレータ121は、トランジスタM1〜M11と、インバータINV1及びINV2と、を有する。なお、トランジスタM1、M3、M5〜M8、及び、M11は、いずれも、Nチャネル型MOS[Metal Oxide Semiconductor]電界効果トランジスタであり、トランジスタM2、M4、M9、及び、M10は、いずれも、Pチャネル型MOS電界効果トランジスタである。
図11A及び図11Bは、9ステージの低分解能ADC10−1〜10−9のうち、奇数段のステージに含まれるMDAC11の一構成例を示す回路図であり、図11Aはサンプリング期間におけるスイッチ状態、図11Bは増幅期間におけるスイッチ状態を各々示している。なお、偶数段のステージに含まれるMDAC11の構成についても、基本的には奇数段のステージに含まれるMDAC11と同様の構成であり、クロックPH1とクロックPH2の入力先を互いに入れ替えると共に、クロックPH1ABに代えてクロックPH2ABを入力すればよい。
図13は、OTA部114aの一構成例を示す回路図である。本構成例のOTA部114aは、プリアンプ段Xと、カスコード出力段Yと、ミラー補償部Zと、を有する完全差動型とされている。プリアンプ段Xは、Nチャネル型MOS電界効果トランジスタN11〜N15を有する。カスコード出力段Yは、Pチャネル型MOS電界効果トランジスタP11〜P14と、Nチャネル型MOS電界効果トランジスタN18及びN19と、を有する。ミラー補償部Zは、キャパシタCm1及びCm2と、スイッチSW1及びSW2と、を有する。
図16は、バイアス回路20の一構成例を示す回路図である。本構成例のバイアス回路20は、MDAC11のサンプリング期間におけるコモン電圧IN_CMと、OTA部114aの各種バイアス電圧(PCS、PCG、NCM、NCG、NCS)を生成する回路ブロックであり、基準電流生成部21と、低電圧カスコードカレントミラー部22と、パワーセーブ部23と、を有する。
図17は、シフトレジスタ+デジタルエラー訂正回路40の構成例を示すブロック図である。本構成例のシフトレジスタ+デジタルエラー訂正回路40は、シフトレジスタ41とデジタルエラー訂正回路42を有する。
10−1〜10−9 低分解能ADC
11 乗算型DAC(MDAC)
111 サンプル/ホールド回路
112 3レベルDAC(オフセット決定部)
113 加算器
114 増幅器
114a OTA部
114b CMFB部
12 サブADC
121、122 コンパレータ
123 エンコーダ
124 Dフリップフロップ
20 バイアス回路
21 基準電流生成部
22 カスコードカレントミラー部
23 パワーセーブ部
30 クロック生成回路
40 シフトレジスタ+デジタルエラー訂正回路
41 シフトレジスタ
42 デジタルエラー訂正回路
50 バッファ
M1〜M11 トランジスタ
INV1、INV2 インバータ
Cs1、Cs2、Cs キャパシタ(サンプリング用)
Cf1、Cf2、Cf キャパシタ(フィードバック用)
SW11〜SW15、SW21〜SW25 スイッチ
X プリアンプ段
Y カスコード出力段
N11〜N19 Nチャネル型MOS電界効果トランジスタ
P11〜P14 Pチャネル型MOS電界効果トランジスタ
Cm1、Cm2、Cm キャパシタ(ミラー補償用)
SW1〜SW5 スイッチ
C1、C2 キャパシタ
SWa〜SWg スイッチ
AMP1、AMP2 アンプ
Claims (5)
- アナログ入力電圧を複数ステージの低分解能ADCでパイプライン的に変換し、各ステージのデジタル出力に基づいて複数ビットのデジタル出力信号を生成するパイプライン型アナログ/デジタル変換器であって、
前記複数ステージの低分解能ADCは、それぞれ、
自身への入力電圧と基準電圧とを比較するサブADCと、
前記サブADCの比較結果に基づくオフセットを前記入力電圧に与えた上で所定の利得倍に増幅して出力するスイッチドキャパシタ利得段と、
を有し、
前記スイッチドキャパシタ利得段は、それぞれ、
前記入力電圧のサンプル/ホールドを行うサンプル/ホールド回路と、
前記サブADCの比較結果に基づいて前記オフセットを決定するオフセット決定部と、
前記サンプル/ホールド回路の出力と前記オフセットとを足し合わせる加算器と、
前記加算器の出力を所定の利得倍に増幅して出力する増幅器と、
を有し、サンプリング期間には前記サンプル/ホールド回路を用いて前記入力電圧のサンプリングを行う一方、増幅期間には前記増幅器を用いてサンプリング済み入力電圧の増幅出力を行うものであり、
前記増幅器は、それぞれ、前記サンプリング期間には前記増幅器にミラー補償容量を組み込む一方、前記増幅期間には前記増幅器から前記ミラー補償容量を切り離すミラー補償部を有することを特徴とするパイプライン型A/D変換器。 - 前記増幅器は、第1アンプ段と、前記第1アンプ段の後段に接続された出力段または第2アンプ段と、を有し、
前記ミラー補償部は、前記出力段または前記第2アンプ段の入出力間に直列接続されたキャパシタ及びスイッチを有し、
前記スイッチは、前記サンプリング期間にオンされて前記増幅期間にオフされることを特徴とする請求項1に記載のパイプライン型A/D変換器。 - 前記複数ステージの低分解能ADCで各々得られる1.5ビットないし2ビットのデジタル出力を同一のタイミングでパラレルに出力するシフトレジスタと、
前記シフトレジスタから出力されるNステージ目の最下位ビットと(N+1)ステージ目の最上位ビットをオーバーラップして足し合わせることにより、最終的なデジタル出力信号を生成するデジタルエラー訂正回路と、
を有することを特徴とする請求項1または2に記載のパイプライン型A/D変換器。 - 前記複数ステージの低分解能ADCは、各々の入出力形式が全差動型であることを特徴とする請求項1〜3のいずれかに記載のパイプライン型A/D変換器。
- 前記複数ステージの低分解能ADCは、各々の入出力形式がシングルエンド型であることを特徴とする請求項1〜項3のいずれかに記載のパイプライン型A/D変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010106303A JP5565903B2 (ja) | 2010-05-06 | 2010-05-06 | スイッチドキャパシタ利得段 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010106303A JP5565903B2 (ja) | 2010-05-06 | 2010-05-06 | スイッチドキャパシタ利得段 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011239023A JP2011239023A (ja) | 2011-11-24 |
JP5565903B2 true JP5565903B2 (ja) | 2014-08-06 |
Family
ID=45326558
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010106303A Expired - Fee Related JP5565903B2 (ja) | 2010-05-06 | 2010-05-06 | スイッチドキャパシタ利得段 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5565903B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013207697A (ja) * | 2012-03-29 | 2013-10-07 | Asahi Kasei Electronics Co Ltd | サンプル・ホールド回路 |
JP6155918B2 (ja) * | 2013-07-11 | 2017-07-05 | サンケン電気株式会社 | サンプル・ホールド回路、アナログデジタル変換回路及びデジタル制御回路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6359579B1 (en) * | 2000-02-17 | 2002-03-19 | Advanced Micro Devices, Inc. | Digital logic correction circuit for a pipeline analog to digital (A/D) converter |
JP3737346B2 (ja) * | 2000-08-28 | 2006-01-18 | シャープ株式会社 | サンプルホールド増幅回路とそれを用いたパイプライン型ad変換器およびパイプライン型da変換器 |
JP2002190736A (ja) * | 2000-12-21 | 2002-07-05 | Sharp Corp | サンプルホールド増幅回路およびパラレルパイプライン型データ変換器 |
JP4483473B2 (ja) * | 2004-08-10 | 2010-06-16 | ソニー株式会社 | パイプライン型アナログ/ディジタル変換器 |
JP4751667B2 (ja) * | 2005-08-12 | 2011-08-17 | 富士通セミコンダクター株式会社 | 逐次比較型ad変換器。 |
JP4961425B2 (ja) * | 2006-11-30 | 2012-06-27 | パナソニック株式会社 | 演算増幅器 |
JP5155103B2 (ja) * | 2008-11-05 | 2013-02-27 | 旭化成エレクトロニクス株式会社 | スイッチトキャパシタ回路およびパイプライン型a/dコンバータ |
-
2010
- 2010-05-06 JP JP2010106303A patent/JP5565903B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011239023A (ja) | 2011-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100824793B1 (ko) | 기준 전압을 스스로 공급하는 파이프라인 구조의 아날로그디지털 컨버터 | |
US7683819B2 (en) | Analog-to-digital converting circuit | |
US8791845B2 (en) | Circuitry and method for reducing area and power of a pipelince ADC | |
US7649486B2 (en) | Flash A/D converter | |
JP2006115003A (ja) | サンプルホールド回路およびそれを用いたパイプラインad変換器 | |
JP2002074976A (ja) | サンプルホールド増幅回路とそれを用いたパイプライン型ad変換器およびパイプライン型da変換器 | |
US7450050B2 (en) | Switched-capacitor reset architecture for opamp | |
US20090303092A1 (en) | Analog-to-digital conversion devices and analog-to-digital conversion stages thereof | |
KR100459086B1 (ko) | 의사 차동 증폭회로 및 이를 사용한 아날로그-디지털 변환기 | |
WO2011021260A1 (ja) | パイプライン型ad変換器およびその出力補正方法 | |
JP5565903B2 (ja) | スイッチドキャパシタ利得段 | |
Shimizu et al. | A 30mW 12b 40MS/s subranging ADC with a high-gain offset-canceling positive-feedback amplifier in 90nm digital CMOS | |
JP5439590B2 (ja) | 比較器、差動アンプ回路、及びアナログデジタル変換器 | |
JP2004096636A (ja) | アナログ−デジタル変換回路 | |
JP4483473B2 (ja) | パイプライン型アナログ/ディジタル変換器 | |
JP4681622B2 (ja) | Ad変換器 | |
Elkafrawy et al. | A 10-bit 150MS/s current mode SAR ADC in 90nm CMOS | |
JP3560433B2 (ja) | A/d変換器 | |
JP4858962B2 (ja) | 半導体集積回路装置 | |
Kuo | A 1.2 V 10 bits 100-MS/s analog-to-digital converter with a 8-stage pipeline and a 2 bits flash ADC | |
Hati et al. | A 55-mW 300MS/s 8-bit CMOS parallel pipeline ADC | |
Zahrai et al. | A 12b 100ms/s highly power efficient pipelined adc for communication applications | |
Picolli et al. | A 90nm 8b 120Ms/s-250Ms/s Pipeline ADC | |
JP2006121307A (ja) | サンプルホールド回路又はそれを用いたad変換器 | |
JP2007208424A (ja) | アナログデジタル変換器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130502 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140124 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140128 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140331 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140520 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140613 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5565903 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |