JP3737346B2 - サンプルホールド増幅回路とそれを用いたパイプライン型ａｄ変換器およびパイプライン型ｄａ変換器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、サンプルホールド機能を有する高精度増幅回路と、それを用いたパイプライン型ＡＤ変換器およびパイプライン型ＤＡ変換器に係り、特にそれらの低消費電力化および動作の高速化に関するものである。
【０００２】
【従来の技術】
従来、サンプルホールド機能を有する高精度増幅回路（ＳＨＡ回路）を実現する場合、高いＤＣゲインを有する演算増幅器を用いる必要があった。通常、高いＤＣゲインを有する演算増幅器は、複数の演算増幅器が直列に接続された構成となる。例えば、IEEE Symposium on VLSI Circuits,1996年,94 〜95頁に、２段演算増幅器を用いたＳＨＡ回路およびそれを用いたパイプライン型ＡＤ変換器の構成が示されている。このＳＨＡ回路の動作原理を図１３を用いて説明する。
【０００３】
同図のＳＨＡ回路は、演算増幅器１００、入力信号に係る電圧ＶＩＮＰ・ＶＩＮＭから入力信号のサンプリングを行うためのキャパシタ１０６ｐ・１０６ｍ、演算増幅器１００に負帰還を与えるためのキャパシタ１０７ｐ・１０７ｍ、位相補償キャパシタ１０４ｐ・１０４ｍ、およびアナログスイッチで構成される複数のスイッチ１０３・１０５ｐ・１０８ｐ・１０９ｐ・１０５ｍ・１０８ｍ・１０９ｍから構成される。演算増幅器１００は、サンプルホールド、増幅、およびアナログ信号の加減算処理を高精度に行うめために、直列に接続された２段の演算増幅段１０１・１０２からなる。また、位相補償キャパシタ１０４ｐ・１０４ｍは、演算増幅段１０１・１０２を直列に接続した場合に生じる位相余裕の劣化を補う。
【０００４】
上記の構成のＳＨＡ回路において、入力信号のサンプリングを行うサンプリングフェーズφｓでは、初段の演算増幅段１０１の２組の入力端子と出力端子とがスイッチ１０５ｐ・１０５ｍにより互いに短絡され、次段の演算増幅段１０２の２つの出力端子がスイッチ１０３により互いに短絡される。また、スイッチ１０８ｐがキャパシタ１０６ｐの入力側の電極に電圧ＶＩＮＰが印加されるように動作するとともに、スイッチ１０９ｐがキャパシタ１０７ｐの負帰還時の帰還元側の電極に基準電圧ＶＲＥＦが印加されるように動作する。さらに、スイッチ１０８ｍがキャパシタ１０６ｍの入力側の電極に電圧ＶＩＮＭが印加されるように動作するとともに、スイッチ１０９ｍがキャパシタ１０７ｍの負帰還時の帰還元側の電極に基準電圧ＶＲＥＦが印加されるように動作する。これにより、キャパシタ１０６ｐは電圧ＶＩＮＰから一方の入力信号のサンプリング、キャパシタ１０６ｍは電圧ＶＩＮＭから他方の入力信号のサンプリング、キャパシタ１０７ｐ・１０７ｍは基準電圧ＶＲＥＦと演算増幅段１０１のオフセット電圧（１／ｆノイズ）との差のサンプリングをそれぞれ行う。
【０００５】
一般に、演算増幅段１０２の入力トランジスタのゲート面積は、演算増幅段１０１の入力トランジスタのゲート面積の数倍から数十倍の大きさであることから、オフセット電圧および１／ｆノイズについては、演算増幅段１０２の方が演算増幅段１０１よりも小さい。また、演算増幅段１０１の入力端子からから見た演算増幅段１０２のオフセット電圧および１／ｆノイズは、演算増幅段１０２のオフセット電圧を演算増幅段１０１のＤＣゲインＡ１で割った値となる。従って、演算増幅段１０２のオフセット電圧および１／ｆノイズは無視することができる場合が多い。
【０００６】
次のホールドフェーズφｈでは、演算増幅段１０１の２組の入力端子と出力端子とがそれぞれスイッチ１０５ｐ・１０５ｍにより遮断され、演算増幅段１０２の２つの出力端子がスイッチ１０３により遮断される。また、スイッチ１０８ｐがキャパシタ１０６ｐの入力側の電極に基準電圧ＶＲＥＦが印加されるように動作するとともに、スイッチ１０９ｐがキャパシタ１０７ｐの負帰還元側の電極に演算増幅段１０２の一方の出力となる電圧ＶＯＵＴＰが印加されるように動作する。さらに、スイッチ１０８ｍがキャパシタ１０６ｍの入力側の電極に基準電圧ＶＲＥＦが印加されるように動作するとともに、スイッチ１０９ｍがキャパシタ１０７ｍの負帰還元側の電極に演算増幅段１０２の他方の出力となる電圧ＶＯＵＴＭが印加されるように動作する。このとき、サンプリングフェーズφｓにおいてキャパシタ１０６ｐに充電された電荷とキャパシタ１０７ｐに充電された電荷との間、キャパシタ１０６ｍに充電された電荷とキャパシタ１０７ｍに充電された電荷との間でそれぞれ電荷保存則に従った演算が行われ、その結果が演算増幅段１０２の２つの出力端子の電圧差（ＶＯＵＴＰ−ＶＯＵＴＭ）として出力される。
【０００７】
また、図１４に従来のパイプライン型ＡＤ変換器の構成をブロック図で示す。このパイプライン型ＡＤ変換器は、入力信号に係る電圧ＶＩＮＰ・ＶＩＮＭの保持動作を行うサンプルホールド回路１１１および複数のサブステージＳＴＧ１１・ＳＴＧ１２・ＳＴＧ１３・ＳＴＧ１４を直列に接続し、上記各サブステージをデジタルエラー訂正回路１１９に接続した構成である。さらに、サブステージＳＴＧ１１はサブＤＡ変換器１１２およびサブＡＤ変換器１１３、サブステージＳＴＧ１２はサブＤＡ変換器１１４およびサブＡＤ変換器１１５、サブステージＳＴＧ１３はサブＤＡ変換器１１６およびサブＡＤ変換器１１７からなり、サブステージＳＴＧ１４はサブＡＤ変換器１１８のみからなる。
【０００８】
サンプルホールド回路１１１、サブステージＳＴＧ１２・ＳＴＧ１４はクロック信号ＣＬＫに基づいて動作し、サブステージＳＴＧ１１・ＳＴＧ１３はインバータ１２０によるクロック信号ＣＬＫの反転信号に基づいて動作する。すなわち、偶数番目のサブステージと奇数番目のサブステージとは位相が１８０度異なるタイミングで動作する。各サブＡＤ変換器はそのサブステージの入力信号のＡＤ変換を行い、所定番目のビットを決定し、そのサブステージのサブＤＡ変換器、およびデジタルエラー訂正回路１１９に出力する。各サブＤＡ変換器は、サブステージのアナログ入力信号の電圧とサブＡＤ変換器から出力されたビット情報に対応するアナログ電圧との差をとって出力電圧を決定し、次段のサブステージに出力する。このようにしてサブステージＳＴＧ１１〜ＳＴＧ１４によりデジタル出力の各ビットが順次決定されていき、デジタルエラー訂正回路１１９でエラー訂正が行われ、４ビットのデジタル信号として出力される。
【０００９】
図１５に、上記各サブＤＡ変換器の構成例を示す。図１４の各サブＤＡ変換器は全差動構成であるが、図１５の回路は、簡単化のため、シングルエンド構成にしている。図１５のサブＤＡ変換器は、図１３のＳＨＡ回路をシングルエンドで構成した回路と基本的構成は同じであり、演算増幅段１２１・１２２が演算増幅段１０１・１０２に、キャパシタ１２６・１２７がキャパシタ１０６ｐ・１０７ｐに、位相補償キャパシタ１２４が位相補償キャパシタ１０４ｐに、スイッチ１２５・１２８・１２９がスイッチ１０５ｐ・１０８ｐ・１０９ｐに相当する。
【００１０】
また、１ビットＤＡ変換器の機能を実現するために、スイッチ１２８によりホールドフェーズφｈで接続される端子にスイッチ１３０が接続され、サブＡＤ変換器からのビット情報に基づいて基準電圧＋ＶＲＥＦと基準電圧−ＶＲＥＦとが切り換えられるようになっている。そして、スイッチ１２９の一方はサブＤＡ変換器の入力端子に接続されている。さらに、ホールドフェーズφｈで演算増幅段１２２の出力端子をＧＮＤ電位から遮断するスイッチ１３１が設けられている。さらに、演算増幅段１２１の出力電圧が、ゲインが−１の反転増幅段１２３を介して演算増幅段１２２に入力される。演算増幅段１２１・１２２の一方の入力端子はＧＮＤ電位とされる。
【００１１】
【発明が解決しようとする課題】
しかしながら、図１３の構成のＳＨＡ回路では、サンプリングフェーズφｓにおいて演算増幅段１０１はオフセット補償を行うが、次段の演算増幅段１０２は直接、演算処理動作に影響を与えないにも関わらず、常時電力を消費している。また通常、演算増幅段１０２の消費電力は演算増幅段１０１の消費電力の数倍以上であり、ＳＨＡ回路の全消費電力の大部分を占めている。
【００１２】
本発明は上記従来の問題点に鑑みなされたものであり、その目的は、低消費電力化を図ることのできるサンプルホールド増幅回路とそれを用いたパイプライン型ＡＤ変換器およびパイプライン型ＤＡ変換器を提供することにある。また、他の目的は、上記目的に加えて上記サンプルホールド増幅回路、パイプライン型ＡＤ変換器およびパイプライン型ＤＡ変換器の動作の高速化を図ることにある。
【００１３】
【課題を解決するための手段】
第１の構成に係る発明のサンプルホールド増幅回路は、上記の課題を解決するために、入力信号のサンプリングを行うサンプリング回路と、上記サンプリング回路によってサンプリングが行われた入力信号の演算増幅を行う演算増幅器とを有するサンプルホールド増幅回路において、上記演算増幅器は、直列に接続された２段の演算増幅段と、１段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に設けられ、サンプリングを行う第１動作フェーズにおいて非導通となり、上記演算増幅器全体で演算増幅を行う第２動作フェーズにおいて導通する第１のスイッチと、２段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に接続されたキャパシタと、を有していることを特徴としている。
【００１４】
上記の発明によれば、第１動作フェーズにおいて第１のスイッチが非導通となることから、サンプリング時に２段目の演算増幅段の出力電圧にリセットがかからず、２段目の演算増幅段は第１動作フェーズにおいてキャパシタとともに、第１のスイッチが導通する第２動作フェーズにおいて演算増幅した電圧のホールド動作を行う。
【００１５】
これにより、第１動作フェーズにおいて２段目の演算増幅段の消費電力を信号処理に用いることができる。従って、サンプルホールド増幅回路の動作クロックのデューティが５０％の場合に２段目の演算増幅段の出力時間が従来と比べて２倍になるといったように、サンプルホールド増幅回路の出力時間を長くすることができる。これはすなわち、サンプルホールド増幅回路で増幅された信号を次段に伝える時間を長くすることができることであり、負荷を駆動する時間が長くなるので低消費電力化が可能となる。また、第１動作フェーズにおいて２段目の演算増幅段の消費電力を信号処理に用いることができることにより、入力信号の周波数が低い場合には、サンプルホールド増幅回路の出力電圧の変化量が小さくなるため、２段目の演算増幅段のスルーレートを緩和することができ、低消費電力化を図ることができる。
【００１６】
以上により、低消費電力化を図ることのできるサンプルホールド増幅回路を提供することができる。
【００１７】
第２の構成に係る発明のサンプルホールド増幅回路は、上記の課題を解決するために、入力信号のサンプリングを行うサンプリング回路と、上記サンプリング回路によってサンプリングが行われた入力信号の演算増幅を行う演算増幅器とを有するサンプルホールド増幅回路において、上記演算増幅器は、直列に接続された２段の演算増幅段と、１段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に設けられ、サンプリングを行う第１動作フェーズにおいて非導通となり、上記演算増幅器全体で演算増幅を行う第２動作フェーズにおいて導通する第１のスイッチと、２段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に接続されたキャパシタと、上記２段目の演算増幅段の出力端子と負荷との間に設けられ、上記第１動作フェーズにおいて導通し、上記第２動作フェーズにおいて非導通となる第２のスイッチと、を有していることを特徴としている。 上記の発明によれば、第１の構成の作用に加えて、第１動作フェーズにおいては、キャパシタと後段側の演算増幅段とにより、直前の第２動作フェーズにおいて増幅された信号を保持すると同時に、第２のスイッチが導通することにより、次段のサンプリング回路である負荷への信号伝達（負荷駆動）を行う。第２動作フェーズにおいては、直前の第１動作フェーズにおいてサンプリングされた入力信号の増幅を行うが、第２のスイッチが遮断されたことにより、負荷への信号伝達（負荷駆動）は行われない。従って、負荷への信号伝達（負荷駆動）と信号増幅とを、それぞれ異なる動作フェーズ（第１動作フェーズと第２動作フェーズ）で行うことが可能となり、各動作フェーズで必要となる帯域と消費電力とのトレードオフを緩和することができ、低消費電力化を実現することが可能となる。
【００１８】
また、第１動作フェーズにおいて、信号のサンプリングを行うと同時に、信号伝達を行うため、信号入出力の位相が同じとなる。
【００１９】
第３の構成に係る発明のサンプルホールド増幅回路は、上記の課題を解決するために、第１の構成または第２の構成に記載のサンプルホールド増幅回路において、上記演算増幅器は、２段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に上記キャパシタと直列に接続された抵抗をさらに有していることを特徴としている。
【００２０】
上記の発明によれば、キャパシタを位相補償キャパシタ、抵抗を位相補償抵抗として、各演算増幅段を直列に接続した場合に生じる位相余裕の劣化を補うことができる。
【００２１】
第４の構成に係る発明のサンプルホールド増幅回路は、上記の課題を解決するために、入力信号のサンプリングを行うサンプリング回路と、上記サンプリング回路によってサンプリングが行われた入力信号の演算増幅を行う演算増幅器とを有するサンプルホールド増幅回路において、上記演算増幅器は、直列に接続された多段の演算増幅段と、隣接する演算増幅段同士の間のいずれかであって、前段側の演算増幅段の出力端子と後段側の演算増幅段の入力端子との間に設けられ、サンプリングを行う第１動作フェーズにおいて非導通となり、上記演算増幅器全体で演算増幅を行う第２動作フェーズにおいて導通する第１のスイッチと、最終段の演算増幅段の出力端子と上記第１のスイッチの次段の演算増幅段の入力端子との間に接続されたキャパシタと、を有していることを特徴としている。
【００２２】
上記の発明によれば、第１動作フェーズにおいて第１のスイッチが非導通となることから、サンプリング時に第１のスイッチ以降の演算増幅段の出力電圧にリセットがかからず、第１のスイッチ以降の演算増幅段は第１動作フェーズにおいてキャパシタとともに、第１のスイッチが導通する第２動作フェーズにおいて演算増幅した電圧のホールド動作を行う。
【００２３】
これにより、第１動作フェーズにおいて第１のスイッチ以降の演算増幅段の消費電力を信号処理に用いることができる。従って、サンプルホールド増幅回路の動作クロックのデューティが５０％の場合に最終段の演算増幅段の出力時間が従来と比べて２倍になるといったように、サンプルホールド増幅回路の出力時間を長くすることができる。これはすなわち、サンプルホールド増幅回路で増幅された信号を次段に伝える時間を長くすることができることであり、負荷を駆動する時間が長くなるので低消費電力化が可能となる。また、第１動作フェーズにおいて第１のスイッチ以降の演算増幅段の消費電力を信号処理に用いることができることにより、入力信号の周波数が低い場合には、サンプルホールド増幅回路の出力電圧の変化量が小さくなるため、第１のスイッチ以降の演算増幅段のスルーレートを緩和することができ、低消費電力化を図ることができる。
【００２４】
以上により、低消費電力化を図ることのできるサンプルホールド増幅回路を提供することができる。
【００２５】
第５の構成に係る発明のサンプルホールド増幅回路は、上記の課題を解決するために、入力信号のサンプリングを行うサンプリング回路と、上記サンプリング回路によってサンプリングが行われた入力信号の演算増幅を行う演算増幅器とを有するサンプルホールド増幅回路において、上記演算増幅器は、直列に接続された多段の演算増幅段と、隣接する演算増幅段同士の間のいずれかであって、前段側の演算増幅段の出力端子と後段側の演算増幅段の入力端子との間に設けられ、サンプリングを行う第１動作フェーズにおいて非導通となり、上記演算増幅器全体で演算増幅を行う第２動作フェーズにおいて導通する第１のスイッチと、最終段の演算増幅段の出力端子と上記第１のスイッチの次段の演算増幅段の入力端子との間に接続されたキャパシタと、上記最終段の演算増幅段の出力端子と負荷との間に設けられ、上記第１動作フェーズにおいて導通し、上記第２動作フェーズにおいて非導通となる第２のスイッチと、を有していることを特徴としている。
【００２６】
上記の発明によれば、第４の構成の作用に加えて、第１動作フェーズにおいては、キャパシタと第１のスイッチよりも後段側の演算増幅段とにより、直前の第２動作フェーズにおいて増幅された信号を保持すると同時に、第２のスイッチが導通することにより、次段のサンプリング回路である負荷への信号伝達（負荷駆動）を行う。第２動作フェーズにおいては、直前の第１動作フェーズにおいてサンプリングされた入力信号の増幅を行うが、第２のスイッチが遮断されたことにより、負荷への信号伝達（負荷駆動）は行われない。従って、負荷への信号伝達（負荷駆動）と信号増幅とを、それぞれ異なる動作フェーズ（第１動作フェーズと第２動作フェーズ）で行うことが可能となり、各動作フェーズで必要となる帯域と消費電力とのトレードオフを緩和することができ、低消費電力化を実現することが可能となる。
【００２７】
また、第１動作フェーズにおいて、信号のサンプリングを行うと同時に、信号伝達を行うため、信号入出力の位相が同じとなる。
【００２８】
第６の構成に係る発明のサンプルホールド増幅回路は、上記の課題を解決するために、第４の構成または第５の構成に記載のサンプルホールド増幅回路において、上記演算増幅器は、最終段の演算増幅段の出力端子と上記第１のスイッチの次段の演算増幅段の入力端子との間に上記キャパシタと直列に接続された抵抗をさらに有していることを特徴としている。
【００２９】
上記の発明によれば、キャパシタを位相補償キャパシタ、抵抗を位相補償抵抗として、各演算増幅段を直列に接続した場合に生じる位相余裕の劣化を補うことができる。
【００３０】
第７の構成に係る発明のサンプルホールド増幅回路は、上記の課題を解決するために、第３の構成または第６の構成に記載のサンプルホールド増幅回路において、上記抵抗の両端の間に上記抵抗と並列に設けられ、上記第１動作フェーズにおいて導通し、上記第２動作フェーズにおいて非導通となる第３のスイッチを、さらに有していることを特徴としている。
【００３１】
上記の発明によれば、抵抗と並列に第３のスイッチを接続するので、第１動作フェーズにおける２段目の演算増幅段、キャパシタ、および抵抗から構成されるサンプルホールド回路や、第１のスイッチ以降の各演算増幅段、キャパシタ、および抵抗から構成されるサンプルホールド回路に対して、抵抗により生じるセトリング特性の劣化を抑制することができ、高速動作が可能となる。
【００３２】
第８の構成に係る発明のサンプルホールド増幅回路は、上記の課題を解決するために、第３の構成、第６の構成、および第７の構成のいずれかに記載のサンプルホールド増幅回路において、上記抵抗は位相補償抵抗であることを特徴としている。
【００３３】
上記の発明によれば、各演算増幅段を直列に接続した場合に生じる位相余裕の劣化を補うことができる。
【００３４】
第９の構成に係る発明のサンプルホールド増幅回路は、上記課題を解決するために、第１の構成〜第８の構成のいずれかに記載のサンプルホールド増幅回路において、上記キャパシタは位相補償キャパシタであることを特徴としている。
【００３５】
上記の発明によれば、各演算増幅段を直列に接続した場合に生じる位相余裕の劣化を補うことができる。
【００３６】
第１０の構成に係る発明のパイプライン型ＡＤ変換器は、入力信号を所定番目のビット情報に変換するサブＡＤ変換器と、上記ビット情報をアナログ値に変換し上記入力信号との差を演算増幅して出力するサブ演算器とを有する第１サブＡＤ変換ブロックが、１つまたは複数直列に接続されて設けられているとともに、最終段の第１サブＡＤ変換ブロックの出力信号を残りのビット情報に変換するサブＡＤ変換器を有する第２サブＡＤ変換ブロックが設けられ、上記サブ演算器に第１の構成〜第９の構成のいずれかに記載のサンプルホールド増幅回路が用いられていることを特徴としている。
【００３７】
上記の発明によれば、サブＡＤ変換器により変換されたビット情報をアナログ値に変換して入力信号との差を演算増幅して出力するサブ演算器に、前記発明のいずれかに記載のサンプルホールド増幅回路を用いるので、低消費電力化が可能なパイプライン型ＡＤ変換器を提供することができる。また、前記抵抗を設ける場合に、第３のスイッチをさらに設けることにより、高速動作が可能なパイプライン型ＡＤ変換器を提供することができる。 第１１の構成に係る発明のパイプライン型ＤＡ変換器は、第１の構成〜第９の構成のいずれかに記載のサンプルホールド増幅回路が、デジタル信号の所定番目のビット情報をアナログ値に変換するサブＤＡ変換器として複数直列に接続されて設けられ、上記サブＤＡ変換器がアナログ入力信号と上記アナログ値とに対応するアナログ出力信号を演算増幅して次段のサブＤＡ変換器に入力することにより最終段のサブＤＡ変換器から上記デジタル信号に対応するアナログ信号を出力することを特徴としている。
【００３８】
上記の発明によれば、デジタル信号の所定番目のビット情報をアナログ値に変換し、アナログ入力信号と上記アナログ値とに対応するアナログ出力信号を演算増幅して次段に入力するサブＤＡ変換器に、前記発明のいずれかに記載のサンプルホールド増幅回路を用いるので、低消費電力化が可能なパイプライン型ＤＡ変換器を提供することができる。また、前記抵抗を設ける場合に、第３のスイッチをさらに設けることにより、高速動作が可能なパイプライン型ＤＡ変換器を提供することができる。
【００３９】
【発明の実施の形態】
〔実施の形態１〕
本発明の参考形態である第１の実施の形態について、図１ないし図３に基づいて説明すれば以下の通りである。図１に、本実施の形態に係るサンプルホールド増幅回路としてのＳＨＡ回路ＳＨ１の構成を示す。ＳＨＡ回路ＳＨ１は、２つの演算増幅段１・２、反転増幅段３、キャパシタ４・５、位相補償キャパシタ６、スイッチ７・８・９、および演算増幅段接続遮断用スイッチ１０を有している。
【００４０】
演算増幅段１はゲインがＡ１で、反転入力端子に前段回路からの出力電圧が入力され、非反転入力端子はＧＮＤ電位とされる。演算増幅段２はゲインがＡ２で、反転入力端子に前段回路からの出力電圧が入力され、非反転入力端子はＧＮＤ電位とされる。反転増幅段３はゲインが−１で演算増幅段１の出力電圧を反転して出力する。キャパシタ４は容量がＣS でＳＨＡ回路ＳＨ１の入力端子と演算増幅段１の反転入力端子との間に設けられ、入力端子に印加される電圧ＶＩＮ（入力信号の電圧）から入力信号のサンプリングを行う。キャパシタ５は容量がＣf で演算増幅段２の出力端子（演算増幅器およびＳＨＡ回路ＳＨ１の出力端子）と演算増幅段１の反転入力端子との間に設けられ、演算増幅段１にＳＨＡ回路ＳＨ１の出力電圧となる電圧ＶＯＵＴの負帰還を与える。位相補償キャパシタ６は容量がＣC で演算増幅段２の反転入力端子（入力端子）と出力端子（演算増幅器およびＳＨＡ回路ＳＨ１の出力端子）との間に接続された状態に設けられ、演算増幅段１・２を直列に接続した場合に生じる位相余裕の劣化を補う。
【００４１】
スイッチ７・８・９および演算増幅段接続遮断用スイッチ１０は全てアナログスイッチである。スイッチ７はキャパシタ４よりもＳＨＡ回路ＳＨ１の入力端子側に設けられ、キャパシタ４の上記入力端子側を後述する第１動作フェーズφ１において電圧ＶＩＮが印加される入力端子に接続し、後述する第２動作フェーズφ２において基準電圧ＶＲＥＦＡが印加される基準電圧端子に接続する。スイッチ８は演算増幅段１の反転入力端子と出力端子との間に演算増幅段１と並列に設けられ、第１動作フェーズφ１において導通して演算増幅段１の反転入力端子と出力端子との間を短絡し、第２動作フェーズφ２において非導通となって上記反転入力端子と出力端子との間を遮断する。
【００４２】
スイッチ９はキャパシタ５とＳＨＡ回路ＳＨ１の出力端子との間に設けられ、キャパシタ５の上記出力端子側を第１動作フェーズφ１において基準電圧ＶＲＥＦＢが印加される基準電圧端子に接続し、第２動作フェーズφ２において上記出力端子に接続する。演算増幅段接続遮断用スイッチ１０は反転増幅段３の出力端子と、演算増幅段２の入力端子の位相補償キャパシタ６との接続点との間に設けられ、第１動作フェーズφ１において非導通となって反転増幅段３の出力端子と上記接続点との間を遮断し、第２動作フェーズφ２において導通して反転増幅段３の出力端子と上記接続点との間を短絡する。
【００４３】
次に、上記構成のＳＨＡ回路ＳＨ１の動作について説明する。ＳＨＡ回路ＳＨ１には、入力信号のサンプリングを行う第１動作フェーズφ１と、サンプリングを行って得た電圧に対して演算増幅段１・２によって演算増幅を行う第２動作フェーズφ２とがある。第１動作フェーズφ１においては、ＳＨＡ回路ＳＨ１は２つの回路に分割される。１つは演算増幅段１、キャパシタ４・５、およびスイッチ７・８・９から構成される、入力信号のサンプリングを行う回路であり、もう１つは演算増幅段２と位相補償キャパシタ６とから構成されるサンプルホールド回路である。第２動作フェーズφ２では、演算増幅段１・２、反転増幅段３、および位相補償キャパシタ６が全体で１つの演算増幅器を構成し、第１動作フェーズφ１でサンプリングを行った入力信号の演算と増幅とを行う。
【００４４】
第１動作フェーズφ１においては、スイッチ７がキャパシタ４の入力端子側をＳＨＡ回路ＳＨ１の入力端子に接続し、スイッチ８が演算増幅段１の反転入力端子と出力端子とを短絡し、また、スイッチ９がキャパシタ５のＳＨＡ回路ＳＨ１の出力端子側を基準電圧ＶＲＥＦＢが印加される基準電圧端子に接続する。そして、演算増幅段接続遮断用スイッチ１０は非導通となる。これにより、演算増幅段１の反転入力端子と同電位のノードＶＩＲＴの電圧は演算増幅段１のオフセット電圧ＶＯＦＦ１となり、キャパシタ４・５にはそれぞれＣS ×（ＶＩＮ−ＶＯＦＦ１）、Ｃf ×（ＶＲＥＦＢ−ＶＯＦＦ１）の電荷が蓄積される。
【００４５】
第２動作フェーズφ２においては、スイッチ７がキャパシタ４の入力端子側を基準電圧ＶＲＥＦＡが印加される基準電圧端子に接続し、スイッチ８が演算増幅段１の反転入力端子と出力端子との間を遮断し、また、スイッチ９がキャパシタ５のＳＨＡ回路ＳＨ１の出力端子側を該出力端子に接続する。そして、演算増幅段接続遮断用スイッチ１０が導通して反転増幅段３の出力端子と、演算増幅段２の入力端子の位相補償キャパシタ６との接続点との間を短絡する。これにより、演算増幅段１・２、反転増幅段３、および位相補償キャパシタ６は全体で１つの演算増幅器として動作し、ＣS とＣf との比によって決まる増幅率で入力信号を増幅する。このとき、
ＶＯＵＴ＝（ＣS ／Ｃf ）（ＶＩＮ−ＶＲＥＦＡ）＋ＶＲＥＦＢ （１）
で表される電圧ＶＯＵＴが演算増幅段２の出力端子に出力される。
【００４６】
さらにこの第２動作フェーズφ２において、式（１）で表される電圧ＶＯＵＴが演算増幅段２の出力端子に出力されると同時に、位相補償キャパシタ６に電圧ＶＯＵＴに応じた電荷ＣC ×ＶＯＵＴが蓄積され、サンプリングが行われる。さらに次の第１動作フェーズφ１では、演算増幅段接続遮断用スイッチ１０が非導通となって反転増幅段３の出力端子と、演算増幅段２の入力端子の位相補償キャパシタ６との接続点との間が遮断される。従って、演算増幅段２と位相補償キャパシタ６とで構成されるサンプルホールド回路により、式（１）の電圧ＶＯＵＴが演算増幅段２の出力端子に保持される。このとき、スイッチ８の動作によって演算増幅段１にはリセットがかかると同時に、スイッチ７・９の動作によりキャパシタ４・５がそれぞれ次の電圧ＶＩＮ、基準電圧ＶＲＥＦＢのサンプリングを行う。
【００４７】
以上の動作を繰り返し行うことにより、ＳＨＡ回路ＳＨ１は入力信号のサンプルホールド増幅演算動作を行う。電圧ＶＩＮ（アナログ入力）が図２に示す波形であるときには、電圧ＶＯＵＴは同図に示す電圧ＶＯＵＴ１（アナログ出力）の波形となり、ＳＨＡ回路ＳＨ１の出力端子において長い時間同じ電圧が保持された結果が示されている。
【００４８】
このように、第１動作フェーズφ１においては２段目の演算増幅段２の消費電力を信号処理に用いることができる。従って、ＳＨＡ回路ＳＨ１の動作クロックのデューティが５０％の場合に演算増幅段２の出力時間が従来例（図１３）と比べて２倍になるといったように、ＳＨＡ回路ＳＨ１の出力時間を長くすることができる。これはすなわち、ＳＨＡ回路ＳＨ１で増幅された信号を次段に伝える時間を長くすることができることであり、負荷を駆動する時間が長くなるので低消費電力化が可能となる。また、第１動作フェーズφ１において２段目の演算増幅段２の消費電力を信号処理に用いることができることから、入力信号の周波数、すなわち電圧ＶＩＮの周波数が低い場合には、図２のようにＳＨＡ回路ＳＨ１から出力される電圧ＶＯＵＴ１の変化量が小さくなるため、演算増幅段２のスルーレートを緩和することができ、低消費電力化を図ることができる。以上により、低消費電力化を図ることのできるサンプルホールド増幅回路を提供することができる。一方、図１３のような従来の構成においては、ＳＨＡ回路の出力電圧は図２に示す電圧ＶＯＵＴ２（アナログ出力）のように、サンプリングフェーズφｓにおいてリセットがかかって０となることから、電圧の変化量が大きくなり、スルーレートの大きな演算増幅器が必要となる。
【００４９】
なお、図１のスイッチ９に接続される基準電圧端子は基準電圧ＶＲＥＦＢが印加されるものであるが、これに限らず電圧ＶＩＮが印加されても構わない。また、同図の構成では演算増幅段１のオフセット補償を行っているが、オフセット補償を行わない構成も同図を基に容易に構成することができる。
【００５０】
さらに、図１のＳＨＡ回路ＳＨ１はシングルエンド回路であるが、全差動回路も同図を基に容易に構成することができる。全差動回路としたＳＨＡ回路ＳＨ２を図３に示す。電圧ＶＩＮは電圧ＶＩＮＰ・ＶＩＮＭに、基準電圧ＶＲＥＦＡは基準電圧ＶＲＥＦＡＰ・ＶＲＥＦＡＭに、基準電圧ＶＲＥＦＢは基準電圧ＶＲＥＦＢＰ・ＶＲＥＦＢＭに、電圧ＶＯＵＴは電圧ＶＯＵＴＰ・ＶＯＵＴＭに相当する。演算増幅段１’・２’はそれぞれ図１の演算増幅段１・２に相当し、演算増幅段１’の差動出力と演算増幅段２’の差動入力の接続関係を反転することにより、図１の反転増幅段３を実現しているので、別途反転増幅段を設ける必要はない。その他数字にｐまたはｍが付加された符号の部材は、図１の同じ数字を有する符号の部材と同等の機能を有するので説明を省略する。また、基準電圧ＶＲＥＦＢＰ・ＶＲＥＦＢＭをそれぞれ電圧ＶＩＮＰ・ＶＩＮＭとしても構わないこと、およびオフセット補償を行わない構成でもよいことは前述と同様である。
【００５１】
〔実施の形態２〕
本発明の参考形態である第２の実施の形態について、図４および図５に基づいて説明すれば以下の通りである。なお、前記実施の形態１で述べた構成要素と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【００５２】
図４に、本実施の形態に係るサンプルホールド増幅回路としてのＳＨＡ回路ＳＨ３の構成を示す。ＳＨＡ回路ＳＨ３は、２つの演算増幅段１・２、反転増幅段３、キャパシタ４・５、位相補償キャパシタ６、スイッチ７・８・９、演算増幅段接続遮断用スイッチ１０、位相補償抵抗２１、および位相補償抵抗短絡用スイッチ２２を有している。
【００５３】
位相補償抵抗２１は、抵抗値がＲC で演算増幅段２の出力端子（演算増幅器およびＳＨＡ回路ＳＨ３の出力端子）と演算増幅段２の反転入力端子との間に位相補償キャパシタ６と直列に接続されており、位相補償キャパシタ６とともに、演算増幅段１・２を直列に接続した場合に生じる位相余裕の劣化を補う。位相補償抵抗短絡用スイッチ２２はアナログスイッチで構成され、位相補償抵抗２１の両端の間に位相補償抵抗２１と並列に接続されている。この位相補償抵抗短絡用スイッチ２２は、第１動作フェーズφ１において導通して位相補償抵抗２１の両端を短絡し、第２動作フェーズφ２において非導通となる。
【００５４】
演算増幅段２、位相補償キャパシタ６、および位相補償抵抗２１は第１動作フェーズφ１において、実施の形態１と同様にサンプルホールド回路を構成するが、このとき位相補償抵抗短絡用スイッチ２２が導通することにより、位相補償抵抗２１により生じるポールによるセトリング特性の劣化を抑制することができる。従って、演算増幅段２の電圧ＶＯＵＴが迅速に収束し、高速動作が可能となる。ただし、位相補償抵抗２１によるセトリング特性の劣化を無視することができる場合には、位相補償抵抗短絡用スイッチ２２は設けなくてもよい。なお、ＳＨＡ回路ＳＨ３の動作は、実施の形態１のＳＨＡ回路ＳＨ１と同様であるので、ここではその説明を省略する。
【００５５】
また、図４のＳＨＡ回路ＳＨ３はシングルエンド回路であるが、全差動回路も同図を基に容易に構成することができる。全差動回路としたＳＨＡ回路ＳＨ４を図５に示す。図４と図５との部材に付された符号の数字および各電圧の名称の対応は実施の形態１と同様である。また、図４および図５の構成では、演算増幅段１・１’のオフセット補償を行っているが、オフセット補償を行わない構成も同図を基に容易に構成することができる。
【００５６】
〔実施の形態３〕
本発明の参考形態である第３の実施の形態について、図６ないし図８に基づいて説明すれば以下の通りである。なお、前記実施の形態１および２で述べた構成要素と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【００５７】
図６に、本実施の形態に係るサンプルホールド増幅回路としてのＳＨＡ回路ＳＨ５の構成を示す。ＳＨＡ回路ＳＨ５は、３つの演算増幅段１・２・３１、反転増幅段３・３２、キャパシタ４・５、位相補償キャパシタ６・３３、スイッチ７・８・９・３４、および演算増幅段接続遮断用スイッチ１０を有している。
【００５８】
演算増幅段３１の反転入力端子は反転増幅段３の出力端子と接続されており、非反転入力端子はＧＮＤ電位とされている。反転増幅段３２の入力端子は演算増幅段３１の出力端子と接続されており、出力端子は演算増幅段接続遮断用スイッチ１０と接続されている。スイッチ３４はアナログスイッチで構成され、演算増幅段３１の反転入力端子と出力端子との間に演算増幅段３１と並列に設けられる。このスイッチ３４は第１動作フェーズφ１において導通して演算増幅段３１の反転入力端子と出力端子との間を短絡し、第２動作フェーズφ２において非導通となって上記反転入力端子と出力端子との間を遮断する。位相補償キャパシタ３３は演算増幅段３１の反転入力端子（入力端子）と演算増幅段２の出力端子（演算増幅器およびＳＨＡ回路ＳＨ５の出力端子）との間に接続された状態に設けられ、位相補償キャパシタ６とともに位相補償キャパシタ群（図中、破線で囲んだ部分）を構成している。この位相補償キャパシタ３３は、演算増幅段１・３１・２を直列に接続した場合に生じる位相余裕の劣化を補う。なお、演算増幅段１・３１・２の接続順序を表す便宜上、それぞれのゲインをＡ１、Ａ２、Ａ３としている。また、位相補償キャパシタ６・３３の容量をそれぞれＣC1、ＣC2としている。
【００５９】
ＳＨＡ回路ＳＨ５は基本的には図１のＳＨＡ回路ＳＨ１と同じ動作を行う。異なる点について以下に説明する。第１動作フェーズφ１において、演算増幅段１・３１にはリセットがかかり、キャパシタ４・５はそれぞれ入力信号、基準電圧ＶＲＥＦのサンプリングを行う。このとき、演算増幅段接続遮断用スイッチ１０は非導通となっており、反転増幅段３２の出力端子と、演算増幅段２の位相補償キャパシタ６との接続点との間が遮断される。従って、演算増幅段２と位相補償キャパシタ６とはサンプルホールド回路を構成して、前回の第１動作フェーズφ１でサンプリングを行って第２動作フェーズφ２で演算増幅した電圧を保持する。一方、第２動作フェーズφ２では、演算増幅段１・３１・２、反転増幅段３・３２、および位相補償キャパシタ６・３３が全体で１つの演算増幅器として動作し、第１動作フェーズφ１でサンプリングを行った入力信号の増幅および演算を行う。
【００６０】
このように、第１動作フェーズφ１において演算増幅段接続遮断用スイッチ１０が非導通となることから、サンプリング時に演算増幅段接続遮断用スイッチ１０以降の演算増幅段２の出力電圧にリセットがかからず、演算増幅段２は第１動作フェーズφ１において位相補償キャパシタ６とともに、演算増幅段接続遮断用スイッチ１０が導通する第２動作フェーズφ２において演算増幅した電圧のホールド動作を行う。
【００６１】
これにより、第１動作フェーズφ１において演算増幅段接続遮断用スイッチ１０以降の演算増幅段２の消費電力を信号処理に用いることができる。従って、ＳＨＡ回路ＳＨ５の動作クロックのデューティが５０％の場合に演算増幅段２の出力時間が従来と比べて２倍になるといったように、ＳＨＡ回路ＳＨ５の出力時間を長くすることができる。これはすなわち、ＳＨＡ回路ＳＨ５で増幅された信号を次段に伝える時間を長くすることができることであり、負荷を駆動する時間が長くなるので低消費電力化が可能となる。また、第１動作フェーズφ１において演算増幅段２の消費電力を信号処理に用いることができることから、入力信号の周波数、すなわち電圧ＶＩＮの周波数が低い場合には、ＳＨＡ回路ＳＨ５の出力電圧ＶＯＵＴの変化量が小さくなるため、演算増幅段２のスルーレートを緩和することができ、低消費電力化を図ることができる。以上により、多段の演算増幅段を有する構成においても、低消費電力化を図ることのできるサンプルホールド増幅回路を提供することができる。
【００６２】
次に、図７に、本実施の形態に係る別のサンプルホールド増幅回路としてのＳＨＡ回路ＳＨ６の構成を示す。ＳＨＡ回路ＳＨ６は、図６のＳＨＡ回路ＳＨ５に位相補償抵抗２１・２３、および位相補償抵抗短絡用スイッチ２２を追加した構成である。
【００６３】
位相補償抵抗２１および位相補償抵抗短絡用スイッチ２２は実施の形態２と同様のものであり、位相補償抵抗２３は、演算増幅段２の出力端子（演算増幅器およびＳＨＡ回路ＳＨ６の出力端子）と演算増幅段３１の反転入力端子との間に位相補償キャパシタ３３と直列に接続されている。位相補償抵抗２１・２３は、それぞれ位相補償キャパシタ６・３３とともに、演算増幅段１・３１・２を直列に接続した場合に生じる位相余裕の劣化を補う。
【００６４】
上記の構成により、ＳＨＡ回路ＳＨ６では実施の形態２と同様に、位相補償抵抗２１により生じるセトリング特性の劣化を抑制することができ、高速動作が可能となる。また、セトリング特性の劣化を無視することができる場合に、位相補償抵抗短絡用スイッチ２２を設けなくてもよいことも同様である。なお、ＳＨＡ回路ＳＨ６の動作はＳＨＡ回路ＳＨ５と同様であるので、ここではその説明を省略する。
【００６５】
次に、図８に、本実施の形態に係るさらに別のサンプルホールド増幅回路としてのＳＨＡ回路ＳＨ７の構成を示す。ＳＨＡ回路ＳＨ７は、図６のＳＨＡ回路ＳＨ５の演算増幅段接続遮断用スイッチ１０の代りに、反転増幅段３の出力端子と演算増幅段３１の反転入力端子との間に演算増幅段接続遮断用スイッチ３５が設けられ、ＳＨＡ回路ＳＨ５のスイッチ３４を取り去った構成である。なお、図７のＳＨＡ回路ＳＨ６の位相補償抵抗２１・２３が別途設けられていてもよいが、この場合、位相補償抵抗短絡用スイッチは、演算増幅段２の出力端子と演算増幅段３１の反転入力端子（入力端子）との間に設けた位相補償キャパシタ３３と直列に接続された位相補償抵抗２３の両端の間に位相補償抵抗２３と並列に接続するようにする。
【００６６】
ＳＨＡ回路ＳＨ７は基本的には図１のＳＨＡ回路ＳＨ１と同じ動作を行う。異なる点について以下に説明する。第１動作フェーズφ１において、演算増幅段１にはリセットがかかり、キャパシタ４・５はそれぞれ入力信号、基準電圧ＶＲＥＦのサンプリングを行う。このとき、演算増幅段接続遮断用スイッチ３５は非導通となっており、反転増幅段３の出力端子と、演算増幅段３１の位相補償キャパシタ３３との接続点との間が遮断される。従って、演算増幅段３１・２と位相補償キャパシタ３３・６とはサンプルホールド回路を構成して、前回の第１動作フェーズφ１でサンプリングを行って第２動作フェーズφ２で演算増幅した電圧を保持する。一方、第２動作フェーズφ２では、演算増幅段１・３１・２、反転増幅段３・３２、および位相補償キャパシタ３３・６が全体で１つの演算増幅器として動作し、第１動作フェーズφ１でサンプリングを行った入力信号の増幅および演算を行う。
【００６７】
このように、第１動作フェーズφ１において演算増幅段接続遮断用スイッチ３５が非導通となることから、サンプリング時に演算増幅段３１・２の出力電圧にリセットがかからず、演算増幅段３１・２は第１動作フェーズφ１において位相補償キャパシタ３３・６とともに、演算増幅段接続遮断用スイッチ３５が導通する第２動作フェーズφ２において演算増幅した電圧のホールド動作を行う。
【００６８】
これにより、第１動作フェーズφ１において演算増幅段接続遮断用スイッチ３５以降の演算増幅段３１・２の消費電力を信号処理に用いることができる。従って、ＳＨＡ回路ＳＨ７の動作クロックのデューティが５０％の場合に演算増幅段２の出力時間が従来と比べて２倍になるといったように、ＳＨＡ回路ＳＨ７の出力時間を長くすることができる。これはすなわち、ＳＨＡ回路ＳＨ７で増幅された信号を次段に伝える時間を長くすることができることであり、負荷を駆動する時間が長くなるので低消費電力化が可能となる。また、第１動作フェーズφ１において演算増幅段３１・２の消費電力を信号処理に用いることができることから、入力信号の周波数が低い場合には、演算増幅段３１の出力電圧および演算増幅段２の出力電圧（ＳＨＡ回路ＳＨ７の電圧ＶＯＵＴ）の変化量が小さくなるため、演算増幅段３１・２のスルーレートを緩和することができ、低消費電力化を図ることができる。以上により、３段以上の演算増幅段を有する構成においても、低消費電力化を図ることのできるサンプルホールド増幅回路を提供することができる。
【００６９】
上記の効果は、演算増幅器が上述のＳＨＡ回路ＳＨ５・ＳＨ６・ＳＨ７のような３段の演算増幅段や、実施の形態１および２で述べた２段の演算増幅段を有する場合に限らず、直列に接続された多段の演算増幅段と、隣接する演算増幅段同士の間のいずれかであって前段側の演算増幅段の出力端子と後段側の演算増幅段の反転入力端子（入力端子）との間に設けられた上述したような演算増幅段接続遮断用スイッチと、最終段の演算増幅段の出力端子と少なくとも上記演算増幅段接続遮断用スイッチ以降の各演算増幅段の入力端子との間にそれぞれ接続された位相補償キャパシタとを有している構成において、一般に得られる。
【００７０】
また、上記多段の演算増幅段を有する構成において、最終段の演算増幅段の出力端子と演算増幅段接続遮断用スイッチ以降の各演算増幅段の反転入力端子（入力端子）との間に位相補償キャパシタと直列に接続された位相補償抵抗を設け、さらに位相補償抵抗によるセトリング特性の劣化を抑制するために位相補償抵抗短絡用スイッチを設けることができる。この場合には、位相補償抵抗短絡用スイッチを、最終段の演算増幅段の出力端子と演算増幅段接続遮断用スイッチの次段の演算増幅段の反転入力端子（入力端子）との間に設けた位相補償キャパシタと直列に接続された位相補償抵抗の両端の間に該位相補償抵抗と並列に接続するようにする。
【００７１】
また、図６ないし図８のＳＨＡ回路ＳＨ５・ＳＨ６・ＳＨ７はシングルエンド回路であるが、全差動回路も同図を基に容易に構成することができるのは実施の形態１および２と同様である。さらに、演算増幅段のオフセット補償を行わない構成も容易に構成することができる。
【００７２】
〔実施の形態４〕
本発明の特許請求の範囲に係る実施形態である第４の実施の形態について、図９および図１０に基づいて説明すれば以下の通りである。なお、前記実施の形態１ないし３で述べた構成要素と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【００７３】
図９に、本実施の形態に係るパイプライン型ＡＤ変換器４１の構成を示す。パイプライン型ＡＤ変換器４１は４ビットのパイプライン型ＡＤ変換器であり、サンプルホールド回路４２、第１サブＡＤ変換ブロックとしての複数のサブステージＳＴＧ１・ＳＴＧ２・ＳＴＧ３、第２サブＡＤ変換ブロックとしてのサブステージＳＴＧ４、およびデジタルエラー訂正回路５０を有している。さらにサブステージＳＴＧ１はサブ演算器としてのサブＤＡ変換器４３およびサブＡＤ変換器４４、サブステージＳＴＧ２はサブ演算器としてのサブＤＡ変換器４５およびサブＡＤ変換器４６、サブステージＳＴＧ３はサブ演算器としてのサブＤＡ変換器４７およびサブＡＤ変換器４８を備えている。また、サブステージＳＴＧ４はサブＡＤ変換器４９を備えており、サブＤＡ変換器は必要ない。
【００７４】
サンプルホールド回路４２およびサブステージＳＴＧ１・ＳＴＧ２・ＳＴＧ３・ＳＴＧ４は同相のクロック信号ＣＬＫを基に動作する。サンプルホールド回路４２は入力信号に係る電圧ＶＩＮＰ・ＶＩＮＭの増幅およびその保持動作を行う。サブステージＳＴＧ１はサンプルホールド回路４２のアナログの出力信号を入力信号とする。サブＡＤ変換器４４はこの入力信号のＡＤ変換を行って、ＭＳＢなど所定番目のビットを決定し、サブＤＡ変換器４３およびデジタルエラー訂正回路５０に出力する。サブＤＡ変換器４３は、サブＡＤ変換器４４と共通の入力信号と、サブＡＤ変換器４４から出力されたビット情報に対応するアナログ値との差をとって出力信号を決定し、次段のサブステージＳＴＧ２に出力する。このようにしてサブステージＳＴＧ１〜ＳＴＧ３によりデジタル出力の各ビットが順次決定されていき、サブステージＳＴＧ４は、最終段の第１サブＡＤ変換ブロックとなるサブステージＳＴＧ３の出力信号を残りのビット情報に変換する。全てのビット情報はデジタルエラー訂正回路５０でエラー訂正が行われ、４ビットのデジタル信号として出力される。なお、出力ビット数によっては第１サブＡＤ変換ブロックは１つであることもある。
【００７５】
本実施の形態では、上記構成のパイプライン型ＡＤ変換器４１におけるサブＤＡ変換器４３・４５・４７として、前記実施の形態１ないし３で述べたＳＨＡ回路のいずれかを適用する。これにより、低消費電力化が可能なパイプライン型ＡＤ変換器を提供することができる。また、位相補償抵抗を設ける場合に、位相補償抵抗短絡用スイッチをさらに設けることにより、高速動作が可能なパイプライン型ＡＤ変換器を提供することができる。
【００７６】
図１０に、実施の形態１で述べたＳＨＡ回路ＳＨ１を適用した場合の上記各サブＤＡ変換器の回路構成を示す。ただし、１ビットＤＡ変換器の機能を実現するために、同図では図１の基準電圧ＶＲＥＦＡとして基準電圧＋ＶＲＥＦと基準電圧−ＶＲＥＦとを設定し、アナログスイッチで構成されるスイッチ５１によっていずれかが選択されるようになっている。例えば、サブＡＤ変換器からの出力ＤＩＮが”１”である場合にはスイッチ５１によって基準電圧＋ＶＲＥＦが選択され、”−１”である場合にはスイッチ５１によって基準電圧−ＶＲＥＦが選択されるようになっている。また、図１の基準電圧ＶＲＥＦＢを電圧ＶＩＮとしている。このときの電圧ＶＯＵＴは、
ＶＯＵＴ＝２ＶＩＮ−ＤＩＮ×ＶＲＥＦ （２）
となる。ここで、キャパシタ４の容量ＣS とキャパシタ５の容量Ｃf が等しいとした。
【００７７】
また、表１に、上記サブＤＡ変換器４３・４５・４７の第１動作フェーズφ１における演算増幅段２および位相補償キャパシタ６で構成されるサンプルホールド回路の特性、および第２動作フェーズφ２におけるＳＨＡ回路ＳＨ１全体の特性として、演算増幅段２から見た負荷ＣL （ＣL1・ＣL2）、スルーレートＳＲ1 ・ＳＲ2 、および帯域幅ＢＷCL1 ・ＢＷCL2 を示す。
【００７８】
【表１】
【００７９】
同表において、ｇｍ1 およびｇｍ2 はそれぞれ演算増幅段１・２のトランスコンダクタンス、Ｉ1 およびＩ2 はそれぞれ演算増幅段１・２の消費電流、ＣC は位相補償キャパシタ６の容量、ｆはＳＨＡ回路ＳＨ１のフィードバック係数である。なお、演算増幅段１・２はＡ級増幅器であると仮定した。また、図１３のＳＨＡ回路を基にして構成した図１５のサブＤＡ変換器の演算増幅段１２２から見た負荷ＣL ’、スルーレートＳＲ’、および帯域幅ＢＷCL’を表２に示す。
【００８０】
【表２】
【００８１】
同表において、ｇｍ1 は図１５の演算増幅段１２１のトランスコンダクタンス、Ｉ1 およびＩ2 はそれぞれ演算増幅段１２１・１２２の消費電流、ＣC ’は位相補償キャパシタ１２４の容量、ｆはＳＨＡ回路のフィードバック係数である。なお、演算増幅段１２１・１２２はＡ級増幅器であると仮定した。
【００８２】
表１および表２から分かるようにＣL2＜ＣL1＜ＣL ’であり、図１０の演算増幅段２から見た負荷ＣL の方が、図１５の演算増幅段１２２から見た負荷ＣL ’よりも小さい。従って、このように負荷が減少することにより、スルーレートが改善される。実施の形態１において図２で示したように、本発明のサンプルホールド増幅回路ではさらにスルーレートに対する制限を緩和することができる。
【００８３】
また、演算増幅段１・２、反転増幅段３、位相補償キャパシタ６、および演算増幅段接続遮断用スイッチ１０から構成される演算増幅器の位相余裕を確保するため、ｇｍ2 ／ＣL がｌ×ｇｍ1 ／ＣC （ｌは４〜１０程度）に近くなるように設計するのが一般的である。ここでｌは設計によって決まる値である。上述したように、本発明のサンプルホールド回路ではＣL を減らすことができることから、上記関係に従ってＣC を減らす、すなわちＣC ＜ＣC ’とすることができる。従って、ＢＷCL1 ≫ＢＷCL2 ≫ＢＷCL’となり、スルーレート、帯域幅ともに図１５の回路構成の場合よりも改善することができる。
【００８４】
なお、本実施の形態ではサブＤＡ変換器４３・４５・４７に入力されるビット数を１としたが、多数ビット入力のサブＤＡ変換器も同様に構成することができる。また、図１０のサブＤＡ変換器４３・４５・４７はシングルエンド回路であるが、実施の形態１ないし３で述べたような全差動回路を用いても簡単に構成することができる。さらに、ここでは１ステージ１ビットのパイプライン型ＡＤ変換器４１について説明したが、１ステージ多ビットのパイプライン型ＡＤ変換器も同様に構成することができる。
【００８５】
〔実施の形態５〕
本発明の参考形態である第５の実施の形態について、図１１および図１２に基づいて説明すれば以下の通りである。なお、前記実施の形態１ないし４で述べた構成要素と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【００８６】
図１１に、本実施の形態に係るパイプライン型ＤＡ変換器６１の構成を示す。パイプライン型ＤＡ変換器６１は、サブＤＡ変換器６２・６３・６４・６５と、デジタル遅延回路６６・６７・６８から構成される。上記各サブＤＡ変換器は同相のクロック信号ＣＬＫを基に動作し、後述するデジタル信号の所定のビット情報Ｄ（n-1)をアナログ値に変換し、アナログ入力信号と該アナログ値とに対応するアナログ出力信号を演算および増幅して次段のサブＤＡ変換器に入力する。ここでｎ−１＝０，１，２，３であり、ビット情報Ｄ（n-1)はサブＤＡ変換器の±１の値をとる入力ビットである。サブＤＡ変換器６２の入力端子はＧＮＤ電位とされている。そして、最終段のサブＤＡ変換器６５が電圧ＶＯＵＴＰ・ＶＯＵＴＭを出力することにより、デジタル信号を最終的なアナログ信号に変換する。
【００８７】
デジタル遅延回路６６は３つのＤフリップフロップからなり、デジタル信号の最上位ビット（ＭＳＢ）の情報を該Ｄフリップフロップで遅延させてビット情報Ｄ３としてサブＤＡ変換器６５に入力する。デジタル遅延回路６７は２つのＤフリップフロップからなり、デジタル信号の次の桁を該Ｄフリップフロップで遅延させてビット情報Ｄ２としてサブＤＡ変換器６４に入力する。デジタル遅延回路６８は１つのＤフリップフロップからなり、デジタル信号のさらに次の桁をビット情報Ｄ１としてサブＤＡ変換器６３に入力する。サブＤＡ変換器６２には、デジタル信号の最下位ビット（ＬＳＢ）の情報がビット情報Ｄ０として遅延することなく入力される。これにより、サブＤＡ変換器６２のアナログ出力信号がサブＤＡ変換器６３→サブＤＡ変換器６４→サブＤＡ変換器６５という順序で伝搬するにつれてデジタル信号の各桁に対応するアナログ信号が加算されて、サブＤＡ変換器６５から出力される。
【００８８】
本実施の形態では、上記構成のパイプライン型ＤＡ変換器６１におけるサブＤＡ変換器６２〜６５として、前記実施の形態１ないし３で述べたＳＨＡ回路のいずれかを適用する。これにより、低消費電力化が可能なパイプライン型ＤＡ変換器を提供することができる。また、位相補償抵抗を設ける場合に、位相補償抵抗短絡用スイッチをさらに設けることにより、高速動作が可能なパイプライン型ＤＡ変換器を提供することができる。
【００８９】
図１２に、実施の形態１で述べたＳＨＡ回路ＳＨ１を適用した場合の上記各サブＤＡ変換器の回路構成を示す。ただし同図では、電圧ＶＩＮをＶＯＵＴ（n-1)、電圧ＶＯＵＴをＶＯＵＴ（n)と表記している。また、図１の基準電圧ＶＲＥＦＢとして基準電圧＋ＶＲＥＦと基準電圧−ＶＲＥＦとを設定し、アナログスイッチで構成されるスイッチ７１によっていずれかが選択されるようになっている。例えば、ビット情報Ｄ（n-1)が”１”である場合にはスイッチ７１によって基準電圧＋ＶＲＥＦが選択され、”−１”である場合にはスイッチ７１によって基準電圧−ＶＲＥＦが選択されるようになっている。また、図１の基準電圧ＶＲＥＦＡを電圧ＶＯＵＴ（n)としている。このときの電圧ＶＯＵＴ（n)は、
ＶＯＵＴ（n)＝（１／２）［Ｄ（n-1)×ＶＲＥＦ＋ＶＯＵＴ（n-1)］（３）
となる。ただし、Ｃs ＝Ｃf とした。上記のようなサブＤＡ変換器を複数直列に接続することにより、ビット情報Ｄ（n-1)により重み付けされたアナログ出力信号が得られる。
【００９０】
なお、図１２ではサブＤＡ変換器をシングルエンド回路で構成したが、全差動回路で構成することもできる。さらに、図１１および図１２においてサブＤＡ変換器の入力ビットを１ビットとしたが、図１２においてキャパシタおよびスイッチを付加することにより、多ビットとすることも可能である。
【００９１】
【発明の効果】
第１の構成に係る発明のサンプルホールド増幅回路は、以上のように、演算増幅器は、直列に接続された２段の演算増幅段と、１段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に設けられ、サンプリングを行う第１動作フェーズにおいて非導通となり、上記演算増幅器全体で演算増幅を行う第２動作フェーズにおいて導通する第１のスイッチと、２段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に接続されたキャパシタと、を有している構成である。
【００９２】
それゆえ、第１動作フェーズにおいて２段目の演算増幅段は、出力電圧にリセットがかからず、キャパシタとともに、第２動作フェーズにおいて演算増幅した電圧のホールド動作を行う。これにより、第１動作フェーズにおいて２段目の演算増幅段の消費電力を信号処理に用いることができる。従って、サンプルホールド増幅回路の出力時間を長くすることができるので、低消費電力化を図ることができる。また、入力信号の周波数が低い場合には、２段目の演算増幅段のスルーレートを緩和することができ、低消費電力化を図ることができる。
【００９３】
以上により、低消費電力化を図ることのできるサンプルホールド増幅回路を提供することができるという効果を奏する。
【００９４】
第２の構成に係る発明のサンプルホールド増幅回路は、以上のように、演算増幅器は、直列に接続された２段の演算増幅段と、１段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に設けられ、サンプリングを行う第１動作フェーズにおいて非導通となり、上記演算増幅器全体で演算増幅を行う第２動作フェーズにおいて導通する第１のスイッチと、２段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に接続されたキャパシタと、上記２段目の演算増幅段の出力端子と負荷との間に設けられ、上記第１動作フェーズにおいて導通し、上記第２動作フェーズにおいて非導通となる第２のスイッチと、を有している構成である。
【００９５】
それゆえ、第１の構成の効果に加えて、負荷への信号伝達（負荷駆動）と信号増幅とを、それぞれ異なる動作フェーズ（第１動作フェーズと第２動作フェーズ）で行うことが可能となり、各動作フェーズで必要となる帯域と消費電力とのトレードオフを緩和することができ、低消費電力化を実現することが可能となるという効果を奏する。
【００９６】
第３の構成に係る発明のサンプルホールド増幅回路は、以上のように、第１の構成または第２の構成に記載のサンプルホールド増幅回路において、上記演算増幅器は、２段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に上記キャパシタと直列に接続された抵抗をさらに有している構成である。
【００９７】
それゆえ、キャパシタを位相補償キャパシタ、抵抗を位相補償抵抗として、各演算増幅段を直列に接続した場合に生じる位相余裕の劣化を補うことができるという効果を奏する。
【００９８】
第４の構成に係る発明のサンプルホールド増幅回路は、以上のように、演算増幅器は、直列に接続された多段の演算増幅段と、隣接する演算増幅段同士の間のいずれかであって、前段側の演算増幅段の出力端子と後段側の演算増幅段の入力端子との間に設けられ、サンプリングを行う第１動作フェーズにおいて非導通となり、上記演算増幅器全体で演算増幅を行う第２動作フェーズにおいて導通する第１のスイッチと、最終段の演算増幅段の出力端子と上記第１のスイッチの次段の演算増幅段の入力端子との間に接続されたキャパシタと、を有している構成である。
【００９９】
それゆえ、第１動作フェーズにおいて第１のスイッチ以降の各演算増幅段は、出力電圧にリセットがかからず、キャパシタとともに、第２動作フェーズにおいて演算増幅した電圧のホールド動作を行う。これにより、第１動作フェーズにおいて第１のスイッチ以降の各演算増幅段の消費電力を信号処理に用いることができる。従って、サンプルホールド増幅回路の出力時間を長くすることができるので、低消費電力化を図ることができる。また、入力信号の周波数が低い場合には、第１のスイッチ以降の各演算増幅段のスルーレートを緩和することができ、低消費電力化を図ることができる。
【０１００】
以上により、低消費電力化を図ることのできるサンプルホールド増幅回路を提供することができるという効果を奏する。
【０１０１】
第５の構成に係る発明のサンプルホールド増幅回路は、以上のように、演算増幅器は、直列に接続された多段の演算増幅段と、隣接する演算増幅段同士の間のいずれかであって、前段側の演算増幅段の出力端子と後段側の演算増幅段の入力端子との間に設けられ、サンプリングを行う第１動作フェーズにおいて非導通となり、上記演算増幅器全体で演算増幅を行う第２動作フェーズにおいて導通する第１のスイッチと、最終段の演算増幅段の出力端子と上記第１のスイッチの次段の演算増幅段の入力端子との間に接続されたキャパシタと、上記最終段の演算増幅段の出力端子と負荷との間に設けられ、上記第１動作フェーズにおいて導通し、上記第２動作フェーズにおいて非導通となる第２のスイッチと、を有している構成である。
【０１０２】
それゆえ、第４の構成の効果に加えて、負荷への信号伝達（負荷駆動）と信号増幅とを、それぞれ異なる動作フェーズ（第１動作フェーズと第２動作フェーズ）で行うことが可能となり、各動作フェーズで必要となる帯域と消費電力とのトレードオフを緩和することができ、低消費電力化を実現することが可能となるという効果を奏する。
【０１０３】
第６の構成に係る発明のサンプルホールド増幅回路は、以上のように、第４の構成または第５の構成に記載のサンプルホールド増幅回路において、上記演算増幅器は、最終段の演算増幅段の出力端子と上記第１のスイッチの次段の演算増幅段の入力端子との間に上記キャパシタと直列に接続された抵抗をさらに有している構成である。
【０１０４】
それゆえ、キャパシタを位相補償キャパシタ、抵抗を位相補償抵抗として、各演算増幅段を直列に接続した場合に生じる位相余裕の劣化を補うことができるという効果を奏する。
【０１０５】
第７の構成に係る発明のサンプルホールド増幅回路は、以上のように、第３の構成または第６の構成に記載のサンプルホールド増幅回路において、上記抵抗の両端の間に上記抵抗と並列に設けられ、上記第１動作フェーズにおいて導通し、上記第２動作フェーズにおいて非導通となる第３のスイッチを、さらに有している構成である。
【０１０６】
それゆえ、第１動作フェーズにおける２段目の演算増幅段、キャパシタ、および抵抗から構成されるサンプルホールド回路や、第１のスイッチ以降の各演算増幅段、キャパシタ、および抵抗から構成されるサンプルホールド回路に対して、抵抗により生じるセトリング特性の劣化を抑制することができ、高速動作が可能となるという効果を奏する。
【０１０７】
第８の構成に係る発明のサンプルホールド増幅回路は、以上のように、第３の構成、第６の構成、および第７の構成のいずれかに記載のサンプルホールド増幅回路において、上記抵抗は位相補償抵抗である構成である。
【０１０８】
それゆえ、各演算増幅段を直列に接続した場合に生じる位相余裕の劣化を補うことができるという効果を奏する。
【０１０９】
第９の構成に係る発明のサンプルホールド増幅回路は、以上のように、第１の構成〜第８の構成のいずれかに記載のサンプルホールド増幅回路において、上記キャパシタは位相補償キャパシタである構成である。
【０１１０】
それゆえ、各演算増幅段を直列に接続した場合に生じる位相余裕の劣化を補うことができるという効果を奏する。
【０１１１】
第１０の構成に係る発明のパイプライン型ＡＤ変換器は、入力信号を所定番目のビット情報に変換するサブＡＤ変換器と、上記ビット情報をアナログ値に変換し上記入力信号との差を演算増幅して出力するサブ演算器とを有する第１サブＡＤ変換ブロックが、１つまたは複数直列に接続されて設けられているとともに、最終段の第１サブＡＤ変換ブロックの出力信号を残りのビット情報に変換するサブＡＤ変換器を有する第２サブＡＤ変換ブロックが設けられ、上記サブ演算器に第１の構成〜第９の構成のいずれかに記載のサンプルホールド増幅回路が用いられている構成である。
【０１１２】
それゆえ、低消費電力化が可能なパイプライン型ＡＤ変換器を提供することができるという効果を奏する。また、前記抵抗を設ける場合に、第３のスイッチをさらに設けることにより、高速動作が可能なパイプライン型ＡＤ変換器を提供することができるという効果を奏する。
【０１１３】
第１１の構成に係る発明のパイプライン型ＤＡ変換器は、第１の構成〜第９の構成のいずれかに記載のサンプルホールド増幅回路が、デジタル信号の所定番目のビット情報をアナログ値に変換するサブＤＡ変換器として複数直列に接続されて設けられ、上記サブＤＡ変換器がアナログ入力信号と上記アナログ値とに対応するアナログ出力信号を演算増幅して次段のサブＤＡ変換器に入力することにより最終段のサブＤＡ変換器から上記デジタル信号に対応するアナログ信号を出力する構成である。
【０１１４】
それゆえ、低消費電力化が可能なパイプライン型ＤＡ変換器を提供することができるという効果を奏する。また、前記抵抗を設ける場合に、第３のスイッチをさらに設けることにより、高速動作が可能なパイプライン型ＤＡ変換器を提供することができるという効果を奏する。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係るサンプルホールド増幅回路の構成を示す回路ブロック図である。
【図２】 図１のサンプルホールド増幅回路の入力電圧と出力電圧との関係を従来と比較して示す波形図である。
【図３】 図１のサンプルホールド増幅回路の変形例の構成を示す回路ブロック図である。
【図４】 本発明の第２の実施の形態に係るサンプルホールド増幅回路の構成を示す回路ブロック図である。
【図５】 図４のサンプルホールド増幅回路の変形例の構成を示す回路ブロック図である。
【図６】 本発明の第３の実施の形態に係るサンプルホールド増幅回路の構成を示す回路ブロック図である。
【図７】 本発明の第３の実施の形態に係る別のサンプルホールド増幅回路の構成を示す回路ブロック図である。
【図８】 本発明の第３の実施の形態に係るさらに別のサンプルホールド増幅回路の構成を示す回路ブロック図である。
【図９】 本発明の第４の実施の形態に係るパイプライン型ＡＤ変換器の構成を示すブロック図である。
【図１０】 図９のパイプライン型ＡＤ変換器に用いられるサブ演算器の構成を示す回路ブロック図である。
【図１１】 本発明の第５の実施の形態に係るパイプライン型ＤＡ変換器の構成を示すブロック図である。
【図１２】 図１１のパイプライン型ＤＡ変換器に用いられるサブＤＡ変換器の構成を示す回路ブロック図である。
【図１３】 従来のサンプルホールド増幅回路の構成を示す回路ブロック図である。
【図１４】 従来のパイプライン型ＡＤ変換器の構成を示すブロック図である。
【図１５】 図１４のパイプライン型ＡＤ変換器に用いられるサブ演算器の構成を示す回路ブロック図である。
【符号の説明】
１ 演算増幅段
１’ 演算増幅段
２ 演算増幅段
２’ 演算増幅段
６ 位相補償キャパシタ（キャパシタ）
６ｐ 位相補償キャパシタ（キャパシタ）
６ｍ 位相補償キャパシタ（キャパシタ）
７ スイッチ（第２のスイッチ）
１０ 演算増幅段接続遮断用スイッチ（第１のスイッチ）
１０ｐ 演算増幅段接続遮断用スイッチ（第１のスイッチ）
１０ｍ 演算増幅段接続遮断用スイッチ（第１のスイッチ）
２１ 位相補償抵抗（抵抗）
２１ｐ 位相補償抵抗（抵抗）
２１ｍ 位相補償抵抗（抵抗）
２２ 位相補償抵抗短絡用スイッチ（第３のスイッチ）
２２ｐ 位相補償抵抗短絡用スイッチ（第３のスイッチ）
２２ｍ 位相補償抵抗短絡用スイッチ（第３のスイッチ）
３１ 演算増幅段
３５ 演算増幅段接続遮断用スイッチ（第１のスイッチ）
４１ パイプライン型ＡＤ変換器
４３ サブＤＡ変換器（サブ演算器）
４４ サブＡＤ変換器
４５ サブＤＡ変換器（サブ演算器）
４６ サブＡＤ変換器
４７ サブＤＡ変換器（サブ演算器）
４８ サブＡＤ変換器
４９ サブＡＤ変換器
６１ パイプライン型ＤＡ変換器
６２ サブＤＡ変換器
６３ サブＤＡ変換器
６４ サブＤＡ変換器
６５ サブＤＡ変換器
Ｄ（n-1) ビット情報
ＳＨ１〜７ ＳＨＡ回路（サンプルホールド増幅回路）
【発明の属する技術分野】
本発明は、サンプルホールド機能を有する高精度増幅回路と、それを用いたパイプライン型ＡＤ変換器およびパイプライン型ＤＡ変換器に係り、特にそれらの低消費電力化および動作の高速化に関するものである。
【０００２】
【従来の技術】
従来、サンプルホールド機能を有する高精度増幅回路（ＳＨＡ回路）を実現する場合、高いＤＣゲインを有する演算増幅器を用いる必要があった。通常、高いＤＣゲインを有する演算増幅器は、複数の演算増幅器が直列に接続された構成となる。例えば、IEEE Symposium on VLSI Circuits,1996年,94 〜95頁に、２段演算増幅器を用いたＳＨＡ回路およびそれを用いたパイプライン型ＡＤ変換器の構成が示されている。このＳＨＡ回路の動作原理を図１３を用いて説明する。
【０００３】
同図のＳＨＡ回路は、演算増幅器１００、入力信号に係る電圧ＶＩＮＰ・ＶＩＮＭから入力信号のサンプリングを行うためのキャパシタ１０６ｐ・１０６ｍ、演算増幅器１００に負帰還を与えるためのキャパシタ１０７ｐ・１０７ｍ、位相補償キャパシタ１０４ｐ・１０４ｍ、およびアナログスイッチで構成される複数のスイッチ１０３・１０５ｐ・１０８ｐ・１０９ｐ・１０５ｍ・１０８ｍ・１０９ｍから構成される。演算増幅器１００は、サンプルホールド、増幅、およびアナログ信号の加減算処理を高精度に行うめために、直列に接続された２段の演算増幅段１０１・１０２からなる。また、位相補償キャパシタ１０４ｐ・１０４ｍは、演算増幅段１０１・１０２を直列に接続した場合に生じる位相余裕の劣化を補う。
【０００４】
上記の構成のＳＨＡ回路において、入力信号のサンプリングを行うサンプリングフェーズφｓでは、初段の演算増幅段１０１の２組の入力端子と出力端子とがスイッチ１０５ｐ・１０５ｍにより互いに短絡され、次段の演算増幅段１０２の２つの出力端子がスイッチ１０３により互いに短絡される。また、スイッチ１０８ｐがキャパシタ１０６ｐの入力側の電極に電圧ＶＩＮＰが印加されるように動作するとともに、スイッチ１０９ｐがキャパシタ１０７ｐの負帰還時の帰還元側の電極に基準電圧ＶＲＥＦが印加されるように動作する。さらに、スイッチ１０８ｍがキャパシタ１０６ｍの入力側の電極に電圧ＶＩＮＭが印加されるように動作するとともに、スイッチ１０９ｍがキャパシタ１０７ｍの負帰還時の帰還元側の電極に基準電圧ＶＲＥＦが印加されるように動作する。これにより、キャパシタ１０６ｐは電圧ＶＩＮＰから一方の入力信号のサンプリング、キャパシタ１０６ｍは電圧ＶＩＮＭから他方の入力信号のサンプリング、キャパシタ１０７ｐ・１０７ｍは基準電圧ＶＲＥＦと演算増幅段１０１のオフセット電圧（１／ｆノイズ）との差のサンプリングをそれぞれ行う。
【０００５】
一般に、演算増幅段１０２の入力トランジスタのゲート面積は、演算増幅段１０１の入力トランジスタのゲート面積の数倍から数十倍の大きさであることから、オフセット電圧および１／ｆノイズについては、演算増幅段１０２の方が演算増幅段１０１よりも小さい。また、演算増幅段１０１の入力端子からから見た演算増幅段１０２のオフセット電圧および１／ｆノイズは、演算増幅段１０２のオフセット電圧を演算増幅段１０１のＤＣゲインＡ１で割った値となる。従って、演算増幅段１０２のオフセット電圧および１／ｆノイズは無視することができる場合が多い。
【０００６】
次のホールドフェーズφｈでは、演算増幅段１０１の２組の入力端子と出力端子とがそれぞれスイッチ１０５ｐ・１０５ｍにより遮断され、演算増幅段１０２の２つの出力端子がスイッチ１０３により遮断される。また、スイッチ１０８ｐがキャパシタ１０６ｐの入力側の電極に基準電圧ＶＲＥＦが印加されるように動作するとともに、スイッチ１０９ｐがキャパシタ１０７ｐの負帰還元側の電極に演算増幅段１０２の一方の出力となる電圧ＶＯＵＴＰが印加されるように動作する。さらに、スイッチ１０８ｍがキャパシタ１０６ｍの入力側の電極に基準電圧ＶＲＥＦが印加されるように動作するとともに、スイッチ１０９ｍがキャパシタ１０７ｍの負帰還元側の電極に演算増幅段１０２の他方の出力となる電圧ＶＯＵＴＭが印加されるように動作する。このとき、サンプリングフェーズφｓにおいてキャパシタ１０６ｐに充電された電荷とキャパシタ１０７ｐに充電された電荷との間、キャパシタ１０６ｍに充電された電荷とキャパシタ１０７ｍに充電された電荷との間でそれぞれ電荷保存則に従った演算が行われ、その結果が演算増幅段１０２の２つの出力端子の電圧差（ＶＯＵＴＰ−ＶＯＵＴＭ）として出力される。
【０００７】
また、図１４に従来のパイプライン型ＡＤ変換器の構成をブロック図で示す。このパイプライン型ＡＤ変換器は、入力信号に係る電圧ＶＩＮＰ・ＶＩＮＭの保持動作を行うサンプルホールド回路１１１および複数のサブステージＳＴＧ１１・ＳＴＧ１２・ＳＴＧ１３・ＳＴＧ１４を直列に接続し、上記各サブステージをデジタルエラー訂正回路１１９に接続した構成である。さらに、サブステージＳＴＧ１１はサブＤＡ変換器１１２およびサブＡＤ変換器１１３、サブステージＳＴＧ１２はサブＤＡ変換器１１４およびサブＡＤ変換器１１５、サブステージＳＴＧ１３はサブＤＡ変換器１１６およびサブＡＤ変換器１１７からなり、サブステージＳＴＧ１４はサブＡＤ変換器１１８のみからなる。
【０００８】
サンプルホールド回路１１１、サブステージＳＴＧ１２・ＳＴＧ１４はクロック信号ＣＬＫに基づいて動作し、サブステージＳＴＧ１１・ＳＴＧ１３はインバータ１２０によるクロック信号ＣＬＫの反転信号に基づいて動作する。すなわち、偶数番目のサブステージと奇数番目のサブステージとは位相が１８０度異なるタイミングで動作する。各サブＡＤ変換器はそのサブステージの入力信号のＡＤ変換を行い、所定番目のビットを決定し、そのサブステージのサブＤＡ変換器、およびデジタルエラー訂正回路１１９に出力する。各サブＤＡ変換器は、サブステージのアナログ入力信号の電圧とサブＡＤ変換器から出力されたビット情報に対応するアナログ電圧との差をとって出力電圧を決定し、次段のサブステージに出力する。このようにしてサブステージＳＴＧ１１〜ＳＴＧ１４によりデジタル出力の各ビットが順次決定されていき、デジタルエラー訂正回路１１９でエラー訂正が行われ、４ビットのデジタル信号として出力される。
【０００９】
図１５に、上記各サブＤＡ変換器の構成例を示す。図１４の各サブＤＡ変換器は全差動構成であるが、図１５の回路は、簡単化のため、シングルエンド構成にしている。図１５のサブＤＡ変換器は、図１３のＳＨＡ回路をシングルエンドで構成した回路と基本的構成は同じであり、演算増幅段１２１・１２２が演算増幅段１０１・１０２に、キャパシタ１２６・１２７がキャパシタ１０６ｐ・１０７ｐに、位相補償キャパシタ１２４が位相補償キャパシタ１０４ｐに、スイッチ１２５・１２８・１２９がスイッチ１０５ｐ・１０８ｐ・１０９ｐに相当する。
【００１０】
また、１ビットＤＡ変換器の機能を実現するために、スイッチ１２８によりホールドフェーズφｈで接続される端子にスイッチ１３０が接続され、サブＡＤ変換器からのビット情報に基づいて基準電圧＋ＶＲＥＦと基準電圧−ＶＲＥＦとが切り換えられるようになっている。そして、スイッチ１２９の一方はサブＤＡ変換器の入力端子に接続されている。さらに、ホールドフェーズφｈで演算増幅段１２２の出力端子をＧＮＤ電位から遮断するスイッチ１３１が設けられている。さらに、演算増幅段１２１の出力電圧が、ゲインが−１の反転増幅段１２３を介して演算増幅段１２２に入力される。演算増幅段１２１・１２２の一方の入力端子はＧＮＤ電位とされる。
【００１１】
【発明が解決しようとする課題】
しかしながら、図１３の構成のＳＨＡ回路では、サンプリングフェーズφｓにおいて演算増幅段１０１はオフセット補償を行うが、次段の演算増幅段１０２は直接、演算処理動作に影響を与えないにも関わらず、常時電力を消費している。また通常、演算増幅段１０２の消費電力は演算増幅段１０１の消費電力の数倍以上であり、ＳＨＡ回路の全消費電力の大部分を占めている。
【００１２】
本発明は上記従来の問題点に鑑みなされたものであり、その目的は、低消費電力化を図ることのできるサンプルホールド増幅回路とそれを用いたパイプライン型ＡＤ変換器およびパイプライン型ＤＡ変換器を提供することにある。また、他の目的は、上記目的に加えて上記サンプルホールド増幅回路、パイプライン型ＡＤ変換器およびパイプライン型ＤＡ変換器の動作の高速化を図ることにある。
【００１３】
【課題を解決するための手段】
第１の構成に係る発明のサンプルホールド増幅回路は、上記の課題を解決するために、入力信号のサンプリングを行うサンプリング回路と、上記サンプリング回路によってサンプリングが行われた入力信号の演算増幅を行う演算増幅器とを有するサンプルホールド増幅回路において、上記演算増幅器は、直列に接続された２段の演算増幅段と、１段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に設けられ、サンプリングを行う第１動作フェーズにおいて非導通となり、上記演算増幅器全体で演算増幅を行う第２動作フェーズにおいて導通する第１のスイッチと、２段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に接続されたキャパシタと、を有していることを特徴としている。
【００１４】
上記の発明によれば、第１動作フェーズにおいて第１のスイッチが非導通となることから、サンプリング時に２段目の演算増幅段の出力電圧にリセットがかからず、２段目の演算増幅段は第１動作フェーズにおいてキャパシタとともに、第１のスイッチが導通する第２動作フェーズにおいて演算増幅した電圧のホールド動作を行う。
【００１５】
これにより、第１動作フェーズにおいて２段目の演算増幅段の消費電力を信号処理に用いることができる。従って、サンプルホールド増幅回路の動作クロックのデューティが５０％の場合に２段目の演算増幅段の出力時間が従来と比べて２倍になるといったように、サンプルホールド増幅回路の出力時間を長くすることができる。これはすなわち、サンプルホールド増幅回路で増幅された信号を次段に伝える時間を長くすることができることであり、負荷を駆動する時間が長くなるので低消費電力化が可能となる。また、第１動作フェーズにおいて２段目の演算増幅段の消費電力を信号処理に用いることができることにより、入力信号の周波数が低い場合には、サンプルホールド増幅回路の出力電圧の変化量が小さくなるため、２段目の演算増幅段のスルーレートを緩和することができ、低消費電力化を図ることができる。
【００１６】
以上により、低消費電力化を図ることのできるサンプルホールド増幅回路を提供することができる。
【００１７】
第２の構成に係る発明のサンプルホールド増幅回路は、上記の課題を解決するために、入力信号のサンプリングを行うサンプリング回路と、上記サンプリング回路によってサンプリングが行われた入力信号の演算増幅を行う演算増幅器とを有するサンプルホールド増幅回路において、上記演算増幅器は、直列に接続された２段の演算増幅段と、１段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に設けられ、サンプリングを行う第１動作フェーズにおいて非導通となり、上記演算増幅器全体で演算増幅を行う第２動作フェーズにおいて導通する第１のスイッチと、２段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に接続されたキャパシタと、上記２段目の演算増幅段の出力端子と負荷との間に設けられ、上記第１動作フェーズにおいて導通し、上記第２動作フェーズにおいて非導通となる第２のスイッチと、を有していることを特徴としている。 上記の発明によれば、第１の構成の作用に加えて、第１動作フェーズにおいては、キャパシタと後段側の演算増幅段とにより、直前の第２動作フェーズにおいて増幅された信号を保持すると同時に、第２のスイッチが導通することにより、次段のサンプリング回路である負荷への信号伝達（負荷駆動）を行う。第２動作フェーズにおいては、直前の第１動作フェーズにおいてサンプリングされた入力信号の増幅を行うが、第２のスイッチが遮断されたことにより、負荷への信号伝達（負荷駆動）は行われない。従って、負荷への信号伝達（負荷駆動）と信号増幅とを、それぞれ異なる動作フェーズ（第１動作フェーズと第２動作フェーズ）で行うことが可能となり、各動作フェーズで必要となる帯域と消費電力とのトレードオフを緩和することができ、低消費電力化を実現することが可能となる。
【００１８】
また、第１動作フェーズにおいて、信号のサンプリングを行うと同時に、信号伝達を行うため、信号入出力の位相が同じとなる。
【００１９】
第３の構成に係る発明のサンプルホールド増幅回路は、上記の課題を解決するために、第１の構成または第２の構成に記載のサンプルホールド増幅回路において、上記演算増幅器は、２段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に上記キャパシタと直列に接続された抵抗をさらに有していることを特徴としている。
【００２０】
上記の発明によれば、キャパシタを位相補償キャパシタ、抵抗を位相補償抵抗として、各演算増幅段を直列に接続した場合に生じる位相余裕の劣化を補うことができる。
【００２１】
第４の構成に係る発明のサンプルホールド増幅回路は、上記の課題を解決するために、入力信号のサンプリングを行うサンプリング回路と、上記サンプリング回路によってサンプリングが行われた入力信号の演算増幅を行う演算増幅器とを有するサンプルホールド増幅回路において、上記演算増幅器は、直列に接続された多段の演算増幅段と、隣接する演算増幅段同士の間のいずれかであって、前段側の演算増幅段の出力端子と後段側の演算増幅段の入力端子との間に設けられ、サンプリングを行う第１動作フェーズにおいて非導通となり、上記演算増幅器全体で演算増幅を行う第２動作フェーズにおいて導通する第１のスイッチと、最終段の演算増幅段の出力端子と上記第１のスイッチの次段の演算増幅段の入力端子との間に接続されたキャパシタと、を有していることを特徴としている。
【００２２】
上記の発明によれば、第１動作フェーズにおいて第１のスイッチが非導通となることから、サンプリング時に第１のスイッチ以降の演算増幅段の出力電圧にリセットがかからず、第１のスイッチ以降の演算増幅段は第１動作フェーズにおいてキャパシタとともに、第１のスイッチが導通する第２動作フェーズにおいて演算増幅した電圧のホールド動作を行う。
【００２３】
これにより、第１動作フェーズにおいて第１のスイッチ以降の演算増幅段の消費電力を信号処理に用いることができる。従って、サンプルホールド増幅回路の動作クロックのデューティが５０％の場合に最終段の演算増幅段の出力時間が従来と比べて２倍になるといったように、サンプルホールド増幅回路の出力時間を長くすることができる。これはすなわち、サンプルホールド増幅回路で増幅された信号を次段に伝える時間を長くすることができることであり、負荷を駆動する時間が長くなるので低消費電力化が可能となる。また、第１動作フェーズにおいて第１のスイッチ以降の演算増幅段の消費電力を信号処理に用いることができることにより、入力信号の周波数が低い場合には、サンプルホールド増幅回路の出力電圧の変化量が小さくなるため、第１のスイッチ以降の演算増幅段のスルーレートを緩和することができ、低消費電力化を図ることができる。
【００２４】
以上により、低消費電力化を図ることのできるサンプルホールド増幅回路を提供することができる。
【００２５】
第５の構成に係る発明のサンプルホールド増幅回路は、上記の課題を解決するために、入力信号のサンプリングを行うサンプリング回路と、上記サンプリング回路によってサンプリングが行われた入力信号の演算増幅を行う演算増幅器とを有するサンプルホールド増幅回路において、上記演算増幅器は、直列に接続された多段の演算増幅段と、隣接する演算増幅段同士の間のいずれかであって、前段側の演算増幅段の出力端子と後段側の演算増幅段の入力端子との間に設けられ、サンプリングを行う第１動作フェーズにおいて非導通となり、上記演算増幅器全体で演算増幅を行う第２動作フェーズにおいて導通する第１のスイッチと、最終段の演算増幅段の出力端子と上記第１のスイッチの次段の演算増幅段の入力端子との間に接続されたキャパシタと、上記最終段の演算増幅段の出力端子と負荷との間に設けられ、上記第１動作フェーズにおいて導通し、上記第２動作フェーズにおいて非導通となる第２のスイッチと、を有していることを特徴としている。
【００２６】
上記の発明によれば、第４の構成の作用に加えて、第１動作フェーズにおいては、キャパシタと第１のスイッチよりも後段側の演算増幅段とにより、直前の第２動作フェーズにおいて増幅された信号を保持すると同時に、第２のスイッチが導通することにより、次段のサンプリング回路である負荷への信号伝達（負荷駆動）を行う。第２動作フェーズにおいては、直前の第１動作フェーズにおいてサンプリングされた入力信号の増幅を行うが、第２のスイッチが遮断されたことにより、負荷への信号伝達（負荷駆動）は行われない。従って、負荷への信号伝達（負荷駆動）と信号増幅とを、それぞれ異なる動作フェーズ（第１動作フェーズと第２動作フェーズ）で行うことが可能となり、各動作フェーズで必要となる帯域と消費電力とのトレードオフを緩和することができ、低消費電力化を実現することが可能となる。
【００２７】
また、第１動作フェーズにおいて、信号のサンプリングを行うと同時に、信号伝達を行うため、信号入出力の位相が同じとなる。
【００２８】
第６の構成に係る発明のサンプルホールド増幅回路は、上記の課題を解決するために、第４の構成または第５の構成に記載のサンプルホールド増幅回路において、上記演算増幅器は、最終段の演算増幅段の出力端子と上記第１のスイッチの次段の演算増幅段の入力端子との間に上記キャパシタと直列に接続された抵抗をさらに有していることを特徴としている。
【００２９】
上記の発明によれば、キャパシタを位相補償キャパシタ、抵抗を位相補償抵抗として、各演算増幅段を直列に接続した場合に生じる位相余裕の劣化を補うことができる。
【００３０】
第７の構成に係る発明のサンプルホールド増幅回路は、上記の課題を解決するために、第３の構成または第６の構成に記載のサンプルホールド増幅回路において、上記抵抗の両端の間に上記抵抗と並列に設けられ、上記第１動作フェーズにおいて導通し、上記第２動作フェーズにおいて非導通となる第３のスイッチを、さらに有していることを特徴としている。
【００３１】
上記の発明によれば、抵抗と並列に第３のスイッチを接続するので、第１動作フェーズにおける２段目の演算増幅段、キャパシタ、および抵抗から構成されるサンプルホールド回路や、第１のスイッチ以降の各演算増幅段、キャパシタ、および抵抗から構成されるサンプルホールド回路に対して、抵抗により生じるセトリング特性の劣化を抑制することができ、高速動作が可能となる。
【００３２】
第８の構成に係る発明のサンプルホールド増幅回路は、上記の課題を解決するために、第３の構成、第６の構成、および第７の構成のいずれかに記載のサンプルホールド増幅回路において、上記抵抗は位相補償抵抗であることを特徴としている。
【００３３】
上記の発明によれば、各演算増幅段を直列に接続した場合に生じる位相余裕の劣化を補うことができる。
【００３４】
第９の構成に係る発明のサンプルホールド増幅回路は、上記課題を解決するために、第１の構成〜第８の構成のいずれかに記載のサンプルホールド増幅回路において、上記キャパシタは位相補償キャパシタであることを特徴としている。
【００３５】
上記の発明によれば、各演算増幅段を直列に接続した場合に生じる位相余裕の劣化を補うことができる。
【００３６】
第１０の構成に係る発明のパイプライン型ＡＤ変換器は、入力信号を所定番目のビット情報に変換するサブＡＤ変換器と、上記ビット情報をアナログ値に変換し上記入力信号との差を演算増幅して出力するサブ演算器とを有する第１サブＡＤ変換ブロックが、１つまたは複数直列に接続されて設けられているとともに、最終段の第１サブＡＤ変換ブロックの出力信号を残りのビット情報に変換するサブＡＤ変換器を有する第２サブＡＤ変換ブロックが設けられ、上記サブ演算器に第１の構成〜第９の構成のいずれかに記載のサンプルホールド増幅回路が用いられていることを特徴としている。
【００３７】
上記の発明によれば、サブＡＤ変換器により変換されたビット情報をアナログ値に変換して入力信号との差を演算増幅して出力するサブ演算器に、前記発明のいずれかに記載のサンプルホールド増幅回路を用いるので、低消費電力化が可能なパイプライン型ＡＤ変換器を提供することができる。また、前記抵抗を設ける場合に、第３のスイッチをさらに設けることにより、高速動作が可能なパイプライン型ＡＤ変換器を提供することができる。 第１１の構成に係る発明のパイプライン型ＤＡ変換器は、第１の構成〜第９の構成のいずれかに記載のサンプルホールド増幅回路が、デジタル信号の所定番目のビット情報をアナログ値に変換するサブＤＡ変換器として複数直列に接続されて設けられ、上記サブＤＡ変換器がアナログ入力信号と上記アナログ値とに対応するアナログ出力信号を演算増幅して次段のサブＤＡ変換器に入力することにより最終段のサブＤＡ変換器から上記デジタル信号に対応するアナログ信号を出力することを特徴としている。
【００３８】
上記の発明によれば、デジタル信号の所定番目のビット情報をアナログ値に変換し、アナログ入力信号と上記アナログ値とに対応するアナログ出力信号を演算増幅して次段に入力するサブＤＡ変換器に、前記発明のいずれかに記載のサンプルホールド増幅回路を用いるので、低消費電力化が可能なパイプライン型ＤＡ変換器を提供することができる。また、前記抵抗を設ける場合に、第３のスイッチをさらに設けることにより、高速動作が可能なパイプライン型ＤＡ変換器を提供することができる。
【００３９】
【発明の実施の形態】
〔実施の形態１〕
本発明の参考形態である第１の実施の形態について、図１ないし図３に基づいて説明すれば以下の通りである。図１に、本実施の形態に係るサンプルホールド増幅回路としてのＳＨＡ回路ＳＨ１の構成を示す。ＳＨＡ回路ＳＨ１は、２つの演算増幅段１・２、反転増幅段３、キャパシタ４・５、位相補償キャパシタ６、スイッチ７・８・９、および演算増幅段接続遮断用スイッチ１０を有している。
【００４０】
演算増幅段１はゲインがＡ１で、反転入力端子に前段回路からの出力電圧が入力され、非反転入力端子はＧＮＤ電位とされる。演算増幅段２はゲインがＡ２で、反転入力端子に前段回路からの出力電圧が入力され、非反転入力端子はＧＮＤ電位とされる。反転増幅段３はゲインが−１で演算増幅段１の出力電圧を反転して出力する。キャパシタ４は容量がＣS でＳＨＡ回路ＳＨ１の入力端子と演算増幅段１の反転入力端子との間に設けられ、入力端子に印加される電圧ＶＩＮ（入力信号の電圧）から入力信号のサンプリングを行う。キャパシタ５は容量がＣf で演算増幅段２の出力端子（演算増幅器およびＳＨＡ回路ＳＨ１の出力端子）と演算増幅段１の反転入力端子との間に設けられ、演算増幅段１にＳＨＡ回路ＳＨ１の出力電圧となる電圧ＶＯＵＴの負帰還を与える。位相補償キャパシタ６は容量がＣC で演算増幅段２の反転入力端子（入力端子）と出力端子（演算増幅器およびＳＨＡ回路ＳＨ１の出力端子）との間に接続された状態に設けられ、演算増幅段１・２を直列に接続した場合に生じる位相余裕の劣化を補う。
【００４１】
スイッチ７・８・９および演算増幅段接続遮断用スイッチ１０は全てアナログスイッチである。スイッチ７はキャパシタ４よりもＳＨＡ回路ＳＨ１の入力端子側に設けられ、キャパシタ４の上記入力端子側を後述する第１動作フェーズφ１において電圧ＶＩＮが印加される入力端子に接続し、後述する第２動作フェーズφ２において基準電圧ＶＲＥＦＡが印加される基準電圧端子に接続する。スイッチ８は演算増幅段１の反転入力端子と出力端子との間に演算増幅段１と並列に設けられ、第１動作フェーズφ１において導通して演算増幅段１の反転入力端子と出力端子との間を短絡し、第２動作フェーズφ２において非導通となって上記反転入力端子と出力端子との間を遮断する。
【００４２】
スイッチ９はキャパシタ５とＳＨＡ回路ＳＨ１の出力端子との間に設けられ、キャパシタ５の上記出力端子側を第１動作フェーズφ１において基準電圧ＶＲＥＦＢが印加される基準電圧端子に接続し、第２動作フェーズφ２において上記出力端子に接続する。演算増幅段接続遮断用スイッチ１０は反転増幅段３の出力端子と、演算増幅段２の入力端子の位相補償キャパシタ６との接続点との間に設けられ、第１動作フェーズφ１において非導通となって反転増幅段３の出力端子と上記接続点との間を遮断し、第２動作フェーズφ２において導通して反転増幅段３の出力端子と上記接続点との間を短絡する。
【００４３】
次に、上記構成のＳＨＡ回路ＳＨ１の動作について説明する。ＳＨＡ回路ＳＨ１には、入力信号のサンプリングを行う第１動作フェーズφ１と、サンプリングを行って得た電圧に対して演算増幅段１・２によって演算増幅を行う第２動作フェーズφ２とがある。第１動作フェーズφ１においては、ＳＨＡ回路ＳＨ１は２つの回路に分割される。１つは演算増幅段１、キャパシタ４・５、およびスイッチ７・８・９から構成される、入力信号のサンプリングを行う回路であり、もう１つは演算増幅段２と位相補償キャパシタ６とから構成されるサンプルホールド回路である。第２動作フェーズφ２では、演算増幅段１・２、反転増幅段３、および位相補償キャパシタ６が全体で１つの演算増幅器を構成し、第１動作フェーズφ１でサンプリングを行った入力信号の演算と増幅とを行う。
【００４４】
第１動作フェーズφ１においては、スイッチ７がキャパシタ４の入力端子側をＳＨＡ回路ＳＨ１の入力端子に接続し、スイッチ８が演算増幅段１の反転入力端子と出力端子とを短絡し、また、スイッチ９がキャパシタ５のＳＨＡ回路ＳＨ１の出力端子側を基準電圧ＶＲＥＦＢが印加される基準電圧端子に接続する。そして、演算増幅段接続遮断用スイッチ１０は非導通となる。これにより、演算増幅段１の反転入力端子と同電位のノードＶＩＲＴの電圧は演算増幅段１のオフセット電圧ＶＯＦＦ１となり、キャパシタ４・５にはそれぞれＣS ×（ＶＩＮ−ＶＯＦＦ１）、Ｃf ×（ＶＲＥＦＢ−ＶＯＦＦ１）の電荷が蓄積される。
【００４５】
第２動作フェーズφ２においては、スイッチ７がキャパシタ４の入力端子側を基準電圧ＶＲＥＦＡが印加される基準電圧端子に接続し、スイッチ８が演算増幅段１の反転入力端子と出力端子との間を遮断し、また、スイッチ９がキャパシタ５のＳＨＡ回路ＳＨ１の出力端子側を該出力端子に接続する。そして、演算増幅段接続遮断用スイッチ１０が導通して反転増幅段３の出力端子と、演算増幅段２の入力端子の位相補償キャパシタ６との接続点との間を短絡する。これにより、演算増幅段１・２、反転増幅段３、および位相補償キャパシタ６は全体で１つの演算増幅器として動作し、ＣS とＣf との比によって決まる増幅率で入力信号を増幅する。このとき、
ＶＯＵＴ＝（ＣS ／Ｃf ）（ＶＩＮ−ＶＲＥＦＡ）＋ＶＲＥＦＢ （１）
で表される電圧ＶＯＵＴが演算増幅段２の出力端子に出力される。
【００４６】
さらにこの第２動作フェーズφ２において、式（１）で表される電圧ＶＯＵＴが演算増幅段２の出力端子に出力されると同時に、位相補償キャパシタ６に電圧ＶＯＵＴに応じた電荷ＣC ×ＶＯＵＴが蓄積され、サンプリングが行われる。さらに次の第１動作フェーズφ１では、演算増幅段接続遮断用スイッチ１０が非導通となって反転増幅段３の出力端子と、演算増幅段２の入力端子の位相補償キャパシタ６との接続点との間が遮断される。従って、演算増幅段２と位相補償キャパシタ６とで構成されるサンプルホールド回路により、式（１）の電圧ＶＯＵＴが演算増幅段２の出力端子に保持される。このとき、スイッチ８の動作によって演算増幅段１にはリセットがかかると同時に、スイッチ７・９の動作によりキャパシタ４・５がそれぞれ次の電圧ＶＩＮ、基準電圧ＶＲＥＦＢのサンプリングを行う。
【００４７】
以上の動作を繰り返し行うことにより、ＳＨＡ回路ＳＨ１は入力信号のサンプルホールド増幅演算動作を行う。電圧ＶＩＮ（アナログ入力）が図２に示す波形であるときには、電圧ＶＯＵＴは同図に示す電圧ＶＯＵＴ１（アナログ出力）の波形となり、ＳＨＡ回路ＳＨ１の出力端子において長い時間同じ電圧が保持された結果が示されている。
【００４８】
このように、第１動作フェーズφ１においては２段目の演算増幅段２の消費電力を信号処理に用いることができる。従って、ＳＨＡ回路ＳＨ１の動作クロックのデューティが５０％の場合に演算増幅段２の出力時間が従来例（図１３）と比べて２倍になるといったように、ＳＨＡ回路ＳＨ１の出力時間を長くすることができる。これはすなわち、ＳＨＡ回路ＳＨ１で増幅された信号を次段に伝える時間を長くすることができることであり、負荷を駆動する時間が長くなるので低消費電力化が可能となる。また、第１動作フェーズφ１において２段目の演算増幅段２の消費電力を信号処理に用いることができることから、入力信号の周波数、すなわち電圧ＶＩＮの周波数が低い場合には、図２のようにＳＨＡ回路ＳＨ１から出力される電圧ＶＯＵＴ１の変化量が小さくなるため、演算増幅段２のスルーレートを緩和することができ、低消費電力化を図ることができる。以上により、低消費電力化を図ることのできるサンプルホールド増幅回路を提供することができる。一方、図１３のような従来の構成においては、ＳＨＡ回路の出力電圧は図２に示す電圧ＶＯＵＴ２（アナログ出力）のように、サンプリングフェーズφｓにおいてリセットがかかって０となることから、電圧の変化量が大きくなり、スルーレートの大きな演算増幅器が必要となる。
【００４９】
なお、図１のスイッチ９に接続される基準電圧端子は基準電圧ＶＲＥＦＢが印加されるものであるが、これに限らず電圧ＶＩＮが印加されても構わない。また、同図の構成では演算増幅段１のオフセット補償を行っているが、オフセット補償を行わない構成も同図を基に容易に構成することができる。
【００５０】
さらに、図１のＳＨＡ回路ＳＨ１はシングルエンド回路であるが、全差動回路も同図を基に容易に構成することができる。全差動回路としたＳＨＡ回路ＳＨ２を図３に示す。電圧ＶＩＮは電圧ＶＩＮＰ・ＶＩＮＭに、基準電圧ＶＲＥＦＡは基準電圧ＶＲＥＦＡＰ・ＶＲＥＦＡＭに、基準電圧ＶＲＥＦＢは基準電圧ＶＲＥＦＢＰ・ＶＲＥＦＢＭに、電圧ＶＯＵＴは電圧ＶＯＵＴＰ・ＶＯＵＴＭに相当する。演算増幅段１’・２’はそれぞれ図１の演算増幅段１・２に相当し、演算増幅段１’の差動出力と演算増幅段２’の差動入力の接続関係を反転することにより、図１の反転増幅段３を実現しているので、別途反転増幅段を設ける必要はない。その他数字にｐまたはｍが付加された符号の部材は、図１の同じ数字を有する符号の部材と同等の機能を有するので説明を省略する。また、基準電圧ＶＲＥＦＢＰ・ＶＲＥＦＢＭをそれぞれ電圧ＶＩＮＰ・ＶＩＮＭとしても構わないこと、およびオフセット補償を行わない構成でもよいことは前述と同様である。
【００５１】
〔実施の形態２〕
本発明の参考形態である第２の実施の形態について、図４および図５に基づいて説明すれば以下の通りである。なお、前記実施の形態１で述べた構成要素と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【００５２】
図４に、本実施の形態に係るサンプルホールド増幅回路としてのＳＨＡ回路ＳＨ３の構成を示す。ＳＨＡ回路ＳＨ３は、２つの演算増幅段１・２、反転増幅段３、キャパシタ４・５、位相補償キャパシタ６、スイッチ７・８・９、演算増幅段接続遮断用スイッチ１０、位相補償抵抗２１、および位相補償抵抗短絡用スイッチ２２を有している。
【００５３】
位相補償抵抗２１は、抵抗値がＲC で演算増幅段２の出力端子（演算増幅器およびＳＨＡ回路ＳＨ３の出力端子）と演算増幅段２の反転入力端子との間に位相補償キャパシタ６と直列に接続されており、位相補償キャパシタ６とともに、演算増幅段１・２を直列に接続した場合に生じる位相余裕の劣化を補う。位相補償抵抗短絡用スイッチ２２はアナログスイッチで構成され、位相補償抵抗２１の両端の間に位相補償抵抗２１と並列に接続されている。この位相補償抵抗短絡用スイッチ２２は、第１動作フェーズφ１において導通して位相補償抵抗２１の両端を短絡し、第２動作フェーズφ２において非導通となる。
【００５４】
演算増幅段２、位相補償キャパシタ６、および位相補償抵抗２１は第１動作フェーズφ１において、実施の形態１と同様にサンプルホールド回路を構成するが、このとき位相補償抵抗短絡用スイッチ２２が導通することにより、位相補償抵抗２１により生じるポールによるセトリング特性の劣化を抑制することができる。従って、演算増幅段２の電圧ＶＯＵＴが迅速に収束し、高速動作が可能となる。ただし、位相補償抵抗２１によるセトリング特性の劣化を無視することができる場合には、位相補償抵抗短絡用スイッチ２２は設けなくてもよい。なお、ＳＨＡ回路ＳＨ３の動作は、実施の形態１のＳＨＡ回路ＳＨ１と同様であるので、ここではその説明を省略する。
【００５５】
また、図４のＳＨＡ回路ＳＨ３はシングルエンド回路であるが、全差動回路も同図を基に容易に構成することができる。全差動回路としたＳＨＡ回路ＳＨ４を図５に示す。図４と図５との部材に付された符号の数字および各電圧の名称の対応は実施の形態１と同様である。また、図４および図５の構成では、演算増幅段１・１’のオフセット補償を行っているが、オフセット補償を行わない構成も同図を基に容易に構成することができる。
【００５６】
〔実施の形態３〕
本発明の参考形態である第３の実施の形態について、図６ないし図８に基づいて説明すれば以下の通りである。なお、前記実施の形態１および２で述べた構成要素と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【００５７】
図６に、本実施の形態に係るサンプルホールド増幅回路としてのＳＨＡ回路ＳＨ５の構成を示す。ＳＨＡ回路ＳＨ５は、３つの演算増幅段１・２・３１、反転増幅段３・３２、キャパシタ４・５、位相補償キャパシタ６・３３、スイッチ７・８・９・３４、および演算増幅段接続遮断用スイッチ１０を有している。
【００５８】
演算増幅段３１の反転入力端子は反転増幅段３の出力端子と接続されており、非反転入力端子はＧＮＤ電位とされている。反転増幅段３２の入力端子は演算増幅段３１の出力端子と接続されており、出力端子は演算増幅段接続遮断用スイッチ１０と接続されている。スイッチ３４はアナログスイッチで構成され、演算増幅段３１の反転入力端子と出力端子との間に演算増幅段３１と並列に設けられる。このスイッチ３４は第１動作フェーズφ１において導通して演算増幅段３１の反転入力端子と出力端子との間を短絡し、第２動作フェーズφ２において非導通となって上記反転入力端子と出力端子との間を遮断する。位相補償キャパシタ３３は演算増幅段３１の反転入力端子（入力端子）と演算増幅段２の出力端子（演算増幅器およびＳＨＡ回路ＳＨ５の出力端子）との間に接続された状態に設けられ、位相補償キャパシタ６とともに位相補償キャパシタ群（図中、破線で囲んだ部分）を構成している。この位相補償キャパシタ３３は、演算増幅段１・３１・２を直列に接続した場合に生じる位相余裕の劣化を補う。なお、演算増幅段１・３１・２の接続順序を表す便宜上、それぞれのゲインをＡ１、Ａ２、Ａ３としている。また、位相補償キャパシタ６・３３の容量をそれぞれＣC1、ＣC2としている。
【００５９】
ＳＨＡ回路ＳＨ５は基本的には図１のＳＨＡ回路ＳＨ１と同じ動作を行う。異なる点について以下に説明する。第１動作フェーズφ１において、演算増幅段１・３１にはリセットがかかり、キャパシタ４・５はそれぞれ入力信号、基準電圧ＶＲＥＦのサンプリングを行う。このとき、演算増幅段接続遮断用スイッチ１０は非導通となっており、反転増幅段３２の出力端子と、演算増幅段２の位相補償キャパシタ６との接続点との間が遮断される。従って、演算増幅段２と位相補償キャパシタ６とはサンプルホールド回路を構成して、前回の第１動作フェーズφ１でサンプリングを行って第２動作フェーズφ２で演算増幅した電圧を保持する。一方、第２動作フェーズφ２では、演算増幅段１・３１・２、反転増幅段３・３２、および位相補償キャパシタ６・３３が全体で１つの演算増幅器として動作し、第１動作フェーズφ１でサンプリングを行った入力信号の増幅および演算を行う。
【００６０】
このように、第１動作フェーズφ１において演算増幅段接続遮断用スイッチ１０が非導通となることから、サンプリング時に演算増幅段接続遮断用スイッチ１０以降の演算増幅段２の出力電圧にリセットがかからず、演算増幅段２は第１動作フェーズφ１において位相補償キャパシタ６とともに、演算増幅段接続遮断用スイッチ１０が導通する第２動作フェーズφ２において演算増幅した電圧のホールド動作を行う。
【００６１】
これにより、第１動作フェーズφ１において演算増幅段接続遮断用スイッチ１０以降の演算増幅段２の消費電力を信号処理に用いることができる。従って、ＳＨＡ回路ＳＨ５の動作クロックのデューティが５０％の場合に演算増幅段２の出力時間が従来と比べて２倍になるといったように、ＳＨＡ回路ＳＨ５の出力時間を長くすることができる。これはすなわち、ＳＨＡ回路ＳＨ５で増幅された信号を次段に伝える時間を長くすることができることであり、負荷を駆動する時間が長くなるので低消費電力化が可能となる。また、第１動作フェーズφ１において演算増幅段２の消費電力を信号処理に用いることができることから、入力信号の周波数、すなわち電圧ＶＩＮの周波数が低い場合には、ＳＨＡ回路ＳＨ５の出力電圧ＶＯＵＴの変化量が小さくなるため、演算増幅段２のスルーレートを緩和することができ、低消費電力化を図ることができる。以上により、多段の演算増幅段を有する構成においても、低消費電力化を図ることのできるサンプルホールド増幅回路を提供することができる。
【００６２】
次に、図７に、本実施の形態に係る別のサンプルホールド増幅回路としてのＳＨＡ回路ＳＨ６の構成を示す。ＳＨＡ回路ＳＨ６は、図６のＳＨＡ回路ＳＨ５に位相補償抵抗２１・２３、および位相補償抵抗短絡用スイッチ２２を追加した構成である。
【００６３】
位相補償抵抗２１および位相補償抵抗短絡用スイッチ２２は実施の形態２と同様のものであり、位相補償抵抗２３は、演算増幅段２の出力端子（演算増幅器およびＳＨＡ回路ＳＨ６の出力端子）と演算増幅段３１の反転入力端子との間に位相補償キャパシタ３３と直列に接続されている。位相補償抵抗２１・２３は、それぞれ位相補償キャパシタ６・３３とともに、演算増幅段１・３１・２を直列に接続した場合に生じる位相余裕の劣化を補う。
【００６４】
上記の構成により、ＳＨＡ回路ＳＨ６では実施の形態２と同様に、位相補償抵抗２１により生じるセトリング特性の劣化を抑制することができ、高速動作が可能となる。また、セトリング特性の劣化を無視することができる場合に、位相補償抵抗短絡用スイッチ２２を設けなくてもよいことも同様である。なお、ＳＨＡ回路ＳＨ６の動作はＳＨＡ回路ＳＨ５と同様であるので、ここではその説明を省略する。
【００６５】
次に、図８に、本実施の形態に係るさらに別のサンプルホールド増幅回路としてのＳＨＡ回路ＳＨ７の構成を示す。ＳＨＡ回路ＳＨ７は、図６のＳＨＡ回路ＳＨ５の演算増幅段接続遮断用スイッチ１０の代りに、反転増幅段３の出力端子と演算増幅段３１の反転入力端子との間に演算増幅段接続遮断用スイッチ３５が設けられ、ＳＨＡ回路ＳＨ５のスイッチ３４を取り去った構成である。なお、図７のＳＨＡ回路ＳＨ６の位相補償抵抗２１・２３が別途設けられていてもよいが、この場合、位相補償抵抗短絡用スイッチは、演算増幅段２の出力端子と演算増幅段３１の反転入力端子（入力端子）との間に設けた位相補償キャパシタ３３と直列に接続された位相補償抵抗２３の両端の間に位相補償抵抗２３と並列に接続するようにする。
【００６６】
ＳＨＡ回路ＳＨ７は基本的には図１のＳＨＡ回路ＳＨ１と同じ動作を行う。異なる点について以下に説明する。第１動作フェーズφ１において、演算増幅段１にはリセットがかかり、キャパシタ４・５はそれぞれ入力信号、基準電圧ＶＲＥＦのサンプリングを行う。このとき、演算増幅段接続遮断用スイッチ３５は非導通となっており、反転増幅段３の出力端子と、演算増幅段３１の位相補償キャパシタ３３との接続点との間が遮断される。従って、演算増幅段３１・２と位相補償キャパシタ３３・６とはサンプルホールド回路を構成して、前回の第１動作フェーズφ１でサンプリングを行って第２動作フェーズφ２で演算増幅した電圧を保持する。一方、第２動作フェーズφ２では、演算増幅段１・３１・２、反転増幅段３・３２、および位相補償キャパシタ３３・６が全体で１つの演算増幅器として動作し、第１動作フェーズφ１でサンプリングを行った入力信号の増幅および演算を行う。
【００６７】
このように、第１動作フェーズφ１において演算増幅段接続遮断用スイッチ３５が非導通となることから、サンプリング時に演算増幅段３１・２の出力電圧にリセットがかからず、演算増幅段３１・２は第１動作フェーズφ１において位相補償キャパシタ３３・６とともに、演算増幅段接続遮断用スイッチ３５が導通する第２動作フェーズφ２において演算増幅した電圧のホールド動作を行う。
【００６８】
これにより、第１動作フェーズφ１において演算増幅段接続遮断用スイッチ３５以降の演算増幅段３１・２の消費電力を信号処理に用いることができる。従って、ＳＨＡ回路ＳＨ７の動作クロックのデューティが５０％の場合に演算増幅段２の出力時間が従来と比べて２倍になるといったように、ＳＨＡ回路ＳＨ７の出力時間を長くすることができる。これはすなわち、ＳＨＡ回路ＳＨ７で増幅された信号を次段に伝える時間を長くすることができることであり、負荷を駆動する時間が長くなるので低消費電力化が可能となる。また、第１動作フェーズφ１において演算増幅段３１・２の消費電力を信号処理に用いることができることから、入力信号の周波数が低い場合には、演算増幅段３１の出力電圧および演算増幅段２の出力電圧（ＳＨＡ回路ＳＨ７の電圧ＶＯＵＴ）の変化量が小さくなるため、演算増幅段３１・２のスルーレートを緩和することができ、低消費電力化を図ることができる。以上により、３段以上の演算増幅段を有する構成においても、低消費電力化を図ることのできるサンプルホールド増幅回路を提供することができる。
【００６９】
上記の効果は、演算増幅器が上述のＳＨＡ回路ＳＨ５・ＳＨ６・ＳＨ７のような３段の演算増幅段や、実施の形態１および２で述べた２段の演算増幅段を有する場合に限らず、直列に接続された多段の演算増幅段と、隣接する演算増幅段同士の間のいずれかであって前段側の演算増幅段の出力端子と後段側の演算増幅段の反転入力端子（入力端子）との間に設けられた上述したような演算増幅段接続遮断用スイッチと、最終段の演算増幅段の出力端子と少なくとも上記演算増幅段接続遮断用スイッチ以降の各演算増幅段の入力端子との間にそれぞれ接続された位相補償キャパシタとを有している構成において、一般に得られる。
【００７０】
また、上記多段の演算増幅段を有する構成において、最終段の演算増幅段の出力端子と演算増幅段接続遮断用スイッチ以降の各演算増幅段の反転入力端子（入力端子）との間に位相補償キャパシタと直列に接続された位相補償抵抗を設け、さらに位相補償抵抗によるセトリング特性の劣化を抑制するために位相補償抵抗短絡用スイッチを設けることができる。この場合には、位相補償抵抗短絡用スイッチを、最終段の演算増幅段の出力端子と演算増幅段接続遮断用スイッチの次段の演算増幅段の反転入力端子（入力端子）との間に設けた位相補償キャパシタと直列に接続された位相補償抵抗の両端の間に該位相補償抵抗と並列に接続するようにする。
【００７１】
また、図６ないし図８のＳＨＡ回路ＳＨ５・ＳＨ６・ＳＨ７はシングルエンド回路であるが、全差動回路も同図を基に容易に構成することができるのは実施の形態１および２と同様である。さらに、演算増幅段のオフセット補償を行わない構成も容易に構成することができる。
【００７２】
〔実施の形態４〕
本発明の特許請求の範囲に係る実施形態である第４の実施の形態について、図９および図１０に基づいて説明すれば以下の通りである。なお、前記実施の形態１ないし３で述べた構成要素と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【００７３】
図９に、本実施の形態に係るパイプライン型ＡＤ変換器４１の構成を示す。パイプライン型ＡＤ変換器４１は４ビットのパイプライン型ＡＤ変換器であり、サンプルホールド回路４２、第１サブＡＤ変換ブロックとしての複数のサブステージＳＴＧ１・ＳＴＧ２・ＳＴＧ３、第２サブＡＤ変換ブロックとしてのサブステージＳＴＧ４、およびデジタルエラー訂正回路５０を有している。さらにサブステージＳＴＧ１はサブ演算器としてのサブＤＡ変換器４３およびサブＡＤ変換器４４、サブステージＳＴＧ２はサブ演算器としてのサブＤＡ変換器４５およびサブＡＤ変換器４６、サブステージＳＴＧ３はサブ演算器としてのサブＤＡ変換器４７およびサブＡＤ変換器４８を備えている。また、サブステージＳＴＧ４はサブＡＤ変換器４９を備えており、サブＤＡ変換器は必要ない。
【００７４】
サンプルホールド回路４２およびサブステージＳＴＧ１・ＳＴＧ２・ＳＴＧ３・ＳＴＧ４は同相のクロック信号ＣＬＫを基に動作する。サンプルホールド回路４２は入力信号に係る電圧ＶＩＮＰ・ＶＩＮＭの増幅およびその保持動作を行う。サブステージＳＴＧ１はサンプルホールド回路４２のアナログの出力信号を入力信号とする。サブＡＤ変換器４４はこの入力信号のＡＤ変換を行って、ＭＳＢなど所定番目のビットを決定し、サブＤＡ変換器４３およびデジタルエラー訂正回路５０に出力する。サブＤＡ変換器４３は、サブＡＤ変換器４４と共通の入力信号と、サブＡＤ変換器４４から出力されたビット情報に対応するアナログ値との差をとって出力信号を決定し、次段のサブステージＳＴＧ２に出力する。このようにしてサブステージＳＴＧ１〜ＳＴＧ３によりデジタル出力の各ビットが順次決定されていき、サブステージＳＴＧ４は、最終段の第１サブＡＤ変換ブロックとなるサブステージＳＴＧ３の出力信号を残りのビット情報に変換する。全てのビット情報はデジタルエラー訂正回路５０でエラー訂正が行われ、４ビットのデジタル信号として出力される。なお、出力ビット数によっては第１サブＡＤ変換ブロックは１つであることもある。
【００７５】
本実施の形態では、上記構成のパイプライン型ＡＤ変換器４１におけるサブＤＡ変換器４３・４５・４７として、前記実施の形態１ないし３で述べたＳＨＡ回路のいずれかを適用する。これにより、低消費電力化が可能なパイプライン型ＡＤ変換器を提供することができる。また、位相補償抵抗を設ける場合に、位相補償抵抗短絡用スイッチをさらに設けることにより、高速動作が可能なパイプライン型ＡＤ変換器を提供することができる。
【００７６】
図１０に、実施の形態１で述べたＳＨＡ回路ＳＨ１を適用した場合の上記各サブＤＡ変換器の回路構成を示す。ただし、１ビットＤＡ変換器の機能を実現するために、同図では図１の基準電圧ＶＲＥＦＡとして基準電圧＋ＶＲＥＦと基準電圧−ＶＲＥＦとを設定し、アナログスイッチで構成されるスイッチ５１によっていずれかが選択されるようになっている。例えば、サブＡＤ変換器からの出力ＤＩＮが”１”である場合にはスイッチ５１によって基準電圧＋ＶＲＥＦが選択され、”−１”である場合にはスイッチ５１によって基準電圧−ＶＲＥＦが選択されるようになっている。また、図１の基準電圧ＶＲＥＦＢを電圧ＶＩＮとしている。このときの電圧ＶＯＵＴは、
ＶＯＵＴ＝２ＶＩＮ−ＤＩＮ×ＶＲＥＦ （２）
となる。ここで、キャパシタ４の容量ＣS とキャパシタ５の容量Ｃf が等しいとした。
【００７７】
また、表１に、上記サブＤＡ変換器４３・４５・４７の第１動作フェーズφ１における演算増幅段２および位相補償キャパシタ６で構成されるサンプルホールド回路の特性、および第２動作フェーズφ２におけるＳＨＡ回路ＳＨ１全体の特性として、演算増幅段２から見た負荷ＣL （ＣL1・ＣL2）、スルーレートＳＲ1 ・ＳＲ2 、および帯域幅ＢＷCL1 ・ＢＷCL2 を示す。
【００７８】
【表１】
同表において、ｇｍ1 およびｇｍ2 はそれぞれ演算増幅段１・２のトランスコンダクタンス、Ｉ1 およびＩ2 はそれぞれ演算増幅段１・２の消費電流、ＣC は位相補償キャパシタ６の容量、ｆはＳＨＡ回路ＳＨ１のフィードバック係数である。なお、演算増幅段１・２はＡ級増幅器であると仮定した。また、図１３のＳＨＡ回路を基にして構成した図１５のサブＤＡ変換器の演算増幅段１２２から見た負荷ＣL ’、スルーレートＳＲ’、および帯域幅ＢＷCL’を表２に示す。
【００８０】
【表２】
同表において、ｇｍ1 は図１５の演算増幅段１２１のトランスコンダクタンス、Ｉ1 およびＩ2 はそれぞれ演算増幅段１２１・１２２の消費電流、ＣC ’は位相補償キャパシタ１２４の容量、ｆはＳＨＡ回路のフィードバック係数である。なお、演算増幅段１２１・１２２はＡ級増幅器であると仮定した。
【００８２】
表１および表２から分かるようにＣL2＜ＣL1＜ＣL ’であり、図１０の演算増幅段２から見た負荷ＣL の方が、図１５の演算増幅段１２２から見た負荷ＣL ’よりも小さい。従って、このように負荷が減少することにより、スルーレートが改善される。実施の形態１において図２で示したように、本発明のサンプルホールド増幅回路ではさらにスルーレートに対する制限を緩和することができる。
【００８３】
また、演算増幅段１・２、反転増幅段３、位相補償キャパシタ６、および演算増幅段接続遮断用スイッチ１０から構成される演算増幅器の位相余裕を確保するため、ｇｍ2 ／ＣL がｌ×ｇｍ1 ／ＣC （ｌは４〜１０程度）に近くなるように設計するのが一般的である。ここでｌは設計によって決まる値である。上述したように、本発明のサンプルホールド回路ではＣL を減らすことができることから、上記関係に従ってＣC を減らす、すなわちＣC ＜ＣC ’とすることができる。従って、ＢＷCL1 ≫ＢＷCL2 ≫ＢＷCL’となり、スルーレート、帯域幅ともに図１５の回路構成の場合よりも改善することができる。
【００８４】
なお、本実施の形態ではサブＤＡ変換器４３・４５・４７に入力されるビット数を１としたが、多数ビット入力のサブＤＡ変換器も同様に構成することができる。また、図１０のサブＤＡ変換器４３・４５・４７はシングルエンド回路であるが、実施の形態１ないし３で述べたような全差動回路を用いても簡単に構成することができる。さらに、ここでは１ステージ１ビットのパイプライン型ＡＤ変換器４１について説明したが、１ステージ多ビットのパイプライン型ＡＤ変換器も同様に構成することができる。
【００８５】
〔実施の形態５〕
本発明の参考形態である第５の実施の形態について、図１１および図１２に基づいて説明すれば以下の通りである。なお、前記実施の形態１ないし４で述べた構成要素と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【００８６】
図１１に、本実施の形態に係るパイプライン型ＤＡ変換器６１の構成を示す。パイプライン型ＤＡ変換器６１は、サブＤＡ変換器６２・６３・６４・６５と、デジタル遅延回路６６・６７・６８から構成される。上記各サブＤＡ変換器は同相のクロック信号ＣＬＫを基に動作し、後述するデジタル信号の所定のビット情報Ｄ（n-1)をアナログ値に変換し、アナログ入力信号と該アナログ値とに対応するアナログ出力信号を演算および増幅して次段のサブＤＡ変換器に入力する。ここでｎ−１＝０，１，２，３であり、ビット情報Ｄ（n-1)はサブＤＡ変換器の±１の値をとる入力ビットである。サブＤＡ変換器６２の入力端子はＧＮＤ電位とされている。そして、最終段のサブＤＡ変換器６５が電圧ＶＯＵＴＰ・ＶＯＵＴＭを出力することにより、デジタル信号を最終的なアナログ信号に変換する。
【００８７】
デジタル遅延回路６６は３つのＤフリップフロップからなり、デジタル信号の最上位ビット（ＭＳＢ）の情報を該Ｄフリップフロップで遅延させてビット情報Ｄ３としてサブＤＡ変換器６５に入力する。デジタル遅延回路６７は２つのＤフリップフロップからなり、デジタル信号の次の桁を該Ｄフリップフロップで遅延させてビット情報Ｄ２としてサブＤＡ変換器６４に入力する。デジタル遅延回路６８は１つのＤフリップフロップからなり、デジタル信号のさらに次の桁をビット情報Ｄ１としてサブＤＡ変換器６３に入力する。サブＤＡ変換器６２には、デジタル信号の最下位ビット（ＬＳＢ）の情報がビット情報Ｄ０として遅延することなく入力される。これにより、サブＤＡ変換器６２のアナログ出力信号がサブＤＡ変換器６３→サブＤＡ変換器６４→サブＤＡ変換器６５という順序で伝搬するにつれてデジタル信号の各桁に対応するアナログ信号が加算されて、サブＤＡ変換器６５から出力される。
【００８８】
本実施の形態では、上記構成のパイプライン型ＤＡ変換器６１におけるサブＤＡ変換器６２〜６５として、前記実施の形態１ないし３で述べたＳＨＡ回路のいずれかを適用する。これにより、低消費電力化が可能なパイプライン型ＤＡ変換器を提供することができる。また、位相補償抵抗を設ける場合に、位相補償抵抗短絡用スイッチをさらに設けることにより、高速動作が可能なパイプライン型ＤＡ変換器を提供することができる。
【００８９】
図１２に、実施の形態１で述べたＳＨＡ回路ＳＨ１を適用した場合の上記各サブＤＡ変換器の回路構成を示す。ただし同図では、電圧ＶＩＮをＶＯＵＴ（n-1)、電圧ＶＯＵＴをＶＯＵＴ（n)と表記している。また、図１の基準電圧ＶＲＥＦＢとして基準電圧＋ＶＲＥＦと基準電圧−ＶＲＥＦとを設定し、アナログスイッチで構成されるスイッチ７１によっていずれかが選択されるようになっている。例えば、ビット情報Ｄ（n-1)が”１”である場合にはスイッチ７１によって基準電圧＋ＶＲＥＦが選択され、”−１”である場合にはスイッチ７１によって基準電圧−ＶＲＥＦが選択されるようになっている。また、図１の基準電圧ＶＲＥＦＡを電圧ＶＯＵＴ（n)としている。このときの電圧ＶＯＵＴ（n)は、
ＶＯＵＴ（n)＝（１／２）［Ｄ（n-1)×ＶＲＥＦ＋ＶＯＵＴ（n-1)］（３）
となる。ただし、Ｃs ＝Ｃf とした。上記のようなサブＤＡ変換器を複数直列に接続することにより、ビット情報Ｄ（n-1)により重み付けされたアナログ出力信号が得られる。
【００９０】
なお、図１２ではサブＤＡ変換器をシングルエンド回路で構成したが、全差動回路で構成することもできる。さらに、図１１および図１２においてサブＤＡ変換器の入力ビットを１ビットとしたが、図１２においてキャパシタおよびスイッチを付加することにより、多ビットとすることも可能である。
【００９１】
【発明の効果】
第１の構成に係る発明のサンプルホールド増幅回路は、以上のように、演算増幅器は、直列に接続された２段の演算増幅段と、１段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に設けられ、サンプリングを行う第１動作フェーズにおいて非導通となり、上記演算増幅器全体で演算増幅を行う第２動作フェーズにおいて導通する第１のスイッチと、２段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に接続されたキャパシタと、を有している構成である。
【００９２】
それゆえ、第１動作フェーズにおいて２段目の演算増幅段は、出力電圧にリセットがかからず、キャパシタとともに、第２動作フェーズにおいて演算増幅した電圧のホールド動作を行う。これにより、第１動作フェーズにおいて２段目の演算増幅段の消費電力を信号処理に用いることができる。従って、サンプルホールド増幅回路の出力時間を長くすることができるので、低消費電力化を図ることができる。また、入力信号の周波数が低い場合には、２段目の演算増幅段のスルーレートを緩和することができ、低消費電力化を図ることができる。
【００９３】
以上により、低消費電力化を図ることのできるサンプルホールド増幅回路を提供することができるという効果を奏する。
【００９４】
第２の構成に係る発明のサンプルホールド増幅回路は、以上のように、演算増幅器は、直列に接続された２段の演算増幅段と、１段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に設けられ、サンプリングを行う第１動作フェーズにおいて非導通となり、上記演算増幅器全体で演算増幅を行う第２動作フェーズにおいて導通する第１のスイッチと、２段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に接続されたキャパシタと、上記２段目の演算増幅段の出力端子と負荷との間に設けられ、上記第１動作フェーズにおいて導通し、上記第２動作フェーズにおいて非導通となる第２のスイッチと、を有している構成である。
【００９５】
それゆえ、第１の構成の効果に加えて、負荷への信号伝達（負荷駆動）と信号増幅とを、それぞれ異なる動作フェーズ（第１動作フェーズと第２動作フェーズ）で行うことが可能となり、各動作フェーズで必要となる帯域と消費電力とのトレードオフを緩和することができ、低消費電力化を実現することが可能となるという効果を奏する。
【００９６】
第３の構成に係る発明のサンプルホールド増幅回路は、以上のように、第１の構成または第２の構成に記載のサンプルホールド増幅回路において、上記演算増幅器は、２段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に上記キャパシタと直列に接続された抵抗をさらに有している構成である。
【００９７】
それゆえ、キャパシタを位相補償キャパシタ、抵抗を位相補償抵抗として、各演算増幅段を直列に接続した場合に生じる位相余裕の劣化を補うことができるという効果を奏する。
【００９８】
第４の構成に係る発明のサンプルホールド増幅回路は、以上のように、演算増幅器は、直列に接続された多段の演算増幅段と、隣接する演算増幅段同士の間のいずれかであって、前段側の演算増幅段の出力端子と後段側の演算増幅段の入力端子との間に設けられ、サンプリングを行う第１動作フェーズにおいて非導通となり、上記演算増幅器全体で演算増幅を行う第２動作フェーズにおいて導通する第１のスイッチと、最終段の演算増幅段の出力端子と上記第１のスイッチの次段の演算増幅段の入力端子との間に接続されたキャパシタと、を有している構成である。
【００９９】
それゆえ、第１動作フェーズにおいて第１のスイッチ以降の各演算増幅段は、出力電圧にリセットがかからず、キャパシタとともに、第２動作フェーズにおいて演算増幅した電圧のホールド動作を行う。これにより、第１動作フェーズにおいて第１のスイッチ以降の各演算増幅段の消費電力を信号処理に用いることができる。従って、サンプルホールド増幅回路の出力時間を長くすることができるので、低消費電力化を図ることができる。また、入力信号の周波数が低い場合には、第１のスイッチ以降の各演算増幅段のスルーレートを緩和することができ、低消費電力化を図ることができる。
【０１００】
以上により、低消費電力化を図ることのできるサンプルホールド増幅回路を提供することができるという効果を奏する。
【０１０１】
第５の構成に係る発明のサンプルホールド増幅回路は、以上のように、演算増幅器は、直列に接続された多段の演算増幅段と、隣接する演算増幅段同士の間のいずれかであって、前段側の演算増幅段の出力端子と後段側の演算増幅段の入力端子との間に設けられ、サンプリングを行う第１動作フェーズにおいて非導通となり、上記演算増幅器全体で演算増幅を行う第２動作フェーズにおいて導通する第１のスイッチと、最終段の演算増幅段の出力端子と上記第１のスイッチの次段の演算増幅段の入力端子との間に接続されたキャパシタと、上記最終段の演算増幅段の出力端子と負荷との間に設けられ、上記第１動作フェーズにおいて導通し、上記第２動作フェーズにおいて非導通となる第２のスイッチと、を有している構成である。
【０１０２】
それゆえ、第４の構成の効果に加えて、負荷への信号伝達（負荷駆動）と信号増幅とを、それぞれ異なる動作フェーズ（第１動作フェーズと第２動作フェーズ）で行うことが可能となり、各動作フェーズで必要となる帯域と消費電力とのトレードオフを緩和することができ、低消費電力化を実現することが可能となるという効果を奏する。
【０１０３】
第６の構成に係る発明のサンプルホールド増幅回路は、以上のように、第４の構成または第５の構成に記載のサンプルホールド増幅回路において、上記演算増幅器は、最終段の演算増幅段の出力端子と上記第１のスイッチの次段の演算増幅段の入力端子との間に上記キャパシタと直列に接続された抵抗をさらに有している構成である。
【０１０４】
それゆえ、キャパシタを位相補償キャパシタ、抵抗を位相補償抵抗として、各演算増幅段を直列に接続した場合に生じる位相余裕の劣化を補うことができるという効果を奏する。
【０１０５】
第７の構成に係る発明のサンプルホールド増幅回路は、以上のように、第３の構成または第６の構成に記載のサンプルホールド増幅回路において、上記抵抗の両端の間に上記抵抗と並列に設けられ、上記第１動作フェーズにおいて導通し、上記第２動作フェーズにおいて非導通となる第３のスイッチを、さらに有している構成である。
【０１０６】
それゆえ、第１動作フェーズにおける２段目の演算増幅段、キャパシタ、および抵抗から構成されるサンプルホールド回路や、第１のスイッチ以降の各演算増幅段、キャパシタ、および抵抗から構成されるサンプルホールド回路に対して、抵抗により生じるセトリング特性の劣化を抑制することができ、高速動作が可能となるという効果を奏する。
【０１０７】
第８の構成に係る発明のサンプルホールド増幅回路は、以上のように、第３の構成、第６の構成、および第７の構成のいずれかに記載のサンプルホールド増幅回路において、上記抵抗は位相補償抵抗である構成である。
【０１０８】
それゆえ、各演算増幅段を直列に接続した場合に生じる位相余裕の劣化を補うことができるという効果を奏する。
【０１０９】
第９の構成に係る発明のサンプルホールド増幅回路は、以上のように、第１の構成〜第８の構成のいずれかに記載のサンプルホールド増幅回路において、上記キャパシタは位相補償キャパシタである構成である。
【０１１０】
それゆえ、各演算増幅段を直列に接続した場合に生じる位相余裕の劣化を補うことができるという効果を奏する。
【０１１１】
第１０の構成に係る発明のパイプライン型ＡＤ変換器は、入力信号を所定番目のビット情報に変換するサブＡＤ変換器と、上記ビット情報をアナログ値に変換し上記入力信号との差を演算増幅して出力するサブ演算器とを有する第１サブＡＤ変換ブロックが、１つまたは複数直列に接続されて設けられているとともに、最終段の第１サブＡＤ変換ブロックの出力信号を残りのビット情報に変換するサブＡＤ変換器を有する第２サブＡＤ変換ブロックが設けられ、上記サブ演算器に第１の構成〜第９の構成のいずれかに記載のサンプルホールド増幅回路が用いられている構成である。
【０１１２】
それゆえ、低消費電力化が可能なパイプライン型ＡＤ変換器を提供することができるという効果を奏する。また、前記抵抗を設ける場合に、第３のスイッチをさらに設けることにより、高速動作が可能なパイプライン型ＡＤ変換器を提供することができるという効果を奏する。
【０１１３】
第１１の構成に係る発明のパイプライン型ＤＡ変換器は、第１の構成〜第９の構成のいずれかに記載のサンプルホールド増幅回路が、デジタル信号の所定番目のビット情報をアナログ値に変換するサブＤＡ変換器として複数直列に接続されて設けられ、上記サブＤＡ変換器がアナログ入力信号と上記アナログ値とに対応するアナログ出力信号を演算増幅して次段のサブＤＡ変換器に入力することにより最終段のサブＤＡ変換器から上記デジタル信号に対応するアナログ信号を出力する構成である。
【０１１４】
それゆえ、低消費電力化が可能なパイプライン型ＤＡ変換器を提供することができるという効果を奏する。また、前記抵抗を設ける場合に、第３のスイッチをさらに設けることにより、高速動作が可能なパイプライン型ＤＡ変換器を提供することができるという効果を奏する。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係るサンプルホールド増幅回路の構成を示す回路ブロック図である。
【図２】 図１のサンプルホールド増幅回路の入力電圧と出力電圧との関係を従来と比較して示す波形図である。
【図３】 図１のサンプルホールド増幅回路の変形例の構成を示す回路ブロック図である。
【図４】 本発明の第２の実施の形態に係るサンプルホールド増幅回路の構成を示す回路ブロック図である。
【図５】 図４のサンプルホールド増幅回路の変形例の構成を示す回路ブロック図である。
【図６】 本発明の第３の実施の形態に係るサンプルホールド増幅回路の構成を示す回路ブロック図である。
【図７】 本発明の第３の実施の形態に係る別のサンプルホールド増幅回路の構成を示す回路ブロック図である。
【図８】 本発明の第３の実施の形態に係るさらに別のサンプルホールド増幅回路の構成を示す回路ブロック図である。
【図９】 本発明の第４の実施の形態に係るパイプライン型ＡＤ変換器の構成を示すブロック図である。
【図１０】 図９のパイプライン型ＡＤ変換器に用いられるサブ演算器の構成を示す回路ブロック図である。
【図１１】 本発明の第５の実施の形態に係るパイプライン型ＤＡ変換器の構成を示すブロック図である。
【図１２】 図１１のパイプライン型ＤＡ変換器に用いられるサブＤＡ変換器の構成を示す回路ブロック図である。
【図１３】 従来のサンプルホールド増幅回路の構成を示す回路ブロック図である。
【図１４】 従来のパイプライン型ＡＤ変換器の構成を示すブロック図である。
【図１５】 図１４のパイプライン型ＡＤ変換器に用いられるサブ演算器の構成を示す回路ブロック図である。
【符号の説明】
１ 演算増幅段
１’ 演算増幅段
２ 演算増幅段
２’ 演算増幅段
６ 位相補償キャパシタ（キャパシタ）
６ｐ 位相補償キャパシタ（キャパシタ）
６ｍ 位相補償キャパシタ（キャパシタ）
７ スイッチ（第２のスイッチ）
１０ 演算増幅段接続遮断用スイッチ（第１のスイッチ）
１０ｐ 演算増幅段接続遮断用スイッチ（第１のスイッチ）
１０ｍ 演算増幅段接続遮断用スイッチ（第１のスイッチ）
２１ 位相補償抵抗（抵抗）
２１ｐ 位相補償抵抗（抵抗）
２１ｍ 位相補償抵抗（抵抗）
２２ 位相補償抵抗短絡用スイッチ（第３のスイッチ）
２２ｐ 位相補償抵抗短絡用スイッチ（第３のスイッチ）
２２ｍ 位相補償抵抗短絡用スイッチ（第３のスイッチ）
３１ 演算増幅段
３５ 演算増幅段接続遮断用スイッチ（第１のスイッチ）
４１ パイプライン型ＡＤ変換器
４３ サブＤＡ変換器（サブ演算器）
４４ サブＡＤ変換器
４５ サブＤＡ変換器（サブ演算器）
４６ サブＡＤ変換器
４７ サブＤＡ変換器（サブ演算器）
４８ サブＡＤ変換器
４９ サブＡＤ変換器
６１ パイプライン型ＤＡ変換器
６２ サブＤＡ変換器
６３ サブＤＡ変換器
６４ サブＤＡ変換器
６５ サブＤＡ変換器
Ｄ（n-1) ビット情報
ＳＨ１〜７ ＳＨＡ回路（サンプルホールド増幅回路）
Claims (9)
- 入力信号のサンプリングを行うサンプリング回路と、上記サンプリング回路によってサンプリングが行われた入力信号の演算増幅を行う演算増幅器とを有するサンプルホールド増幅回路において、
上記演算増幅器は、
直列に接続された２段の演算増幅段と、
１段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に設けられ、サンプリングを行う第１動作フェーズにおいて非導通となり、上記演算増幅器全体で演算増幅を行う第２動作フェーズにおいて導通する第１のスイッチと、
２段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に接続されたキャパシタと、
上記２段目の演算増幅段の出力端子と負荷との間に設けられ、上記第１動作フェーズにおいて導通し、上記第２動作フェーズにおいて非導通となる第２のスイッチと、
を有していることを特徴とするサンプルホールド増幅回路。 - 上記演算増幅器は、２段目の演算増幅段の出力端子と２段目の演算増幅段の入力端子との間に上記キャパシタと直列に接続された抵抗をさらに有していることを特徴とする請求項１に記載のサンプルホールド増幅回路。
- 入力信号のサンプリングを行うサンプリング回路と、上記サンプリング回路によってサンプリングが行われた入力信号の演算増幅を行う演算増幅器とを有するサンプルホールド増幅回路において、
上記演算増幅器は、
直列に接続された多段の演算増幅段と、
隣接する演算増幅段同士の間のいずれかであって、前段側の演算増幅段の出力端子と後段側の演算増幅段の入力端子との間に設けられ、サンプリングを行う第１動作フェーズにおいて非導通となり、上記演算増幅器全体で演算増幅を行う第２動作フェーズにおいて導通する第１のスイッチと、
最終段の演算増幅段の出力端子と上記第１のスイッチの次段の演算増幅段の入力端子との間に接続されたキャパシタと、
上記最終段の演算増幅段の出力端子と負荷との間に設けられ、上記第１動作フェーズにおいて導通し、上記第２動作フェーズにおいて非導通となる第２のスイッチと、
を有していることを特徴とするサンプルホールド増幅回路。 - 上記演算増幅器は、最終段の演算増幅段の出力端子と上記第１のスイッチの次段の演算増幅段の入力端子との間に上記キャパシタと直列に接続された抵抗をさらに有していることを特徴とする請求項３に記載のサンプルホールド増幅回路。
- 上記抵抗の両端の間に上記抵抗と並列に設けられ、上記第１動作フェーズにおいて導通し、上記第２動作フェーズにおいて非導通となる第３のスイッチを、さらに有していることを特徴とする請求項２または４に記載のサンプルホールド増幅回路。
- 上記抵抗は位相補償抵抗であることを特徴とする請求項２、４、および５のいずれかに記載のサンプルホールド増幅回路。
- 上記キャパシタは位相補償キャパシタであることを特徴とする請求項１ないし６のいず れかに記載のサンプルホールド増幅回路。
- 入力信号を所定番目のビット情報に変換するサブＡＤ変換器と、上記ビット情報をアナログ値に変換し上記入力信号との差を演算増幅して出力するサブ演算器とを有する第１サブＡＤ変換ブロックが、１つまたは複数直列に接続されて設けられているとともに、最終段の第１サブＡＤ変換ブロックの出力信号を残りのビット情報に変換するサブＡＤ変換器を有する第２サブＡＤ変換ブロックが設けられ、上記サブ演算器に請求項１ないし７のいずれかに記載のサンプルホールド増幅回路が用いられていることを特徴とするパイプライン型ＡＤ変換器。
- 請求項１ないし７のいずれかに記載のサンプルホールド増幅回路が、デジタル信号の所定番目のビット情報をアナログ値に変換するサブＤＡ変換器として複数直列に接続されて設けられ、上記サブＤＡ変換器がアナログ入力信号と上記アナログ値とに対応するアナログ出力信号を演算増幅して次段のサブＤＡ変換器に入力することにより最終段のサブＤＡ変換器から上記デジタル信号に対応するアナログ信号を出力することを特徴とするパイプライン型ＤＡ変換器。
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