CN115276657A - 流水线型模数转换器 - Google Patents

Abstract

本发明提供一种流水线型模数转换器，在流水线型模数转换器中，至少一级流水级包括N位子模数转换模块、第一子数模转换模块、第二子数模转换模块及开关电容放大模块，第一子数模转换模块及第二子数模转换模块分别接受处理2^N‑1个数字信号，对应需要2*2^N‑1个开关电容，而基于“N位子模数转换模块+子数模转换模块+减法器+乘法器”结构的传统流水级，其差分输入比较的同相输入与反相输入完全对称，对应需要2*2^N个开关电容，因此，相比于传统结构的流水级，本发明能有效减少流水级的子数模转换开关电容的数量，减少了开关电容阵列的面积，降低了开关电容阵列的功耗，并提升了流水级的处理速度。

Description

流水线型模数转换器

技术领域

本发明涉及模拟集成电路技术领域，特别是涉及一种流水线型模数转换器。

背景技术

流水线型模数转换器(Pipelined ADC)是常用的模数转换器结构类型之一，流水线型模数转换器就是将多级低精度高采样速率的模数转换器流水级(以下简称流水级)依次级联起来，并将每级流水级的数字输出按照一定算法进行处理以得到最终的编码输出，进而使得其具有高速、高精度的特点。

其中，每级流水级主要由子模数转换器(Sub ADC)、子数模转换器(Sub DAC)、减法单元和乘法单元组成，子模数转换器对模拟输入信号进行量化并编码得到数字信号，子数模转换器对数字信号进行数模转换得到模拟输出电压，模拟输入信号减去模拟输出电压并放大得到残差输出信号。在当代混合信号集成电路设计中，子数模转换器、减法器和乘法单元都是用开关电容实现，并将此开关电容电路称之为乘法数模转换器(MDAC)，而开关电容电路的典型实现方式是开关电容DAC阵列，开关电容DAC阵列与分辨率N成2^N关系，随分辨率N的增加，开关电容DAC阵列指数增长，导致开关电容电路的面积开销和功耗开销不断增加，且电容的增大也会限制速度的增加。

因此，目前亟需一种流水线型模数转换器中开关电容电路的精简方案。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种流水线型模数转换器的技术方案，以精简流水线型模数转换器中开关电容电路的结构，减少其面积和功耗，并提升其模数转换速度。

为实现上述目的及其他相关目的，本发明提供的技术方案如下。

一种流水线型模数转换器，包括多级依次级联的流水级，至少一级所述流水级包括：

N位子模数转换模块，接收模拟输入信号并对所述模拟输入信号进行模数转换，得到并输出2^N个数字信号；

第一子数模转换模块，接收2^N-1个所述数字信号并对2^N-1个所述数字信号进行数模转换，得到并输出第一模拟信号；

第二子数模转换模块，接收另外2^N-1个所述数字信号并对另外2^N-1个所述数字信号进行数模转换，得到并输出第二模拟信号；

开关电容放大模块，接收所述第一模拟信号和所述第二模拟信号，对所述第一模拟信号和所述第二模拟信号进行求差运算并对求差运算的结果进行放大运算，得到并输出模拟输出信号；

其中，N为大于等于1的整数。

可选地，所述N位子模数转换模块包括：

第一电阻分压单元，对初始参考电压进行分压处理，对外输出2^N个同相参考电压；

第二电阻分压单元，对初始参考电压进行分压处理，对外输出2^N个反相参考电压；

比较器阵列单元，与所述第一电阻分压单元及所述第二电阻分压单元分别连接，接收所述模拟输入信号，并将所述模拟输入信号与2^N个参考电压分别进行比较，得到2^N个所述数字信号，2^N个所述数字信号包括2^N-1个第一数字信号和2^N-1个第二数字信号，其中，2^N个所述同相参考电压与2^N个所述反相参考电压一一对应，构成2^N个所述参考电压。

可选地，所述第一电阻分压单元包括第一输入端口、第二输入端口和2^N+1个第一电阻，2^N+1个第一电阻依次串接在所述第一输入端口和所述第二输入端口之间，所述第一输入端口接所述初始参考电压的正端，所述第二输入端口接所述初始参考电压的负端，相邻两个所述第一电阻的公共端输出一个所述同相参考电压。

可选地，所述第二电阻分压单元包括第三输入端口、第四输入端口和2^N+1个第二电阻，2^N+1个第二电阻依次串接在所述第三输入端口和所述第四输入端口之间，所述第三输入端口接所述初始参考电压的负端，所述第四输入端口接所述初始参考电压的正端，相邻两个所述第二电阻的公共端输出一个所述反相参考电压。

可选地，所述比较器阵列单元包括：

2^N个比较器，将所述模拟输入信号与2^N个所述参考电压一一进行比较量化，输出2^N-1个第一初始数字信号和2^N-1个第二初始数字信号；

2^N个驱动器，2^N个所述驱动器的输入端与2^N个所述比较器的输出端一一对应连接，2^N个所述驱动器的输出端对外输出受第一时钟信号控制的2^N-1个所述第一数字信号和2^N-1个所述第二数字信号。

可选地，2^N个所述比较器并行设置，在第i个所述比较器中，所述比较器的第一输入端接所述模拟输入信号的正端，所述比较器的第二输入端接所述模拟输入信号的负端，所述比较器的第三输入端接第i个所述同相参考电压，所述比较器的第四输入端接第i个所述反相参考电压，i＝1、2、…、2^N；

2^N个所述驱动器并行设置，在第i个所述驱动器中，所述驱动器的第一输入端接第i个所述比较器的第一输出端，所述驱动器的第二输入端接第i个所述比较器的第二输出端，所述驱动器的第三输入端接所述第一时钟信号；

其中，第m个所述比较器的输出端输出一个所述第一初始数字信号，第m个所述驱动器的输出端输出一个所述第一数字信号，第n个所述比较器的输出端输出一个所述第二初始数字信号，第n个所述驱动器的输出端输出一个所述第二数字信号，m为1～2^N的奇数，n为1～2^N的偶数。

可选地，所述驱动器包括第一与非门、第一或非门、第一非门、第二非门及第三非门，所述第一与非门的第一输入端作为所述驱动器的第一输入端，所述第一与非门的第二输入端接所述第一非门的输出端，所述第一与非门的输出端接所述第二非门的输入端，所述第二非门的输出端作为所述驱动器的第二输出端，所述第一非门的输入端作为所述驱动器的第三输入端，所述第一或非门的第一输入端接所述第一非门的输入端，所述第一或非门的第二输入端作为所述驱动器的第二输入端，所述第一或非门的输出端接所述第三非门的输入端，所述第三非门的输出端作为所述驱动器的第一输出端。

可选地，所述第一子数模转换模块包括2^N-1个并行设置的第一开关电容单元，第j个所述第一开关电容单元的第一输入端接第二时钟信号，第j个所述第一开关电容单元的第二输入端接所述模拟输入信号的正端，第j个所述第一开关电容单元的第三输入端接所述初始参考电压的正端，第j个所述第一开关电容单元的第四输入端接所述初始参考电压的负端，第j个所述第一开关电容单元的第五输入端接第j个所述第一数字信号的负端，第j个所述第一开关电容单元的第六输入端接第j个所述第一数字信号的正端，2^N-1个所述第一开关电容单元的输出端并联在一起并对外输出所述第一模拟信号，j＝1、2、…、2^N-1；

所述第二子数模转换模块包括2^N-1个并行设置的第二开关电容单元，第j个所述第二开关电容单元的第一输入端接所述第二时钟信号，第j个所述第二开关电容单元的第二输入端接所述模拟输入信号的负端，第j个所述第二开关电容单元的第三输入端接所述初始参考电压的正端，第j个所述第二开关电容单元的第四输入端接所述初始参考电压的负端，第j个所述第二开关电容单元的第五输入端接第j个所述第二数字信号的正端，第j个所述第二开关电容单元的第六输入端接第j个所述第二数字信号的负端，2^N-1个所述第二开关电容单元的输出端并联在一起并对外输出所述第二模拟信号。

可选地，所述第一开关电容单元包括第一NMOS管、第二NMOS管、第一PMOS管及开关电容，所述第一NMOS管的栅极作为所述第一开关电容单元的第一输入端，所述第一NMOS管的漏极作为所述第一开关电容单元的第二输入端，所述第二NMOS管的栅极作为所述第一开关电容单元的第六输入端，所述第二NMOS管的漏极作为所述第一开关电容单元的第四输入端，所述第一PMOS管的栅极作为所述第一开关电容单元的第五输入端，所述第一PMOS管的源极作为所述第一开关电容单元的第三输入端，所述第一NMOS管的源极、所述第二NMOS管的源极及所述第一PMOS管的漏极分别接所述开关电容的一端，所述开关电容的另一端作为所述第一开关电容单元的输出端。

可选地，所述开关电容放大模块包括第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一电容、第二电容及全差分运算放大器，所述第三NMOS管的栅极、所述第四NMOS管的栅极及所述第五NMOS管的栅极分别接第三时钟信号，所述第三NMOS管的漏极及所述第五NMOS管的漏极分别接基础信号，所述第五NMOS管的源极、所述第四NMOS管的漏极、所述全差分运算放大器的同相输入端、所述第一子数模转换模块的输出端及所述第一电容的一端接在一起，所述第一电容的另一端、所述全差分运算放大器的反相输出端及所述第六NMOS管的漏极接在一起，所述第三NMOS管的源极、所述第四NMOS管的源极、所述全差分运算放大器的反相输入端、所述第二子数模转换模块的输出端及所述第二电容的一端接在一起，所述第二电容的另一端、所述全差分运算放大器的同相输出端及所述第六NMOS管的源极接在一起，所述第六NMOS管的栅极接第四时钟信号，所述全差分运算放大器的同相输出端作为所述开关电容放大模块的输出正端，所述全差分运算放大器的反相输出端作为所述开关电容放大模块的输出负端。

可选地，所述第一电容的电容值等于所述第二电容的电容值。

如上所述，本发明提供的流水线型模数转换器，至少具有以下有益效果：

在流水线型模数转换器中，至少一级流水级为基于“N位子模数转换模块+第一子数模转换模块+第二子数模转换模块+开关电容放大模块”的结构，第一子数模转换模块及第二子数模转换模块分别接受处理2^N-1个数字信号，对应需要2*2^N-1个开关电容，而基于“N位子模数转换模块+子数模转换模块+减法器+乘法器”结构的传统流水级，其差分输入比较的同相输入与反相输入完全对称，对应需要2*2^N个开关电容，因此，相比于传统结构的流水级，本发明能有效减少流水级的子数模转换开关电容的数量，减少了开关电容阵列的面积，降低了开关电容阵列的功耗，并提升了流水级的处理速度。

附图说明

图1显示为现有技术中流水线型模数转换器流水级的结构示意图。

图2显示为本发明一实施例中流水线型模数转换器流水级的电路图。

图3显示为图2中N位子模数转换模块1的电路图。

图4显示为图3中第一电阻分压单元11的电路图。

图5显示为图3中第二电阻分压单元12的电路图。

图6显示为图3中比较器阵列单元13的电路图。

图7显示为图6中驱动器的电路图。

图8显示为图2中第一子数模转换模块2的电路图。

图9显示为图2中第二子数模转换模块3的电路图。

图10显示为图8中第一开关电容单元的电路图。

图11显示为图2中第一时钟信号Ф1、第二时钟信号Ф2、第三时钟信号Ф3及第四时钟信号Ф4的时序状态图。

图12显示为图2中流水线型模数转换器的流水级的传输曲线示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。

如前述在背景技术中所述的，发明人研究发现：针对如图1所示的流水级，其主要由子模数转换器(Sub ADC)、子数模转换器(Sub DAC)、减法单元和乘法单元组成，子模数转换器对模拟输入信号VIN进行量化并编码得到数字信号，子数模转换器对数字信号进行数模转换得到模拟输出电压D(VIN)，模拟输入信号VIN减去模拟输出电压D(VIN)并放大G倍得到残差输出信号VRES，其中，子数模转换器、减法器和乘法单元都是用开关电容实现，并将此开关电容电路称之为乘法数模转换器(MDAC)，而开关电容电路的典型实现方式是开关电容阵列，开关电容阵列与分辨率N成2^N关系，随分辨率N的增加，开关电容阵列(尤其是子数模转换器对应的开关电容阵列，N位分辨率的流水级中子数模转换器需要2*2^N个开关电容)呈指数增长，导致开关电容电路的面积开销和功耗开销不断增加，且电容的增大也会限制速度的增加。

基于此，本发明提出一种流水线型模数转换器的新型设计方案：基于“N位子模数转换模块+第一子数模转换模块+第二子数模转换模块+开关电容放大模块”的流水级结构，将N位子模数转换模块的数字输出拆分成两部分，对应地将子数模转换模块拆分成两部分，通过N位子模数转换模块中两部分数字输出一一对应控制两个不同的子数模转换模块，以精简子数模转换模块中的开关电容数量，降低功耗并提升处理速度。

详细地，本发明提出一种流水线型模数转换器，其包括多级依次级联的流水级，如图2所示，至少一级流水级包括：

N位子模数转换模块1，接收模拟输入信号VIN并对模拟输入信号VIN进行模数转换，得到并输出2^N个数字信号，即2^N-1个第一数字信号DO<2^N-1:1>和2^N-1个第二数字信号DE<2^N-1:1>；

第一子数模转换模块2，接收2^N-1个数字信号(即第一数字信号DO<2^N-1:1>)并对2^N-1个数字信号进行数模转换，得到并输出第一模拟信号V1；

第二子数模转换模块3，接收另外2^N-1个数字信号(即第二数字信号DE<2^N-1:1>)并对另外2^N-1个数字信号进行数模转换，得到并输出第二模拟信号V2；

开关电容放大模块4，接收第一模拟信号V1和第二模拟信号V2，对第一模拟信号V1和第二模拟信号V2进行求差运算并对求差运算的结果进行放大运算，得到并输出模拟输出信号VOUT；

其中，N为大于等于1的整数。

更详细地，如图3所示，N位子模数转换模块1包括：

第一电阻分压单元11，对初始参考电压VREF进行分压处理，对外输出2^N个同相参考电压，即同相参考电压Vrefp<2^N-1:1>；

第二电阻分压单元12，对初始参考电压VREF进行分压处理，对外输出2^N个反相参考电压，即反相参考电压Vrefn<2^N-1:1>；

比较器阵列单元13，与第一电阻分压单元11及第二电阻分压单元12分别连接，接收模拟输入信号VIN，并将模拟输入信号VIN与2^N个参考电压分别进行比较，得到2^N个数字信号，2^N个数字信号包括2^N-1个第一数字信号(即第一数字信号DO<2^N-1:1>)和2^N-1个第二数字信号(即第二数字信号DE<2^N-1:1>)，其中，2^N个同相参考电压与2^N个反相参考电压一一对应，构成2^N个参考电压，即同相参考电压Vrefp<2^N-1>与反相参考电压Vrefn<2^N-1>构成一个参考电压，同相参考电压Vrefp<2^N-1-1>与反相参考电压Vrefn<2^N-1-1>构成一个参考电压，…，同相参考电压Vrefp<i>与反相参考电压Vrefn<i>构成一个参考电压，…，同相参考电压Vrefp<2>与反相参考电压Vrefn<2>构成一个参考电压，同相参考电压Vrefp<1>与反相参考电压Vrefn<1>构成一个参考电压，i＝1、2、…、2^N。

更详细地，如图4所示，第一电阻分压单元11包括第一输入端口VRP01、第二输入端口VRN01和2^N+1个第一电阻，即为第一电阻R(1)₁、第一电阻R(2)₁、第一电阻R(3)₁、…、第一电阻R(2^N-1)₁、第一电阻R(2^N)₁及第一电阻R(2^N+1)₁，2^N+1个第一电阻依次串接在第一输入端口VRP01和第二输入端口VRN01之间，即第一电阻R(2^N+1)₁、第一电阻R(2^N)₁、第一电阻R(2^N-1)₁、…、第一电阻R(3)₁、第一电阻R(2)₁及第一电阻R(1)₁依次串接在第一输入端口VRP01和第二输入端口VRN01之间，第一输入端口VRP01接初始参考电压VREF的正端VRP，第二输入端口VRN01接初始参考电压VREF的负端VRN，相邻两个第一电阻的公共端输出一个同相参考电压，即第一电阻R(2)₁与第一电阻R(1)₁的公共端V₁<1>输出同相参考电压Vrefp<1>，第一电阻R(3)₁与第一电阻R(2)₁的公共端V₁<2>输出同相参考电压Vrefp<2>，…，第一电阻R(2^N-1)₁与第一电阻R(2^N)₁的公共端V₁<2^N-1>输出同相参考电压Vrefp<2^N-1>，第一电阻R(2^N+1)₁与第一电阻R(2^N)₁的公共端V₁<2^N>输出同相参考电压Vrefp<2^N>。

更详细地，如图5所示，第二电阻分压单元12包括第三输入端口VRP02、第四输入端口VRN02和2^N+1个第二电阻，即为第二电阻R(1)₂、第二电阻R(2)₂、第二电阻R(3)₂、…、第二电阻R(2^N-1)₂、第二电阻R(2^N)₂及第二电阻R(2^N+1)₂，2^N+1个第二电阻依次串接在第三输入端口VRP02和第四输入端口VRN02之间，即第二电阻R(2^N+1)₂、第二电阻R(2^N)₂、第二电阻R(2^N-1)₂、…、第二电阻R(3)₂、第二电阻R(2)₂及第二电阻R(1)₂依次串接在第三输入端口VRP02和第四输入端口VRN02之间，第三输入端口VRP02接初始参考电压VREF的负端VRN，第四输入端口VRN02接初始参考电压VREF的正端VRP，相邻两个第二电阻的公共端输出一个反相参考电压，即第二电阻R(2)₂与第二电阻R(1)₂的公共端V₂<1>输出反相参考电压Vrefn<1>，第二电阻R(3)₂与第二电阻R(2)₂的公共端V₂<2>输出反相参考电压Vrefn<2>，…，第二电阻R(2^N-1)₂与第二电阻R(2^N)₂的公共端V₂<2^N-1>输出反相参考电压Vrefn<2^N-1>，第二电阻R(2^N+1)₂与第二电阻R(2^N)₂的公共端V₂<2^N>输出反相参考电压Vrefn<2^N>。

其中，R(1)₁＝R(2^N+1)₁，R(2)₁＝R(3)₁＝…＝R(2^N-1)₁＝R(2^N)₁，且R(2)₁＝2×R(1)₁；R(1)₂＝R(2^N+1)₂，R(2)₂＝R(3)₂＝…＝R(2^N-1)₂＝R(2^N)₂，且R(2)₂＝2×R(1)₂。

更详细地，如图6所示，比较器阵列单元13包括：

2^N个比较器，即比较器U(2^N)₁₃₁、比较器U(2^N-1)₁₃₁、…、比较器U(2)₁₃₁及比较器U(1)₁₃₁，将模拟输入信号VIN与2^N个参考电压一一进行比较量化，输出2^N-1个第一初始数字信号(即第一初始数字信号DO<2^N:1>0)和2^N-1个第二初始数字信号(即第二初始数字信号DE<2^N:1>0)；

2^N个驱动器，即驱动器U(2^N)₁₃₂、驱动器U(2^N-1)₁₃₂、…、驱动器U(2)₁₃₂及驱动器U(1)₁₃₂，2^N个驱动器的输入端与2^N个比较器的输出端一一对应连接，驱动器U(2^N)₁₃₂的输入端接比较器U(2^N)₁₃₁的输出端，驱动器U(2^N-1)₁₃₂的输入端接比较器U(2^N-1)₁₃₁的输出端，…，驱动器U(2)₁₃₂的输入端接比较器U(2)₁₃₁的输出端，驱动器U(1)₁₃₂的输入端接比较器U(1)₁₃₁的输出端，2^N个驱动器的输出端对外输出受第一时钟信号Φ1控制的2^N-1个第一数字信号(即第一数字信号DO<2^N:1>)和2^N-1个第二数字信号(即第二数字信号DE<2^N:1>)。

进一步地，如图6所示，2^N个比较器并行设置，在第i个比较器U(i)₁₃₁中，比较器的第一输入端Vin+接模拟输入信号VIN的正端VIN(+)，比较器的第二输入端Vin-接模拟输入信号VIN的负端VIN(-)，比较器的第三输入端Vref+接第i个同相参考电压Vrefp<i>，比较器的第四输入端Vref-接第i个反相参考电压Vrefn<i>，i＝1、2、…、2^N；

同时，2^N个驱动器并行设置，在第i个驱动器U(i)₁₃₂中，驱动器的第一输入端A1接第i个比较器的第一输出端OP，驱动器的第二输入端A2接第i个比较器的第二输出端ON，驱动器的第三输入端CK接第一时钟信号Φ1；

其中，第m个比较器U(m)₁₃₁的输出端输出一个第一初始数字信号，第m个驱动器U(m)₁₃₂的输出端输出一个第一数字信号，第n个比较器U(n)₁₃₁的输出端输出一个第二初始数字信号，第n个驱动器U(n)₁₃₂的输出端输出一个第二数字信号，m为1～2^N的奇数，n为1～2^N的偶数；最终，在比较器阵列单元13的奇数输出端口得到2^N-1个第一数字信号(即第一数字信号DO<2^N:1>)，在比较器阵列单元13的偶数输出端口得到2^N-1个第二数字信号(即第二数字信号DE<2^N:1>)，且输出的第一数字信号和第二数字信号受第一时钟信号Φ1控制。

更进一步地，如图7所示，2^N个驱动器的结构相同，每个驱动器包括第一与非门U1、第一或非门U2、第一非门U3、第二非门U4及第三非门U5，第一与非门U1的第一输入端作为驱动器的第一输入端A1，第一与非门U1的第二输入端接第一非门U3的输出端，第一与非门U1的输出端接第二非门U4的输入端，第二非门U4的输出端作为驱动器的第二输出端Y2，第一非门U3的输入端作为驱动器的第三输入端CK，第一或非门U2的第一输入端接第一非门U3的输入端，第一或非门U2的第二输入端作为驱动器的第二输入端A2，第一或非门U2的输出端接第三非门U5的输入端，第三非门U5的输出端作为驱动器的第一输出端Y1。

更详细地，如图8所示，第一子数模转换模块2包括2^N-1个并行设置的第一开关电容单元，即第一开关电容单元U(2^N-1)₂、…、第一开关电容单元U(2)₂及第一开关电容单元U(1)₂，针对第j个第一开关电容单元U(j)₂，其第一输入端CKS1接第二时钟信号Φ2，其第二输入端VI1接模拟输入信号VIN的正端VIN(+)，其第三输入端VRP1接初始参考电压VREF的正端VRP，其第四输入端VRN1接初始参考电压VREF的负端VRN，其第五输入端CK21<j>接第j个第一数字信号DO<j>的负端，其第六输入端CK22<j>接第j个第一数字信号DO<j>的正端，2^N-1个第一开关电容单元的输出端D并联在一起并对外输出第一模拟信号V1，j＝1、2、…、2^N-1。

更详细地，如图9所示，第二子数模转换模块3包括2^N-1个并行设置的第二开关电容单元，即第二开关电容单元U(2^N-1)₃、…、第二开关电容单元U(2)₃及第二开关电容单元U(1)₃，针对第j个第二开关电容单元U(j)₃，其第一输入端CKS2接第二时钟信号Φ2，其第二输入端VI2接模拟输入信号VIN的负端VIN(-)，其第三输入端VRP2接初始参考电压VREF的正端VRP，其第四输入端VRN2接初始参考电压VREF的负端VRN，其第五输入端CK31<j>接第j个第二数字信号DE<j>的正端，其第六输入端CK32<j>接第j个第二数字信号DE<j>的负端，2^N-1个第二开关电容单元的输出端D并联在一起并对外输出所述第二模拟信号V2。

详细地，如图10所示，第j个第一开关电容单元U(j)₂包括第一NMOS管MN1、第二NMOS管MN2、第一PMOS管MP1及开关电容C_U，第一NMOS管MN1的栅极作为第一开关电容单元U(j)₂的第一输入端CKS1，第一NMOS管MN1的漏极作为第一开关电容单元U(j)₂的第二输入端VI1，第二NMOS管MN2的栅极作为第一开关电容单元U(j)₂的第六输入端CK22<j>，第二NMOS管MN2的漏极作为第一开关电容单元U(j)₂的第四输入端VRN1，第一PMOS管MP1的栅极作为第一开关电容单元U(j)₂的第五输入端CK21<j>，第一PMOS管MP1的源极作为第一开关电容单元U(j)₂的第三输入端VRP1，第一NMOS管MN1的源极、第二NMOS管MN2的源极及第一PMOS管MP1的漏极分别接开关电容C_U的一端，开关电容C_U的另一端作为第一开关电容单元U(j)₂的输出端D。其中，第二开关电容单元的结构与第一开关电容单元的结构相同，在此不再赘述。

详细地，如图2所示，开关电容放大模块4包括第三NMOS管N1、第四NMOS管N2、第五NMOS管N3、第六NMOS管N4、第一电容C_FP、第二电容C_FN及全差分运算放大器OTA，第三NMOS管N1的栅极、第四NMOS管N2的栅极及第五NMOS管N3的栅极分别接第三时钟信号Φ3，第三NMOS管N1的漏极及第五NMOS管N3的漏极分别接基础信号VB，第五NMOS管N3的源极、第四NMOS管N2的漏极、全差分运算放大器OTA的同相输入端IN+、第一子数模转换模块2的输出端及第一电容C_FP的一端接在一起，第一电容C_FP的另一端、全差分运算放大器OTA的反相输出端VO-及第六NMOS管N4的漏极接在一起，第三NMOS管N1的源极、所第四NMOS管N2的源极、全差分运算放大器OTA的反相输入端IN-、第二子数模转换模块3的输出端及第二电容C_FN的一端接在一起，第二电容C_FN的另一端、全差分运算放大器OTA的同相输出端VO+及第六NMOS管N4的源极接在一起，第六NMOS管N4的栅极接第四时钟信号Φ4，全差分运算放大器OTA的同相输出端VO+作为开关电容放大模块4的输出正端VOUT(+)，全差分运算放大器OTA的反相输出端VO-作为开关电容放大模块4的输出负端VOUT(-)。

其中，第一电容C_FP的电容值等于第二电容C_FN的电容值。

详细地，在本发明中，流水级处于工作模式下时，第一时钟信号Ф1、第二时钟信号Ф2、第三时钟信号Ф3及第四时钟信号Ф4的时序状态图如图11所示，且第一时钟信号Ф1、第二时钟信号Ф2、第三时钟信号Ф3及第四时钟信号Ф4的相位相同。

更详细地，如图2-图11所示的流水级的工作原理如下：

1)、当第一时钟信号Ф1、第二时钟信号Ф2、第三时钟信号Ф3及第四时钟信号Ф4均为高电平时，第一子数模转换模块2及第二子数模转换模块3均处于采样模式：各个第一开关电容单元及第二开关电容单元中的第二NMOS管MN2的栅极电压为低电平，第二NMOS管MN2处于关断模式，第一PMOS管MP1的栅极电压为高电平，第一PMOS管MP1处于关断模式，第一NMOS管MN1的栅极电压为高电平，第一NMOS管MN1处于导通模式；开关电容放大模块4中第三NMOS管N1的栅极电压、第四NMOS管N2的栅极电压及第五NMOS管N3的栅极电压均为高电平；第一子数模转换模块2中各个第一开关电容单元的开关电容C_U一端采集输入的基础信号VB、另一端采集模拟输入信号VIN的正端VIN(+)，第二子数模转换模块3中各个第二开关电容单元的开关电容C_U一端采集输入的基础信号VB、另一端采集模拟输入信号VIN的负端VIN(-)；开关电容放大模块4中第六NMOS管N4的栅极电压为高电平，第六NMOS管N4导通，开关电容放大模块4的第一输出端VOUT(+)与第二输出端VOUT(-)短接在一起；因此，采样模式下流水级的输出为：

VOUT(+)-VOUT(-)＝0 (1)

2)、当第一时钟信号Ф1、第二时钟信号Ф2、第三时钟信号Ф3及第四时钟信号Ф4均为低电平时，第一子数模转换模块2及第二子数模转换模块3均处于保持模式：开关电容放大模块4中第三NMOS管N1的栅极电压、第四NMOS管N2的栅极电压及第五NMOS管N3的栅极电压均为低电平，第三NMOS管N1、第四NMOS管N2及第五NMOS管N3均关断，全差分运算放大器OTA同相输入端IN+和反相输入端IN-处于高阻抗状态；开关电容放大模块4中第六NMOS管N4的栅极电压为低电平，第六NMOS管N4关断；第一子数模转换模块2中各个第一开关电容单元的第二NMOS管MN2与比较器阵列单元13中对应驱动器的第二输出端Y2连接、第一PMOS管MP1与比较器阵列单元13中驱动器的第一输出端Y1连接；第二子数模转换模块3中各个第二开关电容单元中的第二NMOS管MN2与比较器阵列单元13中对应驱动器的第一输出端Y1连接、第一PMOS管MP1与比较器阵列单元13中对应驱动器的第二输出端Y2连接；此模式下，各个第一开关电容单元(或者第二开关电容单元)中的第二NMOS管MN2和第一PMOS管MP1只能保持1个导通，且导通与关闭模式由对应比较器的输出决定，而比较器的输出由模拟输入信号VIN与参考电压的大小决定；根据电荷守恒原理，此时流水级的输出为：

在式(2)中，C_U,1i表示第一子数模转换器模块中第i个第一开关电容单元中开关电容(或者采样电容)C_U的电容值，C_U,2i表示第二子数模转换器模块中第i个第二开关电容单元中开关电容C_U的电容值，D_i ⁺＝1表示第一子数模转换器模块中第i个第一开关电容单元中开关电容C_U连接VRP(即VREFP)，D_i ⁺＝0表示第一子数模转换器模块中第i个第一开关电容单元中开关电容C_U连接VRN(即VREFN)，D_i ^-＝1表示第二子数模转换器模块中第i个第二开关电容单元中开关电容C_U连接VRP，D_i ^-＝0表示第二子数模转换器模块中第i个第二开关电容单元中开关电容C_U连接VRN。

在理想情况下，C_U,1i＝C_U,2i＝C_FP＝C_FN，式(2)简化为：

根据式(3)可知，在本发明提供的流水线型模数转换器中，基于如图2所示的流水级结构，实现了增益为2N-1的残差信号放大，其对应的传输曲线如图12所示。

综上所述，在本发明提供的流水线型模数转换器中，至少一级流水级为基于“N位子模数转换模块+第一子数模转换模块+第二子数模转换模块+开关电容放大模块”的结构，第一子数模转换模块及第二子数模转换模块分别接受处理2^N-1个数字信号，即N位子模数转换模块中奇数编号的比较驱动结构的输出和偶数编号的比较驱动结构的输出分别控制第一子数模转换模块及第二子数模转换模块，对应需要2*2^N-1个开关电容，而基于“N位子模数转换模块+子数模转换模块+减法器+乘法器”结构的传统流水级，其差分输入比较的同相输入与反相输入完全对称，对应需要2*2^N个开关电容，相比于传统结构的流水级，本发明流水级中子数模转换开关电容的数量减少50％，对应功耗降低50％，处理速度提升1-2倍，因此，本发明能有效减少流水级的子数模转换开关电容的数量，减少了开关电容阵列的面积，降低了开关电容阵列的功耗，并提升了流水级的处理速度。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种流水线型模数转换器，其特征在于，包括多级依次级联的流水级，至少一级所述流水级包括：

N位子模数转换模块，接收模拟输入信号并对所述模拟输入信号进行模数转换，得到并输出2^N个数字信号；

第一子数模转换模块，接收2^N-1个所述数字信号并对2^N-1个所述数字信号进行数模转换，得到并输出第一模拟信号；

第二子数模转换模块，接收另外2^N-1个所述数字信号并对另外2^N-1个所述数字信号进行数模转换，得到并输出第二模拟信号；

开关电容放大模块，接收所述第一模拟信号和所述第二模拟信号，对所述第一模拟信号和所述第二模拟信号进行求差运算并对求差运算的结果进行放大运算，得到并输出模拟输出信号；

其中，N为大于等于1的整数。

2.根据权利要求1所述的流水线型模数转换器，其特征在于，所述N位子模数转换模块包括：

第一电阻分压单元，对初始参考电压进行分压处理，对外输出2^N个同相参考电压；

第二电阻分压单元，对初始参考电压进行分压处理，对外输出2^N个反相参考电压；

比较器阵列单元，与所述第一电阻分压单元及所述第二电阻分压单元分别连接，接收所述模拟输入信号，并将所述模拟输入信号与2^N个参考电压分别进行比较，得到2^N个所述数字信号，2^N个所述数字信号包括2^N-1个第一数字信号和2^N-1个第二数字信号，其中，2^N个所述同相参考电压与2^N个所述反相参考电压一一对应，构成2^N个所述参考电压。

3.根据权利要求2所述的流水线型模数转换器，其特征在于，所述第一电阻分压单元包括第一输入端口、第二输入端口和2^N+1个第一电阻，2^N+1个第一电阻依次串接在所述第一输入端口和所述第二输入端口之间，所述第一输入端口接所述初始参考电压的正端，所述第二输入端口接所述初始参考电压的负端，相邻两个所述第一电阻的公共端输出一个所述同相参考电压。

4.根据权利要求2所述的流水线型模数转换器，其特征在于，所述第二电阻分压单元包括第三输入端口、第四输入端口和2^N+1个第二电阻，2^N+1个第二电阻依次串接在所述第三输入端口和所述第四输入端口之间，所述第三输入端口接所述初始参考电压的负端，所述第四输入端口接所述初始参考电压的正端，相邻两个所述第二电阻的公共端输出一个所述反相参考电压。

5.根据权利要求4所述的流水线型模数转换器，其特征在于，所述比较器阵列单元包括：

2^N个比较器，将所述模拟输入信号与2^N个所述参考电压一一进行比较量化，输出2^N-1个第一初始数字信号和2^N-1个第二初始数字信号；

2^N个驱动器，2^N个所述驱动器的输入端与2^N个所述比较器的输出端一一对应连接，2^N个所述驱动器的输出端对外输出受第一时钟信号控制的2^N-1个所述第一数字信号和2^N-1个所述第二数字信号。

6.根据权利要求5所述的流水线型模数转换器，其特征在于，

2^N个所述比较器并行设置，在第i个所述比较器中，所述比较器的第一输入端接所述模拟输入信号的正端，所述比较器的第二输入端接所述模拟输入信号的负端，所述比较器的第三输入端接第i个所述同相参考电压，所述比较器的第四输入端接第i个所述反相参考电压，i＝1、2、…、2^N；

2^N个所述驱动器并行设置，在第i个所述驱动器中，所述驱动器的第一输入端接第i个所述比较器的第一输出端，所述驱动器的第二输入端接第i个所述比较器的第二输出端，所述驱动器的第三输入端接所述第一时钟信号；

其中，第m个所述比较器的输出端输出一个所述第一初始数字信号，第m个所述驱动器的输出端输出一个所述第一数字信号，第n个所述比较器的输出端输出一个所述第二初始数字信号，第n个所述驱动器的输出端输出一个所述第二数字信号，m为1～2^N的奇数，n为1～2^N的偶数。

7.根据权利要求6所述的流水线型模数转换器，其特征在于，所述驱动器包括第一与非门、第一或非门、第一非门、第二非门及第三非门，所述第一与非门的第一输入端作为所述驱动器的第一输入端，所述第一与非门的第二输入端接所述第一非门的输出端，所述第一与非门的输出端接所述第二非门的输入端，所述第二非门的输出端作为所述驱动器的第二输出端，所述第一非门的输入端作为所述驱动器的第三输入端，所述第一或非门的第一输入端接所述第一非门的输入端，所述第一或非门的第二输入端作为所述驱动器的第二输入端，所述第一或非门的输出端接所述第三非门的输入端，所述第三非门的输出端作为所述驱动器的第一输出端。

8.根据权利要求6所述的流水线型模数转换器，其特征在于，

所述第一子数模转换模块包括2^N-1个并行设置的第一开关电容单元，第j个所述第一开关电容单元的第一输入端接第二时钟信号，第j个所述第一开关电容单元的第二输入端接所述模拟输入信号的正端，第j个所述第一开关电容单元的第三输入端接所述初始参考电压的正端，第j个所述第一开关电容单元的第四输入端接所述初始参考电压的负端，第j个所述第一开关电容单元的第五输入端接第j个所述第一数字信号的负端，第j个所述第一开关电容单元的第六输入端接第j个所述第一数字信号的正端，2^N-1个所述第一开关电容单元的输出端并联在一起并对外输出所述第一模拟信号，j＝1、2、…、2^N-1；

所述第二子数模转换模块包括2^N-1个并行设置的第二开关电容单元，第j个所述第二开关电容单元的第一输入端接所述第二时钟信号，第j个所述第二开关电容单元的第二输入端接所述模拟输入信号的负端，第j个所述第二开关电容单元的第三输入端接所述初始参考电压的正端，第j个所述第二开关电容单元的第四输入端接所述初始参考电压的负端，第j个所述第二开关电容单元的第五输入端接第j个所述第二数字信号的正端，第j个所述第二开关电容单元的第六输入端接第j个所述第二数字信号的负端，2^N-1个所述第二开关电容单元的输出端并联在一起并对外输出所述第二模拟信号。

9.根据权利要求8所述的流水线型模数转换器，其特征在于，所述第一开关电容单元包括第一NMOS管、第二NMOS管、第一PMOS管及开关电容，所述第一NMOS管的栅极作为所述第一开关电容单元的第一输入端，所述第一NMOS管的漏极作为所述第一开关电容单元的第二输入端，所述第二NMOS管的栅极作为所述第一开关电容单元的第六输入端，所述第二NMOS管的漏极作为所述第一开关电容单元的第四输入端，所述第一PMOS管的栅极作为所述第一开关电容单元的第五输入端，所述第一PMOS管的源极作为所述第一开关电容单元的第三输入端，所述第一NMOS管的源极、所述第二NMOS管的源极及所述第一PMOS管的漏极分别接所述开关电容的一端，所述开关电容的另一端作为所述第一开关电容单元的输出端。

10.根据权利要求1或9所述的流水线型模数转换器，其特征在于，所述开关电容放大模块包括第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一电容、第二电容及全差分运算放大器，所述第三NMOS管的栅极、所述第四NMOS管的栅极及所述第五NMOS管的栅极分别接第三时钟信号，所述第三NMOS管的漏极及所述第五NMOS管的漏极分别接基础信号，所述第五NMOS管的源极、所述第四NMOS管的漏极、所述全差分运算放大器的同相输入端、所述第一子数模转换模块的输出端及所述第一电容的一端接在一起，所述第一电容的另一端、所述全差分运算放大器的反相输出端及所述第六NMOS管的漏极接在一起，所述第三NMOS管的源极、所述第四NMOS管的源极、所述全差分运算放大器的反相输入端、所述第二子数模转换模块的输出端及所述第二电容的一端接在一起，所述第二电容的另一端、所述全差分运算放大器的同相输出端及所述第六NMOS管的源极接在一起，所述第六NMOS管的栅极接第四时钟信号，所述全差分运算放大器的同相输出端作为所述开关电容放大模块的输出正端，所述全差分运算放大器的反相输出端作为所述开关电容放大模块的输出负端。

11.根据权利要求10所述的流水线型模数转换器，其特征在于，所述第一电容的电容值等于所述第二电容的电容值。

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