TWI508459B - 1-bit cell circuit for pipeline analog-to-digital converters - Google Patents

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Description

用於管線類比數位轉換器之1-位元單元電路
本發明係關於管線類比數位轉換器，特別是關於一種用於管線類比數位轉換器之1-位元單元(cell)電路。
在混合模式電路中，ADC(Analog-Digital-Converter類比數位轉換器)為一必要組件。近來，管線類比數位轉換器因其結構簡潔、性能優越而廣被採用。請參照圖1，其繪示一習知管線類比數位轉換器之1-位元單元的典型架構。該1-位元單元在一時脈週期中具有一取樣階段(Sampling Phase)及一電荷轉移階段(Charge transferring Phase)。如圖1所示，該1-位元單元包含一OTA(Operational Transconductance Amplifier運算跨導放大器)101、四匹配電容102~105、一第一組開關106~113、一第二組開關114~121、二多工器122和123以及二閂鎖比較器124和125。
該OTA 101係用以依一輸入信號Vin產生一剩餘(residue)輸出信號Vout，其中該剩餘輸出信號Vout係由一正輸出信號Voutp和一負輸出信號Voutn組成，且該輸入信號Vin係由一正輸入信號Vinp和一負輸入信號Vinn組成。
該等匹配電容102~105係用以保持該輸入信號Vin之一取樣電壓。該第一組開關106~113係在該取樣階段被導通以取樣該輸入信號Vin。該第二組開關114~121係在該電荷轉移階段被導通以使該等匹配電容102~105及該OTA 101組成一負回授電路以產生該剩餘輸出信號Vout。該二多工器122和123係分別用以依二選擇信號bp及bn自一負參考電壓Vrefn、一正參考電壓Vrefp和一地電壓中擇一以提供一第一多工器輸出電壓及一第二多工器輸出電壓，其中該bp為一正位元信號，該bn為一負位元信號。當bp=0及bn=0，該第一多工器輸出電壓和該第二多工器輸出電壓均連接至該地電壓；當bp=0及bn=1，該第一多工器輸出電壓係連 接至該負參考電壓Vrefn及該第二多工器輸出電壓係連接至該正參考電壓Vrefp；以及當bp=1及bn=0，該第一多工器輸出電壓係連接至該正參考電壓Vrefp而該第二多工器輸出電壓係連接至該負參考電壓Vrefn。
該閂鎖比較器124係用以依該輸入信號Vin和一第一參考電壓Vref/4之電壓比較而產生該正位元信號bp，而該閂鎖比較器125係用以依該輸入信號Vin和一第二參考電壓-Vref/4之電壓比較而產生該負位元信號bn，其中該Vref等於該Vrefp與該Vrefn之間的電壓差。當Vin介於-Vref/4與Vref/4之間時，(bp,bn)為(0,0)；當Vin小於-Vref/4時，(bp,bn)為(0,1)；以及當Vin大於Vref/4時，(bp,bn)為(1,0)。
在該取樣階段，該輸入信號Vin被取樣和保持，且該正位元信號bp和該負位元信號bn被產生。請參照圖2a，其繪示該習知1-位元單元在取樣階段之組態。如圖2a所示，該電容102和電容103之頂極板係連接至Vin的正端，該電容104和電容105之頂極板係連接至Vin的負端，而該電容102、103、104和105的底極板係連接至地。該閂鎖比較器124和125分別產生該正位元信號bp及該負位元信號bn以供該電荷轉移階段利用。
在該電荷轉移階段，剩餘輸出被輸出。請參照圖2b，其繪示該習知1-位元單元在電荷轉移階段之組態。如圖2b所示，由於該OTA 101在負回授之虛擬接地特性，會使來自Vref之電荷流經該等電容102~105而產生該剩餘輸出信號Vout=2×Vin-(bp-bn)×Vref。然而，由於Vin是一變動的信號，Vref所提供的電量將不會相同。亦即，該Vref之負載會隨該輸入信號Vin而變動。
該Vref提供給各1-位元單元的總電量Q可以很容易地計算如下：以電容102、104之電容值乘以一電壓差，其中該電壓差係電容102、104在電荷轉移階段終了與起始時之電壓差異。就一階分 析而言，假設在每個時脈階段皆達完全穩定，且忽視差動結構中正通道和負通道間之任何不匹配，例如考慮電容102的電容值=Csp，電容104的電容值=Csn，且Csp=Csn=Cs。總電量Q即可依位元決定(bit decision)值導出如下：當b=+1(bp=1&bn=0)時，Q=Csp*(Vrefp-Vinp)=-Csn*(Vrefn-Vinn)=Cs*(Vref-Vin)/2；當b=-1(bp=0&bn=1)時，Q=Csn*(Vrefp-Vinn)=Csp*(Vrefn-Vinp)=Cs*(Vref+Vin)/2；以及當b=0(bp=0&bn+0)時，Q=0。
產生一正位元決定(b=1)之最小輸入電壓Vin為Vref/4，而其可產生之最大電量為：Q,max=Cs*(Vref-Vref/4)/2=3*Cs*Vref/8=0.375*Vref。
負(b=-1)位元決定可產生之最大電量與正位元決定可產生之最大電量相同(輸入信號Vin獲得相反的數值，且電容102、電容104與參考電壓Vref的連接彼此交換)。由於參考電壓Vref在空位元決定(b=0)時沒有負載，因此從參考電壓Vref取出的總電荷變化量(由輸入信號Vin引起)為：Q,var=Q,MAX-0=0.375*Cs*Vref。由於參考電壓Vref的負載係隨輸入信號Vin而變，故需使取樣電容上之電壓達完全穩定，方能防止取樣雜訊。然而，這意味著較長的取樣時間。若需高速，則必須消耗更多的功率在參考電壓緩衝器上以縮短穩定時間。
因此，有必要提供一個解決方案，其可降低功耗且取樣電容電壓不需達到完全穩定，其中該取樣電容電壓係由一參考電壓對該取樣電容充電而得。為了克服此一缺點，本發明提出了一種用於管線類比數位轉換器之與信號無關的參考電壓負載新架構。
本發明之一目的在於提供一與信號無關之參考電壓負載電路以建造一簡潔且節能之管線類比數位轉換器。
本發明之另一目的在於提供一與信號無關之參考電壓負載電路以放寬參考電壓緩衝器之速度要求。
本發明之又一目的在於提供一與信號無關之參考電壓負載電路以建造一4倍交織(interleaved)之管線類比數位轉換器。
為了實現上述目的，本發明提出一用於管線類比數位轉換器之1-位元單元電路，在一轉換週期中具有一取樣階段及一電荷轉移階段，其中該取樣階段包括一第一半期間及一第二半期間。該1-位元單元電路包含一差動放大器，具有一正輸入端、一負輸入端、一正輸出端及一負輸出端，用以輸出一剩餘輸出信號；一第一電容，具有一第一極板和一第二極板，以及一第二電容，具有一第三極板和一第四極板，其中在該取樣階段，該第一極板係連接一正輸入信號，該第三極板係連接一負輸入信號，及該第二極板和該第四極板均連接至一輸入共模參考地，在該電荷轉移階段，該第一極板係連接至該第三極板，該第二極板係連接至該差動放大器之該負輸入端，及該第四極板係連接至該差動放大器之該正輸入端；以及一第三電容，其具有一第五極板和一第六極板，及一第四電容，其具有一第七極板和一第八極板，其中在該取樣階段之該第一半期間，該第五極板和該第七極板係連接至一輸出共模參考地，及該第六極板和該第八極板均連接至該輸入共模參考地；在該取樣階段該第二半期間，該第五極板係連接至一第一參考接點，該第七極板係連接至一第二參考接點，及該第六極板和該第八極板均該連接至該輸入共模參考地；以及在該電荷轉移階段，該第五極板係連接至該差動放大器之該正輸出端，該第六極板係連接至該差動放大器之該負輸入端，該第七極板係連接至該差動放大器之該負輸出端，及該第八極板係連接至該差動放大器之該正輸入端；其中該第一參考接點之電壓與該第二參考接點之電壓係依一輸入電壓和一參考電壓而決定，而該輸入電壓為該正輸入信號與該負輸入信號之電壓差。
此外，根據本發明另一實施例，一1-位元單元電路可應用於一管線類比數位轉換器中，在一轉換週期中具有一取樣階段及一電荷轉移階段，該取樣階段包括一第一半期間及一第二半期間。該1-位元單元電路包含一差動放大器，具有一對差動輸入端和一對差動輸出端，用以輸出一差動剩餘輸出信號；一第一對電容，具有一對第一頂極板和一對第一底極板，其中在該取樣階段，該對第一頂極板係連接一差動輸入信號，且該對第一底極板係連接至一輸入共模參考地，而在該電荷轉移階段，該對第一頂極板係互相連接，且該對第一底極板係連接至該差動放大器之該對差動輸入端；以及一第二對電容，具有一對第二頂極板和一對第二底極板，其中在該取樣階段之該第一半期間，該對第二頂極板係連接至一輸出共模參考地，且該對第二底極板係連接至該輸入共模參考地；在該取樣階段之該第二半期間，該對第二頂極板係連接至一對參考接點，且該對第二底極板係連接至該輸入共模參考地；以及在該電荷轉移階段，該對第二頂極板係連接至該差動放大器之該對差動輸出端及該對第二底極板係連接至該差動放大器之該對差動輸入端；其中該對參考接點之電壓係依一參考電壓及該差動輸入信號之一輸入電壓而決定。
此外，根據本發明另一實施例，一1-位元單元電路可應用於一管線類比數位轉換器中。該1-位元單元電路具有一參考緩衝器，係用以提供一參考電壓；一取樣及電荷轉移電路，係用以接收一輸入信號以產生一輸出信號；以及一傾卸(dump)電路，其係用以傾卸該參考電壓；其中該參考緩衝器係依該輸入信號以選擇性地連接至該取樣及電荷轉移電路或該傾卸電路。
為使 貴審查委員能進一步瞭解本發明之結構、特徵及其目的，茲附以圖式及較佳具體實施例之詳細說明如后。
請參照圖3a~3b，其繪示本發明1-位元單元一較佳實施例之 電路圖，其中該1-位元單元使用一與信號無關的參考電壓負載電路。該1-位元單元之類比數位轉換程序在一轉換期間包括一取樣階段第一半期間、一取樣階段第二半期間及一電荷轉移階段。如圖3a所示，該1-位元單元ADC充當一取樣及電荷轉移電路，其包括一OTA(運算跨導放大器)301、六匹配電容302~307、八取樣階段開關308~315、七電荷轉移階段開關316~322、二多工器323和324、二閂鎖比較器337和338以及一參考電壓緩衝器339。如圖3b所示，該1-位元單元之一傾卸(dump)電路包括二多工器330和336、二匹配電容325和331，四取樣階段開關326~327和332~333，以及四電荷轉移階段開關328~329和334~335。
在該1-位元單元電路中，該OTA 301，其具有一正輸入端、一負輸入端、一正輸出端和一負輸出端，係用以依一輸入信號Vin 產生一剩餘輸出信號Vout，其中該剩餘輸出信號Vout係由一正輸出信號Voutp和一負輸出信號Voutn組成，且輸入信號Vin係由一正輸入信號Vinp和一負輸入信號Vinn組成。該八匹配電容302~307，325和331執行功能如下： 在該電路中，電容302、303可視為一第一電容而電容305、306可視為一第二電容。該第一電容和該第二電容可視為一第一對電容；電容304、307可視為一第二對電容；而電容325、331可視為一第三對電容，其中，該第一對電容係用以保持該輸入信號之取樣電壓，第二對電容係用以保持一差動電壓之取樣電壓，而該差動電壓係一參考電壓與一輸出共模參考地之組合中之一選項，及該第三對電容係用以在該參考電壓未被選擇以對該第二對電容充電時，充當該參考電壓之一傾卸電路。
該第一電容，包括均依一預定電容值實現的電容302和303，係用以保持該正輸入信號Vinp之一取樣電壓。該電容304，依該預定電容值實現，係用以保持一電壓，而該電壓係一正參考電壓Vrefp、一負參考電壓Vrefn和該輸出共模參考地之組合中之一選 項。
該第二電容，包括均依一預定電容值實現的電容305和306，係用以保持該負輸入信號Vinn之一取樣電壓。該電容307，依該預定電容值實現，係用以保持一電壓，而該電壓係該正參考電壓Vrefp，該負參考電壓Vrefn和該輸出共模參考地之組合中之一選項。
該電容325，依該預定電容值實現，係用以在該多工器323之輸出電壓和該多工器324之輸出電壓均連接至該輸出共模參考地時，提供該正參考電壓Vrefp一傾卸負載。該電容331，依該預定電容值實現，係用以在該多工器323之輸出電壓和該多工器324之輸出電壓均連接至該輸出共模參考地時，提供該負參考電壓Vrefn一傾卸負載。
該12個取樣階段開關308~315，326~327和332~333在取樣階段執行功能如下：該等開關308和309係用以取樣該正輸入信號Vinp以將其存放於該等電容302和303中。該開關310係用以連接該電容304之底極板至一輸入共模參考地，而該開關311係用以連接該電容304之頂極板至該多工器323之輸出。該等開關312和313係用以取樣該負輸入信號Vinn以將其存放於該等電容305和306中。該開關314係用以連接該電容307之底極板至該輸入共模參考地，而該開關315係用以連接該電容307之頂極板至該多工器324之輸出。該開關326係用以連接該電容325之底極板至該輸入共模參考地，而該開關327係用以連接該電容325之頂極板至該多工器330之輸出。該開關332係用以連接該電容331之底極板至該輸入共模參考地，而該開關333係用以連接該電容331之頂極板至該多工器336之輸出。
該11個電荷轉移階段開關316~322、328~329和334~335在電荷轉移階段執行功能如下： 該開關316係用以互連該等電容302、303、305和306之頂極板。該開關317係用以連接該等電容302、303之底極板至該OTA 301之負輸入端。該開關318係用以連接該電容304之底極板至該OTA 301之負輸入端。該開關319係用以連接該電容304之頂極板至該OTA 301之正輸出端。該開關320係用以連接該等電容305、306之底極板至該OTA 301之正輸入端。該開關321係用以連接該電容307之底極板至該OTA 301之正輸入端。該開關322係用以連接該電容307之頂極板至該OTA 301之負輸出端。因此，該等電容302~307和該OTA 301共同組成一負回授電路，以在該電荷轉移階段產生該剩餘輸出信號Vout。此外，該開關328係用以連接該電容325之底極板至該輸入共模參考地，而該開關329係用以連接該電容325之頂極板至該輸出共模參考地。該開關334係用以連接該電容331之底極板至該輸入共模參考地，而該開關335係用以連接該電容331之頂極板至該輸出共模參考地。
該多工器323係用以依二選擇信號bp&e及bn&e自該負參考電壓Vrefn、該正參考電壓Vrefp和該輸出共模參考地之組合中擇一以提供一第一多工器輸出電壓，其中bp&e係一正位元信號bp和一時脈信號e之邏輯-及，bn&e係一負位元信號bn和該時脈信號e之邏輯-及，而該時脈信號e之上升緣係該取樣階段第一半期間和第二半期間之分界點。當bp&e=0且bn&e=0，該第一多工器輸出電壓係連接至該輸出共模參考地；當bp&e=0且bn&e=1，該第一多工器輸出電壓係連接至該正參考電壓Vrefp；當bp&e=1且bn&e=0，該第一多工器輸出電壓係連接至該負參考電壓Vrefn。因此，該第一多工器輸出電壓在該取樣階段之第一半期間係連接至該輸出共模參考地，而在該取樣階段之第二半期間係依bp&e及bn&e自該負參考電壓Vrefn、該正參考電壓Vrefp和該輸出共模參考地之組合中擇一以與其連接。
該多工器324係用以依bp&e及bn&e自該負參考電壓Vrefn、 該正參考電壓Vrefp和該輸出共模參考地之組合中擇一以提供一第二多工器輸出電壓。當bp&e=0且bn&e=0，該第二多工器輸出電壓係連接至該輸出共模參考地；當bp&e=0且bn&e=1，該第二多工器輸出電壓係連接至該負參考電壓Vrefn；以及當bp&e=1且bn&e=0，該第二多工器輸出電壓係連接至該正參考電壓Vrefp。因此，該第二多工器輸出電壓在該取樣階段之第一半期間係連接至該輸出共模參考地，而在該取樣階段之第二半期間係依bp&e及bn&e自該負參考電壓Vrefn、該正參考電壓Vrefp和該輸出共模參考地之組合中擇一以與其連接。
該多工器330係用以依一選擇信號e&~(bp+bn)自該正參考電壓Vrefp和該輸出共模參考地之組合中擇一以提供一第三多工器輸出電壓。當e&~(bp+bn)=0，該第三多工器輸出電壓係連接至該輸出共模參考地；當e&~(bp+bn)=1，該第三多工器輸出電壓係連接至該正參考電壓Vrefp。因此，該第三多工器輸出電壓在該取樣階段之第一半期間係連接至該輸出共模參考地，而在該取樣階段之第二半期間係依e&~(bp+bn)自該正參考電壓Vrefp和該輸出共模參考地之組合中擇一以與其連接。
該多工器336係用以依該選擇信號e&~(bp+bn)自該負參考電壓Vrefn和該輸出共模參考地之組合中擇一以提供一第四多工器輸出電壓。當e&~(bp+bn)=0，該第四多工器輸出電壓係連接至該輸出共模參考地；當e&~(bp+bn)=1，該第四多工器輸出電壓係連接至該負參考電壓Vrefn。因此，該第四多工器輸出電壓在該取樣階段之第一半期間係連接至該輸出共模參考地，而在該取樣階段之第二半期間係依e&~(bp+bn)自該負參考電壓Vrefn和該輸出共模參考地之組合中擇一以與其連接。
該閂鎖比較器337，其具有一第一正比較輸入端、一第一負比較輸入端和一第一比較輸出端，係用以在該時脈e之上升緣依該輸入信號Vin和一第一參考電壓Vref/4之電壓比較以產生該正位 元信號bp，其中該Vref等於該Vrefp與該Vrefn之間的電壓差。
該閂鎖比較器338，其具有一第二正比較輸入端、一第二負比較輸入端和一第二比較輸出端，係用以在該時脈e之上升緣依該輸入信號Vin和一第二參考電壓-Vref/4之電壓比較以產生該負位元信號bn，其中當Vin介於-Vref/4和Vref/4之間時，(bp,bn)為(0,0)；當Vin小於-Vref/4時，(bp,bn)為(0,1)；以及當Vin大於Vref/4時，(bp,bn)為(1,0)。
該參考電壓緩衝器339係用以提供該Vrefp及該Vrefn，且該參考電壓緩衝器339可為一OTA或一低輸出阻抗放大器。
根據本發明一較佳實施例之1-位元單元電路在該取樣階段第一半期間之組態、在該取樣階段第二半期間之組態和在該電荷轉移階段之組態，係示於圖4a~c。
請參照圖4a，其繪示圖3之1-位元單元在該取樣階段第一半期間之組態。如圖4a所示，該等電容302和303之頂極板係連接至該Vin之正端，該等電容305和306之頂極板係連接至該Vin之負端，而該等電容302、303、305和306的底極板均連接至該輸入共模參考地。該等電容304、307之底極板係連接至該輸入共模參考地，該電容304之頂極板係連接至一第一參考接點，其中該第一參考接點，位於該多工器323之輸出端，在該取樣階段第一半期間係依bp&e及bn&e而被連接至該輸出共模參考地，而該電容307之頂極板係連接至一第二參考接點，其中該第二參考接點，位於該多工器324之輸出端，在該取樣階段第一半期間係依bp&e及bn&e而被連接至該輸出共模參考地。該等電容325、331之底極板係連接至該輸入共模參考地，而該等電容325、331之頂極板係分別連接至該等多工器330、336之輸出端，其中該等多工器330、336之輸出端均依e&~(bp+bn)而連接至該輸出共模參考地。在該取樣階段第一半期間終了時，該閂鎖比較器337產生該正位元信號bp而該閂鎖比較器338產生該負位元信號bn。
圖4b繪示圖3之1-位元單元在該取樣階段第二半期間之組態。如圖4b所示，該等電容302和303之頂極板係連接至該Vin之正端，該等電容305和306之頂極板係連接至該Vin之負端，而該等電容302、303、305和306的底極板均連接至該輸入共模參考地。該電容304之頂極板係連接至該第一參考接點，其中該第一參考接點，位於該多工器323之輸出端，係依bp&e及bn&e而自該負參考電壓Vrefn、該正參考電壓Vrefp和該輸出共模參考地之組合中擇一與其連接。該電容307之頂極板係連接至該第二參考接點，其中該第二參考接點，位於該多工器324之輸出端，係依bp&e及bn&e而自該負參考電壓Vrefn、該正參考電壓Vrefp和該輸出共模參考地之組合中擇一與其連接。該電容304和該電容307之頂極板電壓差因此等於一第一差動電壓(bn-bp)*Vref。 該電容325之底極板係連接至該輸入共模參考地，而該電容325之頂極板係連接至該多工器330之輸出，其中該多工器330之輸出，係依e&~(bp+bn)而自該正參考電壓Vrefp和該輸出共模參考地之組合中擇一與其連接。該電容331之底極板係連接至該輸入共模參考地，而該電容331之頂極板係連接至該多工器336之輸出，其中該多工器336之輸出，係依e&~(bp+bn)而自該負參考電壓Vrefn和該輸出共模參考地之組合中擇一與其連接。該電容325和該電容331之頂極板電壓差因此等於一第二差動電壓(1-bn-bp)*Vref。可以證明，無論(bp,bn)之組合值為何，該第一差動電壓(bn-bp)*Vref之絕對值與該第二差動電壓(1-bn-bp)*Vref之絕對值的總和恆等於Vref。
圖4c繪示圖3之1-位元單元在該電荷轉移階段之組態。在該電荷轉移階段，該等電容302~303、305~306之頂極板係連接在一起，該等電容302~303之底極板係連接至該OTA 301的負輸入端，而該等電容305~306之底極板係連接至該OTA 301的正輸入端；該電容304之底極板係連接至該OTA 301的負輸入端，該電 容304之頂極板係連接至該OTA 301的正輸出端，該電容307之底極板係連接至該OTA 301的正輸入端，該電容307之頂極板係連接至該OTA 301的負輸出端；該等電容325、331之底極板係連接至該輸入共模參考地，而該等電容325、331之頂極板係連接至該輸出共模參考地。在這一階段，該Vref未被使用，而由於該OTA 301之負回授虛擬接地，在該等電容302~307中之電荷將重分配以產生該剩餘輸出信號Vout=2×Vin-(bp-bn)×Vref。
請參照圖5，其繪示根據本發明一較佳實施例之兩個1-位元單元之級聯(cascade)電路圖。如圖5所示，1-位元單元510之剩餘輸出係連接至1-位元單元520的輸入，該1-位元單元510產生一正位元信號bp1和一負位元信號bn1，以及該1-位元單元520產生一正位元信號bp2和一負位元信號bn2。在一n位元管線轉換器中，n>2，在每個時脈階段會有一個以上的單元使用該參考電壓(如果n是偶數，會有n/2個單元使用該參考電壓；如果n為奇數，則會有(n+1)/2和(n-1)/2個單元輪流使用該參考電壓)。在所有時脈相位之第二半期間，Vref均未被使用，即Vref未被使用於該單元510(以及所有其他未繪於圖中之奇數單元)，也未被使用於該單元520(以及所有其他未繪於圖中之偶數單元)。這使得該參考電壓可為具一半時脈相位延遲的另一組單元分享，以建立一個4倍時間交織的ADC。
習知技術無法實現此功能，倒不是因為參考電壓被用在每個時脈週期之整個期間，而是因為各1-位元單元之參考緩衝器和OTA會造成級聯穩定(cascade settling)延遲。例如，若該參考緩衝器在某一時脈相位之一半時，突然新增一個額外負載，則其將產生一突波，且該突波會傳播到所有處於趨穩過程中的1-位元單元，而大大推遲其最終穩定。
事實上，本發明之新穎設計只在每個時脈相位的一半時間裡使用該參考電壓，而汲自該參考電壓之最大電流(或負載)會維 持不變。這一事實，加上放寬的參考電壓趨穩要求，使4倍的時間交織ADC變成可能。總之，根據本發明，無論bp及bn之值為何，該正參考電壓Vrefp在該取樣階段第二半期間均會有具固定初始電荷之一負載電容，而該負載電容在bp&e=0及bn&e=1時可為該電容304，在bp&e=1及bn&e=0時可為該電容307，而在bp&e=0及bn&e=0(即，e&~(bp+bn)=1)時可為該電容325；以及無論bp及bn之值為何，該負參考電壓Vrefn在該取樣階段第二半期間均會有具固定初始電荷之一負載電容，而該負載電容在bp&e=0及bn&e=1時可為該電容307，在bp&e=1及bn&e=0時可為該電容304，而在bp&e=0及bn&e=0(即，e&~(bp+bn)=1)時可為該電容331。
因此，一第一差動電壓之絕對值與一第二差動電壓之絕對值的總和會等於在該取樣階段第二半期間終了時該參考電壓Vref之一最終決定電壓，其中該第一差動電壓係該第一多工器輸出電壓與該第二多工器輸出電壓之電壓差，而該第二差動電壓係該第三多工器輸出電壓與該第四多工器輸出電壓之電壓差，其中該參考電壓Vref等於該正參考電壓Vrefp與該負參考電壓Vrefn之間的電壓差；而在該等電容304、307與該正參考電壓Vrefp、該負參考電壓Vrefn間之連接因(bp,bn)=(0,0)而被該等多工器323、324隔開時，該等電容325、331即可分別作為該正參考電壓Vrefp和該負參考電壓Vrefn之一傾卸電路。
是故，本發明所揭乃一新穎之1-位元單元。該新穎的1-位元單元確保該參考緩衝器在每個時脈週期所提供之電荷量與目前在進行轉換的信號無關。此外，假設該時脈之最低抖動(jitter)已符合考量高頻輸入信號取樣雜訊時之要求，則該新穎的1-位元單元即可確保該參考緩衝器具一固定負載及一固定決定時間，從而確保一固定之決定電壓，即使該決定電壓未完全驅穩；而，習知在負載與輸入信號有關之情況下，完全趨穩是其保證固定最終電 壓值的唯一出路。
此外，如眾所周知的，1-位元單元之群延遲關係到管線轉換器之資料傳輸速率，即一較短的群延遲會有較高的數據傳輸速率；而群延遲也關係到總轉換延遲，即信號取樣和全n-位元數碼交付之時間間隔，這在一些像AGC(Automatic Gain Control自動增益控制)或其他閉迴路系統應用中是極為重要的。
本發明該1-位元單元保留了基本之1-時脈相位群延遲，即在前單元之一舊剩餘被取樣正好一個時脈相位後，一新剩餘輸出即被傳送至下一單元，因此它可以提供一最小之群延遲，一最小總轉換延遲，從而提供一高資料傳輸率。本發明因此具有以下優點： 首先，該第二對電容之決定電壓不需等於該參考電壓Vref，所以該參考緩衝器之速度要求可被放寬，從而減少該參考緩衝器之功率需求。
第二，因為在該取樣階段第二半期間，該參考電壓Vref會有一對依一預定電容值實現之電容，且該對電容具有固定初始電量，故該參考電壓Vref所提供的總電量為一常數，亦即該參考電壓Vref所提供的總電量與輸入信號無關。即使在該等電容間存在著不匹配，例如~0.1%，本案從該參考電壓Vref取出的電量其變異將為~0.1%×該預定電容值×Vref/2，仍遠小於習知之0.75×Cs×Vref/2。本案之設計確保該參考緩衝器之最終輸出電壓保持恆定，從而避免了該輸入信號之任何取樣干擾，並大大提高了ADC操作之線性度。
第三，相對於習知1-位元單元電路，本案該參考緩衝器之電壓決定不會干擾OTA的電壓決定(無級聯穩定延遲問題)，從而可避免拖累任一單元之電壓決定時間。
第四，因該參考緩衝器只用於一半的時間，故即使在考量最佳功率和面積下對ADC採縮減設計(scaling down design)，以由第1(MSB最高有效位)單元逐步縮減至最後(LSB最低有效位) 單元，本案仍可在相同功率之下，使該參考緩衝器供另一時移半個時脈週期之類比數位轉換器共享，而建立一4倍交織類比數位轉換器。
最後，本發明1-位元單元之新穎設計在只有1時脈相位群延遲下提供了與信號無關的參考電壓負載。
所以經由本發明一較佳實施例實現管線類比數位轉換器之1-位元單元電路，即可呈現一種新穎的管線類比數位轉換器。本發明之架構比習知電路節省更多的功耗且可用以建立一個4倍交織的ADC，故本發明之貢獻確實值得授予發明專利。
本案所揭示者，乃較佳實施例，舉凡局部之變更或修飾而源於本案之技術思想而為熟習該項技藝之人所易於推知者，俱不脫本案之專利權範疇。
綜上所陳，本案無論就目的、手段與功效，在在顯示其迥異於習知之技術特徵，且其首先發明合於實用，亦在在符合發明之專利要件，懇請 貴審查委員明察，並祈早日賜予專利，俾嘉惠社會，實感德便。
101、301‧‧‧OTA
102~105、302~307、325、331‧‧‧電容
106~113、114~121、308~315、316~322、326~327、328~329、332~333、334~335‧‧‧開關
122、123、323、324、330、336‧‧‧多工器
124、125、337、338‧‧‧閂鎖比較器
339‧‧‧參考電壓緩衝器
510、520‧‧‧1-位元單元
圖1為一示意圖，其繪示一習知管線類比數位轉換器之1-位元單元的典型架構。
圖2a為一示意圖，其繪示該習知1-位元單元在取樣階段之組態。
圖2b為一示意圖，其繪示該習知1-位元單元在電荷轉移階段之組態。
圖3a~3b為一示意圖，其繪示本發明1-位元單元一較佳實施例之電路圖，其中該1-位元單元使用一與信號無關的參考電壓負載電路。
圖4a為一示意圖，其繪示圖3之1-位元單元在取樣階段第一半期間之組態。
圖4b為一示意圖，其繪示圖3之1-位元單元在取樣階段第二半期間之組態。
圖4C為一示意圖，其繪示圖3之1-位元單元在電荷轉移階段之組態。
圖5為一示意圖，其繪示根據本發明一較佳實施例之兩個1-位元單元之級聯(cascade)電路圖。
301‧‧‧OTA
302~307‧‧‧電容
308~315、316~322‧‧‧開關
323、324‧‧‧多工器

Claims (2)

  1. 一種用於管線類比數位轉換器之1-位元單元電路，該1-位元單元電路包含：一參考緩衝器，用以提供一參考電壓；一取樣及電荷轉移電路，用以接收一輸入信號以產生一輸出信號；以及一傾卸電路，用以傾卸該參考電壓；其中該參考緩衝器係根據該輸入信號選擇性地連接至該取樣及電荷轉移電路或該傾卸電路；以及該1-位元單元電路在一週期中具有一取樣階段及一電荷轉移階段，該取樣階段包括一第一半期間及一第二半期間，且該取樣及電荷轉移電路包含：一差動放大器，其具有一對差動輸入端和一對差動輸出端，用以輸出該輸出信號；一第一對電容，其具有一對第一頂極板和一對第一底極板，其中在該取樣階段，該對第一頂極板係連接該輸入信號，且該對第一底極板係連接至一輸入共模參考地，而在該電荷轉移階段，該對第一頂極板係互相連接，且該對第一底極板係連接至該差動放大器之該對差動輸入端；以及一第二對電容，其具有一對第二頂極板和一對第二底極板，其中在該取樣階段之該第一半期間，該對第二頂極板係連接至一輸出共模參考地，且該對第二底極板係連接至該輸入共模參考地；在該取樣階段之該第二半期間，該對第二頂極板係連接至一對參考接點，且該對第二底極板係連接至該輸入共模參考地；以及在該電荷轉移階段，該對第二頂極板係連接至該差動放大器之該對差動輸出端，而該對第二底極板係連接至該差動放大器之該對差動輸入端；其中耦接至該對參考接點之電壓係依該參考電壓及該輸入信 號之一輸入電壓而決定。
  2. 如申請專利範圍第1項之1-位元單元電路，其中該傾卸電路包含一第三對電容，具有一對第三頂極板和一對第三底極板，其中在該取樣階段之該第二半期間，若該對第二頂極板未連接至該參考緩衝器，則該對第三底極板即連接至該輸入共模參考地，且該對第三頂極板連接至該參考緩衝器；其中該第二對電容及該第三對電容係依一電容值而實現。
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