JP4720842B2

JP4720842B2 - パイプライン型ａ／ｄ変換器

Info

Publication number: JP4720842B2
Application number: JP2008084188A
Authority: JP
Inventors: 彰阿部
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2008-03-27
Filing date: 2008-03-27
Publication date: 2011-07-13
Anticipated expiration: 2028-03-27
Also published as: US7821433B2; US20090243901A1; JP2009239703A

Description

本発明は、パイプライン型Ａ／Ｄ変換器に関する。

従来、パイプライン型Ａ／Ｄ変換器としては、小ビットのＡ／Ｄ変換ステージ（ステージ）を複数段縦列接続し、各ステージで得られたデジタル値を演算して最終デジタル値を得るものが知られている（例えば特許文献１参照）。
各ステージは、入力アナログ信号をサブＡ／Ｄ変換器で量子化してデジタル信号に変換し、このデジタル信号をサブＤ／Ａ変換器によりＤ／Ａ変換する。そして、入力アナログ信号とサブＤ／Ａ変換器で得られたアナログ信号の減算処理を行い、得られた信号を演算増幅器で増幅して、次のステージに出力する。
ところで、パイプライン型Ａ／Ｄ変換器において、アナログ入力とデジタル出力との関係が直線になる直線性の良好なものが望まれる。しかし、従来発明では、その入出力の直線性についていまだ十分な考慮がされておらず、その入出力の直線性の向上が望まれていた。
特開２００５−２５２３２６号公報

そこで、本発明の目的は、上記の点に鑑み、アナログ入力とデジタル出力との関係の直線性の向上を図ることができるパイプライン型Ａ／Ｄ変換器を提供することにある。

上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、縦続接続された第１〜第Ｎのステージと、前記第１〜第Ｎのステージからの出力デジタル信号が入力され、最終的なデジタル信号を出力するデジタル補正回路と、を備えたパイプライン型Ａ／Ｄ変換器であって、前記第１〜第Ｎのステージのうちの第Ｍ（１≦Ｍ＜Ｎ）のステージは、入力アナログ信号をＡ／Ｄ変換するサブＡ／Ｄ変換器と、前記サブＡ／Ｄ変換器からの出力デジタル信号をＤ／Ａ変換するサブＤ／Ａ変換器と、サンプルホールド回路と演算増幅器とを含み、サンプル動作とホールド動作とを行うことにより、前記入力アナログ信号と前記サブＤ／Ａ変換器の出力信号との差分を求め、当該求めた差分を増幅する差分増幅回路と、前記差分増幅回路の動作時に、前記演算増幅器の入出力端子間の寄生容量に基づく前記演算増幅器の利得誤差を補償する補償回路と、を含み、前記補償回路は、前記入力アナログ信号を選択する第１スイッチと、所定電位を選択する第２スイッチと、前記第１スイッチで選択される前記入力アナログ信号と前記第２スイッチで選択される前記所定電位とを選択的に入力する第１補償用キャパシタとを含み、前記第１補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第１回路と、前記サブＤ／Ａ変換器の出力信号を選択する第３スイッチと、前記所定電位を選択する第４スイッチと、前記第３スイッチで選択される前記出力信号と前記第４スイッチで選択される前記所定電位とを選択的に入力する第２補償用キャパシタとを含み、前記第２補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第２回路と、を有する。

第２の発明は、第１の発明において、前記補償回路は、前記サンプルホールド回路のサンプル動作時に、前記第１スイッチは前記入力アナログ信号を選択して当該選択した入力アナログ信号を前記第１補償用キャパシタに入力させるとともに、前記第４スイッチは前記所定電位を選択して当該選択した所定電位を前記第２補償用キャパシタに入力させ、前記サンプルホールド回路のホールド動作時に、前記第２スイッチは前記所定電位を選択して当該選択した所定電位を前記第１補償用キャパシタに入力させるとともに、前記第３スイッチは前記サブＤ／Ａ変換器の出力信号を選択して当該選択した出力信号を前記第２補償用キャパシタに入力させる。
第３の発明は、第１の発明において、前記補償回路は、前記差分増幅回路の動作時に、前記演算増幅器の入出力端子間の寄生容量に対して前記サンプルホールド回路のキャパシタから流れ込こむ電荷を、前記キャパシタに対して補償する。

第４の発明は、縦続接続された第１〜第Ｎのステージと、前記第１〜第Ｎのステージからの出力デジタル信号が入力され、最終的なデジタル信号を出力するデジタル補正回路と、を備えたパイプライン型Ａ／Ｄ変換器であって、前記第１〜第Ｎのステージのうちの第Ｍ（１≦Ｍ＜Ｎ）のステージと第Ｍ＋１のステージとは時分割で使用する演算増幅器を共有し、前記第Ｍのステージは、入力アナログ信号をＡ／Ｄ変換する第１サブＡ／Ｄ変換器と、前記第１サブＡ／Ｄ変換器からの出力デジタル信号をＤ／Ａ変換する第１サブＤ／Ａ変換器と、第１サンプルホールド回路を含み、サンプル動作とホールド動作とを行うことにより、前記入力アナログ信号と前記第１サブＤ／Ａ変換器の出力信号との差分を求め、当該求めた差分を前記演算増幅器で増幅する第１差分増幅回路と、前記第１差分増幅回路が前記演算増幅器を使用する時に、当該演算増幅回路の入出力端子間の寄生容量に基づく前記演算増幅器の利得誤差を補償する第１補償回路とを含み、かつ、前記第Ｍ＋１のステージは、前記演算増幅器の出力アナログ信号をＡ／Ｄ変換する第２サブＡ／Ｄ変換器と、前記第２サブＡ／Ｄ変換器からの出力デジタル信号をＤ／Ａ変換する第２サブＤ／Ａ変換器と、第２サンプルホールド回路を含み、サンプル動作とホールド動作とを行うことにより、前記演算増幅器の出力アナログ信号と前記第２サブＤ／Ａ変換器の出力信号との差分を求め、当該求めた差分を前記演算増幅器で増幅する第２差分増幅回路と、前記第２差分増幅回路が前記演算増幅器を使用する時に、当該演算増幅回路の入出力端子間の寄生容量に基づく前記演算増幅器の利得誤差を補償する第２補償回路と、を含み、前記第１補償回路は、前記入力アナログ信号を選択する第１スイッチと、所定電位を選択する第２スイッチと、前記第１スイッチで選択される前記入力アナログ信号と前記第２スイッチで選択される前記所定電位とを選択的に入力する第１補償用キャパシタとを含み、前記第１補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第１回路と、前記第１サブＤ／Ａ変換器の出力信号を選択する第３スイッチと、前記所定電位を選択する第４スイッチと、前記第３スイッチで選択される前記出力信号と前記第４スイッチで選択される前記所定電位とを選択的に入力する第２補償用キャパシタとを含み、前記第２補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第２回路と、を有し、前記第２補償回路は、前記演算増幅器の出力アナログ信号を選択する第５スイッチと、所定電位を選択する第６スイッチと、前記第５スイッチで選択される前記出力アナログ信号と前記第６スイッチで選択される前記所定電位とを選択的に入力する第３補償用キャパシタとを含み、前記第３補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第３回路と、前記第２サブＤ／Ａ変換器の出力信号を選択する第７スイッチと、前記所定電位を選択する第８スイッチと、前記第７スイッチで選択される前記出力信号と前記第８スイッチで選択される前記所定電位とを選択的に入力する第４補償用キャパシタとを含み、前記第４補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第４回路と、を有する。
このように本発明では、各ステージを構成する演算増幅器の入出力間の寄生容量に起因する演算増幅器の利得誤差を補償するようにしたので、アナログ入力とデジタル出力との直線性の向上を図ることができる。

以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
図１は、本発明のパイプライン型Ａ／Ｄ変換器に係る第１実施形態の全体構成を示すブロック図である。
この第１実施形態に係るパイプラインＡ／Ｄ変換器は、図１に示すように、縦続接続された複数段の第１〜第Ｎのステージ１−１、１−２、１−３、１−４・・・１−Ｎを備えている。また、第１〜第Ｎのステージ１−１〜１−Ｎからの出力デジタル信号ＤＱ１〜ＤＱＮが入力され、最終的なデジタル信号ＤＱを出力するデジタル補正回路（誤差補正回路）２を備えている。

図１において、ステージ１−１〜１−（Ｎ−１）は、例えば０．５ビットの冗長を有する１．５ビットのデジタル信号ＤＱ１〜ＤＱＮ−１を出力する。また、最終のステージ１−Ｎは、２ビットのデジタル信号ＤＱＮを出力する。デジタル補正回路２は、ステージ１−１〜１−Ｎからの１．５ビット又は２ビットのデジタル信号ＤＱ１〜ＤＱＮの値を重み付けして加算し、最終のデジタル信号ＤＱを出力する。

ここで、本発明は、図１に示す入力アナログ信号ＶＩＮと出力デジタル信号ＤＱの入出力特性が直線にはならず、不連続な点が発生する、即ち、微分非直線性誤差が発生するという点に着目したものである。そして、その原因がステージ１−１〜１−（Ｎ−１）を構成する増幅器（差分増幅器）の入出力端子間の寄生容量に起因する増幅器の利得誤差であるということを見出し、その利得誤差を補償するようにしたものである。
このため、第１実施形態では、後述のように、各ステージ１−１〜１−（Ｎ−１）に含まれる増幅器３０の入出力端子間の寄生容量に起因する増幅器３０の利得誤差を補償するために、補償回路５６を設けるようにした。

図２は、ステージ１−１〜１−Ｎのうちの最終のステージ１−Ｎを除く各ステージの構成を機能的に示すブロック図である。
その各ステージは、図２に示すように、サンプルホールド回路（Ｓ／Ｈ回路）５１と、サブＡ／Ｄ変換器５２と、サブＤ／Ａ変換器５３と、減算器５４と、増幅器５５と、補償回路５６と、を備えている。
ここで、サンプルホールド回路５１、減算器５４、および増幅器５５は、本発明の差分増幅回路を構成する。
サンプルホールド回路５１は、入力アナログ信号ＶＩＮのサンプリングとホールドの動作を行う。サブＡ／Ｄ変換器５２は、サンプルホールド回路５１の出力をＡ／Ｄ変換し、１．５ビットのデジタル信号を出力する。サブＤ／Ａ変換器５３は、サブＡ／Ｄ変換器５２からの出力デジタル信号をＤ／Ａ変換してアナログ信号を出力する。

減算器５４は、サンプルホールド回路５１からの出力アナログ信号とサブＤ／Ａ変換器５３からの出力アナログ信号との減算処理を行う。増幅器５５は、減算器５４からの出力アナログ信号を２倍に増幅し、この増幅したアナログ信号を出力信号ＶＯＵＴを出力する。補償回路５６は、増幅器５５の入出力端子間の寄生容量に起因する増幅器５５の利得誤差（出力誤差）を後述のように補償する。
なお、図２の例では、サブＡ／Ｄ変換器５２はサンプルホールド回路５１の出力をＡ／Ｄ変換するようになっているが、これに代えて入力アナログ信号ＶＩＮをＡ／Ｄ変換するようにしても良い。

図３は、図２のステージのうちのサンプルホールド回路５１、減算器５４、増幅器５５、および補償回路５６の具体的な回路構成を示す回路図である。
ここで、図３の演算増幅器（オペアンプ）６０は、図２の減算器５４や増幅器５５に相当する。また、図３のサンプルホールド回路５１や演算増幅器６０は、本発明の差分増幅回路を構成する。
サンプルホールド回路５１は、図３に示すように、スイッチング素子などからなるスイッチＳＷ１〜ＳＷ４、ＳＷ９と、キャパシタＣ１、Ｃ２とを含む。

さらに具体的には、スイッチＳＷ１、ＳＷ２はその一端側が共通接続され、共通接続部が第１入力端子６１に接続されている。スイッチＳＷ１の他端側は、キャパシタＣ１を介して演算増幅器６０の反転入力端子（−）に接続されている。また、スイッチＳＷ２の他端側は、キャパシタＣ２を介して演算増幅器６０の反転入力端子（−）に接続されている。スイッチＳＷ１とキャパシタＣ１との共通接続部は、スイッチＳＷ４を介して演算増幅器６０の出力端子に接続されている。スイッチＳＷ２とキャパシタＣ２との共通接続部は、スイッチＳＷ３を介して第２入力端子６２に接続されている。

演算増幅器６０の非反転入力端子（＋）は、グランドに接続されている。また、演算増幅器６０の出力端子は、出力端子６３に接続されている。さらに、演算増幅器６０の入出力端子間には、すなわち、反転入力端子と出力端子との間に演算増幅器６０の利得誤差を無視できない寄生容量ＣＰが存在するものとする。
補償回路５６は、図３に示すように、スイッチング素子などからなるスイッチＳＷ５〜ＳＷ８と、補償用キャパシタＣｔ１、Ｃｔ２とからなる。スイッチＳＷ５、ＳＷ６および補償用キャパシタＣｔ１、Ｃｔ２は、演算増幅器６０の出力利得誤差（出力誤差）を補償するための機能を有する。

換言すると、スイッチＳＷ５、ＳＷ６および補償用キャパシタＣｔ１は、入力電圧ＶＩＮに関する利得誤差を補償するために機能する。また、スイッチＳＷ７、ＳＷ８および補償用キャパシタＣｔ２は、サブＤ／Ａ変換器５３から出力されて入力される電圧ＶＤＡＣの出力誤差を補償するために機能する。
さらに具体的には、スイッチＳＷ５は、その一端側が第１入力端子６１に接続され、その他端側は補償用キャパシタＣｔ１を介して演算増幅器６０の反転入力端子に接続されている。また、スイッチＳＷ５と補償用キャパシタＣｔ１との共通接続部は、スイッチＳＷ６を介してグランドに接続されている。

スイッチＳＷ７は、その一端側が第２入力端子６２に接続され、その他端側は補償用キャパシタＣｔ２を介して演算増幅器６０の反転入力端子に接続されている。また、スイッチＳＷ７と補償用キャパシタＣｔ２との共通接続部は、スイッチＳＷ８を介してグランドに接続されている。
第１実施形態に係る発明は、図１に示す入力アナログ信号ＶＩＮと出力デジタル信号ＤＱの入出力特性において、不連続な点が発生する、即ち、微分非直線性誤差が発生するという点に着目したものである。そして、その原因がステージを構成する差分増幅器（演算増幅器）の入出力端子間の寄生容量に起因する差分増幅器の利得誤差であるということ見出し、その利得誤差を補償するようにしたものである。

以上の説明からわかるように、第１実施形態は、各ステージに含まれる演算増幅器６０の入出力端子間の寄生容量ＣＰに起因する演算増幅器６０の出力利得誤差を補償するために補償回路５６を設けるようにした点に特徴がある。
そこで、図３の回路の動作を説明するのに先立ち、補償回路５６を有しない場合のサンプルホールド回路５１および演算増幅器６０の動作の不具合と補償回路５６の必要性について図５〜図７を参照して説明する。

まず、演算増幅器６０の入出力端子間の寄生容量ＣＰの存在が無視できる場合について、図５および図６を参照して説明する。
サンプルホールド回路５１は、入力電圧ＶＩＮとサブＤ／Ａ変換器５３からの出力アナログ電圧ＶＤＡＣに基づき、サンプル動作とホールド動作（演算処理動作）とを行い、所望の出力電圧ＶＯＵＴを出力する。
サンプル動作時には、各部の状態は図６（Ａ）に示すようになり、キャパシタＣ１、Ｃ２に蓄えられる電荷ＱＳは次式のようになる。
ＱＳ＝（Ｃ１＋Ｃ２）×（ＶＩＮ）
一方、ホールド動作時には各部の状態は図６（Ｂ）に示すようになり、キャパシタＣ１、Ｃ２の電荷ＱＨは、次式のようになる。

ＱＨ＝Ｃ１×ＶＯＵＴ＋Ｃ２×ＶＤＡＣ
ここで電荷保存則により、ＱＳ＝ＱＨが成立するので、次式が成立する。
（Ｃ１＋Ｃ２）×（ＶＩＮ）＝Ｃ１×ＶＯＵＴ＋Ｃ２×ＶＤＡＣ
また、キャパシタＣ１、Ｃ２の容量値が等しくＣ１＝Ｃ２＝Ｃとすると、次式が得られる。
２×Ｃ×ＶＩＮ＝Ｃ×ＶＯＵＴ＋Ｃ×ＶＤＡＣ
これにより、出力電圧ＶＯＵＴは次の（１）式となる。
ＶＯＵＴ＝２×ＶＩＮ−ＶＤＡＣ・・・（１）
ここで、サブＤ／Ａ変換器５３からの出力アナログ電圧ＶＤＡＣは、サブＡ／Ｄ変換器５２において信号ＶＩＮと＋（ＶＲＥＦ／４）、−（ＶＲＥＦ／４）とを比較した結果によって選択された＋ＶＲＥＦ、０Ｖ、−ＶＲＥＦのいずれかである。

次に、演算増幅器６０の入出力端子間の寄生容量ＣＰの存在が無視できない場合の動作について、図５および図７を参照して説明する。
この場合には、サンプル動作時には各部の状態は図７（Ａ）に示すようになり、キャパシタＣ１、Ｃ２に蓄えられる電荷ＱＳは次式のようになるが、寄生容量ＣＰは両端が短絡されるので電荷は充電されない。
ＱＳ＝（Ｃ１＋Ｃ２）×（ＶＩＮ）

一方、ホールド動作時には各部の状態は図７（Ｂ）に示すようになり、キャパシタＣ１、Ｃ２および寄生容量ＣＰの電荷ＱＨは、次式のようになる。
ＱＨ＝（Ｃ１＋ＣＰ）×ＶＯＵＴ＋Ｃ２×ＶＤＡＣ
ここで電荷保存則により、ＱＳ＝ＱＨが成立するので、次式が成立する。
（Ｃ１＋Ｃ２）×（ＶＩＮ）＝（Ｃ１＋ＣＰ）×ＶＯＵＴ＋Ｃ２×ＶＤＡＣ
ここで、キャパシタＣ１、Ｃ２の容量値が等しくＣ１＝Ｃ２＝Ｃとすると、次式が得られる。

２×Ｃ×ＶＩＮ＝（Ｃ＋ＣＰ）×ＶＯＵＴ＋Ｃ×ＶＤＡＣ
これにより、出力電圧ＶＯＵＴは次の（２）式となる。
ＶＯＵＴ＝｛２Ｃ／（Ｃ＋ＣＰ）｝×ＶＩＮ−｛Ｃ／（Ｃ＋ＣＰ）｝ＶＤＡＣ・・・（２）
ここで、（１）式と（２）式とを比べると、演算増幅器６０の入出力端子間の寄生容量ＣＰの存在が無視できない場合には、演算増幅器６０の利得（出力）に誤差が生ずることがわかる。
そこで、その寄生容量ＣＰに起因する演算増幅器６０の出力利得誤差を補償するために、この第１実施形態では、図３に示すような補償回路５６を追加するようにした。

ここで、（２）式と同様にして次の（３）式を得ることができる。
ＶＯＵＴ＝｛（２Ｃ＋Ｃｔ１）／（Ｃ＋ＣＰ）｝×ＶＩＮ−｛（Ｃ＋Ｃｔ２）／（Ｃ＋ＣＰ）｝ＶＤＡＣ・・・（３）
（３）式において、追加されたＣｔ１、Ｃｔ２は補償用キャパシタＣｔ１、Ｃｔ２の容量値に相当する。このため、（３）式において、Ｃｔ１＝２ＣＰ、Ｃｔ２＝ＣＰとすれば、（３）式は（１）式と同様になる。
そこで、補償回路５６は、補償用キャパシタＣｔ１、Ｃｔ２と寄生容量ＣＰとの関係が、Ｃｔ１＝２ＣＰ、Ｃｔ２＝ＣＰを満たすようにし、寄生容量ＣＰによる演算増幅器６０の出力利得誤差を補償するようにした。

次に、図３の回路の動作について、図３および図４を参照して説明する。
サンプルホールド回路５１は、図４（Ａ）で示すようなサンプル動作と同図（Ｂ）で示すようなホールド動作（演算処理動作）とを行う。
サンプル動作の場合には、スイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ８、ＳＷ９がオンになり、スイッチＳＷ３、ＳＷ４、ＳＷ６、ＳＷ７がオフになるので、各部の状態は図４（Ａ）に示すようになる。これにより、キャパシタＣ１、Ｃ２には（Ｃ１＋Ｃ２）×ＶＩＮの電荷が蓄えられ、補償用キャパシタＣｔ１にはＣｔ１×ＶＩＮの電荷が蓄えられ、補償用キャパシタＣｔ２にはＣｔ２×ＶＯＵＴの電荷が蓄えられる。

但し、VOUT出力は演算増幅器６０の負帰還動作によりグランドレベルとなるから、オフセット電圧を無視すればCt2の実質電荷はゼロである。なお、図３ではスイッチＳＷ９をキャパシタＣ１とキャパシタＣ２の共通接続点と出力端子６３の間に設けているが、前記該共通接続点とグランドとの間に設置してもよい。
次に、ホールド動作の場合には、スイッチＳＷ３、ＳＷ４、ＳＷ６、ＳＷ７がオンになり、スイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ８、ＳＷ９がオフになるので、各部の状態は図４（Ｂ）に示すようになる。これにより、キャパシタＣ１の電荷Ｃ１×ＶＩＮは寄生容量ＣＰを充電するので、キャパシタＣ１の電荷（Ｃ１×ＶＩＮ）はその分だけ減少する。

この図から明らかな様に、演算増幅器６０の帰還キャパシタC１と並列に初期電荷ゼロの寄生容量ＣＰが接続されるので、ホールド時の利得は２×Ｃ２／（Ｃ１＋Ｃ２）となり、寄生容量ＣＰによって減少することが分かる。同様に、アナログ電圧ＶＤＡＣに関する利得もＣ２／（Ｃ１＋ＣＰ）となり減少する。これらは全て寄生容量CPによる電荷吸収によるものである。
そこで、寄生容量ＣＰによる減少分を以下の方法で補償する。まず、入力電圧ＶＩＮに関しては（Cｔ１×ＶＩＮ）の電荷をホールド時に加算する事によって補償し、アナログ電圧ＶＤＡＣに関しては（Ｃｔ２×ＶＤＡＣ）の電荷を加算することによって補償する。
以上のように、第１実施形態では、図４（Ｂ）に示すホールド動作時に、演算増幅器６０の入出力端子間の寄生容量ＣＰによって減少した利得を補償用キャパシタＣｔ１およびＣｔ２を用いて電荷注入する事により補償できるようにした。このため、寄生容量ＣＰが無視できない場合にも、演算増幅器６０の出力利得誤差を補償できる。

（第２実施形態）
この第２実施形態に係るパイプラインＡ／Ｄ変換器は、その全体構成は図１と同様に構成され、図１の第１のステージ１−１（広義には第Ｍのステージ（１≦Ｍ＜Ｎ））および第２のステージ１−２（広義には第Ｍ＋１のステージ）を図８のように構成した。
すなわち、この第２実施形態では、第１のステージ１−１と第２のステージ１−２において、図８に示すように演算増幅器からなる増幅器３０を共用するようにし、共用のためにリセット回路３１、３２およびスイッチＳＷ１５、ＳＷ２５を追加するようにした。

ここで、図８の第１および第２ステージ１−１、１−２のそれぞれの構成は、共用の増幅器３０、リセット回路３１、３２、およびスイッチＳＷ１５、ＳＷ２５などの点の構成を除けば、図２の各部の構成と基本的に同様である。
第１のステージ１−１は、図８に示すように、サブＡ／Ｄ変換器１２と、サブＤ／Ａ変換器１４と、サンプルホールド回路１６と、減算器１８と、第１補償回路３３と、を備えている。

サブＡ／Ｄ変換器１２は、入力信号ＶＩＮをＡ／Ｄ変換し、１．５ビットのデジタル信号を出力する。サブＤ／Ａ変換器１４は、サブＡ／Ｄ変換器１２の出力デジタル信号をアナログ信号に変換する。サンプルホールド回路１６は、入力アナログ信号ＶＩＮのサンプリングとホールドの動作を行う。減算器１８は、サンプルホールド回路１６からの出力アナログ信号とサブＤ／Ａ変換器１４からの出力アナログ信号との減算処理を行う。第１補償回路３３は、第１のステージ１−１が共用の増幅器３０を使用して増幅する際に、増幅器３０の利得誤差を補償する。

第２のステージ１−２は、図８に示すように、サブＡ／Ｄ変換器２２と、サブＤ／Ａ変換器２４と、サンプルホールド回路２６と、減算器２８と、第２補償回路３４と、を備えている。
サブＡ／Ｄ変換器２２は、第１のステージが差分出力時の増幅器３０の出力をＡ／Ｄ変換し、１．５ビットのデジタル信号を出力する。サブＤ／Ａ変換器２４は、サブＡ／Ｄ変換器２２の出力デジタル信号をアナログ信号に変換する。サンプルホールド回路２６は、第１のステージが差分出力時の増幅器３０の出力のサンプリングとホールドの動作を行う。減算器２８は、サンプルホールド回路２６からの出力アナログ信号とサブＤ／Ａ変換器２４からの出力アナログ信号との減算処理を行う。第２補償回路３４は、第２のステージ１−２が共用の増幅器３０を使用して増幅する際に、増幅器３０の利得誤差を補償する。

そして、この第２実施形態では、図８に示すように、第１のステージ１−１と第２のステージ１−２とで、増幅器３０（残渣増幅器）が共用される。すなわち、サンプルホールド回路１６（２６）でホールドしたアナログ信号からサブＤ／Ａ変換器１４（２４）の出力アナログ信号を減算した信号を増幅する増幅器３０が、第１および第２のステージ１−１、１−２で時分割に使用される。
具体的には、サンプルホールド回路１６（減算器１８）の出力端子と増幅器３０の入力端子の間にはスイッチＳＷ１５が設けられる。また、サンプルホールド回路２６（減算器２８）の出力端子と増幅器３０の入力端子の間にはスイッチＳＷ２５が設けられる。

そして、スイッチＳＷ１５がオンかつスイッチＳＷ２５がオフになると、増幅器３０は、第１のステージ１−１によって使用され、減算処理後のアナログ信号を増幅（ゲインＧ＝２）する。このとき、増幅器３０は、利得誤差が第１補償回路３３によって補償される。
一方、スイッチＳＷ２５がオンかつスイッチＳＷ１５がオフになると、増幅器３０は、第２のステージ１−２によって使用され、減算処理後のアナログ信号を増幅（ゲインＧ＝２）する。このとき、増幅器３０は、利得誤差が第２補償回路３４によって補償される。
なお、第２実施形態では、全ての隣り合うステージ間において増幅器３０を共用する必要は必ずしもなく、一部の隣り合うステージ間のみで増幅器３０を共用するようにしてもよい。

ところで、第２実施形態は、増幅器３０が隣り合うステージ間で共用される。従って、例えば第１のステージ１−１がサンプリング期間である場合にも、第２のステージ１−２はホールド期間（演算期間）になるため、第２のステージ１−２のために増幅器３０は動作する必要がある。また、第２のステージ１−２がサンプリング期間である場合にも、第１のステージ１−１はホールド期間（演算期間）になるため、第１のステージ１−１のために増幅器３０は動作する必要がある。
そこで、第２実施形態では、図８に示すようなリセット回路３１、３２が設けられ、所定のタイミングで増幅器３０がリセット状態になる。

具体的には、例えば第１のステージ１−１がサンプリング期間からホールド期間に切り替わり、第２のステージ１−２がホールド期間からサンプリング期間に切り替わるタイミングや、第１のステージ１−１がホールド期間からサンプリング期間に切り替わり、第２のステージ１−２がサンプリング期間からホールド期間に切り替わるタイミングにおいて、リセット信号ＲＥＳがアクティブになる。これにより、増幅器３０の入力端子、出力端子がアナロググランドＡＧの電圧レベル（０Ｖ）に設定されて、増幅器３０がリセットされる。

従って、過大入力が起因となって増幅器３０の出力がオーバフロー状態になっても、増幅器３０による演算開始前（ホールド開始前）に、増幅器３０がリセット状態になる。従って、入力が正常値に戻った後は、次段のステージ以降にオーバフロー状態が伝搬しないようになるため、パイプラインＡ／Ｄ変換器の出力値も直ぐに正常値に復帰する。この結果、大きな変換誤差が生じる期間を短くできる。

次に、図８の回路の具体的な構成について、図９を参照して説明する。
図９の具体例は、図８の増幅器３０を差動入力の全差動型の演算増幅器７０で構成するようにしたものである。
このため、図９の回路では、図８の第１ステージ１−１におけるサブＡ／Ｄ変換器１２、サブＤ／Ａ変換器１４、サンプルホールド回路１６、および第１補償回路３３は、それぞれ同様な２つの構成要素が必要となる。すなわち、図９に示すように、２つのサンプルホールド回路１６−１、１６−２、２つの第１補償回路３３−１、３３−２などを含んでいる。図８のリセット回路３１としては、スイッチＳＷ７３、ＳＷ７４を備えている。

また、図９の回路では、図８の第２ステージ１−２におけるサブＡ／Ｄ変換器２２、サブＤ／Ａ変換器２４、サンプルホールド回路２６、および第２補償回路３４は、それぞれ同様な２つの構成要素が必要となる。すなわち、図９に示すように、２つのサンプルホールド回路２６−１、２６−２、２つの第２補償回路３４−１、３４−２などを含んでいる。図８のリセット回路３２としては、スイッチＳＷ７２を備えている。

図９の回路について、さらに具体的に説明する。
サンプルホールド回路１６−１、１６−２は、それぞれ演算増幅器７０の入力端子側に配置されている。サンプルホールド回路１６−１は、図９に示すように、スイッチング素子などからなるスイッチＳＷ５１〜ＳＷ５６、およびキャパシタＣ１１、Ｃ１２などからなる。また、サンプルホールド回路１６−２は、同様にスイッチング素子などからなるスイッチＳＷ５６〜ＳＷ６６、およびキャパシタＣ１３、Ｃ１４などからなる。
サンプルホールド回路２６−１、２６−２は、それぞれ演算増幅器７０の出力端子側に配置されている。サンプルホールド回路２６−１は、図９に示すように、スイッチング素子などからなるスイッチＳＷ８１〜ＳＷ８４、およびキャパシタＣ２１、Ｃ２２などからなる。サンプルホールド回路２６−２は、同様に、スイッチング素子などからなるスイッチＳＷ９１〜ＳＷ９４、およびキャパシタＣ２３、Ｃ２４などからなる。

補償回路３３−１、３３−２は、第１のステージ１−１によって演算増幅器７０が差動増幅を行う際に、演算増幅器７０の入力端子と出力端子との間に存在する寄生容量ＣＰ、ＣＰ’による利得誤差を補償する。
このために、補償回路３３−１は、図９に示すように、スイッチング素子などからなるスイッチＳＷ１０１〜ＳＷ１０４、および補償用キャパシタＣｔ１、Ｃｔ３などからなる。また、補償回路３３−２は、同様に、スイッチング素子などからなるスイッチＳＷ１１１〜ＳＷ１１４、および補償用キャパシタＣｔ１’、Ｃｔ３’などからなる。

ここで、補償用キャパシタＣｔ１、Ｃｔ３の容量値は、寄生容量ＣＰの容量値をＣＰとすると、Ｃｔ１＝２ＣＰ、Ｃｔ３＝ＣＰの関係を満たすものとする。同様に、補償用キャパシタＣｔ１’、Ｃｔ３’の容量値は、寄生容量ＣＰ’の容量値をＣＰ’とすると、Ｃｔ１’＝２ＣＰ’、Ｃｔ３’＝ＣＰ’の関係を満たすものとする。
なお、補償用キャパシタＣｔ１、Ｃｔ３、Ｃｔ１’、Ｃｔ３’は、上記の要件を満たせば、特に設ける必要はなく、配線間の容量を使用することができる。また、配線間の容量だけでは上記の要件を満たさない場合には、不足分の容量値をキャパタを追加することで補うようにすれば良い。また、これらの補償用キャパシタとして、MOSトランジスタのゲート−ドレイン間もしくはゲート−ソース間の寄生容量を利用したMOS容量を用いても良い。

補償回路３４−１、３４−２は、第２のステージ１−２によって演算増幅器７０が差動増幅を行う際に、演算増幅器７０の入力端子と出力端子との間に存在する寄生容量ＣＰ、ＣＰ’による利得誤差を補償する。
このために、補償回路３４−１は、図９に示すように、スイッチング素子などからなるスイッチＳＷ１２１〜ＳＷ１２４、および補償用キャパシタＣｔ２、Ｃｔ４などからなる。また、補償回路３４−２は、同様に、スイッチング素子などからなるスイッチＳＷ１３１〜ＳＷ１３４、および補償用キャパシタＣｔ２’、Ｃｔ４’などからなる。

ここで、補償用キャパシタＣｔ２、Ｃｔ４の容量値は、寄生容量ＣＰの容量値をＣＰとすると、Ｃｔ２＝２ＣＰ、Ｃｔ４＝ＣＰの関係を満たすものとする。同様に、補償用キャパシタＣｔ２’、Ｃｔ４’の容量値は、寄生容量ＣＰ’の容量値をＣＰ’とすると、Ｃｔ２’＝２ＣＰ’、Ｃｔ４’＝ＣＰ’の関係を満たすものとする。
なお、補償用キャパシタＣｔ２、Ｃｔ４、Ｃｔ２’、Ｃｔ４’は、上記の要件を満たせば、特に設ける必要はなく、配線間の容量を使用することができる。また、配線間の容量だけでは上記の要件を満たさない場合には、不足分の容量値をキャパタを追加することで補うようにすれば良い。また、これらの補償用キャパシタとして、MOSトランジスタのゲート−ドレイン間もしくはゲート−ソース間の寄生容量を利用したMOS容量を用いても良い。

次に、このような構成からなる図９の回路の動作例について、図９〜図１１を参照して説明する。
図９の回路では、第１の期間には、第１のステージ１−１がサンプル動作を行い、第２のステージ１−２がホールド動作を行い、各部のスイッチの状態は図９に示すようになる。第１の期間の終了後のリセット期間には、各部のスイッチの状態は図１０に示すようになる。さらに、リセット期間の終了後の第２の期間には、第１のステージ１−１がホールド動作を行い、第２のステージ１−２がサンプル動作を行い、各部のスイッチの状態は図１１に示すようになる。

まず、第１の期間には、サンプルホールド回路１６−１は、スイッチＳＷ５１〜ＳＷ５３がオンになり、スイッチＳＷ５４〜ＳＷ５６がオフになる。サンプルホールド回路１６−２は、スイッチＳＷ６１〜ＳＷ６３がオンになり、スイッチＳＷ６４〜ＳＷ６６がオフになる。補償回路３３−１は、スイッチＳＷ１０１、ＳＷ１０３がオンとなり、スイッチＳＷ１０２、ＳＷ１０４がオフとなる。補償回路３３−２は、スイッチＳＷ１１１、ＳＷ１１３がオンとなり、スイッチＳＷ１１２、ＳＷ１１４がオフとなる。さらに、リセット回路３１、３２であるスイッチＳＷ７２〜ＳＷ７４はオフとなる。
このため、サンプルホールド回路１６−１、１６−２は、入力アナログ信号ＶＩＮ＋、ＶＩＮ−のサンプリング動作を行う。

一方、サンプルホールド回路２６−１は、スイッチＳＷ８３、ＳＷ８４がオンになり、スイッチＳＷ８１、ＳＷ８２がオフになる。サンプルホールド回路２６−２は、スイッチＳＷ９３、ＳＷ９４がオンになり、スイッチＳＷ９１、ＳＷ９２がオフになる。補償回路３４−１は、スイッチＳＷ１２２、ＳＷ１２４がオンとなり、スイッチＳＷ１２１、ＳＷ１２３がオフとなる。補償回路３４−２は、スイッチＳＷ１３２、ＳＷ１３４がオンとなり、スイッチＳＷ１３１、ＳＷ１３３がオフとなる。さらに、リセット回路３１、３２であるスイッチＳＷ７２〜ＳＷ７４はオフとなる。

このため、サンプルホールド回路２６−１、２６−２と演算増幅器７０とは、減算、増幅などの演算処理を行ない、電圧のホールド動作を行う。このときには、補償回路３４−１、３４−２は、演算増幅器７０の入出力端子間に存在する寄生容量ＣＰ、ＣＰ’による利得誤差を補償する。この補償の原理は、図３に示す第１実施形態の場合と同様であるので、その説明は省略する。
次にリセット期間では、各部の状態は図１０に示すようになり、リセット回路３１、３２であるスイッチＳＷ７２〜ＳＷ７４がオンなり、その他のスイッチはいずれもオフとなる。

さらに、第２の期間には、サンプルホールド回路１６−１は、スイッチＳＷ５４〜ＳＷ５６がオンになり、スイッチＳＷ５１〜ＳＷ５３がオフになる。サンプルホールド回路１６−２は、スイッチＳＷ６４〜ＳＷ６６がオンになり、スイッチＳＷ６１〜ＳＷ６３がオフになる。補償回路３３−１は、スイッチＳＷ１０２、ＳＷ１０４がオンとなり、スイッチＳＷ１０１、ＳＷ１０３がオフとなる。補償回路３３−２は、スイッチＳＷ１１２、ＳＷ１１４がオンとなり、スイッチＳＷ１１１、ＳＷ１１３がオフとなる。さらに、リセット回路３１，３２であるスイッチＳＷ７２〜ＳＷ７４はオフとなる。

このため、サンプルホールド回路１６−１、１６−２と演算増幅器７０とは、減算、増幅などの演算処理を行ない、電圧のホールド動作を行う。このときには、補償回路３３−１、３３−２は、演算増幅器７０の入出力端子間に存在する寄生容量ＣＰ、ＣＰ’による利得誤差を補償する。
一方、サンプルホールド回路２６−１は、スイッチＳＷ８１、ＳＷ８２がオンになり、スイッチＳＷ８３、ＳＷ８４がオフになる。サンプルホールド回路２６−２は、スイッチＳＷ９１、ＳＷ９２がオンになり、スイッチＳＷ９３、ＳＷ９４がオフになる。補償回路３４−１は、スイッチＳＷ１２１、ＳＷ１２３がオンとなり、スイッチＳＷ１２２、ＳＷ１２４がオフとなる。補償回路３４−２は、スイッチＳＷ１３１、ＳＷ１３３がオンとなり、スイッチＳＷ１３２、ＳＷ１３４がオフとなる。さらに、リセット回路３１、３２であるスイッチＳＷ７２〜ＳＷ７４はオフとなる。

このため、サンプルホールド回路２６−１、２６−２は、演算増幅器７０からの出力電圧ＶＱ＋、ＶＱ−のサンプリング動作を行う。
次にリセット期間では、各部の状態は図１０に示すようになり、リセット回路３１、３２であるスイッチＳＷ７２〜ＳＷ７４がオンなり、その他のスイッチはいずれもオフとなる。

以上説明したように、図９に示すように、演算増幅器７０が全差動のタイプである場合にも、ステージ間での演算増幅器７０の共用と、演算増幅器７０のリセットとを実現できる。また、第１のステージ１−１によって演算増幅器７０が差動増幅を行う際には、演算増幅器７０の入出力端子間に存在する寄生容量ＣＰ、ＣＰ’による利得誤差は、補償回路３３−１、３３−２によって補償される。さらに、第２のステージ１−２によって演算増幅器７０が差動増幅を行う際には、その寄生容量ＣＰ、ＣＰ’による利得誤差は補償回路３４−１、３４−２によって補償される。

（変形例）
図１２の回路は、図９の回路を基本とし、その一部を以下のように置き換えたものである。
すなわち、図９の回路では、補償回路３３−１は補償のために入力信号ＶＩＮ−とＤ／Ａ変換器出力ＶＤＡＣ−を使用し、補償用キャパシタＣｔ１、Ｃｔ３とスイッチＳＷ１０１〜ＳＷ１０４とで構成した。
しかし、補償回路３３−１において、Ｄ／Ａ変換器出力ＶＤＡＣ−としてＤ／Ａ変換器出力（ＶＤＡＣ−）／２を用意できれば、図１２に示す補償回路３３ａ−１のように補償用キャパシタＣｔ１、Ｃｔ３を、後述の理由によって１つの補償用キャパシタＣｔ１にすることができる。

このような考えの下に、図１２の回路は、図９の回路の補償回路３３−１、３３−２、３４−１、３４−２を、図１２のように補償回路３３ａ−１、３３ａ−２、３４ａ−１、３４ａ−２によって置き換えるようにした。
したがって、補償回路３３ａ−１は、図１２に示すように、補償用キャパシタＣｔ１とスイッチＳＷ１０１、ＳＷ１０２とで構成した。また、補償回路３３ａ−２は、補償用キャパシタＣｔ１’とスイッチＳＷ１１１、ＳＷ１１２とで構成した。同様に、補償回路３４ａ−１は、補償用キャパシタＣｔ２とスイッチＳＷ１２１、ＳＷ１２２とで構成するようにした。また、補償回路３４ａ−２は、補償用キャパシタＣｔ２’とスイッチＳＷ１３１、ＳＷ１３２とで構成するようにした。

ここで、補償用キャパシタＣｔ１、Ｃｔ２の容量値は、寄生容量ＣＰの容量値をＣＰとすると、Ｃｔ１＝Ｃｔ２＝２×ＣＰの関係を満たすものとする。同様に、補償用キャパシタＣｔ１’、Ｃｔ２’の容量値は、寄生容量ＣＰ’の容量値をＣＰ’とすると、Ｃｔ１’＝Ｃｔ２’＝２×ＣＰ’の関係を満たすものとする。
以上のように、補償回路３３−１などが補償用キャパシタＣｔ１、Ｃｔ３を１つの補償用キャパシタＣｔ１にできるのは以下の理由による。

すなわち、図１２の回路では、演算増幅器７０の出力電圧ＶＯＵＴは、次式となる。
ＶＯＵＴ＝｛２Ｃ／（Ｃ＋ＣＰ）｝×ＶＩＮ＋｛Ｃｔ／（Ｃ＋ＣＰ）｝｛ＶＩＮ−（ＶＤＡＣ／２）｝−｛Ｃ／（Ｃ＋ＣＰ）｝ＶＤＡＣ
ここで、Ｃｔ（Ｃｔ１）＝２×ＣＰを代入すると、最終的に次式が得られる。
ＶＯＵＴ＝２ＶＩＮ−ＶＤＡＣ
このように、図１２の回路ではVDAC±／２を用意することによって、簡略化された補償回路３３ａ−１、３３ａ−２、３４ａ−１、３４ａ−２を実現できる。

図１３の回路は、図９の回路を基本とし、図１２の回路のようにＶＤＡＣとしてＶＤＡＣ±／２を作らずに、補償回路３３ｂ−１、３３ｂ−２、３４ｂ−１、３４ｂ−２を実現するようにしたものである。図１２において、VDAC±／２を新たに用意する代わりに、一方のVDAC−/２入力端子をVCMに固定してVDAC+／２入力端子に既存のVADC+を入力する事により、差動信号としてVDAC±/2が容易に得られる。これは本発明の回路が全差動で動作しているので、差分だけが信号として扱われるからである。これは、VDAC±がVCMを基準に対象に振れている事から明白である。

したがって、補償回路３３ｂ−１、３４ｂ−１では、スイッチＳＷ１０２、ＳＷ１２２の一端側に電位ＶＣＭをそれぞれ供給してこの電位ＶＣＭで固定するようにした。また、補償回路３３ｂ−２、３４ｂ−２では、スイッチＳＷ１１２、ＳＷ１３２の一端側にＶＤＡＣ＋をそれぞれ供給するようにした。
このような構成により、補償回路３３ｂ−１、３３ｂ−２、３４ｂ−１、３４ｂ−２は、図１２の補償回路３３ａ−１、３３ａ−２、３４ａ−１、３４ａ−２と同じ補償効果を得ることができる。

本発明の第１実施形態の全体構成を示すブロック図である。図１に示すステージの構成を機能で表示したブロック図である。図２に示すサンプルホールド回路、減算器、増幅器、および補償回路の具体的な回路構成を示す回路図である。図３の回路の動作を説明する図である。図３の回路から補償回路を省略した回路図である。図５の回路において寄生容量の存在が無視できる場合の動作を説明する図である。図５の回路において寄生容量の存在が無視できない場合の動作を説明する図である。本発明の第２実施形態の全体構成を示すブロック図である。図８の具体的な回路構成を示す回路図であり、第１の期間における動作状態を示す。図９の回路において、リセット期間の動作状態を示す回路図である。図９の回路において、第２の期間の動作状態を示す回路図である。図９の回路の第１の変形例を示す回路図である。図９の回路の第２の変形例を示す回路図である。

符号の説明

１−１〜１−Ｎ・・・ステージ、２・・・デジタル補正回路、１２、２２、５２・・・サブＡ／Ｄ変換器、１２、１４、２４、５３・・・サブＤ／Ａ変換器、１４、１６、２６５１・・・サンプルホールド回路、１８、２８、５４・・・減算器１８、３３、３４、５６・・・補償回路、３０、５５・・・増幅器、６０、７０・・・演算増幅器

Claims

縦続接続された第１〜第Ｎのステージと、前記第１〜第Ｎのステージからの出力デジタル信号が入力され、最終的なデジタル信号を出力するデジタル補正回路と、を備えたパイプライン型Ａ／Ｄ変換器であって、
前記第１〜第Ｎのステージのうちの第Ｍ（１≦Ｍ＜Ｎ）のステージは、
入力アナログ信号をＡ／Ｄ変換するサブＡ／Ｄ変換器と、
前記サブＡ／Ｄ変換器からの出力デジタル信号をＤ／Ａ変換するサブＤ／Ａ変換器と、
サンプルホールド回路と演算増幅器とを含み、サンプル動作とホールド動作とを行うことにより、前記入力アナログ信号と前記サブＤ／Ａ変換器の出力信号との差分を求め、当該求めた差分を増幅する差分増幅回路と、
前記差分増幅回路の動作時に、前記演算増幅器の入出力端子間の寄生容量に基づく前記演算増幅器の利得誤差を補償する補償回路と、を含み、
前記補償回路は、
前記入力アナログ信号を選択する第１スイッチと、所定電位を選択する第２スイッチと、前記第１スイッチで選択される前記入力アナログ信号と前記第２スイッチで選択される前記所定電位とを選択的に入力する第１補償用キャパシタとを含み、前記第１補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第１回路と、
前記サブＤ／Ａ変換器の出力信号を選択する第３スイッチと、前記所定電位を選択する第４スイッチと、前記第３スイッチで選択される前記出力信号と前記第４スイッチで選択される前記所定電位とを選択的に入力する第２補償用キャパシタとを含み、前記第２補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第２回路と、を有することを特徴とするパイプライン型Ａ／Ｄ変換器。
前記補償回路は、
前記サンプルホールド回路のサンプル動作時に、前記第１スイッチは前記入力アナログ信号を選択して当該選択した入力アナログ信号を前記第１補償用キャパシタに入力させるとともに、前記第４スイッチは前記所定電位を選択して当該選択した所定電位を前記第２補償用キャパシタに入力させ、
前記サンプルホールド回路のホールド動作時に、前記第２スイッチは前記所定電位を選択して当該選択した所定電位を前記第１補償用キャパシタに入力させるとともに、前記第３スイッチは前記サブＤ／Ａ変換器の出力信号を選択して当該選択した出力信号を前記第２補償用キャパシタに入力させることを特徴とする請求項１に記載のパイプライン型Ａ／Ｄ変換器。
前記補償回路は、前記差分増幅回路の動作時に、前記演算増幅器の入出力端子間の寄生容量に対して前記サンプルホールド回路のキャパシタから流れ込こむ電荷を、前記キャパシタに対して補償することを特徴とする請求項１に記載のパイプライン型Ａ／Ｄ変換器。
縦続接続された第１〜第Ｎのステージと、前記第１〜第Ｎのステージからの出力デジタル信号が入力され、最終的なデジタル信号を出力するデジタル補正回路と、を備えたパイプライン型Ａ／Ｄ変換器であって、
前記第１〜第Ｎのステージのうちの第Ｍ（１≦Ｍ＜Ｎ）のステージと第Ｍ＋１のステージとは時分割で使用する演算増幅器を共有し、
前記第Ｍのステージは、
入力アナログ信号をＡ／Ｄ変換する第１サブＡ／Ｄ変換器と、
前記第１サブＡ／Ｄ変換器からの出力デジタル信号をＤ／Ａ変換する第１サブＤ／Ａ変換器と、
第１サンプルホールド回路を含み、サンプル動作とホールド動作とを行うことにより、前記入力アナログ信号と前記第１サブＤ／Ａ変換器の出力信号との差分を求め、当該求めた差分を前記演算増幅器で増幅する第１差分増幅回路と、
前記第１差分増幅回路が前記演算増幅器を使用する時に、当該演算増幅回路の入出力端子間の寄生容量に基づく前記演算増幅器の利得誤差を補償する第１補償回路とを含み、
かつ、前記第Ｍ＋１のステージは、
前記演算増幅器の出力アナログ信号をＡ／Ｄ変換する第２サブＡ／Ｄ変換器と、
前記第２サブＡ／Ｄ変換器からの出力デジタル信号をＤ／Ａ変換する第２サブＤ／Ａ変換器と、
第２サンプルホールド回路を含み、サンプル動作とホールド動作とを行うことにより、前記演算増幅器の出力アナログ信号と前記第２サブＤ／Ａ変換器の出力信号との差分を求め、当該求めた差分を前記演算増幅器で増幅する第２差分増幅回路と、
前記第２差分増幅回路が前記演算増幅器を使用する時に、当該演算増幅回路の入出力端子間の寄生容量に基づく前記演算増幅器の利得誤差を補償する第２補償回路と、を含み、
前記第１補償回路は、
前記入力アナログ信号を選択する第１スイッチと、所定電位を選択する第２スイッチと、前記第１スイッチで選択される前記入力アナログ信号と前記第２スイッチで選択される前記所定電位とを選択的に入力する第１補償用キャパシタとを含み、前記第１補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第１回路と、
前記第１サブＤ／Ａ変換器の出力信号を選択する第３スイッチと、前記所定電位を選択する第４スイッチと、前記第３スイッチで選択される前記出力信号と前記第４スイッチで選択される前記所定電位とを選択的に入力する第２補償用キャパシタとを含み、前記第２補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第２回路と、を有し、
前記第２補償回路は、
前記演算増幅器の出力アナログ信号を選択する第５スイッチと、所定電位を選択する第６スイッチと、前記第５スイッチで選択される前記出力アナログ信号と前記第６スイッチで選択される前記所定電位とを選択的に入力する第３補償用キャパシタとを含み、前記第３補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第３回路と、
前記第２サブＤ／Ａ変換器の出力信号を選択する第７スイッチと、前記所定電位を選択する第８スイッチと、前記第７スイッチで選択される前記出力信号と前記第８スイッチで選択される前記所定電位とを選択的に入力する第４補償用キャパシタとを含み、前記第４補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第４回路と、を有することを特徴とするパイプライン型Ａ／Ｄ変換器。