JP5244145B2

JP5244145B2 - スイッチトキャパシタ回路およびパイプライン型ａ／ｄコンバータ

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Publication number: JP5244145B2
Application number: JP2010072642A
Authority: JP
Inventors: 良松浦
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2010-03-26
Filing date: 2010-03-26
Publication date: 2013-07-24
Anticipated expiration: 2030-03-26
Also published as: JP2011205540A

Description

本発明は、スイッチトキャパシタ回路およびパイプライン型Ａ／Ｄコンバータに関し、特にＣＬＳ（ＣｏｒｒｅｌａｔｅｄＬｅｖｅｌＳｈｉｆｔ）技術を用いて構成され、低消費電力で動作することのできるスイッチトキャパシタ回路およびパイプライン型Ａ／Ｄコンバータに関する。

各種画像センサや画像処理装置等、アナログ信号をディジタル信号に変換する必要な電子機器は、多くのデータを高速に処理することが求められる。このような処理を行うことができるように、複数のＡ／Ｄコンバータを互いに縦列に多段で接続して構成することで、１クロックの間に複数のＡ／Ｄ変換処理を行うことのできるパイプライン型Ａ／Ｄコンバータが知られている。

各段は、アナログ信号をサンプリングするスイッチトキャパシタ回路や、Ａ／Ｄコンバータ回路等から構成され、入力されるアナログ信号に応じた所定ビットのディジタル信号を出力する。そして、パイプライン型Ａ／Ｄコンバータは、各段から出力されたディジタル信号を合成することで、アナログ信号に対応する複数ビット列のディジタル信号を生成する。

まず、図１０を参照して、パイプライン型Ａ／Ｄコンバータを構成する一般的なスイッチトキャパシタ回路の回路構成について説明する。図１０は、演算増幅器を用いた一般的なスイッチトキャパシタ回路の構成を示す回路構成図である。
図１０に示すスイッチトキャパシタ回路１００は、アナログ信号入力端子Ｖａ、アナログ信号出力端子Ｖｂ、演算増幅器ＡＭ、サンプリング用スイッチング素子Ｓ１〜Ｓ５、およびサンプリング用コンデンサＣ１，Ｃ２を備えて構成される。

アナログ信号入力端子Ｖａは、アナログ入力信号Ｖｉｎを入力するための端子である。アナログ信号出力端子Ｖｂは、アナログ信号入力端子Ｖａから入力されたアナログ入力信号Ｖｉｎが増幅され、アナログ出力信号Ｖｏｕｔとして出力するための端子である。
サンプリング用スイッチング素子Ｓ１〜Ｓ５は、例えば図示しない制御部から出力される制御信号φ１，φ２によって回路の接続状態を切り替えることにより、アナログ入力信号Ｖｉｎをサンプリング（サンプルおよびホールド）するためのサンプリング用スイッチング素子である。サンプリング用スイッチング素子Ｓ１〜Ｓ５が、接続状態と切断状態とを交互に繰り返すことによって、連続したサンプリング動作が行われる。

サンプリング用コンデンサＣ１，Ｃ２は、サンプリング用スイッチング素子Ｓ１〜Ｓ５とそれぞれ接続され、サンプリング動作によってアナログ入力信号Ｖｉｎに対応する電荷を貯蓄・保持することで、アナログ信号入力端子Ｖａから入力されたアナログ入力信号をサンプルおよびホールドするためのサンプリング用コンデンサである。
演算増幅器ＡＭは、サンプリング用コンデンサＣ１，Ｃ２でサンプルおよびホールドされたアナログ入力信号Ｖｉｎを、ゲインＡに基づく増幅度と、ループ帰還係数βに基づく帰還量とに基づいて増幅するものである。スイッチング素子Ｓ３が接続状態時には、演算増幅器ＡＭの非反転入力（＋）端子および反転入力（−）端子にサンプリング用コンデンサＣ１，Ｃ２が接続される。また、サンプリング用スイッチング素子Ｓ３が切断状態時には、演算増幅器ＡＭの反転入力端子にサンプリング用コンデンサＣ１，Ｃ２が接続され、非反転入力端子にグランドが接続される。

スイッチトキャパシタ回路１００において、まずサンプル動作フェーズで、サンプリング用スイッチング素子Ｓ１〜Ｓ３が接続状態になると共に、スイッチング素子Ｓ４，Ｓ５が切断状態となる。すると、２つのサンプリング用コンデンサＣ１，Ｃ２にアナログ入力信号Ｖｉｎに対応する電荷がそれぞれ貯蓄され、アナログ入力信号Ｖｉｎがサンプルされる。

次に、ホールドフェーズとなり、サンプリング用スイッチング素子Ｓ１〜Ｓ３が切断状態となると共に、スイッチング素子Ｓ４，Ｓ５が接続状態となる。すると、サンプリング用コンデンサＣ１，Ｃ２のそれぞれに貯蓄された電荷が保持されるため、演算増幅器ＡＭからアナログ入力信号Ｖｉｎを増幅したアナログ出力信号Ｖｏｕｔが出力される。
スイッチトキャパシタ回路１００で上記のサンプル動作およびホールド動作を交互に繰り返しながらサンプリング動作を行われることによって、パイプライン型Ａ／ＤコンバータでＡ／Ｄ変換処理が行われる。

ところで、このようなスイッチトキャパシタ回路１００の出力精度は、演算増幅器ＡＭの有限ゲインＡとホールド時のループ帰還係数βとに依存し、またエラー量はおよそ１／（β・Ａ）に比例する。このため、演算増幅器ＡＭのゲインＡが十分大きくない時には、十分な出力精度を得られなくなる場合があった。さらに、演算増幅器ＡＭのアナログ出力信号Ｖｏｕｔの振れ幅が大きくなると、演算増幅器ＡＭのゲインＡが減少する可能性がある。演算増幅器ＡＭのゲインＡが減少すると、出力の振れ幅が制限されてしまう場合があった。以上の問題を解決するべく、非特許文献１に開示されるようなＣＬＳ技術が提案されている。

次に、図１１を参照して、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路２００の回路構成について説明する。図１１は、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路２００の構成を示す回路構成図である。
図１１に示すスイッチトキャパシタ回路２００は、図１０に示したスイッチトキャパシタ回路１００の回路部分と、さらにレベルシフト用スイッチング素子Ｓ６〜Ｓ８およびレベルシフト用コンデンサＣ３とからなるレベルシフト回路部分とを備えて構成される。

レベルシフト用コンデンサＣ３は、演算増幅器ＡＭから出力される増幅されたアナログ入力信号をサンプルし、アナログ出力信号Ｖｏｕｔにレベルシフトするためのものである。
レベルシフト用スイッチング素子Ｓ６〜Ｓ８は、演算増幅器ＡＭとコンデンサＣ３との接続状態を切り替えるためのものである。
スイッチトキャパシタ回路２００において、サンプリング用スイッチング素子Ｓ１〜Ｓ５は上述したスイッチトキャパシタ回路１００と同様の動作をするが、ホールドフェーズがエスティメート（Ｅｓｔｉｍａｔｅ）フェーズとレベルシフト（ＬｅｖｅｌＳｈｉｆｔ）フェーズとに２分割されている。

まず、エスティメートフェーズで、レベルシフト用スイッチング素子Ｓ６，Ｓ７が接続状態となると共に、スイッチング素子Ｓ８が切断状態となる。すると、レベルシフト用コンデンサＣ３は、演算増幅器ＡＭの出力端子とグランドとの間に接続され、演算増幅器ＡＭで増幅されたアナログ入力信号をコンデンサＣ３にサンプルする。その後、レベルシフトフェーズで、レベルシフト用スイッチング素子Ｓ６，Ｓ７が切断状態となると共に、スイッチング素子Ｓ８が接続状態となる。すると、コンデンサＣ３は、スイッチング素子Ｓ８を介して演算増幅器ＡＭの出力端子とアナログ信号出力端子Ｖｂとの間に接続され、演算増幅器ＡＭの出力をコモン電圧にレベルシフトする。

回路全体の実効的なループゲインは、演算増幅器ＡＭの出力信号がコモン電圧にレベルシフトされるため、エスティメートフェーズ時のループゲイン（β・Ａ）に、ゲイン帰還係数βと演算増幅器ＡＭのゲインＡとの積（β・Ａ）を加算した値になる。また、レベルシフトフェーズ時の演算増幅器ＡＭのゲインＡは、演算増幅器ＡＭの出力動作点がコモン電圧である時のゲインとなる。このため、演算増幅器ＡＭは出力の振れ幅が制限されること無く、ほぼレイル・ツー・レイルでの高精度な出力動作が可能となる。
つまり、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路２００では、演算増幅器ＡＭのゲインＡが小さくても、大きなゲインを得ることができる。さらに、アナログ出力信号Ｖｏｕｔが大きくなることから、Ｓ／Ｎ比特性が向上するという利点を備えている。

B.Rpbert Gregoire, Un-Ku Moon著「An Over-60dB True Rail-to-Rail Performance Using Correlated Level Shifting and an Opamp with 30dB Loop Gain」IEEE ISSCC 2008 Conference 2008年2月6日 p540

しかしながら、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路２００では、上述したような優位性が見出せる一方で、エスティメートフェーズからレベルシフトフェーズへの切り替え時にアナログ出力電圧Ｖｏｕｔが急激に大きくなってしまい、レベルシフトフェーズのアナログ出力電圧Ｖｏｕｔのセトリングが劣化する。これは、演算増幅器ＡＭの出力にＣ３×Ｖｏｕｔの電荷を蓄えたレベルシフト用コンデンサＣ３が接続されるため、スイッチトキャパシタ回路１１ａのアナログ出力電圧Ｖｏｕｔが急激に昇圧されることが原因である。

つまり、スイッチトキャパシタ回路１１ａのアナログ出力電圧Ｖｏｕｔは、急激に大きくなった後、徐々にエスティメートフェーズでのエラー量が抑制された値へ収束していく。収束速度を向上するには演算増幅器ＡＭの帯域を高くせねばならず、これによりスイッチトキャパシタ回路１１ａの消費電力が増加する場合があった。
そこで、本発明は、上記の課題に鑑み、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路およびパイプライン型Ａ／Ｄコンバータであって、レベルシフト用コンデンサを接続することによって生じるアナログ出力電圧の急激な変化を抑え、低消費電力で動作することのできるスイッチトキャパシタ回路およびパイプライン型Ａ／Ｄコンバータを提供することを目的とする。

本発明に係るスイッチトキャパシタ回路およびパイプライン型Ａ／Ｄコンバータは、上記の目的を達成するために、次のように構成される。
本発明に係る第１のスイッチトキャパシタ回路は、アナログ信号をサンプルする信号サンプル手段と、前記信号サンプル手段によってサンプルされた前記アナログ信号を増幅する信号増幅手段と、前記信号増幅手段によって増幅された前記アナログ信号をコモン電圧のレベルにレベルシフトする信号レベルシフト手段と、前記アナログ入力信号のサンプル、増幅された前記アナログ信号のエスティメートおよびレベルシフトの各動作が行われるように制御する制御手段と、を備えたスイッチトキャパシタ回路であって、前記信号増幅手段と信号レベルシフト手段との間のノードと、グランドとの間に接続され、電気的接続状態を接続状態または切断状態のいずれか一方に切り替える信号リセット手段を備え、前記制御手段は、前記エスティメート動作を行った後、前記信号リセット手段によって前記信号増幅手段の出力端子と前記グランドとを接続して前記信号増幅手段の出力をコモン電圧のレベルにリセットしてから、前記レベルシフト動作を行うように制御することを特徴とする。

上記のスイッチトキャパシタ回路によれば、信号リセット手段が、増幅されたアナログ信号をレベルシフト用コンデンサにサンプルするサンプルフェーズであるエスティメートフェーズ終了後、信号増幅手段によって増幅された信号レベルをコモン電圧のレベルにリセットする。このような、リセットフェーズを設けてから、その後レベルシフト用コンデンサを接続しレベルシフトフェーズに移行する。これにより、レベルシフトフェーズ開始直後にスイッチトキャパシタ回路のアナログ出力電圧が急激に昇圧されることがなくなるので、収束速度を向上させることが出来る。その結果、スイッチトキャパシタ回路の消費電力を抑えることが可能となる。また、信号増幅手段によって信号を増幅する際のゲインを大きくする必要がない。このため、低消費電力であっても、高精度に大きなアナログ出力信号を得ることが可能となる。

本発明に係る第２のスイッチトキャパシタ回路は、前記制御手段は、前記アナログ出力信号をレベルシフトする動作が開始される直前まで、前記信号増幅手段の出力がコモン電圧のレベルにリセットされ続けるように制御することを特徴とする。
上記のスイッチトキャパシタ回路によれば、制御手段が、エスティメートフェーズの終了後からレベルシフトフェーズが開始するまでの間をリセットフェーズとなるように制御する。これにより、レベルシフトフェーズ開始直後にスイッチトキャパシタ回路のアナログ出力電圧が急激に変動するのをなるべく抑え、収束速度を向上させることができる。それにより、スイッチトキャパシタ回路の消費電力を抑えることが可能となる。

本発明に係る第３のスイッチトキャパシタ回路は、前記制御手段は、前記アナログ出力信号をレベルシフトする動作期間のうちの任意の時点まで、前記信号増幅手段の出力がコモン電圧のレベルにリセットされ続けるように制御する。
上記のスイッチトキャパシタ回路によれば、制御手段が、エスティメートフェーズの終了後からレベルシフトフェーズの任意の時点までの間をリセットフェーズとなるように制御する。これにより、前記第２のスイッチトキャパシタ回路に比べ、レベルシフトフェーズを速く開始することができる。このため、信号増幅手段に求められる帯域は狭くなるのでスイッチトキャパシタ回路の消費電力を抑えることが可能となる。

本発明に係るパイプライン型Ａ／Ｄコンバータは、第１〜第３のいずれか１つのスイッチトキャパシタ回路と、前記スイッチトキャパシタ回路に入力されたアナログ入力信号をディジタル信号に変換するＡ／Ｄコンバータ回路と、前記Ａ／Ｄコンバータで変換された前記ディジタル信号をアナログ信号に変換するＤ／Ａコンバータ回路と、を備えて構成され、前記アナログ入力信号を入力して前記ディジタル信号に変換して出力すると共に、前記アナログ信号と前記アナログ入力信号によって生成されたアナログ出力信号を後段に出力する、互いに縦列に多段で接続される複数のＡ／Ｄ変換手段と、前記複数のＡ／Ｄ変換手段によって変換された前記ディジタル信号を記憶する信号記憶手段と、前記信号記憶手段によって記憶された前記ディジタル信号を合成してビット列のディジタル信号を生成する演算手段と、を備えることを特徴とする。

上記のパイプライン型Ａ／Ｄコンバータによれば、パイプライン型Ａ／Ｄコンバータを構成する各段において、アナログ出力信号を大きく変動させることなく、Ａ／Ｄ変換処理を行うことができる。このため、各段のスイッチトキャパシタ回路の収束速度が向上し、消費電力を抑えることが可能となる。よって、複数段でパイプライン型Ａ／Ｄコンバータを構成しても、パイプライン型Ａ／Ｄコンバータ全体の消費電力を抑えることが可能なる。

本発明によれば、増幅されたアナログ信号をレベルシフト用コンデンサにサンプルするエスティメートフェーズ終了後から、信号増幅手段の出力をコモン電圧のレベルにリセットすることができる。これにより、レベルシフトフェーズへの切り替え時に、アナログ出力信号を大きく変動させずに、滑らかにエスティメートフェーズでのエラー量が抑制された値へ収束していく。このため、スイッチトキャパシタ回路を動作させるための電力が増加するのを抑えることができる。

また、信号増幅手段によって信号を増幅する際のゲインを大きくする必要がないので、低消費電力で、高精度に大きなアナログ出力信号を得ることができる。
また、パイプライン型Ａ／Ｄコンバータを構成する複数のＡ／Ｄコンバータは、上述したスイッチトキャパシタ回路で構成されるため、各段における消費電力が少ない。これにより、複数段でパイプライン型Ａ／Ｄコンバータを構成しても、パイプライン型Ａ／Ｄコンバータ装置全体での消費電力を抑えることができる。

本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０の構成を示すブロック図である。本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０のスイッチトキャパシタ回路１１ａの回路構成を示す回路図である。本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０の制御部１４の回路構成を示すブロック図である。および制御部１４から生成される制御信号φ１〜φ５の出力タイミングを示すタイムチャートである。サンプルフェーズおよびエスティメートフェーズにおけるスイッチトキャパシタ回路１１ａの等価回路を示す回路図である。リセットフェーズおよびレベルシフトフェーズにおけるスイッチトキャパシタ回路１１ａの等価回路を示す回路図である。従来のＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路２００のアナログ出力信号Ｖｏｕｔの出力特性を示すグラフである。スイッチトキャパシタ回路１１ａのアナログ出力信号Ｖｏｕｔの出力特性を示すグラフである。リセットフェーズを、エスティメートフェーズ終了してから、レベルシフトフェーズが終了するまでの任意の時点までとした場合のスイッチトキャパシタ回路１１ａのアナログ出力信号Ｖｏｕｔの出力特性である。演算増幅器を用いた一般的なスイッチトキャパシタ回路の構成を示す回路構成図である。ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路２００の構成を示す回路構成図である。

以下に、本発明の好適な実施形態を添付図面に基づいて説明する。なお、以下の説明において参照する各図では、他の図と同等の構成要素は同一符号によって示す。
（パイプライン型Ａ／Ｄコンバータ１０の回路構成）
まず、図１を参照して、本発明に係るスイッチトキャパシタ回路を適用して構成される装置の一例として、電子機器等の内部に搭載されるパイプライン型Ａ／Ｄコンバータ１０の構成を説明する。図１は、本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０の構成を示すブロック図である。

図１に示すパイプライン型Ａ／Ｄコンバータ１０は、互いに縦列に多段で接続される複数のＡ／Ｄコンバータ部１１−１〜１１−ｋ、記憶部１２、演算処理部１３および制御部１４を備えて構成される。
Ａ／Ｄコンバータ部１１−１〜１１−ｋのそれぞれは、スイッチトキャパシタ回路１１ａ、Ａ／Ｄコンバータ回路１１ｂおよびＤ／Ａコンバータ回路１１ｃを備えて構成される。

スイッチトキャパシタ回路１１ａは、サンプル動作およびホールド動作によりアナログ信号入力端子Ｖａから入力されたアナログ入力信号Ｖｉｎと、Ｄ／Ａコンバータ回路１１ｃから出力されるアナログ信号Ｖａｎとによってアナログ出力信号Ｖｏｕｔを生成し、当該アナログ出力信号Ｖｏｕｔを出力するものである。
Ａ／Ｄコンバータ回路１１ｂは、サンプル動作およびホールド動作によりアナログ入力信号Ｖｉｎを入力してディジタル信号ｄ₁〜ｄ_kに変換して出力するものである。

Ｄ／Ａコンバータ回路１１ｃは、Ａ／Ｄコンバータ回路１１ｂから出力されたディジタル信号ｄ₁〜ｄ_kを入力してアナログ信号Ｖａｎに変換して出力するものである。
記憶部１２は、各Ａ／Ｄコンバータ部１１−１〜１１−ｋから出力されたディジタル信号ｄ₁〜ｄ_kを順次記憶するものである。
演算処理部１３は、記憶部１２に記憶されたディジタル信号ｄ₁〜ｄ_kの各ビット値を合成するための演算を行い、アナログ入力信号Ｖｉｎに対応する所定ビット列のディジタル出力信号Ｄｏｕｔを出力するものである。

制御部１４は、Ａ／Ｄコンバータ部１１−１〜１１−ｋのスイッチトキャパシタ回路１１ａの各スイッチング素子の電気的接続状態を切り替えるための５つの制御信号φ１〜φ５を生成し、出力するものである。なお、制御信号φ１〜φ４は、図１０および図１１に示したスイッチトキャパシタ回路１００，２００における制御信号φ１〜φ４と同じものである。

本実施形に係るパイプライン型Ａ／Ｄコンバータ１０を構成する各段のＡ／Ｄコンバータ部１１−１〜１１−ｋは、その内部のスイッチトキャパシタ回路１１ａのサンプリング動作によって、アナログ入力信号Ｖｉｎを入力してディジタル信号ｄ₁〜ｄ_kに変換して出力する。同時に、各段のＡ／Ｄコンバータ部１１−１〜１１−ｋは、当該ディジタル信号ｄ₁〜ｄ_kから変換されたアナログ信号Ｖａｎとアナログ入力信号Ｖｉｎとによって生成されるアナログ出力信号Ｖｏｕｔを後段に接続されるＡ／Ｄコンバータ部１１−ｎに出力する。

例えば、Ａ／Ｄコンバータ部１１−１から、その後段のＡ／Ｄコンバータ部１１−２に対してアナログ出力信号Ｖｏｕｔを出力されるように、スイッチトキャパシタ回路１１ａのサンプリング動作を行う。また、Ａ／Ｄコンバータ部１１−２にその前段のＡ／Ｄコンバータ部１１−１から出力されたアナログ出力信号Ｖｏｕｔが入力され、Ａ／Ｄコンバータ部１１−２からその後段のＡ／Ｄコンバータ部１１−３に出力する。Ａ／Ｄコンバータ部１１−４〜１１−ｋおいても同様である。

（スイッチトキャパシタ回路１１ａの回路構成）
続いて、図２を参照して、本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０のスイッチトキャパシタ回路１１ａの回路構成を説明する。図２は、本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０のスイッチトキャパシタ回路１１ａの回路構成を示す回路図である。
図２に示すスイッチトキャパシタ回路１１ａは、図１１に示したスイッチトキャパシタ回路２００と同一の構成要素を備える回路であるが、演算増幅器ＡＭの出力端子とレベルシフト回路部分との間のノードと、グランドとの間に接続されるリセット用スイッチング素子Ｓ９を有している点が異なっている。なお、Ｄ／Ａ信号入力端子Ｖｃは、Ｄ／Ａコンバータ回路１１ｃから出力されたアナログ信号Ｖａｎを入力するための端子である。

リセット用スイッチング素子Ｓ９は、演算増幅器ＡＭの出力端子とレベルシフト回路部分との間のノードと、グラントとの間に接続される。このリセット用スイッチング素子Ｓ９は、エスティメートフェーズからレベルシフトフェーズへの切り替え時にスイッチトキャパシタ回路のアナログ出力電圧Ｖｏｕｔが急激に大きるのを防止するために、演算増幅器ＡＭのアナログ出力電圧をコモン電圧のレベルにリセットするためのスイッチング素子である。リセット用スイッチング素子Ｓ９は、制御部１４から出力される制御信号φ５によって、その電気的接続状態を接続状態または切断状態のいずれかに切り替える。

（制御部１４の回路構成）
続いて、図３および図４を参照して、本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０の制御部１４の回路構成を説明する。図３は、本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０の制御部１４の回路構成を示すブロック図である。図４は、制御部１４から生成される制御信号φ１〜φ５の出力タイミングを示すタイムチャートである。

図３に示す制御部１４は、マスタクロック生成部１４ａ、サンプリング動作制御信号生成部１４ｂ、およびレベルシフト動作制御信号生成部１４ｃを備えて構成される。
マスタクロック生成部１４ａは、その内部に設定されるマスタクロック周波数で、マスタクロック信号φを生成するものである。
サンプリング動作制御信号生成部１４ｂは、マスタクロック信号φに合わせて、アナログ入力信号Ｖｉｎをサンプリングするためのサンプリング用スイッチング素子Ｓ１〜Ｓ３の電気的接続状態を切り替えるための制御信号φ１、およびサンプリング用スイッチング素子Ｓ４，Ｓ５の電気的接続状態を切り替えるための制御信号φ２を生成するための回路である。

図４に示すように、制御信号φ１がＨレベルであるときには、制御信号φ２はＬレベルになる。また、制御信号φ１がＬレベルであるときには、制御信号φ２はＨレベルになるが、互いにノンオーバーラップの関係にある。
レベルシフト動作制御信号生成部１４ｃは、マスタクロック信号φおよび制御信号φ２入力し、アナログ出力信号Ｖｏｕｔをレベルシフトするためのレベルシフト用スイッチング素子Ｓ６，Ｓ７の電気的接続状態を切り替えるための制御信号φ３、レベルシフト用スイッチング素子Ｓ８の電気的接続状態を切り替える制御信号φ４、リセットするためのリセット用スイッチング素子Ｓ９の電気的接続状態を切り替えるための制御信号φ５を生成するための回路である。

図４に示すように、制御信号φ１，φ２と同様に、制御信号φ３がＨレベルであるときには、制御信号φ４はＬレベルになる。また、制御信号φ３がＬレベルであるときには、制御信号φ４はＨレベルになるが、互いにノンオーバーラップの関係にある。また、制御信号φ５は、制御信号φ３が立ち下がってから立ち上がるようになっている。
図４に示すように、まず最初に、制御部１４が、制御信号φ１，φ３をＨレベルで出力し、制御信号φ２，φ４，φ５をＬレベルで出力すると、サンプルフェーズの動作が行われる。

続いて、制御部１４が、制御信号φ１をＨレベルからＬレベルに切り替えて出力し、制御信号φ２をＬレベルからＨレベルに切り替えて出力すると、エスティメートフェーズの動作が行われる。エスティメートフェーズでは、制御信号φ３はＨレベルのままであり、制御信号φ４，φ５はＬレベルのままである。
続いて、制御部１４が、制御信号φ３をＨレベルからＬレベルに切り替えて出力し、制御信号φ５をＬレベルからＨレベルに切り替えて出力すると、リセットフェーズの動作が行われる。リセットフェーズでは、制御信号φ１，φ４はＬレベルのままであり、制御信号φ２はＨレベルのままである。

続いて、制御部１４が、制御信号φ５をＨレベルからＬレベルに切り替えて出力し、制御信号φ４をＬレベルからＨレベルに切り替えて出力すると、レベルシフトフェーズの動作が行われる。レベルシフトフェーズでは、制御信号φ１，３はＬレベルのままであり、制御信号φ２をＨレベルのままである。
再び、制御部１４が、制御信号φ１，φ３をＨレベルで出力し、制御信号φ２，φ４，φ５をＬレベルで出力すると、サンプルフェーズの動作が行われる。
上記の出力タイミングで、サンプルフェーズ、エスティメートフェーズ、リセットフェーズ、レベルシフトフェーズの各フェーズを順番に繰り返す。

（各フェーズにおける回路動作）
続いて、図５および図６を参照して、スイッチトキャパシタ回路１１ａのサンプルフェーズ、エスティメートフェーズ、リセットフェーズおよびレベルシフトフェーズにおける回路動作について説明する。図５はサンプルフェーズおよびエスティメートフェーズにおけるスイッチトキャパシタ回路１１ａの等価回路を示す回路図であり、図６はリセットフェーズおよびレベルシフトフェーズにおけるスイッチトキャパシタ回路１１ａの等価回路を示す回路図である。

図５（ａ）はサンプルフェーズにおけるスイッチトキャパシタ回路１１ａの等価回路２０ａを示し、図５（ｂ）はエスティメートフェーズにおけるスイッチトキャパシタ回路１１ａの等価回路２０ｂを示し、図６（ａ）はリセットフェーズにおけるスイッチトキャパシタ回路１１ａの等価回路２０ｃを示し、図６（ｂ）はレベルシフトフェーズにおけるスイッチトキャパシタ回路１１ａの等価回路２０ｄを示す。

まず、サンプルフェーズで始まり、図５（ａ）に示すような等価回路２０ａが形成される。このサンプルフェーズにおいて、演算増幅器ＡＭの入力端子側では、サンプリング用スイッチング素子Ｓ１〜Ｓ３が接続状態になると共に、サンプリング用スイッチング素子Ｓ４，Ｓ５が切断状態となる。また、演算増幅器ＡＭの出力端子側では、レベルシフト用スイッチング素子Ｓ６，Ｓ７が接続状態になる共に、レベルシフト用スイッチング素子Ｓ８およびリセット用スイッチング素子Ｓ９が切断状態となる。そして、２つのサンプリング用コンデンサＣ１，Ｃ２にアナログ入力信号Ｖｉｎに対応する電荷がそれぞれ貯蓄され、アナログ入力信号Ｖｉｎがサンプルされる。

続いて、サンプルフェーズからエスティメートフェーズになり、図５（ｂ）に示すような等価回路２０ｂが形成される。このエスティメートフェーズにおいて、スイッチトキャパシタ回路１１ａの入力端子側では、サンプリング用スイッチング素子Ｓ１〜Ｓ３が切断状態となると共に、サンプリング用スイッチング素子Ｓ４，Ｓ５が接続状態となる。また、スイッチトキャパシタ回路１１ａの後段では、レベルシフト用スイッチング素子Ｓ６，Ｓ７は接続状態のままで、レベルシフト用スイッチング素子Ｓ８およびリセット用スイッチング素子Ｓ９は切断状態のままである。そして、サンプリング用コンデンサＣ１，Ｃ２のそれぞれに貯蓄された電荷が保持されるため、演算増幅器ＡＭからアナログ入力信号Ｖｉｎを増幅した信号が出力される。また、レベルシフト用コンデンサＣ３は、演算増幅器ＡＭの出力端子とグランドとの間に接続されるため、レベルシフト用コンデンサＣ３に、演算増幅器ＡＭよって増幅された信号に対応する電荷が貯蓄される。

続いて、エスティメートフェーズからリセットフェーズになり、図６（ａ）に示すような等価回路２０ｃが形成される。このリセットフェーズにおいて、スイッチトキャパシタ回路１１ａの入力端子側では、サンプリング用スイッチング素子Ｓ１〜Ｓ３は切断状態のままで、サンプリング用スイッチング素子Ｓ４，Ｓ５は接続状態のままとなる。また、スイッチトキャパシタ回路１１ａの出力端子側では、レベルシフト用スイッチング素子Ｓ６〜Ｓ８が切断状態となると共に、リセット用スイッチング素子Ｓ９が接続状態となる。

そして、直前のエスティメートフェーズで演算増幅器ＡＭよって増幅された信号に対応する電荷が貯蓄されているレベルシフト用コンデンサＣ３の一方のみがアナログ信号出力端子Ｖｂに接続されている。このため、スイッチトキャパシタ回路１１ａにおけるアナログ出力信号Ｖｏｕｔは、直前のエスティメートフェーズが終了した時の値を保持し続ける。また、演算増幅器ＡＭの出力端子は、レベルシフト用コンデンサＣ３に接続されずに、スイッチング素子Ｓ９を介してグランドに接続される。このため、コモン電圧のレベルにリセットされる。

続いて、リセットフェーズからレベルシフトフェーズになり、図６（ｄ）に示すような等価回路２０ｄが形成される。このレベルシフトフェーズにおいて、リセット用スイッチング素子Ｓ９は切断状態となり、レベルシフト用スイッチング素子Ｓ８が接続状態となる。他のスイッチング素子の電気的接続状態はそのままである。
そして、演算増幅器ＡＭの出力端子をグランドから、演算増幅器ＡＭよって増幅された信号に対応する電荷を保持し続けているレベルシフト用コンデンサＣ３に接続する。このとき、直前のリセットフェーズで、演算増幅器ＡＭよって増幅された信号はコモン電圧のレベルにリセットされている。このため、演算増幅器ＡＭとレベルシフト用コンデンサＣ３とを接続した際、従来のスイッチトキャパシタ回路１００，２００のようにアナログ出力信号Ｖｏｕｔが昇圧されることがない。よって、スイッチトキャパシタ回路１１ａにおけるアナログ出力信号Ｖｏｕｔを滑らかに出力することができる。

本実施形態におけるスイッチトキャパシタ回路１１ａは、上述した４つのフェーズの動作を繰り返すことにより、図１１に示した従来のＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路２００よりも出力信号Ｖｏｕｔの変動を抑えることができる。よって、スイッチトキャパシタ回路１１ａは、従来のスイッチトキャパシタ回路２００よりも低消費電力で動作することができる。また、演算増幅器ＡＭによって信号を増幅する際のゲインを大きくする必要がないので、低消費電力であっても、高精度に大きなアナログ出力信号を得ることができる。

（スイッチトキャパシタ回路１１ａのアナログ出力信号Ｖｏｕｔの出力特性）
続いて、図７および図８を参照して、スイッチトキャパシタ回路１１ａのアナログ出力信号Ｖｏｕｔの出力特性を説明する。図７は従来のＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路２００のアナログ出力信号Ｖｏｕｔの出力特性を示すグラフであり、図８はスイッチトキャパシタ回路１１ａのアナログ出力信号Ｖｏｕｔの出力特性を示すグラフである。

図７および図８に示すグラフの横軸は時間ｔを示す。また、縦軸はスイッチトキャパシタ回路１１ａから出力されるアナログ出力信号Ｖｏｕｔと演算増幅器ＡＭから出力されるアナログ出力信号Ａｏｕｔとを示す。
まず、図７に示すように、従来のＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路２００においては、エスティメートフェーズ終了後すぐにレベルシフトフェーズへと移行する。そして、レベルシフトフェーズで、大きな電荷を保持しているレベルシフト用コンデンサＣ３が、演算増幅器ＡＭの出力端子とアナログ信号出力端子Ｖｂとの間に接続される。

レベルシフト用コンデンサＣ３は、直前のエスティメートフェーズで、演算増幅器ＡＭのグランドとの間に接続されており、演算増幅器ＡＭよって増幅された信号に対応する電荷が貯蓄されている。これに対して、演算増幅器ＡＭから出力されるアナログ出力信号Ａｏｕｔの出力レベルは、スイッチトキャパシタ回路１１ａにおけるアナログ出力信号Ｖｏｕｔと同じ出力レベルである。このため、レベルシフト用コンデンサＣ３が、演算増幅器ＡＭの出力端子とアナログ信号出力端子Ｖｂとの間に接続されると、スイッチトキャパシタ回路１１ａにおけるアナログ出力信号Ｖｏｕｔは、レベルシフト用コンデンサＣ３によって大きく昇圧される。そして、アナログ出力信号Ｖｏｕｔは大きな変動を伴いながら、徐々にエスティメートフェーズでのエラー量が抑制された値へ収束していく。

ところが、本実施形態のスイッチトキャパシタ回路１１ａにおいては、図８に示すように、エスティメートフェーズからレベルシフトフェーズに移行する前に、リセットフェーズになる。これにより、スイッチトキャパシタ回路１１ａにおけるアナログ出力信号Ｖｏｕｔのままであるが、演算増幅器ＡＭの出力はコモン電圧のレベルにリセットされる。その後、レベルシフトフェーズとなり、レベルシフト用コンデンサＣ３が、演算増幅器ＡＭの出力端子とアナログ信号出力端子Ｖｂとの間に接続される。
このため、スイッチトキャパシタ回路１１ａのアナログ出力信号Ｖｏｕｔは、従来回路のように昇圧されることがない。よって、出力信号Ｖｏｕｔの変動が極めて少なく、出力信号Ｖｏｕｔは滑らかにエスティメートフェーズでのエラー量が抑制された値を出力することができる。

（変形例）
また、上述したスイッチトキャパシタ回路１１ａにおいては、エスティメートフェーズが終了してからレベルシフトフェーズが開始されるまでの間をリセットフェーズとするものであった。しかしながら、図８に示したように、実際のクロックの波形は傾きを持っているので、リセットフェーズの終了からレベルシフトフェーズの開始までの間で遅延が生じる場合がある。
そこで、スイッチトキャパシタ回路１１ａを構成する演算増幅器ＡＭのゲインＡ等によって決定される回路の特性に合わせて、このリセットフェーズを、エスティメートフェーズ終了してから、レベルシフトフェーズが終了するまでの任意の時点までとすることもできる。

図９は、リセットフェーズを、エスティメートフェーズが終了してから、レベルシフトフェーズが終了するまでの任意の時点までとした場合のスイッチトキャパシタ回路１１ａのアナログ出力信号Ｖｏｕｔの出力特性である。
図９に示すように、レベルシフトフェーズを速く開始することができるため、出力信号Ｖｏｕｔの収束速度を向上させることができる。よって、スイッチトキャパシタ回路１１ａの消費電力を増加させることなく、低消費電力で動作させることができる。

（まとめ）
本実施形態におけるスイッチトキャパシタ回路１１ａでは、エスティメートフェーズからレベルシフトフェーズに移行する際、演算増幅器ＡＭの出力をコモン電圧のレベルにリセットする。このため、演算増幅器ＡＭの出力端子にレベルシフト用コンデンサＣ３を接続した際に生じるアナログ出力信号Ｖｏｕｔの急激な変動を抑えることができる。よって、消費電力が増加するのを抑えることができる。また、このスイッチトキャパシタ回路１１ａを用いて構成されるパイプライン型Ａ／Ｄコンバータ１０においても、低消費電力で動作させることができるため、Ａ／Ｄ変換に伴う信号処理を高精度に行うことができる。

特に、アナログ信号からディジタル信号への変換を必要とする、ビデオカメラ、オーディオ機器等の電子機器用のスイッチトキャパシタ回路およびパイプライン型Ａ／Ｄコンバータとして利用することができる。

１０パイプライン型Ａ／Ｄコンバータ
１１−１〜１１−ｋＡ／Ｄンバータ部
１１ａスイッチトキャパシタ回路
１１ｂＡ／Ｄコンバータ回路
１１ｃＤ／Ａコンバータ回路
１２記憶部
１３演算処理部
１４制御部
Ｖａ入力端子
Ｖｂ出力端子
ＶｃＤ／Ａ信号入力端子
ＡＭ増幅演算器
Ｓ１〜Ｓ５サンプリング用スイッチング素子
Ｓ６〜Ｓ８レベルシフト用スイッチング素子
Ｓ９リセット用スイッチング素子
Ｃ１，Ｃ２サンプリング用コンデンサ
Ｃ３レベルシフト用コンデンサ

Claims

アナログ信号をサンプルする信号サンプル手段と、前記信号サンプル手段によってサンプルされた前記アナログ信号を増幅する信号増幅手段と、前記信号増幅手段によって増幅された前記アナログ信号をコモン電圧のレベルにレベルシフトする信号レベルシフト手段と、前記アナログ入力信号のサンプル、増幅された前記アナログ信号のエスティメートおよびレベルシフトの各動作が行われるように制御する制御手段と、を備えたスイッチトキャパシタ回路であって、
前記信号増幅手段と信号レベルシフト手段との間のノードと、グランドとの間に接続され、電気的接続状態を接続状態または切断状態のいずれか一方に切り替える信号リセット手段を備え、
前記制御手段は、
前記エスティメート動作を行った後、前記信号リセット手段によって前記信号増幅手段の出力端子と前記グランドとを接続して前記信号増幅手段の出力をコモン電圧のレベルにリセットしてから、前記レベルシフト動作を行うように制御することを特徴とするスイッチトキャパシタ回路。
前記制御手段は、
前記アナログ出力信号をレベルシフトする動作が開始される直前まで、前記信号増幅手段の出力がコモン電圧のレベルにリセットされ続けるように制御することを特徴とする請求項１記載のスイッチトキャパシタ回路。
前記制御手段は、
前記アナログ出力信号をレベルシフトする動作期間のうちの任意の時点まで、前記信号増幅手段の出力がコモン電圧のレベルにリセットされ続けるように制御することを特徴とする請求項１記載のスイッチトキャパシタ回路。
請求項１〜３のいずれか１項に記載されるスイッチトキャパシタ回路と、前記スイッチトキャパシタ回路に入力されたアナログ入力信号をディジタル信号に変換するＡ／Ｄコンバータ回路と、前記Ａ／Ｄコンバータで変換された前記ディジタル信号をアナログ信号に変換するＤ／Ａコンバータ回路と、を備えて構成され、前記アナログ入力信号を入力して前記ディジタル信号に変換して出力すると共に、前記アナログ信号と前記アナログ入力信号によって生成されたアナログ出力信号を後段に出力する、互いに縦列に多段で接続される複数のＡ／Ｄ変換手段と、
前記複数のＡ／Ｄ変換手段によって変換された前記ディジタル信号を記憶する信号記憶手段と、
前記信号記憶手段によって記憶された前記ディジタル信号を合成してビット列のディジタル信号を生成する演算手段と、
を備えることを特徴とするパイプライン型Ａ／Ｄコンバータ。