JP2008028820A - A/dコンバータ - Google Patents
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Abstract
【課題】消費電力を削減するように改良された、サイクリック型の構成を含むA/Dコンバータを提供する。
【解決手段】本発明に係るA/Dコンバータはアナログ信号をデジタル信号に変換するA/D変換回路14と、上記A/D変換回路14の出力をアナログ信号に変換するD/A変換回路15と、上記アナログ信号を増幅する増幅回路13と、上記増幅回路13の出力と上記D/A変換回路15の出力との差分をとる入力差分回路16と、入力アナログ信号Vinと上記入力差分回路16からの出力とのどちらかを選択して上記A/D変換回路14および上記増幅回路13の入力とするスイッチ11,12を有するA/Dコンバータであって、上記増幅回路13もしくは上記入力差分16がサンプルホールド機能を実現することを特徴とする。
【選択図】図1
【解決手段】本発明に係るA/Dコンバータはアナログ信号をデジタル信号に変換するA/D変換回路14と、上記A/D変換回路14の出力をアナログ信号に変換するD/A変換回路15と、上記アナログ信号を増幅する増幅回路13と、上記増幅回路13の出力と上記D/A変換回路15の出力との差分をとる入力差分回路16と、入力アナログ信号Vinと上記入力差分回路16からの出力とのどちらかを選択して上記A/D変換回路14および上記増幅回路13の入力とするスイッチ11,12を有するA/Dコンバータであって、上記増幅回路13もしくは上記入力差分16がサンプルホールド機能を実現することを特徴とする。
【選択図】図1
Description
本発明は、A/Dコンバータに関し、特に循環型のA/Dコンバータに関する。
アナログ回路を含む回路として、アナログ信号をデジタル値に変換して出力するA/Dコンバータがある。A/Dコンバータの中でもアナログ出力を再度入力に戻し、アナログ信号を循環させながらA/D変換を行うサイクリックA/Dコンバータが知られている(例えば、特許文献1参照)。
図9は従来のサイクリックA/Dコンバータの構成を示す。入力アナログ信号Vinはスイッチ81を介して増幅回路83およびA/D変換回路84に入力される。A/D変換回路84は入力されたアナログ信号をデジタル値に変換し、D/A変換回路85に出力する。D/A変換回路85はA/D変換回路84から出力されたデジタル値をアナログ信号に変換する。入力差分回路86において増幅回路83で増幅された信号とD/A変換回路85からの出力との差分がとられ、サンプルホールド回路(サンプルホールド回路とはアナログ信号を抜き出して標本化(サンプリング)し一定時間保持する回路である。)88に入力されると同時にスイッチ82を介してA/D変換回路84に再度入力される。また、サンプルホールド回路88の出力はスイッチ87を介して増幅回路83に再度入力される。以上により、再帰的にA/D変換を行うことが可能になる。
図10は従来のサイクリックA/Dコンバータの動作例を示す。図10に示す回路は図9に示したA/Dコンバータの構成要素のうち入力差分回路86・増幅回路83・サンプルホールド回路88が一体となって構成されており、例えば、容量91,92,93,94が全て同じ大きさのときには、増幅回路83の増幅率は2倍になる。図10(a)のサンプルモードでは容量対91,92が入力アナログ信号Vinをサンプルする。このとき容量対93,94は増幅器95の出力とは切り離されている。次に図10(b)のホールドモード1に移行し、容量対の一方91の一端が増幅器95の出力と接続され、他方92の一端がD/A変換回路の出力Vdac1に接続される。このとき、容量対93,94は増幅器95の出力と接続され出力されるアナログ信号をサンプルする。次に図10(c)のホールドモード2に移行し、容量対91,92と容量対93,94の役割がホールドモード1に対して逆になり、容量対93,94にサンプルされた信号に対応するアナログ信号が出力され、容量対91,92にサンプルされる。そして、ホールドモード1に再度移行することにより再帰的にアナログ信号を処理していくことが可能になる。
上述したサイクリックA/Dコンバータでは容量対が二組必要であり、どちらか一組は常に出力されたアナログ信号をサンプル動作していなければならない。そのため、増幅器は信号を増幅している容量対の一方と、増幅器の出力信号をサンプルしている容量対の両方、つまり三つの容量にアナログ信号を充電するための電流を流す必要があった。
しかし、信号を増幅している容量対の一方にはアナログ信号が充電されているため、この信号を再利用することにより、サンプル動作する容量対を削除することができる。
本発明はこうした状況に鑑みなされたものであり、その目的は、サイクリック型の構成を含むA/Dコンバータの回路規模および消費電力削減することにある。
請求項1に係るA/Dコンバータはアナログ信号をデジタル信号に変換するA/D変換回路と、上記A/D変換回路の出力をアナログ信号に変換するD/A変換回路と、上記アナログ信号を増幅する増幅回路と、上記増幅回路の出力と上記D/A変換回路の出力との差分をとる入力差分回路と、入力アナログ信号と上記入力差分回路からの出力とのどちらかを選択して上記A/D変換回路および上記増幅回路の入力とするスイッチを有するA/Dコンバータであって、上記増幅回路もしくは上記入力差分がサンプルホールド機能を実現することを特徴とする。
請求項2に係るA/Dコンバータは、請求項1に記載のA/Dコンバータの前段に設置されたサンプルホールド回路が必要なA/Dコンバータであって、上記前段に設置されたサンプルホールド回路の機能を請求項1に記載のA/Dコンバータにおける上記増幅回路もしくは上記入力差分回路によって実現することを特徴とする。
請求項3に係るA/Dコンバータは、請求項1または2に記載のA/Dコンバータであって、増幅器の出力端子に接続され、増幅動作を行っている容量の一部が次の時間において上記D/A変換回路の出力に接続され、残りの容量は引き続き増幅器の出力端子に接続されることを特徴とする。
請求項4に係るA/Dコンバータは、請求項3に記載のA/Dコンバータであって、上記増幅器の消費電力を調整する制御手段を備えていることを特徴とする。
請求項5に係るA/Dコンバータは、請求項4に記載のA/Dコンバータであって、上記増幅器の消費電流を調整することにより上記増幅器の消費電力を調整することを特徴とする。
請求項6に係るA/Dコンバータは、請求項4に記載のA/Dコンバータであって、上記増幅器が複数の小増幅器で構成されており、上記小増幅器の使用数を調整することにより上記増幅器の消費電力を調整することを特徴とする。
請求項7に係るA/Dコンバータは、請求項3に記載のA/Dコンバータであって、上記増幅器の出力端子に接続されていない容量を、次の時間において上記増幅器の出力をサンプルする容量として使用することを特徴とする。
請求項8に係るA/Dコンバータは、請求項1または2に記載のA/Dコンバータであって、中間的な出力の精度は上記A/D変換回路の判定精度以上であればよいことを特徴とする。
請求項9に係るA/Dコンバータは、請求項1または2に記載のA/Dコンバータであって、上記増幅回路の増幅率が可変であることを特徴とする。
本発明によれば、サイクリック型の構成を含むA/Dコンバータの回路規模および消費電力を削減することができる。
以下、発明を実施するための最良の形態を添付図面を参照して説明する。なお、以下に説明する図面および後述する内容は、本発明の好適な実施形態を説明しようとするものであって、本発明を実施し得る唯一の形態を表すものではない。また、図面における回路図は簡単のためシングルエンド出力で描かれているが、差動出力においても同様の動作をさせることは可能である。
〔実施形態1〕
図1は、実施形態1におけるサイクリックA/Dコンバータの構成を示す。入力アナログ信号Vinはスイッチ11を介して増幅回路13およびA/D変換回路14に入力される。A/D変換回路14は入力されたアナログ信号をデジタル値に変換し、D/A変換回路15に出力する。D/A変換回路15はA/D変換回路14から出力されたデジタル値をアナログ信号に変換する。入力差分回路16において増幅回路13で増幅された信号とD/A変換回路15で変換された信号との差分がとられ、スイッチ12を介して増幅回路13およびA/D変換回路14に再度入力されることにより再帰的にA/D変換が行うことが可能になる。
図1は、実施形態1におけるサイクリックA/Dコンバータの構成を示す。入力アナログ信号Vinはスイッチ11を介して増幅回路13およびA/D変換回路14に入力される。A/D変換回路14は入力されたアナログ信号をデジタル値に変換し、D/A変換回路15に出力する。D/A変換回路15はA/D変換回路14から出力されたデジタル値をアナログ信号に変換する。入力差分回路16において増幅回路13で増幅された信号とD/A変換回路15で変換された信号との差分がとられ、スイッチ12を介して増幅回路13およびA/D変換回路14に再度入力されることにより再帰的にA/D変換が行うことが可能になる。
図2は実施形態1におけるサイクリックA/Dコンバータの動作例を示す。図2に示す回路は図1に示したA/Dコンバータの構成要素のうち増幅回路13及び入力差分回路16が一体となって構成されており、例えば、容量21,22,23,24が全て同じ大きさのときには、増幅回路13の増幅率は2倍になる。図2(a)のサンプルモードでは容量21,22,23,24が入力アナログ信号Vinをサンプルする。次に図2(b)のホールドモード1に移行し、容量21,22の一端が増幅器25の出力と接続され、容量23,24の一端がD/A変換回路の出力Vdac1に接続される。このとき、容量21,22には出力されたアナログ信号がサンプルされている。次に図2(c)のホールドモード2に移行し、容量22の一端がD/A変換回路の出力Vdac2に接続されることにより、容量21,22にサンプルされたアナログ信号が増幅され、D/A変換回路の出力Vdac2との差分がとられる。また、このとき容量23,24の一端はVdac1に接続されたままであるため電荷の移動がなく、容量23,24はホールドモード2の増幅動作に寄与しないことから、増幅器25の負荷は小さくなる。
同様に、増幅器25の出力に接続されている容量の一部をD/A変換回路の出力に順次接続していくことにより、従来の二組の容量対を用いたA/Dコンバータと同様に再帰的にアナログ信号を処理していくことが可能になる。
また、容量23,24は大きさが2倍の容量1つと置き換えることもできる。
実施形態1では、ホールドモード1からホールドモード2への移行の際に、領域26における電荷の総和が変動しないことから、ホールドモード1での雑音をサンプルすることがなく、雑音性能の向上効果も期待できる。また、雑音性能を同等にすれば容量を小さくすることができ、回路規模および消費電力を削減することが可能になる。
図2に示す接続態様は、図3に示すようにスイッチで実現可能である。図3(a)〜図3(c)において実線で示した配線はスイッチによって結線されており、点線で示した配線はスイッチによって切断されていることを示している。なお、実際にはいくつかのスイッチは統合できるが、分かりやすいように別々に記載した。なお、スイッチを選ぶことにより、増幅回路の増幅率を可変にすることができる。
更に、図2(c)のホールドモード2は様々な形態をとることが可能であり、図4に形態例を示す。図2(b)の状態に対して図2(c)の状態は増幅器25の負荷容量が小さいため、図4(1)のように増幅器31に流す電流を制御し、充電量に対して必要な量だけ電流を流すことにより消費電力を削減することが可能になる。または、図4(2)のように小増幅器を複数(32,33)用意しておき、充電量に対して必要な小増幅器32のみを動作させることにより消費電力を削減することが可能になる。また、図4(3)に示すように、増幅動作に寄与していない容量23,24の全部もしくは一部で増幅器25の出力をサンプルさせることにより、従来のA/Dコンバータと同様な動作をさせることも可能である。
〔実施形態2〕
図5は、実施形態2におけるサイクリックA/Dコンバータの構成を示す。実施形態1におけるA/Dコンバータの前段に図5のような入力アナログ信号Vinを保持するためのサンプルホールド回路41が必要となるときがあるが、このサンプルホールド回路41の機能も増幅回路13もしくは入力差分回路16で機能を実現することが可能である。
図5は、実施形態2におけるサイクリックA/Dコンバータの構成を示す。実施形態1におけるA/Dコンバータの前段に図5のような入力アナログ信号Vinを保持するためのサンプルホールド回路41が必要となるときがあるが、このサンプルホールド回路41の機能も増幅回路13もしくは入力差分回路16で機能を実現することが可能である。
図6に実施形態2におけるサイクリックA/Dコンバータの動作例を示す。図6に示す回路は図5に示したA/Dコンバータの構成要素のうちサンプルホールド回路41・増幅回路13・入力差分回路16が一体となって構成されている。図6(a)のサンプルモードでは容量21,22,23,24が入力アナログ信号Vinをサンプルする。次に図6(b)のホールドモード1に移行し、容量21,22,23,24のすべてが増幅器25の出力に接続されることで、図5におけるサンプルホールド回路41の機能を実現する。次に図6(c)のホールドモード2に移行し、容量23,24の一端がD/A変換回路の出力Vdac1に接続されることにより、図5の増幅回路13・入力差分回路16の機能を実現する。その後の動作は実施形態1と同様である。
〔実施形態3〕
図7(a)は従来のパイプラインA/Dコンバータのステージ4までを示している。パイプラインA/DコンバータはサイクリックA/Dコンバータと異なり、増幅したアナログ信号を次のステージに送り、各ステージで順次A/D変換を行っていく。各ステージの増幅率は容量の比で決めることができ、例えば容量61,62の大きさが等しければ、ステージ1の増幅率は2倍となる。また、パイプラインA/Dコンバータの出力に対する各ステージの寄与度はステージ1から順に半減していくため、使用する容量も半減させていくことが可能である。例えば、容量63,64の大きさは容量61,62の半分の大きさにすることができる。なお、図7(a)中、65,66,67,68も容量であり、6f,6g,6h,6iは増幅器である。
図7(a)は従来のパイプラインA/Dコンバータのステージ4までを示している。パイプラインA/DコンバータはサイクリックA/Dコンバータと異なり、増幅したアナログ信号を次のステージに送り、各ステージで順次A/D変換を行っていく。各ステージの増幅率は容量の比で決めることができ、例えば容量61,62の大きさが等しければ、ステージ1の増幅率は2倍となる。また、パイプラインA/Dコンバータの出力に対する各ステージの寄与度はステージ1から順に半減していくため、使用する容量も半減させていくことが可能である。例えば、容量63,64の大きさは容量61,62の半分の大きさにすることができる。なお、図7(a)中、65,66,67,68も容量であり、6f,6g,6h,6iは増幅器である。
図7(b)は、実施形態1をパイプラインA/Dコンバータに応用した例を示す。ここで、例えば容量6cを容量61,62と、容量6bを容量63,64と、容量69,6aを容量65,66とそれぞれ同じ大きさにし、増幅率を2倍に設定した場合を考える。まず、サンプルモードでは容量69,6a,6b,6cの全てで入力アナログ信号をサンプルする。次のホールドモード1では容量6cの一端をD/A変換回路の出力Vdac1に接続し、容量69,6a,6bを増幅器6jの出力に接続する。このとき容量6cの大きさは容量69、6a,6bの総和に等しいため2倍の増幅率を実現することができる。次のホールドモード2では容量6bの一端をD/A変換回路の出力Vdac2に接続する。このとき容量6cの一端がVdac1に接続されたままであり、電荷の移動がないため容量6cはホールドモード2の増幅動作に寄与しない。次のホールドモード3では容量6aをD/A変換回路の出力Vdac3に接続し、増幅器6jの出力を次のステージ4の容量6d,6eでサンプルする。このとき容量6c,6bの一端がVdac1,Vdac2に接続されたままであり、電荷の移動がないため容量6c,6bはホールドモード3の増幅動作に寄与しない。図7(b)はこのホールドモード3の状態を示している。なお、図7(b)中、6kは増幅器である。
実施形態3においては、従来のパイプラインA/Dコンバータで必要であったステージ2,3と同様の動作をひとつのステージで行うことができるため、ステージ2,3を削除することができ、回路規模と消費電力を削減することができる。また、ホールドモード1からホールドモード3への移行において、領域6lにおける電荷の総和が変動しないことから、ホールドモード1,2での雑音をサンプルすることがないため、雑音性能の向上効果も期待できる。また、雑音性能を同等にすれば容量を小さくすることができ、回路規模および消費電力を削減することが可能になる。
図8はステージ1、ステージ2における動作タイミングを示した図である。図8においてSはサンプルモードを、H1,H2,H3はホールドモード1、ホールドモード2、ホールドモード3をそれぞれ示している。
従来と比べてステージにおけるモードが2倍になっているため、従来と同一速度で入力信号をサンプルするためには、2倍速クロックを用いてステージの動作速度を2倍にする必要がある。そのため、各モードにおけるセトリング時間が短くなり、消費電力の増加につながる。しかし、本発明の動作形態においては領域6lにおける電荷の総和がホールドモード1,2,3で変動しない。このことから、ホールドモード1、ホールドモード2において、出力(請求項8にいう、中間的な出力)の精度はそれほど精確でなくてもよく、A/D変換回路の判定精度以上であればよい。そのため、ホールドモード1とホールドモード2の動作時間を短くすることができる。しかし、ホールドモード3における出力は次ステージの容量でサンプルされるため、従来と同様にセトリング精度が要求される。上記を鑑みると、例えば3倍速クロックを用いて、サンプルモード、ホールドモード3に1クロック分の時間を、ホールドモード1、ホールドモード2に半クロック分の時間を割り当てることにより、セトリング精度が必要なホールドモード3において、2倍速クロックを用いて各モードに等しく時間を割り振るよりも動作時間を延ばすことができるようになる。これは実施形態1,2にも適用することができる。
本発明にかかるサイクリックA/Dコンバータにおいて、消費電力を低減し、及び回路規模を小さくすることができる。
11,12,81,82,87 スイッチ
12,82 増幅回路
14,84 A/D変換回路
15,85 D/A変換回路
16,86 入力差分回路
41,88 サンプルホールド回路
21〜24,61〜6e,91〜94 容量
25,31〜33,6f〜6k,95 増幅器
26,6l 電荷の移動がない領域
12,82 増幅回路
14,84 A/D変換回路
15,85 D/A変換回路
16,86 入力差分回路
41,88 サンプルホールド回路
21〜24,61〜6e,91〜94 容量
25,31〜33,6f〜6k,95 増幅器
26,6l 電荷の移動がない領域
Claims (9)
- アナログ信号をデジタル信号に変換するA/D変換回路と、
前記A/D変換回路の出力をアナログ信号に変換するD/A変換回路と、
前記アナログ信号を増幅する増幅回路と、
前記増幅回路の出力と前記D/A変換回路の出力との差分をとる入力差分回路と、
入力アナログ信号と前記入力差分回路からの出力とのどちらかを選択して前記A/D変換回路および前記増幅回路の入力とするスイッチを有するA/Dコンバータであって、
前記増幅回路もしくは前記入力差分がサンプルホールド機能を実現することを特徴とするA/Dコンバータ。 - 請求項1に記載のA/Dコンバータの前段に設置されたサンプルホールド回路が必要なA/Dコンバータであって、
前記前段に設置されたサンプルホールド回路の機能を請求項1に記載のA/Dコンバータにおける前記増幅回路もしくは前記入力差分回路によって実現することを特徴とするA/Dコンバータ。 - 請求項1または2に記載のA/Dコンバータであって、
増幅器の出力端子に接続され、増幅動作を行っている容量の一部が次の時間において前記D/A変換回路の出力に接続され、残りの容量は引き続き増幅器の出力端子に接続されることを特徴とするA/Dコンバータ。 - 請求項3に記載のA/Dコンバータであって、
前記増幅器の消費電力を調整する制御手段を備えていることを特徴とするA/Dコンバータ。 - 請求項4に記載のA/Dコンバータであって、
前記増幅器の消費電流を調整することにより前記増幅器の消費電力を調整することを特徴とするA/Dコンバータ。 - 請求項4に記載のA/Dコンバータであって、
前記増幅器が複数の小増幅器で構成されており、前記小増幅器の使用数を調整することにより前記増幅器の消費電力を調整することを特徴とするA/Dコンバータ。 - 請求項3に記載のA/Dコンバータであって、
前記増幅器の出力端子に接続されていない容量を、次の時間において前記増幅器の出力をサンプルする容量として使用することを特徴とするA/Dコンバータ。 - 請求項1または2に記載のA/Dコンバータであって、
中間的な出力の精度は前記A/D変換回路の判定精度以上であればよいことを特徴とするA/Dコンバータ。 - 請求項1または2に記載のA/Dコンバータであって、
前記増幅回路の増幅率が可変であることを特徴とするA/Dコンバータ。
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---|---|---|---|
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20091006 |