JP2011511564A - 可変利得をもつアナログ−デジタル変換器とその方法 - Google Patents
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Abstract
Description
テーブル1:変換前の増幅のためのスイッチ制御信号の設定
テーブル2: RSD変換のためのスイッチ制御信号の設定
Claims (20)
- アナログ−デジタル変換器(ADC)デバイスにおいて、
第1のアナログ信号を受信する第1の入力端子と、
第1の入力端子に結合したアナログ部品であって、
第1の入力と第1の出力とを備える増幅器と、
増幅器の第1の入力と第1の出力とに結合しており、複数のキャパシタを含む第1のキャパシタネットワークと、を備える、アナログ部品と、
制御論理部と、を備え、制御論理部は、
第1のモードでは、第1のアナログ信号を所定の利得によって増幅して第1の増幅されたアナログ信号を生成する増幅構成に、増幅器および第1のキャパシタネットワークを構成し、
第2のモードでは、第1の増幅されたアナログ信号を用いて一つ又は複数の残留電圧からなる第1の一連の残留電圧を生成するように、増幅器および第1のキャパシタネットワークを構成するように構成されている、アナログ−デジタル変換器(ADC)デバイス。 - 前記アナログ部品に結合されており、一つ又は複数の残留電圧からなる第1の一連の残留電圧に基づいてデジタル値を生成するように構成されている、デジタル変換論理部を更に備える、請求項1に記載のADCデバイス。
- 第1のキャパシタネットワークは、
前記増幅器の第1の入力端子に結合可能かつ第1の出力に結合可能な第1の端子と、増幅器の第1の入力に結合可能かつ電圧基準に結合可能な第2の端子とを備える、第1のプログラム可能キャパシタと、
第1の入力端子に結合可能かつ電圧基準に結合可能な第1の端子と、増幅器の第1の入力に結合可能かつ電圧基準に結合可能な第2の端子とを備える、第2のプログラム可能キャパシタと、を備える請求項1に記載のADCデバイス。 - 制御論理部は、第1のモードにおいて、
所定の利得に基づいて、第1のプログラム可能キャパシタを第1の静電容量に構成し、第2のプログラム可能キャパシタを第2の静電容量に構成し、
第1のフェーズにて、第1のプログラム可能キャパシタの第1の端子および第2のプログラム可能キャパシタの第1の端子を第1の入力端子に結合するように、かつ、第1のプログラム可能キャパシタの第2の端子および第2のプログラム可能キャパシタの第2の端子を電圧基準に結合するように、キャパシタネットワークを構成し、
第1のフェーズに続く第2のフェーズにて、第1のプログラム可能キャパシタの第1の端子を増幅器の第1の出力に結合し、第1のプログラム可能キャパシタの第2の端子を増幅器の第1の入力に結合し、第2のプログラム可能キャパシタの第1の端子を電圧基準に結合し、第2のプログラム可能キャパシタの第2の端子を増幅器の第1の入力に結合するように、キャパシタネットワークを構成するように構成されている、請求項3に記載のADCデバイス。 - 制御論理部は、
第2のモードにおいて、第1のプログラム可能キャパシタを第3の静電容量に構成し、第2のプログラム可能キャパシタを第3の静電容量に構成するように構成されている、請求項4に記載のADCデバイス。 - キャパシタネットワークは、
第1の入力端子に結合可能かつ電圧基準に結合可能な第1の端子と、増幅器の第1の入力に結合可能かつ電圧基準に結合可能な第2の端子とを備える、第1のキャパシタと、
増幅器の第1の入力端子に結合可能かつ第1の出力に結合可能な第1の端子と、増幅器の第1の入力に結合可能かつ電圧基準に結合可能な第2の端子とを備える、第2のキャパシタと、
増幅器の第1の出力に結合可能かつ電圧基準に結合可能な第1の端子と、増幅器の第1の入力に結合可能かつ電圧基準に結合可能な第2の端子とを備える、第3のキャパシタと、
増幅器の第1の出力に結合可能かつ電圧基準に結合可能な第1の端子と、増幅器の第1の入力に結合可能かつ電圧基準に結合可能な第2の端子とを備える、第4のキャパシタと、を備える請求項1に記載のADCデバイス。 - 制御論理部は、
第1のモードの第1のフェーズにて、
第1のキャパシタの第1の端子および第2のキャパシタの第1の端子を第1の入力端子に結合し、
第1のキャパシタの第2の端子および第2のキャパシタの第2の端子を電圧基準に結合し、
第1のフェーズに続く、第1のモードの第2のフェーズにて、
第1のキャパシタの第1の端子を電圧基準に結合し、
第2のキャパシタの第1の端子を増幅器の第1の出力に結合し、
第1のキャパシタの第2の端子および第2のキャパシタの第2の端子を増幅器の第1の入力に結合するように構成されている、請求項6に記載のADCデバイス。 - 制御論理部は、
第1のモードの第2のフェーズにて、
第3のキャパシタの第1の端子および第4のキャパシタの第1の端子を増幅器の第1の出力に結合し、
第3のキャパシタの第2の端子および第4のキャパシタの第2の端子を電圧基準に結合し、
第2のフェーズに続く、第1のモードの第3のフェーズにて、
第3のキャパシタの第1の端子を電圧基準に結合し、
第4のキャパシタの第1の端子を増幅器の第1の出力に結合し、
第3のキャパシタの第2の端子および第4のキャパシタの第2の端子を増幅器の第1の入力に結合するように構成されている、請求項7に記載のADCデバイス。 - 第2のアナログ信号を受信する第2の入力端子を更に備え、
増幅器は、第1の入力、第2の入力、第1の出力、および第2の出力を備える、差動増幅器を含み、
アナログ部品は、前記増幅器の第2の入力と第2の出力とに結合しており複数のキャパシタを含む第2のキャパシタネットワークを更に備え、
制御論理部は、
第1のモードでは、第2のアナログ信号を前記所定の利得によって増幅して第2の増幅されたアナログ信号を生成する増幅構成に、増幅器および第2のキャパシタネットワークを構成し、
第2のモードでは、第2の増幅されたアナログ信号を用いて一つ又は複数の残留電圧からなる第2の一連の残留電圧を生成するように、増幅器および第2のキャパシタネットワークを構成するように構成されている、請求項1に記載のADCデバイス。 - 第1のアナログ信号は差動信号の第1の信号成分を含み、第2のアナログ信号は前記差動信号の第2の信号成分を含む、請求項9に記載のADCデバイス。
- 第1のアナログ信号はシングルエンド型のアナログ信号を含み、第2のアナログ信号は電圧基準を含む、請求項9に記載のADCデバイス。
- アナログ−デジタル変換器(ADC)の第1の入力端子において第1のアナログ信号を受信する工程と、
第1のアナログ信号を第1の利得によって増幅して第1の増幅されたアナログ信号を生成するように、ADCの増幅器および第1のキャパシタネットワークを構成する工程と、
第1の増幅されたアナログ信号に基づいて一つ又は複数の残留電圧からなる第1の一連の残留電圧を生成するように、増幅器および第1のキャパシタネットワークを構成する工程と、
ADCからの出力のために一つ又は複数の残留電圧からなる第1の一連の残留電圧に基づいてデジタル値を提供する工程と、を含む方法。 - ADCの第1の入力端子において第2のアナログ信号を受信する工程と、
第2のアナログ信号を第1の利得と異なる第2の利得によって増幅して第2の増幅されたアナログ信号を生成するように、ADCの増幅器および第1のキャパシタネットワークを構成する工程と、
第2の増幅されたアナログ信号に基づいて一つ又は複数の残留電圧からなる第2の一連の残留電圧を生成するように、増幅器および第1のキャパシタネットワークを構成する工程と、
ADCからの出力のために一つ又は複数の残留電圧からなる第2の一連の残留電圧に基づいてデジタル値を提供する工程と、を含む請求項12に記載の方法。 - 第1のアナログ信号を増幅するように、増幅器および第1のキャパシタネットワークを構成する工程は、
第1の利得に基づいて、第1の静電容量を有するように第1のキャパシタネットワークの第1のプログラム可能キャパシタを構成し、第2の静電容量を有するように第1のキャパシタネットワークの第2のプログラム可能キャパシタを構成する工程と、
第1のフェーズにて、
第1のプログラム可能キャパシタの第1の端子および第2のプログラム可能キャパシタの第1の端子を第1の入力端子に結合する工程と、
第1のプログラム可能キャパシタの第2の端子および第2のプログラム可能キャパシタの第2の端子を電圧基準に結合する工程と、
第1のフェーズに続く第2のフェーズにて、
第1のプログラム可能キャパシタの第1の端子および第2のプログラム可能キャパシタの第2の端子を増幅器の入力に結合する工程と、
第1のプログラム可能キャパシタの第2の端子を電圧基準に結合する工程と、
第2のプログラム可能キャパシタの第1の端子を増幅器の出力に結合する工程とを含む、請求項12に記載の方法。 - 第1の増幅されたアナログ信号に基づいて一つ又は複数の残留電圧からなる第1の一連の残留電圧を生成するように、増幅器および第1のキャパシタネットワークを構成する工程は、第3の静電容量を各々有するように第1のプログラム可能キャパシタおよび第2のプログラム可能キャパシタを構成する工程を含む、請求項14に記載の方法。
- 第1のアナログ信号を増幅するように、増幅器および第1のキャパシタネットワークを構成する工程は、
第1のモードの第1のフェーズにて、
第1のキャパシタネットワークの第1のキャパシタの第1の端子および第1のキャパシタネットワークの第2のキャパシタの第1の端子を第1の入力端子に結合する工程と、
第1のキャパシタの第2の端子および第2のキャパシタの第2の端子を電圧基準に結合する工程と、
第1のフェーズに続く、第1のモードの第2のフェーズにて、
第1のキャパシタの第1の端子を電圧基準に結合する工程と、
第2のキャパシタの第1の端子を増幅器の出力に結合する工程と、
第1のキャパシタの第2の端子および第2のキャパシタの第2の端子を増幅器の入力に結合する工程とを含む、請求項13に記載の方法。 - 第1のアナログ信号を増幅するように、増幅器および第1のキャパシタネットワークを構成する工程は、
第1のモードの第2のフェーズにて、
第1のキャパシタネットワークの第3のキャパシタの第1の端子および第1のキャパシタネットワークの第4のキャパシタの第1の端子を増幅器の出力に結合する工程と、
第3のキャパシタの第2の端子および第4のキャパシタの第2の端子を電圧基準に結合する工程と、
第2のフェーズに続く、第1のモードの第3のフェーズにて、
第3のキャパシタの第1の端子を電圧基準に結合する工程と、
第4のキャパシタの第1の端子を増幅器の第1の出力に結合する工程と、
第3のキャパシタの第2の端子および第4のキャパシタの第2の端子を増幅器の第1の入力に結合する工程とを更に含む、請求項16に記載の方法。 - ADCの第2の入力端子において第2のアナログ信号を受信する工程と、
第2のアナログ信号を第1の利得によって増幅して第2の増幅されたアナログ信号を生成するように、ADCの増幅器および第2のキャパシタネットワークを構成する工程と、
第2の増幅されたアナログ信号に基づいて一つ又は複数の残留電圧からなる第2の一連の残留電圧を生成するように、増幅器および第2のキャパシタネットワークを構成する工程とを更に含み、
ADCからの出力のためにデジタル値を提供する工程は、出力のために一つ又は複数の残留電圧からなる第1の一連の残留電圧および一つ又は複数の残留電圧からなる第2の一連の残留電圧に基づいてデジタル値を提供することを含む、請求項13に記載の方法。 - 第1のアナログ信号は差動信号の第1の信号成分を含み、第2のアナログ信号は前記差動信号の第2の信号成分を含む、請求項18に記載の方法。
- 第1のアナログ信号はシングルエンド型のアナログ信号を含み、第2のアナログ信号は電圧基準を含む、請求項18に記載の方法。
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