JP2022130998A - Ａ／ｄコンバーター、デジタル出力温度センサー、回路装置及び発振器 - Google Patents

Abstract

【課題】Ａ／Ｄ変換回路の分解能よりも高い精度のＡ／Ｄ変換を実現できるＡ／Ｄコンバーター等の提供。
【解決手段】Ａ／Ｄコンバーター３０は、ＤＡＣ入力デジタル値をＤ／Ａ変換して、ＤＡＣ出力信号を出力するＤ／Ａ変換回路４０と、入力信号とＤＡＣ出力信号の差分に基づく差分信号を出力する差分出力回路５０と、差分信号をＡ／Ｄ変換して、ＡＤＣ出力デジタル値を出力するＡ／Ｄ変換回路６０と、ＡＤＣ出力デジタル値に基づいて、ＤＡＣ入力デジタル値を出力する制御回路７０を含む。制御回路７０は、第１ＤＡＣ入力デジタル値と第１ＤＡＣ入力デジタル値とは異なる第２ＤＡＣ入力デジタル値を出力し、第１ＤＡＣ入力デジタル値に対応して得られた第１ＡＤＣ出力デジタル値と、第２ＤＡＣ入力デジタル値に対応して得られた第２ＡＤＣ出力デジタル値と、ＤＡＣ入力デジタル値とに基づいて、ＡＤＣ結果データを求める。
【選択図】図１

Description

本発明は、Ａ／Ｄコンバーター、デジタル出力温度センサー、回路装置及び発振器等に関する。

入力信号をデジタル値に変換するＡ／Ｄコンバーターでは高精度化に対する要求がある。例えばＡ／Ｄコンバーターが有するＡ／Ｄ変換回路の分解能よりも高い高精度のＡ／Ｄコンバーターを実現する従来技術としては例えば非特許文献１に開示される技術がある。

Y. Chae, K. Souri, and K. A. A. Makinwa, "A 6.3 μW 20 bit incremental zoom ADC with 6 ppm INL and 1 μV offset," IEEE J. Solid-State Circuits, vol. 48, no. 12, pp. 3019-3027, Dec. 2013

非特許文献１の従来技術では粗い精度のCoarse ADCと、高い精度のFine ADCという２つのＡ／Ｄ変換回路を用いて、高精度のＡ／Ｄコンバーターを実現している。しかしながら、例えば１つのＡ／Ｄ変換回路を用いて高精度のＡ／Ｄコンバーターを実現する手法については提案されていなかった。

本開示の一態様は、入力信号をＡ／Ｄ変換してＡＤＣ結果データを出力するＡ／Ｄコンバーターであって、ＤＡＣ入力デジタル値をＤ／Ａ変換して、ＤＡＣ出力信号を出力するＤ／Ａ変換回路と、前記入力信号と前記ＤＡＣ出力信号の差分に基づく差分信号を出力する差分出力回路と、前記差分信号をＡ／Ｄ変換して、ＡＤＣ出力デジタル値を出力するＡ／Ｄ変換回路と、前記ＡＤＣ出力デジタル値に基づいて、前記ＤＡＣ入力デジタル値を出力する制御回路と、を含み、前記制御回路は、前記ＤＡＣ入力デジタル値として第１ＤＡＣ入力デジタル値と、前記第１ＤＡＣ入力デジタル値とは異なる第２ＤＡＣ入力デジタル値とを出力し、前記第１ＤＡＣ入力デジタル値に対応して得られた前記ＡＤＣ出力デジタル値である第１ＡＤＣ出力デジタル値と、前記第２ＤＡＣ入力デジタル値に対応して得られた前記ＡＤＣ出力デジタル値である第２ＡＤＣ出力デジタル値と、前記ＤＡＣ入力デジタル値とに基づいて、前記ＡＤＣ結果データを求めるＡ／Ｄコンバーターに関係する。

また本開示の一態様は、上記に記載のＡ／Ｄコンバーターと、温度を検出して温度検出電圧を出力する温度センサー回路と、を含み、前記差分出力回路には、前記温度検出電圧が前記入力電圧として入力されるデジタル出力温度センサーに関係する。

また本開示の一態様は、上記に記載のＡ／Ｄコンバーターと、温度を検出して温度検出電流を出力する温度センサー回路と、を含み、前記差分出力回路には、前記温度検出電流が前記入力電流として入力されるデジタル出力温度センサーに関係する。

また本開示の一態様は、上記に記載のデジタル出力温度センサーと、振動子を発振させる発振回路と、を含み、前記デジタル出力温度センサーは、前記振動子の温度を検出して、前記ＡＤＣ結果データを温度検出データとして出力する回路装置に関係する。

また本開示の一態様は、上記に記載の回路装置と、前記振動子と、を含む発振器に関係する。

本実施形態のＡ／Ｄコンバーターの構成例。 差分出力回路としてアンプ回路を設けたＡ／Ｄコンバーターの構成例。 Ａ／Ｄコンバーターの動作説明図。 本実施形態のＡ／Ｄコンバーターの詳細な構成例。 Ａ／Ｄコンバーターの詳細な動作説明図。 入力電圧とＡＤＣ入力電圧の関係の一例を示す図。 二次のデルタシグマ変調に対応する変調を行う場合の構成例。 従来のＡ／Ｄコンバーターの構成例。 抵抗ラダー型のＤ／Ａ変換回を用いたＡ／Ｄコンバーターの構成例。 逐次比較型のＡ／Ｄ変換回路の構成例。 逐次比較型のＡ／Ｄ変換回路のコンパレーターの第１構成例。 逐次比較型のＡ／Ｄ変換回路のコンパレーターの第２構成例。 デジタル出力温度センサーの構成例。 デジタル出力温度センサーの詳細な第１構成例。 デジタル出力温度センサーの動作説明図。 デジタル出力温度センサーの詳細な第２構成例。 デジタル出力温度センサーを含む回路装置の第１構成例。 デジタル出力温度センサーを含む回路装置の第２構成例。 発振器の構造例。

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．Ａ／Ｄコンバーター
図１に本実施形態のＡ／Ｄコンバーター３０の構成例を示す。Ａ／Ｄコンバーター３０は、入力信号ＶＩＮをＡ／Ｄ変換してＡＤＣ結果データＤＱを出力する。図１ではＡ／Ｄコンバーター３０は、Ｄ／Ａ変換回路４０と差分出力回路５０とＡ／Ｄ変換回路６０と制御回路７０を含む。なお本実施形態のＡ／Ｄコンバーター３０は、図１の構成に限定されるものではなく、その構成要素の一部を省略したり、他の構成要素を追加したり、その構成要素を他のタイプの構成要素に変更するなどの種々の変形実施が可能である。

Ｄ／Ａ変換回路４０は、ＤＡＣ入力デジタル値ｎをＤ／Ａ変換して、ＤＡＣ出力信号ＶＮを出力する。Ｄ／Ａ変換回路４０としては、例えば抵抗ラダー型のＤ／Ａ変換回路を用いることが望ましい。但し本実施形態ではＤ／Ａ変換回路４０として、例えば容量アレイ型、デルタシグマ型又は電流出力型等の他の方式のＤ／Ａ変換回路を用いることも可能である。また以下では、入力信号ＶＩＮやＤＡＣ出力信号ＶＮが電圧信号である場合を例にとり説明するが、入力信号ＶＩＮやＤＡＣ出力信号ＶＮは電流信号であってもよい。

差分出力回路５０は、入力信号ＶＩＮとＤＡＣ出力信号ＶＮの差分に基づく差分信号ＤＳを出力する。差分出力回路５０は、例えば差動入力の第１入力端子に入力信号ＶＩＮが入力され、差動入力の第２入力端子にＤＡＣ出力信号ＶＮが入力され、入力信号ＶＩＮとＤＡＣ出力信号ＶＮの差分信号ＤＳを例えば差動出力端子に出力する。第１入力端子は例えば非反転入力端子であり、第２入力端子は例えば反転入力端子である。差分信号ＤＳは、例えばＶＩＮ－ＶＮに対応する第１差分信号とＶＮ－ＶＩＮに対応する第２差分信号により構成される。

Ａ／Ｄ変換回路６０は、差分信号ＤＳをＡ／Ｄ変換して、ＡＤＣ出力デジタル値ｄを出力する。例えばＡ／Ｄ変換回路６０は、差動入力の第１入力端子に差分信号ＤＳの第１差分信号が入力され、差動入力の第２入力端子に差分信号ＤＳの第２差分信号が入力され、第１差分信号と第２差分信号の差分をＡ／Ｄ変換することで得られるＡＤＣ出力デジタル値ｄを出力する。Ａ／Ｄ変換回路６０としては、例えば逐次比較型のＡ／Ｄ変換回路を用いることが望ましい。但し本実施形態ではＡ／Ｄ変換回路６０として、例えば逐次比較型以外のパイプライン型やデルタシグマ型などの他の方式のＡ／Ｄ変換回路を用いることも可能である。

制御回路７０はＤＡＣ入力デジタル値ｎを出力する。例えば制御回路７０は、Ａ／Ｄ変換回路６０からのＡＤＣ出力デジタル値ｄに基づいてＤＡＣ入力デジタル値ｎを出力する。例えば制御回路７０は、ＡＤＣ出力デジタル値ｄに基づく演算処理を行ってＤ／Ａ変換回路４０にＤＡＣ入力デジタル値ｎを出力する。また制御回路７０は最終的なＡＤＣ結果データＤＱを出力する。即ちＡＤＣ結果データＤＱのデジタル値を出力する。制御回路７０はロジック回路により実現できる。

具体的には制御回路７０は、ＤＡＣ入力デジタル値ｎとして、ＤＡＣ入力デジタル値ｎ１と、ＤＡＣ入力デジタル値ｎ１とは異なるＤＡＣ入力デジタル値ｎ２を出力する。ＤＡＣ入力デジタル値ｎ１は第１ＤＡＣ入力デジタル値であり、ＤＡＣ入力デジタル値ｎ２は第２ＤＡＣ入力デジタル値である。そして制御回路７０は、ＤＡＣ入力デジタル値ｎ１に対応して得られたＡＤＣ出力デジタル値ｄであるＡＤＣ出力デジタル値ｄ１と、ＤＡＣ入力デジタル値ｎ２に対応して得られたＡＤＣ出力デジタル値ｄであるＡＤＣ出力デジタル値ｄ２と、ＤＡＣ入力デジタル値ｎとに基づいて、ＡＤＣ結果データＤＱを求める。例えばＤＡＣ入力デジタル値ｎ１、ｎ２の一方から他方の値が求められる場合に、制御回路７０は、ＡＤＣ出力デジタル値ｄ１と、ＡＤＣ出力デジタル値ｄ２と、ＤＡＣ入力デジタル値ｎ１又はＤＡＣ入力デジタル値ｎ２とから、ＡＤＣ結果データＤＱを求める。ＡＤＣ出力デジタル値ｄ１は第１ＡＤＣ出力デジタル値であり、ＡＤＣ出力デジタル値ｄ２は第２ＡＤＣ出力デジタル値である。

例えば制御回路７０がＤＡＣ入力デジタル値ｎ１を出力すると、Ｄ／Ａ変換回路４０がＤＡＣ入力デジタル値ｎ１のＤ／Ａ変換を行って、ＤＡＣ出力信号ＶＮ＝Ｖｎ１を出力する。すると差分出力回路５０が、入力信号ＶＩＮとＤＡＣ出力信号Ｖｎ１の差分に基づく差分信号ＤＳを出力し、Ａ／Ｄ変換回路６０が差分信号ＤＳのＡ／Ｄ変換を行うことで、ＡＤＣ出力デジタル値ｄ＝ｄ１を制御回路７０に出力する。また制御回路７０がＤＡＣ入力デジタル値ｎ２を出力すると、Ｄ／Ａ変換回路４０がＤＡＣ入力デジタル値ｎ２のＤ／Ａ変換を行って、ＤＡＣ出力信号ＶＮ＝Ｖｎ２を出力する。すると差分出力回路５０が、入力信号ＶＩＮとＤＡＣ出力信号Ｖｎ２の差分に基づく差分信号ＤＳを出力し、Ａ／Ｄ変換回路６０が差分信号ＤＳのＡ／Ｄ変換を行うことで、ＡＤＣ出力デジタル値ｄ＝ｄ２を制御回路７０に出力する。そして制御回路７０は、ＡＤＣ出力デジタル値ｄ１、ｄ２と、ＤＡＣ入力デジタル値ｎとに基づいてＡＤＣ結果データＤＱを求める。例えば制御回路７０は、ＡＤＣ出力デジタル値ｄ１、ｄ２と、ＤＡＣ入力デジタル値ｎ１又はＤＡＣ入力デジタル値ｎ１とに基づいてＡＤＣ結果データＤＱを求めて、最終的なＡＤＣ結果のデジタル値として出力する。

このように本実施形態のＡ／Ｄコンバーター３０は、ＤＡＣ入力デジタル値ｎ１に基づくＡ／Ｄ変換とＤＡＣ入力デジタル値ｎ２に基づくＡ／Ｄ変換というように例えば２回のＡ／Ｄ変換を行う。そしてＤＡＣ入力デジタル値ｎ１に基づくＡ／Ｄ変換結果であるＡＤＣ出力デジタル値ｄ１と、ＤＡＣ入力デジタル値ｎ２に基づくＡ／Ｄ変換結果であるＡＤＣ出力デジタル値ｄ２とに基づいて、最終的なＡＤＣ結果データＤＱを算出している。そしてＡＤＣ出力デジタル値ｄ１については、入力信号ＶＩＮと、ＤＡＣ入力デジタル値ｎ１をＤ／Ａ変換回路４０によりＤ／Ａ変換したＤＡＣ出力信号Ｖｎ１との差分を、Ａ／Ｄ変換回路６０によりＡ／Ｄ変換することで求められる。またＡＤＣ出力デジタル値ｄ２については、入力信号ＶＩＮと、ＤＡＣ入力デジタル値ｎ２をＤ／Ａ変換回路４０によりＤ／Ａ変換したＤＡＣ出力信号Ｖｎ２との差分を、Ａ／Ｄ変換回路６０によりＡ／Ｄ変換することで求められる。このようにすれば、Ａ／Ｄ変換回路６０とＤ／Ａ変換回路４０とを用いて、Ａ／Ｄ変換回路６０の分解能よりも高い精度のＡ／Ｄ変換が可能なＡ／Ｄコンバーター３０を実現できるようになる。一例としては、Ａ／Ｄ変換回路６０の分解能が例えば１５～１６ビットである場合に、分解能を例えば２ビット程度向上し、例えば１７～１８ビットの分解能のＡ／Ｄコンバーター３０を実現できるようになる。そして本実施形態によれば、例えばCoarse ADCとFine ADCというような２つのＡ／Ｄ変換回路を用いなくても、例えば１つのＡ／Ｄ変換回路６０を用いて、Ａ／Ｄ変換回路６０の分解能よりも高い精度のＡ／Ｄコンバーター３０を実現することが可能になる。例えばＡ／Ｄ変換回路６０とＤ／Ａ変換回路４０の設定を変えて２回変換することで、Coarse ADCとFine ADCを使うTwo-Step ADCで課題となるアナログゲインの精度要求を緩和することが可能になり、例えば線形性改善やミッシングコードの防止を実現できるようになる。

図２に、差分出力回路５０としてアンプ回路５１を設けた場合の本実施形態のＡ／Ｄコンバーター３０の構成例を示す。図２では入力信号ＶＩＮは入力電圧となる。そしてＤ／Ａ変換回路４０は、ＤＡＣ入力デジタル値ｎをＤ／Ａ変換したＤＡＣ出力電圧を、ＤＡＣ出力信号ＶＮとして出力する。具体的にはＤ／Ａ変換回路４０は、ＤＡＣ入力デジタル値ｎ＝ｎ１をＤ／Ａ変換したＤＡＣ出力電圧を、ＤＡＣ出力信号ＶＮ＝Ｖｎ１として出力し、ＤＡＣ入力デジタル値ｎ＝ｎ２をＤ／Ａ変換したＤＡＣ出力電圧を、ＤＡＣ出力信号ＶＮ＝Ｖｎ２として出力する。そして差分出力回路５０として、入力電圧である入力信号ＶＩＮと、ＤＡＣ出力電圧であるＤＡＣ出力信号ＶＮを差動増幅するアンプ回路５１が設けられている。図２では、アンプ回路５１は、増幅率Ｇで入力信号ＶＩＮとＤＡＣ出力信号ＶＮを差動増幅して、差動電圧信号である差分信号ＤＳをＡ／Ｄ変換回路６０に出力する。このようなアンプ回路５１を設ければ、入力信号ＶＩＮとＤＡＣ出力信号ＶＮの差分をアンプ回路５１により増幅した差分信号ＤＳを、Ａ／Ｄ変換回路６０に入力できるようになる。従って、Ａ／Ｄ変換回路６０は、アンプ回路５１により増幅された広い振幅範囲の差分信号ＤＳに対して、例えばフルスケールでＡ／Ｄ変換を行うことが可能になり、高精度のＡ／Ｄ変換を実現できるようになる。例えばアンプ回路５１により増幅した信号をＡ／Ｄ変換回路６０によりＡ／Ｄ変換することで、Ａ／Ｄ変換回路６０の分解能よりも高い分解能のＡ／Ｄコンバーター３０を実現できるようになる。なおアンプ回路５１の信号のゲインである増幅率Ｇは、例えば１０～２０倍程度とすることができる。

図３は本実施形態のＡ／Ｄコンバーター３０の動作説明図である。図３のＡ１は、入力電圧とＤＡＣ出力電圧の関係を示している。入力電圧は入力信号ＶＩＮの電圧であり、ＤＡＣ出力電圧はＤＡＣ出力信号ＶＮの電圧である。図３のＡ１の横軸のＤＡＣ入力デジタル値ｎはＤ／Ａ変換回路４０に入力されるデジタル値であり、デジタル値はデジタルコードとも呼ばれる。図３のＡ１に示すように、Ｄ／Ａ変換回路４０は、ＤＡＣ入力デジタル値ｎ１が入力されたときに、Ｖｎ１のＤＡＣ出力電圧をアンプ回路５１に出力し、ＤＡＣ入力デジタル値ｎ２が入力されたときに、Ｖｎ２のＤＡＣ出力電圧をアンプ回路５１に出力する。図３のＡ１では、Ａ／Ｄコンバーター３０の入力電圧であるＶＩＮは、例えばＤＡＣ出力電圧であるＶｎ１とＶｎ２の間の電圧になっている。なお、本実施形態では、入力信号ＶＩＮを、適宜、入力電圧と記載し、Ｄ／Ａ変換回路４０を、適宜、ＤＡＣと記載し、Ａ／Ｄ変換回路６０を、適宜、ＡＤＣと記載する。

図３のＡ２は、アンプ回路５１の増幅後における入力電圧とＡＤＣ入力電圧の関係を示している。ＡＤＣ入力電圧は差分信号ＤＳの電圧である差分電圧である。図３のＡ２では、アンプ回路５１により、Ｇ倍（Ｇ＞１）の信号増幅が行われている。

図３のＡ１に示すように、Ｄ／Ａ変換回路４０は、ＤＡＣ入力デジタル値ｎ１が入力されると、Ｖｎ１の出力電圧を出力する。そして図３のＡ２に示すように、アンプ回路５１は、ＶＩＮの入力電圧とＶｎ１のＤＡＣ出力電圧の差分電圧であるＶＩＮ－Ｖｎ１をＧ倍に増幅して、Ａ／Ｄ変換回路６０に出力し、Ａ／Ｄ変換回路６０は、（ＶＩＮ－Ｖｎ１）×Ｇの電圧をＡ／Ｄ変換して、ＡＤＣ出力デジタル値ｄ１を制御回路７０に出力する。また図３のＡ１に示すように、Ｄ／Ａ変換回路４０は、ＤＡＣ入力デジタル値ｎ２が入力されると、Ｖｎ２の出力電圧を出力する。そして図３のＡ２に示すように、アンプ回路５１は、ＶＩＮの入力電圧とＶｎ２の出力電圧の差分電圧であるＶＩＮ－Ｖｎ２をＧ倍に増幅して、Ａ／Ｄ変換回路６０に出力し、Ａ／Ｄ変換回路６０は、（ＶＩＮ－Ｖｎ２）×Ｇの電圧をＡ／Ｄ変換して、ＡＤＣ出力デジタル値ｄ２を制御回路７０に出力する。

そして制御回路７０は、ＤＡＣ入力デジタル値ｎ１をＤ／Ａ変換回路４０に出力したときにＡ／Ｄ変換回路６０から入力されるＡＤＣ出力デジタル値ｄ１と、ＤＡＣ入力デジタル値ｎ２をＤ／Ａ変換回路４０に出力したときにＡ／Ｄ変換回路６０から入力されるＡＤＣ出力デジタル値ｄ２とに基づいて、ＡＤＣ結果データＤＱを求める。例えば図３のＡ３に示す差分電圧は、（ＶＩＮ－Ｖｎ１）×Ｇと表され、これはＡＤＣ出力デジタル値ｄ１に対応する。Ａ４に示す差分電圧は、（ＶＩＮ－Ｖｎ２）×Ｇと表され、これはＡＤＣ出力デジタル値ｄ２に対応する。またＡ５に示す差分電圧は（Ｖｎ２－Ｖｎ１）×Ｇ＝（ＶＩＮ－Ｖｎ１）×Ｇ－（ＶＩＮ－Ｖｎ２）×Ｇと表され、これはＡＤＣ出力デジタル値ｄ１、ｄ２の差分であるｄ１－ｄ２に対応する。従って、Ａ５の差分電圧に対するＡ３の差分電圧とＡ４の差分電圧の比率から、Ａ／Ｄコンバーター３０の入力電圧であるＶＩＮを特定できる。具体的にはＶＩＮは下式（１）のように特定できる。

従って、制御回路７０は、ＡＤＣ結果データＤＱを下式（２）のように演算して、出力できるようになる。

例えばＶＩＮがＶｎ１とＶｎ２の間の電圧である場合には、ＶＩＮは、Ｖｎ１とＶｎ２との間において、ｄ１／（ｄ１－ｄ２）の比率で表される電圧になる。例えばｄ１／（ｄ１－ｄ２）が０．５である場合には、ＶＩＮ＝Ｖｎ１＋（Ｖｎ２－Ｖｎ１）×０．５になり、ＶＩＮはＶｎ１とＶｎ２の中央の電圧になる。ｄ１／（ｄ１－ｄ２）が０．６である場合には、ＶＩＮ＝Ｖｎ１＋（Ｖｎ２－Ｖｎ１）×０．６になり、ＶＩＮは、Ｖｎ２とＶｎ１の間において６０％の比率で表される電圧になる。なおＶＩＮがＶｎ１とＶｎ２の間の電圧ではない場合にも、上式（１）によりＶＩＮを特定し、上式（２）のように制御回路７０はＡＤＣ結果データＤＱを求めて出力できる。

本実施形態によれば、例えばＡ／Ｄ変換の分解能を向上するためにＡ／Ｄ変換回路６０の前段にアンプ回路５１を設ける場合であっても、増幅回路であるアンプ回路５１の回路特性がＡ／Ｄ変換の結果に影響しにくくなる。例えば上式（１）、（２）に示すように、理論上はアンプ回路５１の増幅率ＧはＡ／Ｄ変換の結果に全く影響しない。また本実施形態では制御回路７０は、Ａ／Ｄ変換回路６０からのＡＤＣ出力デジタル値ｄに基づいて、ＤＡＣ入力デジタル値ｎを生成している。例えば制御回路７０は、フィードバック制御によりＤＡＣ入力デジタル値ｎを生成している。このようなフィードバック制御を行うことで、Ｄ／Ａ変換回路４０のＤＡＣ出力電圧であるＶＮを、入力電圧であるＶＩＮに近づけることが可能になる。例えばＶＮとＶＩＮが離れすぎると、正確なＡ／Ｄ変換結果を得ることが難しくなるが、ＶＮをＶＩＮに近づけることで、Ａ／Ｄ変換の結果を高精度化することが可能になる。

以上のように本実施形態では、第１ＤＡＣ入力デジタル値をｎ１とし、第２ＤＡＣ入力デジタル値をｎ２とし、第１ＡＤＣ出力デジタル値をｄ１とし、第２ＡＤＣ出力デジタル値をｄ２とし、ＡＤＣ結果データをＤＱとしたときに、制御回路７０は、ＤＱ＝ｎ１＋（ｎ２－ｎ１）×ｄ１／（ｄ１－ｄ２）によりＡＤＣ結果データＤＱを求める。即ち制御回路７０は、ＤＡＣ入力デジタル値であるｎ１、ｎ２と、ＡＤＣ出力デジタル値であるｄ１、ｄ２に基づいて、ＤＱ＝ｎ１＋（ｎ２－ｎ１）×ｄ１／（ｄ１－ｄ２）の演算処理を行うことで、ＡＤＣ結果データＤＱを求める。このようにすれば、Ａ／Ｄ変換回路６０とＤ／Ａ変換回路４０が、ＤＡＣ入力デジタル値ｎ１に基づく変換と、ＤＡＣ入力デジタル値ｎ２に基づく変換を行い、制御回路７０が、ＤＱ＝ｎ１＋（ｎ２－ｎ１）×ｄ１／（ｄ１－ｄ２）の演算処理を行うことで、Ａ／Ｄ変換回路６０の分解能よりも高い精度のＡ／Ｄコンバーター３０を実現できるようになる。

図４に本実施形態のＡ／Ｄコンバーター３０の詳細な構成例を示す。図４では制御回路７０の具体的な構成例が示されている。また図５にＡ／Ｄコンバーター３０の詳細な動作説明図を示す。ここでは図６に示すように例えば０．８８ＶのＶＩＮが入力されたものとする。

図５のＢ１に示すｋ回目の処理（ｋは１以上の整数）では、図４の制御回路７０の遅延器７６がｎ＝２０を出力している。そして制御回路７０のセレクター７８により、Ｂ２、Ｂ３に示すように１回目はｎ＝２０がＤ／Ａ変換回路４０に出力され、２回目はｎ＝２１がＤ／Ａ変換回路４０に出力される。Ｄ／Ａ変換回路４０にｎ＝２０が入力されると、Ａ／Ｄ変換回路６０に例えば＋０．０８Ｖが入力され、Ａ／Ｄ変換回路６０は例えば８０のデジタル値を出力する。ここでは１ＬＳＢを例えば１ｍＶとしている。またＤ／Ａ変換回路４０にｎ＝２１が入力されると、Ａ／Ｄ変換回路６０に例えば－０．０２Ｖが入力され、Ａ／Ｄ変換回路６０は例えば－２０のデジタル値を出力する。すると制御回路７０の演算回路７２は、ｄ＝ｄ１／（ｄ１－ｄ２）の演算処理を行って、ｄ＝８０／｛８０－（－２０）｝＝０．８を出力する。このｄ＝０．８に対して、制御回路７０のゲイン乗算器７３により例えばａ１＝０．５のゲインが乗算され、制御回路７０の積分器７４には、０．８×０．５＝０．４が入力される。このとき積分器７４は、積分結果である２１．１を出力しており、制御回路７０の量子化器７５が、この２１．１を整数にする量子化を行って、Ｂ４に示すように、ｋ＋１回目の処理に用いられるｎとして、ｎ＝２１を出力する。またＢ５に示すように、制御回路７０の加算器７７は、ｋ回目の処理に用いられたｎ＝２０と、ｋ回目の処理での演算回路７２の出力であるｄ＝０．８との加算処理を行って、ＡＤＣ結果データとしてＤＱ＝２０．８を出力する。

またＢ４に示すように、ｋ＋１回目の処理において、遅延器７６は、ｋ回目の処理での量子化により求められたｎ＝２１を出力する。そしてセレクター７８により、Ｂ６、Ｂ７に示すように１回目はｎ＝２１がＤ／Ａ変換回路４０に出力され、２回目はｎ＝２２がＤ／Ａ変換回路４０に出力される。Ｄ／Ａ変換回路４０にｎ＝２１が入力されると、Ａ／Ｄ変換回路６０に例えば－０．０２Ｖが入力され、Ａ／Ｄ変換回路６０は例えば－２０のデジタル値を出力する。またＤ／Ａ変換回路４０にｎ＝２２が入力されると、Ａ／Ｄ変換回路６０に例えば－０．１２Ｖが入力され、Ａ／Ｄ変換回路６０は例えば－１２０のデジタル値を出力する。すると演算回路７２は、ｄ＝ｄ１／（ｄ１－ｄ２）の演算処理を行って、ｄ＝－２０／｛－２０－（－１２０）｝＝－０．２を出力する。このｄ＝－０．２に対して、ゲイン乗算器７３によりａ１＝０．５のゲインが乗算され、積分器７４には、－０．２×０．５＝－０．１が入力される。このとき積分器７４は、ｋ回目の積分結果である２１．１に対してｋ回目の積分器入力である０．４を加算した値である２１．５を出力している。そして量子化器７５が、この２１．５を整数にする量子化を行って、Ｂ８に示すように、ｋ＋２回目の処理に用いられるｎとして、ｎ＝２２を出力する。またＢ９に示すように、加算器７７は、ｋ＋１回目の処理に用いられたｎ＝２１と、ｋ＋１回目の処理での演算回路７２の出力であるｄ＝－０．２との加算処理を行って、ＡＤＣ結果データとしてＤＱ＝２０．８を出力する。

このように本実施形態では、図５のＢ１、Ｂ４、Ｂ８、Ｂ１０、Ｂ１１に示すように、ＤＡＣ入力デジタル値ｎに対するデルタシグマ変調等の変調が行われて、変調されたＤＡＣ入力デジタル値ｎがＤ／Ａ変換回路４０に入力されるようになる。そしてＢ５、Ｂ９、Ｂ１２、Ｂ１２、Ｂ１３、Ｂ１４に示すように、図６のＶＩＮ＝０．８８Ｖの入力電圧に対応するＡＤＣ結果データＤＱが制御回路７０から出力されるようになる。例えば図３において、ＤＡＣ入力デジタル値ｎに対応するＤＡＣ出力電圧と、ＶＩＮの入力電圧との電圧差が大きくなると、Ａ／Ｄ変換回路６０に入力される差分信号ＤＳの差分電圧が大きくなる。そしてＡ／Ｄ変換回路６０のフルスケールの範囲を超えてしまうと、正確なＡ／Ｄ変換ができなくなる問題が生じる。この点、図４、図５では、ＤＡＣ出力電圧とＶＩＮの入力電圧との電圧差が大きい場合には、積分器７４等による積分処理により、ＤＡＣ出力電圧とＶＩＮの入力電圧との電圧差が近づくようにフィードバック制御が行われて、ＤＡＣ入力デジタル値ｎが制御回路７０から出力される。従って、差分信号ＤＳの差分電圧が大きくなってＡ／Ｄ変換回路６０のフルスケールの範囲を超えてしまう事態を抑制でき、Ａ／Ｄコンバーター３０の高精度化を実現できるようになる。

以上のように本実施形態では、制御回路７０は、ＡＤＣ出力デジタル値ｄ１とＡＤＣ出力デジタル値ｄ２とに基づいて、ｄ＝ｄ１／（ｄ１－ｄ２）を求める演算を行う演算回路７２と、演算回路７２の出力に対する積分処理を行う積分器７４と、積分処理の結果に対する量子化処理を行って、ＤＡＣ入力デジタル値ｎを出力する量子化器７５を含む。このようにすれば、ＤＡＣ入力デジタル値ｎに対してデルタシグマ変調等の変調を行うことが可能になる。これにより、Ｄ／Ａ変換回路４０へのＤＡＣ入力デジタル値ｎが１つの値に固定されないようになり、Ｄ／Ａ変換回路４０の直線性や微分特性を改善できる。またＤＡＣ入力デジタル値ｎを自律的に自動的に決定できるようになる。

なお図４のＨ１では、１次のデルタシグマ変調に対応する変調を行っているが、本実施形態における変調処理はこれに限定されない。例えば図７に示すような２次のデルタシグマ変調に対応する変調を行うなどの種々の変形実施が可能である。

また制御回路７０は、ＤＡＣ入力デジタル値ｎ１に所定値を加算したＤＡＣ入力デジタル値ｎ２を出力する。例えば図４では制御回路７０は、ＤＡＣ入力デジタル値ｎ１に対して、所定値である＋１を加算したＤＡＣ入力デジタル値ｎ２を出力している。ここで所定値は＋１には限定されず、２以上の値であってもよいし、負の値であってもよい。このようにすれば、所定値を加算するという簡素な処理により、ＤＡＣ入力デジタル値ｎ１、ｎ２をＤ／Ａ変換回路４０に出力して、ＤＡＣ入力デジタル値ｎ１に対応するＡＤＣ出力デジタル値ｄ１と、ＤＡＣ入力デジタル値ｎ２に対応するＡＤＣ出力デジタル値ｄ２を、Ａ／Ｄ変換回路６０から出力させることが可能になる。

例えば図８に、従来技術であるTwo-step ADCの構成例を示す。図８では、２つのＡＤＣにより２段階に分けて変換を行う。まず前段のCoarse ADCにより変換を行い、その結果をＤＡＣに送り、変換残差電圧を生成する。その後、後段のFine ADCにより変換することで高精度化を図る。最終的な変換精度はFine ADCで決定される。そのため、変換残差電圧を増幅する回路を加えることで、Fine ADCの分解能を向上させている。しかしながら、この構成には、誤差を発生する原因が多く存在する。例えばCoarse ADCとＤＡＣにミスマッチがあると、変換残差電圧が実際の値と異なる結果となり、線形性やミッシングコードなどの誤差が発生してしまう。またFine ADCの精度を向上するために付加される増幅器のゲインエラー、オフセット、線形性など、これらの誤差はすべて、ＡＤＣの非線形性誤差に影響を与えてしまう。また２つのＡＤＣのフルスケール、オフセットにミスマッチがある場合、これらの影響により非線形性やミッシングコードを発生させてしまう。

またTwo-step ADCの改良例であるZoom ADCでは、ＤＡＣをFine ADCに取り込むことで、変換残差電圧のミスマッチの影響を取り除いている。そしてCoarse ADCにSAR-ADCを採用して、ＤＡＣをSAR-ADCとも共用することで、ミスマッチの影響を更に低減している。この構成によれば、Fine ADCは、ＤＡＣが取り込まれ、デルタシグマ型のＡＤＣの構成をとっており、高精度化が可能である。しかし、帯域を広くする場合、サンプリングを高速化し、オーバーサンプリング比を高める必要があり、広帯域化が難しいという問題がある。またデルタシグマ型のＡ／Ｄ変換回路は、回路内部でアンプを用いた積分器構造を有するため、１／ｆノイズが発生する。そのため、ＡＤＣの変換結果に１／ｆノイズが重畳してしまうという問題もある。

この点、本実施形態では、図８のTwo-step ADCのように２つのＡ／Ｄ変換回路を用いて高精度化を実現するのではなく、Ａ／Ｄ変換回路６０とＤ／Ａ変換回路４０を用いて、Ａ／Ｄ変換回路６０の分解能よりも高い分解能の高精度のＡ／Ｄコンバーター３０を実現している。即ち図５等で説明したように、Ａ／Ｄ変換回路６０とＤ／Ａ変換回路４０を用いて、ＤＡＣ入力デジタル値ｎを変えて２回の変換を行うことで、Two-step ADCにおいて課題であったアナログゲインの精度要求を緩和でき、線形性の改善やミッシングコードの防止を実現できる。例えば本実施形態では、Ａ／Ｄ変換の分解能を向上するためにＡ／Ｄ変換回路６０の前段にアンプ回路５１を設けた場合にも、上式（１）、（２）で説明したように、アンプ回路５１の増幅率ＧはＡ／Ｄ変換の結果に影響を与えないため、高精度化を実現できる。また従来技術のようなCoarse ADCとFine ADCというような２つのＡ／Ｄ変換回路を設けなくても済むため、２つのＡ／Ｄ変換回路のミスマッチによる誤差の発生も生じない。またZoom ADCでは、デルタシグマ型のＡ／Ｄ変換回路を用いるため、広帯域化が難しいという課題がある。これに対して本実施形態のＡ／Ｄコンバーター３０では、Ａ／Ｄ変換回路６０として例えば逐次比較型のＡ／Ｄ変換回路などの広帯域の動作が可能なＡ／Ｄ変換回路を用いることができるため、広帯域化の実現も容易であるという利点がある。

また本実施形態ではＤ／Ａ変換回路４０は、抵抗ラダー型のＤ／Ａ変換回路であることが望ましい。図９はこの場合のＡ／Ｄコンバーター３０の構成例を示す図である。図９に示すように抵抗ラダー型のＤ／Ａ変換回路４０は、ラダー抵抗回路４１とスイッチアレイ４２を含む。ラダー抵抗回路４１は、高電位側の電源ノードと低電位側の電源ノードとの間に直列に設けられる複数の抵抗を含む。電圧選択回路であるスイッチアレイ４２は、制御回路７０からのＤＡＣ入力デジタル値ｎによりオン又はオフにされる複数のスイッチを含む。そしてスイッチアレイ４２は、ラダー抵抗回路４１の複数の分割電圧ノードからの複数の分割電圧が入力されて、ＤＡＣ入力デジタル値ｎによる複数のスイッチのオン、オフ制御により選択された電圧を、ＤＡＣ出力電圧であるＤＡＣ出力信号ＶＮとして出力する。また図９では、アンプ回路５１は、演算増幅器ＯＰと、複数のキャパシターを含む。そしてアンプ回路５１は、キャパシターの容量比により設定される増幅率Ｇで、ＤＡＣ出力信号ＶＮと入力信号ＶＩＮの差動増幅を行って、差分信号ＤＳをＡ／Ｄ変換回路６０に出力する。この場合に入力信号ＶＩＮは、サンプルホールド回路５４によりサンプルホールドされて、アンプ回路５１に入力される。なおＡ／Ｄ変換回路６０の変換速度に対して、入力信号ＶＩＮの変化速度が十分に遅い場合には、サンプルホールド回路５４の構成は省略できる。

例えば、上式（１）、（２）や図３から明らかなように、Ｄ／Ａ変換回路４０のＩＮＬ（Integral Non-Linearity）などの直線性の特性が悪いと、Ａ／Ｄコンバーター３０の精度が低下してしまう。例えば上式（２）に示すようにＡＤＣ結果データはＤＱ＝ｎ１＋（ｎ２－ｎ１）×ｄ１／（ｄ１ーｄ２）の演算式により求められるが、Ｄ／Ａ変換回路４０の直線性の特性が悪いと、この演算式の前提が崩れてしまい、高精度なＡ／Ｄコンバーター３０の実現が難しくなる。この点、図９ではＤ／Ａ変換回路４０として抵抗ラダー型のＤ／Ａ変換回路を用いている。抵抗ラダー型のＤ／Ａ変換回路４０は、ラダー抵抗回路４１の複数の抵抗の抵抗値の比に基づくＤ／Ａ変換を行っているため、ＩＮＬなどの直線性の特性が、他の方式のＤ／Ａ変換回路に比べて良好である。例えば複数の抵抗のレイアウト配置等を適正にすることで、良好な直線性の特性を実現できる。従って、Ｄ／Ａ変換回路４０として抵抗ラダー型のＤ／Ａ変換回路を用いることで、上式（１）、（２）の理論式に応じた正確な変換が可能になり、高精度なＡ／Ｄコンバーター３０の実現が可能になる。

また本実施形態では、Ａ／Ｄ変換回路６０として、逐次比較型のＡ／Ｄ変換回路を用いることが望ましい。図１０に逐次比較型のＡ／Ｄ変換回路６０の構成例を示す。逐次比較（Successive Approximation Register）の制御回路であるＳＡＲ回路６２は、コンパレーター６１からの比較結果信号によりレジスター値が設定される逐次比較レジスターを有し、逐次比較用データをＤ／Ａ変換回路６３に出力する。Ｄ／Ａ変換回路６３は、逐次比較用データのＤ／Ａ変換を行って、逐次比較用データに対応するＤＡＣ出力信号をコンパレーター６１に出力する。比較回路であるコンパレーター６１は、サンプルホールド回路６４によりサンプルホールドされた入力信号ＩＮと、Ｄ／Ａ変換回路６３からのＤＡＣ出力信号とを比較し、比較結果信号をＳＡＲ回路６２に出力する。そしてコンパレーター６１が、ＭＳＢのビットからＬＳＢのビットに至るまでの逐次比較処理を行った場合に、各ビットにおける比較処理の結果が、ＳＡＲ回路６２が有する逐次比較レジスターの各レジスター値として記憶される。そしてＳＡＲ回路６２は、逐次比較による最終的なＡ／Ｄ変換の結果信号ＯＵＴを出力する。なお逐次比較型のＡ／Ｄ変換回路６０のＤ／Ａ変換回路６３としては、例えば容量アレイ型である電荷再分配型のＤ／Ａ変換回路を用いることができ、この場合にはサンプルホールド回路６４の機能は、実際にはＤ／Ａ変換回路６３により実現されることになる。電荷再分配型のＤ／Ａ変換回路６３は、例えば非反転入力端子がコモン電圧に設定されるコンパレーターと、コンパレーターの反転入力端子に直列接続されるキャパシターアレイ及びスイッチアレイと、スイッチアレイの複数のスイッチのオン、オフ制御を行う制御回路などにより実現される。このようにＡ／Ｄ変換回路６０として、逐次比較型のＡ／Ｄ変換回路を用いれば、広帯域のＡ／Ｄ変換が可能になり、Ａ／Ｄコンバーター３０の広帯域化の実現が容易になる。

ここでコンパレーター６１は、例えば図１１に示すように、プリアンプ回路６５と、クロック信号ＣＣＫが入力されて動作する比較回路であるダイナミックラッチ型コンパレーター６６とにより構成してもよい。図１１では、プリアンプ回路６５を設けることで、ＬＳＢの電圧を比較するのに十分なゲインを確保している。

但しコンパレーター６１としては、図１２に示すように、図１１のようなプリアンプ回路６５を有しないアンプレスのコンパレーター６１を用いることが望ましい。アンプレスのコンパレーター６１を用いることで、プリアンプ回路６５において発生するノイズが原因でＡ／Ｄ変換の精度が低下してしまうのを防止できるからである。図１２のアンプレスのコンパレーター６１は、Ｄ／Ａ変換回路６３の差動出力信号の第１出力信号の電圧に対応した第１パルス幅の第１パルス信号と、Ｄ／Ａ変換回路６３の差動出力信号の第２出力信号の電圧に対応した第２パルス幅の第２パルス信号を生成し、第１パルス幅と第２パルス幅を比較し、その比較結果信号を出力する。この比較結果信号が、Ｄ／Ａ変換回路６３の第１出力信号の電圧と第２出力信号の電圧の比較結果の信号となる。

具体的には図１２に示すように、コンパレーター６１は、ディレイ回路６７、６８とダイナミックラッチ型コンパレーター６６を含む。ディレイ回路６７は第１ディレイ回路であり、ディレイ回路６８は第２ディレイ回路である。

ディレイ回路６７は、入力パルス信号であるクロック信号ＣＣＫの立ち下がりエッジを、Ｄ／Ａ変換回路６３からの第１出力信号の電圧に応じて遅延させることで、第１出力信号の電圧に対応した第１パルス幅の第１パルス信号を出力する。第１出力信号の電圧が高いほど、遅延時間は短い。即ち、第１出力信号の電圧が高いほど、第１パルス幅は短くなる。一方、ディレイ回路６８は、クロック信号ＣＣＫの立ち下がりエッジを、Ｄ／Ａ変換回路６３からの第２出力信号の電圧に応じて遅延させることで、第２出力信号の電圧に対応した第２パルス幅の第２パルス信号を出力する。第２出力信号の電圧が高いほど、遅延時間は短い。即ち、第２出力信号の電圧が高いほど、第２パルス幅は短くなる。

比較回路であるダイナミックラッチ型コンパレーター６６は、ディレイ回路６７からの第１パルス信号の立ち下がりエッジで、ディレイ回路６８からの第２パルス信号の論理レベルをラッチし、そのラッチした信号を比較結果信号として出力する。第１出力信号の電圧＞第２出力信号の電圧である場合には、第１パルス幅＜第２パルス幅となるので、第１パルス信号の立ち下がりエッジでハイレベルがラッチされる。第１出力信号の電圧＜第２出力信号の電圧である場合には、第１パルス幅＞第２パルス幅となるので、第１パルス信号の立ち下がりエッジでローレベルがラッチされるようになる。このようにして、ダイナミックラッチ型コンパレーター６６は、第１パルス幅と第２パルス幅を比較し、その比較結果信号を、Ｄ／Ａ変換回路６３の第１出力信号の電圧と第２出力信号の電圧の比較結果の信号として出力する。

２．デジタル出力温度センサー
図１３に本実施形態のデジタル出力温度センサー８０の構成例を示す。デジタル出力温度センサー８０は、本実施形態のＡ／Ｄコンバーター３０と、温度を検出して温度検出信号を出力する温度センサー回路９０を含む。温度センサー回路９０からの温度検出信号が、Ａ／Ｄコンバーター３０に入力され、Ａ／Ｄコンバーター３０は、温度検出信号のＡ／Ｄ変換を行って、ＡＤＣ結果データＤＱを出力する。このようにすることで、温度センサー回路９０の温度検出結果を、デジタル値のＡＤＣ結果データＤＱとして出力できるデジタル出力温度センサー８０を実現できる。

この場合に温度センサー回路９０が温度を検出して出力する温度検出信号は、温度検出電圧であってもよいし、温度検出電流であってもよい。そして温度検出信号が温度検出電圧である場合には、図１の本実施形態のＡ／Ｄコンバーター３０の差分出力回路５０には、温度検出電圧が、入力信号ＶＩＮである入力電圧として入力されるようになる。これにより、温度センサー回路９０の温度検出結果である温度検出電圧を、デジタル値のＡＤＣ結果データＤＱに変換して出力できるデジタル出力温度センサー８０を実現できる。一方、温度検出信号が温度検出電流である場合には、図１の本実施形態のＡ／Ｄコンバーター３０の差分出力回路５０には、温度検出電流が、入力信号ＶＩＮである入力電流として入力されるようになる。これにより、温度センサー回路９０の温度検出結果である温度検出電流を、デジタル値のＡＤＣ結果データＤＱに変換して出力できるデジタル出力温度センサー８０を実現できる。

本実施形態のＡ／Ｄコンバーター３０は、このようなデジタル出力温度センサー８０に用いられるＡ／Ｄコンバーターとして好適である。例えばデジタル出力温度センサー８０では、高精度な温度検出結果を出力する必要がある。この点、本実施形態のＡ／Ｄコンバーター３０は、Ａ／Ｄ変換回路６０の分解能よりも高い精度のＡ／Ｄ変換が可能になるため、このような高精度の温度検出結果の出力の要望に応えることができる。またデジタル出力温度センサー８０では、広い帯域で高精度の温度検出結果を出力する必要があるが、本実施形態のＡ／Ｄコンバーター３０では、上述したように広帯域化も容易であるため、広い帯域での高精度の温度検出結果を出力の要望にも応えることができる。

図１４にデジタル出力温度センサー８０の詳細な第１構成例を示す。図１４では、温度センサー回路９０は、温度検出信号として温度検出電圧ＶＴＰを出力する。そしてＡ／Ｄコンバーター３０の差分出力回路５０であるアンプ回路５１には、温度検出電圧ＶＴＰが入力信号ＶＩＮとして入力される。そしてアンプ回路５１は、Ｄ／Ａ変換回路４０のＤＡＣ出力信号ＶＮであるＤＡＣ出力電圧と、温度検出電圧ＶＴＰの差分増幅動作を行って、差分信号ＤＳをＡ／Ｄ変換回路６０に出力する。これにより、温度センサー回路９０の温度検出信号である温度検出電圧ＶＴＰを、Ａ／Ｄコンバーター３０によりＡ／Ｄ変換して、デジタル値のＡＤＣ結果データＤＱを出力できるデジタル出力温度センサー８０を実現できる。

具体的には図１４では、温度センサー回路９０は、高電位側の電源ノードと低電位側の電源ノードの間に直列に設けられた電流源ＩＳ、抵抗ＲＴ、バイポーラートランジスターＢＰを含む。抵抗ＲＴ及びバイポーラートランジスターＢＰには、電流源ＩＳからの電流が流れる。抵抗ＲＴの一端はバイポーラートランジスターＢＰのベースに接続され、抵抗ＲＴの他端はバイポーラートランジスターＢＰのコレクターに接続される。そしてバイポーラートランジスターＢＰのコレクターのノードから温度検出電圧ＶＴＰが出力される。この温度センサー回路９０は、バイポーラートランジスターＢＰにおけるＰＮ接合の順方向電圧が温度依存性を有することを利用した回路である。具体的には温度センサー回路９０は、バイポーラートランジスターＢＰのベース・エミッター間の電圧の温度特性を利用して温度検出電圧ＶＴＰを出力する回路である。

また図１４では、アンプ回路５１、Ａ／Ｄ変換回路６０の前段側、後段側にチョッピング回路５２、５３が設けられている。前段側のチョッピング回路５２は変調用のチョッピング回路であり、後段側のチョッピング回路５３は復調用のチョッピング回路である。このようにアンプ回路５１、Ａ／Ｄ変換回路６０の前段側、後段側に設けられたチョッピング回路５２、５３が、チョッピング制御信号ＣＨＰに基づいてチョッピング動作を行うことで、アンプ回路５１、Ａ／Ｄ変換回路６０で発生したノイズを高周波に変調できるようになる。これによりＡ／Ｄコンバーター３０のノイズを低減して、Ａ／Ｄコンバーター３０の更なる高精度化を実現できるようになる。

図１５は図１４のデジタル出力温度センサー８０の動作説明図である。ステート１、ステート２でチョッピング動作のステートの切り替えが行われる。ここではチョッピング動作の周波数は例えばｆｃｐ＝２４ｋＨｚである。そして例えばチョッピング動作のステート１では、図５で説明したｋ回目の処理が行われて、制御回路７０が、ＤＡＣ入力デジタル値ｎ（ｋ）としてｎ１（ｋ）、ｎ２（ｋ）を出力し、Ｄ／Ａ変換回路４０がｎ１（ｋ）、ｎ２（ｋ）のＤ／Ａ変換を行う。そしてＡ／Ｄ変換回路６０が２回のＡ／Ｄ変換を行って、ｎ１（ｋ）、ｎ２（ｋ）に対応するｄ１（ｋ）、ｄ２（ｋ）を制御回路７０に出力し、制御回路７０が、ＡＤＣ結果データＤＱを温度検出データとして出力する。またチョッピング動作のステート２では、図５で説明したｋ＋１回目の処理が行われて、制御回路７０が、ＤＡＣ入力デジタル値ｎ（ｋ＋１）としてｎ１（ｋ＋１）、ｎ２（ｋ＋１）を出力し、Ｄ／Ａ変換回路４０がｎ１（ｋ＋１）、ｎ２（ｋ＋１）のＤ／Ａ変換を行う。そしてＡ／Ｄ変換回路６０が２回のＡ／Ｄ変換を行って、ｎ１（ｋ＋１）、ｎ２（ｋ＋１）に対応するｄ１（ｋ＋１）、ｄ２（ｋ＋１）を制御回路７０に出力し、制御回路７０が、ＡＤＣ結果データＤＱを温度検出データとして出力する。

このように図１５では、Ａ／Ｄ変換回路６０の変換周波数はｆａｄ＝４８ｋＨｚであり、チョッピング動作の周波数であるｆｃｐ＝２４ｋＨｚの例えば２倍になっている。Ａ／Ｄ変換回路６０の変換周波数はサンプリング周波数又は変換レートとも呼ばれる。そしてＡＤＣ結果データＤＱである温度検出データは、ｆｃｐ＝２４ｋＨｚに対応する周期でＡ／Ｄコンバーター３０から出力されるようになる。

また本実施形態では、温度センサー回路９０が、温度を検出して温度検出電流を出力し、差分出力回路５０には、温度検出電流が入力電流として入力されてもよい。これにより、温度センサー回路９０の温度検出結果である温度検出電流を、デジタル値のＡＤＣ結果データＤＱに変換して出力できるデジタル出力温度センサー８０を実現できる。

例えば図１６では、図１４で説明した温度センサー回路９０が温度検出電流ＩＰＴを出力する。温度検出電流ＩＰＴは、例えば図１４のようにバイポーラートランジスターＢＰにおけるＰＮ接合の順方向電圧が温度依存性を有することを利用して生成された温度依存性のある電流である。一方、基準電流ＩＲＦは、図１等におけるＤＡＣ出力信号ＶＮに対応する。例えば電流出力型のＤ／Ａ変換回路４０は、制御回路７０からＤＡＣ入力デジタル値ｎに基づいて、ＤＡＣ出力信号ＶＮとして基準電流ＩＲＦを生成する。このような電流出力型のＤ／Ａ変換回路４０は、例えばＤＡＣ入力デジタル値ｎをＤＡＣ出力電圧に変換する抵抗ラダー型等の電圧出力型のＤ／Ａ変換回路と、Ｄ／Ａ変換回路のＤＡＣ出力電圧を基準電流ＩＲＦに変換する電圧／電流変換回路により実現できる。

そして差分出力回路５０は、温度検出電流ＩＰＴと基準電流ＩＲＦの差分に基づく差分電流ＩＤ１＝ＩＰＴ－ＩＲＦと差分電流ＩＤ２＝ＩＲＦ－ＩＰＴを出力する。差分電流ＩＤ１＝ＩＰＴ－ＩＲＦは第１差分電流であり、例えば正極性側の差分電流である。差分電流ＩＤ２＝ＩＲＦ－ＩＰＴは第２差分電流であり、例えば負極性側の差分電流である。これらの差分電流ＩＤ１＝ＩＰＴ－ＩＲＦ、差分電流ＩＤ２＝ＩＲＦ－ＩＰＴが、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４とキャパシターＣＳ１、ＣＳ２により構成される電流／電圧変換回路により第１差分電圧、第２差分電圧に変換される。この電流／電圧変換回路は、例えばＡ／Ｄ変換回路６０の構成要素とすることができる。

このように図１６では、入力信号ＶＩＮは入力電流であり、Ｄ／Ａ変換回路４０は、ＤＡＣ入力デジタル値ｎをＤ／Ａ変換したＤＡＣ出力電流を、ＤＡＣ出力信号ＶＮとして出力する。例えば図１６では、Ｄ／Ａ変換回路４０は、ＤＡＣ出力電流として基準電流ＩＲＦを出力する。そして差分出力回路５０は、入力電流とＤＡＣ出力電流の差分を差分信号ＤＳとして出力する。例えば差分出力回路５０には、入力電流として温度検出電流ＩＰＴが入力され、ＤＡＣ出力電流として基準電流ＩＲＦが入力され、入力電流とＤＡＣ出力電流の差分である差分電流ＩＤ１＝ＩＰＴ－ＩＲＦ、ＩＤ２＝ＩＲＦ－ＩＰＴを、差分信号ＤＳとして出力する。このようにすれば、入力信号ＶＩＮが温度検出電流ＩＰＴのような入力電流である場合にも、この入力電流の値を高い分解能でＡ／Ｄ変換して、ＡＤＣ結果データＤＱとして出力できるようになる。

３．回路装置
図１７に本実施形態の回路装置２０の第１構成例を示す。回路装置２０は、本実施形態のデジタル出力温度センサー８０と、振動子１０を発振させる発振回路２１を含む。また回路装置２０は、発振回路２１からの発振信号ＯＳＣに基づいてクロック信号ＣＫを出力する出力回路２３を含むことができる。また本実施形態の発振器４は、振動子１０と回路装置２０を含む。振動子１０は回路装置２０に電気的に接続されている。例えば振動子１０及び回路装置２０を収納するパッケージの内部配線、ボンディグワイヤー又は金属バンプ等を用いて、振動子１０と回路装置２０は電気的に接続されている。

振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、例えば水晶振動片などの振動片により実現できる。例えば振動子１０は、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片、音叉型水晶振動片、或いは双音叉型水晶振動片などにより実現できる。例えば振動子１０は、恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）に内蔵されている振動子であってもよいし、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）に内蔵されている振動子であってもよい。或いは振動子１０は、ＳＰＸＯ（Simple Packaged Crystal Oscillator）の発振器に内蔵される振動子であってもよい。なお本実施形態の振動子１０は、例えば厚みすべり振動型、音叉型、又は双音叉型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片によっても実現できる。例えば振動子１０として、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

回路装置２０は、例えば半導体プロセスにより製造されるＩＣ（Integrated Circuit）であり、半導体基板上に回路素子が形成された半導体チップである。図１７では回路装置２０は、発振回路２１と出力回路２３とデジタル出力温度センサー８０を含む。

発振回路２１は振動子１０を発振させる回路である。発振回路２１は、例えば振動子接続用の第１端子、第２端子を介して振動子１０に電気的に接続され、振動子１０を発振させることで発振信号ＯＳＣを生成する。第１端子、第２端子は例えば回路装置２０のパッドである。例えば発振回路２１は、振動子接続用の第１端子と第２端子との間に設けられた発振用の駆動回路と、キャパシターや抵抗などの受動素子により実現できる。駆動回路は、例えばＣＭＯＳのインバーター回路やバイポーラートランジスターにより実現できる。駆動回路は、発振回路２１のコア回路であり、駆動回路が、振動子１０を電圧駆動又は電流駆動することで、振動子１０を発振させる。発振回路２１としては、例えばインバーター型、ピアース型、コルピッツ型、又はハートレー型などの種々のタイプの発振回路を用いることができる。なお本実施形態における接続は電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子等を介した接続であってもよい。

出力回路２３は、発振信号ＯＳＣに基づくクロック信号ＣＫを出力する。例えば出力回路２３は、発振信号ＯＳＣをバッファリングしてクロック信号ＣＫとして外部に出力する。例えば出力回路２３は、シングルエンドのＣＭＯＳの信号形式でクロック信号ＣＫを出力する。なお出力回路２３が、ＣＭＯＳ以外の信号形式でクロック信号ＣＫを出力するようにしてもよい。例えば出力回路２３は、ＬＶＤＳ（Low Voltage Differential Signaling）、ＰＥＣＬ（Positive Emitter Coupled Logic）、ＨＣＳＬ（High Speed Current Steering Logic）、又は差動のＣＭＯＳ（Complementary MOS）等の信号形式で、差動のクロック信号を外部に出力してもよい。

デジタル出力温度センサー８０は、例えば振動子１０の周囲温度を検出して、ＡＤＣ結果データＤＱを温度検出データとして出力する。例えばデジタル出力温度センサー８０は、周囲の温度を検出することで、振動子１０の周囲温度を検出して、ＡＤＣ結果データＤＱを温度検出データとして外部に出力する。このようにすれば振動子１０の周囲温度を検出して、温度検出データとして出力できる回路装置２０を実現できるようになる。なお、この場合に、例えば外部のシステムによりＰＬＬのループ等を組んで、温度検出データに基づいて振動子１０の発振周波数の温度補償を行って、クロック信号ＣＫの温度補償を実現するようにしてもよい。

図１８に回路装置２０の第２構成例を示す。図１８では回路装置２０は、デジタル出力温度センサー８０のＡＤＣ結果データＤＱである温度検出データに基づいて周波数制御データＤＦＣを出力する処理回路２４を含む。そして発振回路２１は、周波数制御データＤＦＣに対応した発振周波数の発振信号ＯＳＣを出力する。このようにすれば、デジタル出力温度センサー８０の温度検出データにより振動子１０の周囲温度を検出して、発振回路２１の発振周波数を制御できるようになる。例えば振動子１０の発振周波数の温度補償を行って、クロック信号ＣＫの温度補償等を実現することが可能になる。

具体的には処理回路２４は温度補償回路２５を含む。温度補償回路２５は、デジタル出力温度センサー８０からのＡＤＣ結果データＤＱである温度検出データに基づいて、温度補償処理を行って、周波数制御データＤＦＣを出力する。温度補償処理は、例えば温度変動による発振周波数の変動を抑制して補償する処理である。即ち温度補償回路２５は、温度変動があった場合にも周波数が一定になるように、発振回路２１の発振周波数の温度補償処理を行う。例えば温度補償回路２５は、温度検出データと周波数制御データＤＦＣの対応を表すルックアップテーブルを用いて、温度検出データから周波数制御データＤＦＣを求める温度補償処理を行う。具体的には発振回路２１は可変容量回路２２を含み、処理回路２４からの周波数制御データＤＦＣに基づいて、可変容量回路２２の容量値が調整されることで、発振回路２１の発振周波数の温度補償処理が実現される。ここで可変容量回路２２は、例えば複数のキャパシターを有するキャパシターアレイと、複数のスイッチを有するスイッチアレイを含み、複数のキャパシターの各キャパシターと複数のスイッチの各スイッチは、振動子接続用の第１端子又は第２端子のノードと例えばグランドノードとの間に直列接続されている。またキャパシターアレイの複数のキャパシターは、その容量値がバイナリーに重み付けされている。そしてスイッチアレイの複数のスイッチは、処理回路２４からの周波数制御データＤＦＣに基づいてオン、オフされる。これにより可変容量回路２２の容量値が制御されて、発振回路２１の発振周波数が調整されて、温度補償処理が実現される。

図１９に本実施形態の発振器４の構造例を示す。本実施形態の発振器４は、回路装置２０と振動子１０を含む。具体的には発振器４は、振動子１０と、回路装置２０と、振動子１０及び回路装置２０を収容するパッケージ１５を有する。パッケージ１５は、例えばセラミック等により形成され、その内側に収容空間を有しており、この収容空間に振動子１０及び回路装置２０が収容されている。収容空間は気密封止されており、望ましくは真空に近い状態である減圧状態になっている。パッケージ１５により、振動子１０及び回路装置２０を衝撃、埃、熱、湿気等から好適に保護することができる。

パッケージ１５はベース１６とリッド１７を有する。具体的にはパッケージ１５は、振動子１０及び回路装置２０を支持するベース１６と、ベース１６との間に収容空間を形成するようにベース１６の上面に接合されたリッド１７とにより構成されている。そして振動子１０は、ベース１６の内側に設けられた段差部に端子電極を介して支持されている。また回路装置２０は、ベース１６の内側底面に配置されている。具体的には回路装置２０は、能動面がベース１６の内側底面に向くように配置されている。能動面は回路装置２０の回路素子が形成される面である。また回路装置２０の端子であるパッドにバンプＢＭＰが形成されている。そして回路装置２０は、導電性のバンプＢＭＰを介してベース１６の内側底面に支持される。導電性のバンプＢＭＰは例えば金属バンプであり、このバンプＢＭＰやパッケージ１５の内部配線や端子電極などを介して、振動子１０と回路装置２０が電気的に接続される。また回路装置２０は、バンプＢＭＰやパッケージ１５の内部配線を介して、発振器４の外部接続端子である外部端子１８、１９に電気的に接続される。外部端子１８、１９は、パッケージ１５の外側底面に形成されている。外部端子１８、１９は、外部配線を介して外部デバイスに接続される。外部配線は、例えば外部デバイスが実装される回路基板に形成される配線などである。これにより外部デバイスに対してクロック信号などを出力できるようになる。

なお図１９では、回路装置２０の能動面が下方に向くように回路装置２０がフリップ実装されているが、本実施形態はこのような実装には限定されない。例えば回路装置２０の能動面が上方に向くように回路装置２０を実装してもよい。即ち能動面が振動子１０に対向するように回路装置２０を実装する。或いは、発振器４は、ウェハレベルパッケージ（ＷＬＰ）の発振器であってもよい。この場合には発振器４は、半導体基板と、半導体基板の第１面と第２面との間を貫通する貫通電極とを有するベースと、半導体基板の第１面に対して、金属バンプ等の導電性の接合部材を介して固定される振動子１０と、半導体基板の第２面側に再配置配線層等の絶縁層を介して設けられる外部端子を含む。そして半導体基板の第１面又は第２面に、回路装置２０となる集積回路が形成される。この場合には、振動子１０及び集積回路が配置された複数のベースが形成された第１半導体ウェハーと、複数のリッドが形成された第２半導体ウェハーとを貼りつけることで、複数のベースと複数のリッドを接合し、その後にダイシングソー等によって発振器４の個片化を行う。このようにすれば、ウェハレベルパッケージの発振器４の実現が可能になり、高スループット、且つ、低コストでの発振器４の製造が可能になる。

以上に説明したように、本実施形態のＡ／Ｄコンバーターは、入力信号をＡ／Ｄ変換してＡＤＣ結果データを出力する。そしてＡ／Ｄコンバーターは、ＤＡＣ入力デジタル値をＤ／Ａ変換して、ＤＡＣ出力信号を出力するＤ／Ａ変換回路と、入力信号とＤＡＣ出力信号の差分に基づく差分信号を出力する差分出力回路と、差分信号をＡ／Ｄ変換して、ＡＤＣ出力デジタル値を出力するＡ／Ｄ変換回路と、ＡＤＣ出力デジタル値に基づいて、ＤＡＣ入力デジタル値を出力する制御回路とを含む。そして制御回路は、ＤＡＣ入力デジタル値として第１ＤＡＣ入力デジタル値と、第１ＤＡＣ入力デジタル値とは異なる第２ＤＡＣ入力デジタル値とを出力し、第１ＤＡＣ入力デジタル値に対応して得られたＡＤＣ出力デジタル値である第１ＡＤＣ出力デジタル値と、第２ＤＡＣ入力デジタル値に対応して得られたＡＤＣ出力デジタル値である第２ＡＤＣ出力デジタル値と、ＤＡＣ入力デジタル値とに基づいて、ＡＤＣ結果データを求める。

本実施形態によれば、第１ＤＡＣ入力デジタル値に基づくＡ／Ｄ変換と第２ＤＡＣ入力デジタル値に基づくＡ／Ｄ変換が行われる。そして第１ＤＡＣ入力デジタル値に基づくＡ／Ｄ変換結果である第１ＡＤＣ出力デジタル値と、第２ＤＡＣ入力デジタル値に基づくＡ／Ｄ変換結果である第２ＡＤＣ出力デジタル値とに基づいて、最終的なＡＤＣ結果データが求められる。そして第１ＡＤＣ出力デジタル値については、入力信号と、第１ＤＡＣ入力デジタル値をＤ／Ａ変換したＤＡＣ出力信号との差分を、Ａ／Ｄ変換することで求められる。また第２ＡＤＣ出力デジタル値については、入力信号と、第２ＤＡＣ入力デジタル値をＤ／Ａ変換したＤＡＣ出力信号との差分を、Ａ／Ｄ変換することで求められる。このようにすれば、Ａ／Ｄ変換回路とＤ／Ａ変換回路とを用いて、Ａ／Ｄ変換回路の分解能よりも高い精度のＡ／Ｄ変換が可能なＡ／Ｄコンバーターを実現できるようになり、Ａ／Ｄコンバーターの高精度化を実現できる。

また本実施形態では、第１ＤＡＣ入力デジタル値をｎ１とし、第２ＤＡＣ入力デジタル値をｎ２とし、第１ＡＤＣ出力デジタル値をｄ１とし、第２ＡＤＣ出力デジタル値をｄ２とし、ＡＤＣ結果データをＤＱとしたとき、制御回路は、ＤＱ＝ｎ１＋（ｎ２－ｎ１）×ｄ１／（ｄ１－ｄ２）によりＡＤＣ結果データを求めてもよい。

このようにすれば、Ａ／Ｄ変換回路とＤ／Ａ変換回路が、第１ＤＡＣ入力デジタル値に基づく変換と、第２ＤＡＣ入力デジタル値に基づく変換を行い、制御回路が、ＤＱ＝ｎ１＋（ｎ２－ｎ１）×ｄ１／（ｄ１－ｄ２）の演算処理を行うことで、Ａ／Ｄ変換回路の分解能よりも高い精度のＡ／Ｄコンバーターを実現できるようになる。

また本実施形態では、制御回路は、ＡＤＣ出力デジタル値であるｄ１とＡＤＣ出力デジタル値であるｄ２とに基づいて、ｄ＝ｄ１／（ｄ１－ｄ２）を求める演算を行う演算回路と、演算回路の出力に対する積分処理を行う積分器と、積分処理の結果に対する量子化処理を行って、ＤＡＣ入力デジタル値を出力する量子化器を含んでもよい。

このようにすれば、ＤＡＣ入力デジタル値に対して変調を行うことが可能になり、Ｄ／Ａ変換回路へのＤＡＣ入力デジタル値が１つの値に固定されないようになるため、Ｄ／Ａ変換回路の直線性や微分特性を改善できる。

また本実施形態では、制御回路は、第１ＤＡＣ入力デジタル値に所定値を加算した第２ＤＡＣ入力デジタル値を出力してもよい。

このようにすれば、所定値を加算するという簡素な処理により、第１ＤＡＣ入力デジタル値、第２ＤＡＣ入力デジタル値をＤ／Ａ変換回路に出力して、第１ＤＡＣ入力デジタル値に対応する第１ＡＤＣ出力デジタル値と、第２ＤＡＣ入力デジタル値に対応する第２ＡＤＣ出力デジタル値を、Ａ／Ｄ変換回路から出力させることが可能になる。

また本実施形態では、Ｄ／Ａ変換回路は、抵抗ラダー型のＤ／Ａ変換回路であってもよい。

このようにすれば、直線性の特性が良好な抵抗ラダー型のＤ／Ａ変換回路を用いた正確な変換が可能になり、高精度なＡ／Ｄコンバーターの実現が可能になる。

また本実施形態では、Ａ／Ｄ変換回路は、逐次比較型のＡ／Ｄ変換回路であってもよい。

このようにＡ／Ｄ変換回路として、逐次比較型のＡ／Ｄ変換回路を用いれば、広帯域でのＡ／Ｄ変換が可能になり、Ａ／Ｄコンバーターの広帯域化の実現が容易になる。

また本実施形態では、入力信号は入力電圧であり、Ｄ／Ａ変換回路は、ＤＡＣ入力デジタル値をＤ／Ａ変換したＤＡＣ出力電圧を、ＤＡＣ出力信号として出力し、差分出力回路は、入力電圧とＤＡＣ出力電圧を差動増幅するアンプ回路であってもよい。

このようなアンプ回路を設ければ、入力信号とＤＡＣ出力信号の差分をアンプ回路により増幅した差分信号を、Ａ／Ｄ変換回路に入力できるようになる。従って、Ａ／Ｄ変換回路は、アンプ回路により増幅された広い振幅範囲の差分信号に対してＡ／Ｄ変換を行うことが可能になり、高精度のＡ／Ｄ変換を実現できるようになる。

また本実施形態では、入力信号は入力電流であり、Ｄ／Ａ変換回路は、ＤＡＣ入力デジタル値をＤ／Ａ変換したＤＡＣ出力電流を、ＤＡＣ出力信号として出力し、差分出力回路は、入力電流とＤＡＣ出力電流の差分を差分信号として出力してもよい。

このようにすれば、入力信号が入力電流である場合にも、この入力電流の値を高い分解能でＡ／Ｄ変換して、ＡＤＣ結果データとして出力できるようになる。

また本実施形態は、上記に記載のＡ／Ｄコンバーターと、温度を検出して温度検出電圧を出力する温度センサー回路と、を含み、差分出力回路には、温度検出電圧が入力電圧として入力されるデジタル出力温度センサーに関係する。

このようにすれば、温度センサー回路の温度検出結果である温度検出電圧を、デジタル値のＡＤＣ結果データに変換して出力できるデジタル出力温度センサーを実現できるようになる。

また本実施形態は、上記に記載のＡ／Ｄコンバーターと、温度を検出して温度検出電流を出力する温度センサー回路と、を含み、差分出力回路には、温度検出電流が入力電流として入力されるデジタル出力温度センサーに関係する。

このようにすれば、温度センサー回路の温度検出結果である温度検出電流を、デジタル値のＡＤＣ結果データに変換して出力できるデジタル出力温度センサーを実現できるようになる。

また本実施形態は、上記に記載のデジタル出力温度センサーと、振動子を発振させる発振回路と、を含み、デジタル出力温度センサーは、振動子の周囲温度を検出して、ＡＤＣ結果データを温度検出データとして出力する回路装置に関係する。

このようにすれば、振動子の周囲温度を検出して、温度検出データとして出力できる回路装置を実現できるようになる。

また本実施形態では、温度検出データに基づいて周波数制御データを出力する処理回路を含み、発振回路は、周波数制御データに対応した発振周波数の発振信号を生成してもよい。

このようにすれば、デジタル出力温度センサーの温度検出データにより振動子の周囲温度を検出して、発振回路の発振周波数を制御できるようになる。

また本実施形態は、上記に記載の回路装置と、振動子と、を含む発振器に関係する。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。またＡ／Ｄコンバーター、デジタル出力温度センサー、回路装置及び発振器の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

４…発振器、１０…振動子、１５…パッケージ、１６…ベース、１７…リッド、１８、１９…外部端子、２０…回路装置、２１…発振回路、２２…可変容量回路、２３…出力回路、２４…処理回路、２５…温度補償回路、３０…Ａ／Ｄコンバーター、４０…Ｄ／Ａ変換回路、４１…ラダー抵抗回路、４２…スイッチアレイ、５０…差分出力回路、５１…アンプ回路、５２、５３…チョッピング回路、５４…サンプルホールド回路、６０…Ａ／Ｄ変換回路、６１…コンパレーター、６２…ＳＡＲ回路、６３…Ｄ／Ａ変換回路、６４…サンプルホールド回路、６５…プリアンプ回路、６６…ダイナミックラッチ型コンパレーター、６７、６８…ディレイ回路、７０…制御回路、７２…演算回路、７３…ゲイン乗算器、７４…積分器、７５…量子化器、７６…遅延器、７７…加算器、７８…セレクター、８０…デジタル出力温度センサー、９０…温度センサー回路、ＢＭＰ…バンプ、ＢＰ…バイポーラートランジスター、ＣＣＫ…クロック信号、ＣＨＰ…チョッピング制御信号、ＣＫ…クロック信号、ＣＳ１、ＣＳ２…キャパシター、ＤＦＣ…周波数制御データ、ＤＱ…ＡＤＣ結果データ、ＤＳ…差分信号、ＩＰＴ…温度検出電流、ＩＤ１、ＩＤ２…差分電流、ＩＲＦ…基準電流、ＩＳ…電流源、ＯＰ…演算増幅器、ＯＳＣ…発振信号、ＲＴ…抵抗、ＳＷ１～ＳＷ４…スイッチ、ＶＩＮ…入力信号、ＶＮ、Ｖｎ１、Ｖｎ２…ＤＡＣ出力信号、ＶＴＰ…温度検出電圧、ｄ、ｄ１、ｄ２…ＡＤＣ出力デジタル値、ｎ、ｎ１、ｎ２…ＤＡＣ入力デジタル値

Claims (13)

1. 入力信号をＡ／Ｄ変換してＡＤＣ結果データを出力するＡ／Ｄコンバーターであって、
   ＤＡＣ入力デジタル値をＤ／Ａ変換して、ＤＡＣ出力信号を出力するＤ／Ａ変換回路と、
   前記入力信号と前記ＤＡＣ出力信号の差分に基づく差分信号を出力する差分出力回路と、
   前記差分信号をＡ／Ｄ変換して、ＡＤＣ出力デジタル値を出力するＡ／Ｄ変換回路と、
   前記ＡＤＣ出力デジタル値に基づいて、前記ＤＡＣ入力デジタル値を出力する制御回路と、
   を含み、
   前記制御回路は、
   前記ＤＡＣ入力デジタル値として第１ＤＡＣ入力デジタル値と、前記第１ＤＡＣ入力デジタル値とは異なる第２ＤＡＣ入力デジタル値とを出力し、
   前記第１ＤＡＣ入力デジタル値に対応して得られた前記ＡＤＣ出力デジタル値である第１ＡＤＣ出力デジタル値と、前記第２ＤＡＣ入力デジタル値に対応して得られた前記ＡＤＣ出力デジタル値である第２ＡＤＣ出力デジタル値と、前記ＤＡＣ入力デジタル値とに基づいて、前記ＡＤＣ結果データを求めることを特徴とするＡ／Ｄコンバーター。
2. 請求項１に記載のＡ／Ｄコンバーターにおいて、
   前記第１ＤＡＣ入力デジタル値をｎ１とし、前記第２ＤＡＣ入力デジタル値をｎ２とし、前記第１ＡＤＣ出力デジタル値をｄ１とし、前記第２ＡＤＣ出力デジタル値をｄ２とし、前記ＡＤＣ結果データをＤＱとしたとき、
   前記制御回路は、ＤＱ＝ｎ１＋（ｎ２－ｎ１）×ｄ１／（ｄ１－ｄ２）により前記ＡＤＣ結果データを求めることを特徴とするＡ／Ｄコンバーター。
3. 請求項２に記載のＡ／Ｄコンバーターにおいて、
   前記制御回路は、
   前記第１ＡＤＣ出力デジタル値であるｄ１と前記第２ＡＤＣ出力デジタル値であるｄ２とに基づいて、ｄ＝ｄ１／（ｄ１－ｄ２）を求める演算を行う演算回路と、
   前記演算回路の出力に対する積分処理を行う積分器と、
   前記積分処理の結果に対する量子化処理を行って、前記ＤＡＣ入力デジタル値を出力する量子化器と、
   を含むことを特徴とするＡ／Ｄコンバーター。
4. 請求項１乃至３のいずれか一項に記載のＡ／Ｄコンバーターにおいて、
   前記制御回路は、前記第１ＤＡＣ入力デジタル値に所定値を加算した前記第２ＤＡＣ入力デジタル値を出力することを特徴とするＡ／Ｄコンバーター。
5. 請求項１乃至４のいずれか一項に記載のＡ／Ｄコンバーターにおいて、
   前記Ｄ／Ａ変換回路は、抵抗ラダー型のＤ／Ａ変換回路であることを特徴とするＡ／Ｄコンバーター。
6. 請求項１乃至５のいずれか一項に記載のＡ／Ｄコンバーターにおいて、
   前記Ａ／Ｄ変換回路は、逐次比較型のＡ／Ｄ変換回路であることを特徴とするＡ／Ｄコンバーター。
7. 請求項１乃至６のいずれか一項に記載のＡ／Ｄコンバーターにおいて、
   前記入力信号は入力電圧であり、
   前記Ｄ／Ａ変換回路は、前記ＤＡＣ入力デジタル値をＤ／Ａ変換したＤＡＣ出力電圧を、前記ＤＡＣ出力信号として出力し、
   前記差分出力回路は、前記入力電圧と前記ＤＡＣ出力電圧を差動増幅するアンプ回路であることを特徴とするＡ／Ｄコンバーター。
8. 請求項１乃至６のいずれか一項に記載のＡ／Ｄコンバーターにおいて、
   前記入力信号は入力電流であり、
   前記Ｄ／Ａ変換回路は、前記ＤＡＣ入力デジタル値をＤ／Ａ変換したＤＡＣ出力電流を、前記ＤＡＣ出力信号として出力し、
   前記差分出力回路は、前記入力電流と前記ＤＡＣ出力電流の差分を前記差分信号として出力することを特徴とするＡ／Ｄコンバーター。
9. 請求項７に記載のＡ／Ｄコンバーターと、
   温度を検出して温度検出電圧を出力する温度センサー回路と、
   を含み、
   前記差分出力回路には、前記温度検出電圧が前記入力電圧として入力されることを特徴とするデジタル出力温度センサー。
10. 請求項８に記載のＡ／Ｄコンバーターと、
    温度を検出して温度検出電流を出力する温度センサー回路と、
    を含み、
    前記差分出力回路には、前記温度検出電流が前記入力電流として入力されることを特徴とするデジタル出力温度センサー。
11. 請求項９又は１０に記載のデジタル出力温度センサーと、
    振動子を発振させる発振回路と、
    を含み、
    前記デジタル出力温度センサーは、前記振動子の周囲温度を検出して、前記ＡＤＣ結果データを温度検出データとして出力することを特徴とする回路装置。
12. 請求項１１に記載の回路装置において、
    前記温度検出データに基づいて周波数制御データを出力する処理回路を含み、
    前記発振回路は、前記周波数制御データに対応した発振周波数の発振信号を生成することを特徴とする回路装置。
13. 請求項１１又は１２に記載の回路装置と、
    前記振動子と、
    を含むことを特徴とする発振器。

Images