JP2010045639A - デジタルマイク - Google Patents

Abstract

【課題】Ａ／Ｄコンバータへの入力電圧の制限範囲を、Ａ／Ｄコンバータのフルスケール電圧に対応して精度良く設定可能なデジタルマイクを提供する。
【解決手段】デジタルマイク１は、マイク素子２から入力信号Ｖ１２を入力し、該入力信号Ｖ１２に応じたアナログ信号Ｖ１４を出力するとともに、該アナログ信号Ｖ１４を所定の電圧範囲に制限するバッファ３と、バッファ３からアナログ信号Ｖ１４を入力してデジタル信号に変換するＡ／Ｄコンバータ４と、バッファ３の所定の電圧範囲を規定する基準電圧Ｖ１３をバッファ３へ提供するとともに、Ａ／Ｄコンバータ４のフルスケール電圧を規定する特定電圧Ｖ１１をＡ／Ｄコンバータ４へ提供する基準電圧生成部５とを備え、基準電圧生成部５が、基準電圧Ｖ１３および特定電圧Ｖ１１を共通の回路（基準電圧発生回路５１）からの出力電圧を基に生成する。
【選択図】図１

Description

本発明は、マイク素子により発生したアナログ信号をデジタル信号化して出力するデジタルマイクに関する。

従来、マイク素子のひとつであるエレクトレットマイク素子により発生したアナログ信号をデジタル信号化して出力するデジタルマイクとして、特許文献１に記載されたデジタルマイクがある。このデジタルマイクの構成は図９のブロック図で示される。すなわち、入力音圧に対するエレクトレットマイク素子１０１の容量値変化を電圧変化として捉え、当該電圧信号Ｓａをバッファ１０２を介してＡ／Ｄコンバータ１０３へ送った後、Ａ／Ｄコンバータ１０３にてデジタル信号Ｓｄに変換し、このデジタル信号Ｓｄを外部へ出力する。
特表２００５−５１９５４７号公報

上述した構成を備えるデジタルマイクにおいては、Ａ／Ｄコンバータ１０３への入力電圧の範囲を制限するように構成される場合がある（特許文献１参照）。このような場合、入力電圧の制限範囲は、Ａ／Ｄコンバータ１０３のフルスケール電圧に対応して定められることが望ましい。しかしながら、従来の構成では周囲温度の変化や電源電圧の変動等によってこの対応関係に齟齬が生じることがあり、これによってデジタル信号への変換精度が低下してしまう。

本発明の目的は、Ａ／Ｄコンバータへの入力電圧の制限範囲を、Ａ／Ｄコンバータのフルスケール電圧に対応して精度良く設定可能なデジタルマイクを提供することにある。

上記目的を達成するために、本発明の第１のデジタルマイクは、入力音圧を電気的な入力信号に変換するマイク素子と、マイク素子から入力信号を入力し、該入力信号に応じたアナログ信号を出力するとともに、該アナログ信号を所定の電圧範囲に制限するバッファと、バッファからアナログ信号を入力してデジタル信号に変換するＡ／Ｄコンバータと、バッファの所定の電圧範囲を規定する第１の基準電圧をバッファへ提供するとともに、Ａ／Ｄコンバータのフルスケール電圧を規定する第２の基準電圧をＡ／Ｄコンバータへ提供する基準電圧生成手段とを備え、基準電圧生成手段が、第１および第２の基準電圧を共通の電圧発生回路からの出力電圧を基に生成することを特徴とする。

また、第１のデジタルマイクは、電圧発生回路が、ダイオードの閾値電圧を利用して出力電圧を発生することが好ましい。

また、本発明の第２のデジタルマイクは、入力音圧を電気的な入力信号に変換するマイク素子と、マイク素子から入力信号を入力し、該入力信号に応じたアナログ信号を出力するとともに、該アナログ信号を所定の電圧範囲に制限するバッファと、バッファからアナログ信号を入力してデジタル信号に変換するＡ／Ｄコンバータと、バッファの所定の電圧範囲を規定する第１の基準電圧を発生する第１の基準電圧生成手段と、Ａ／Ｄコンバータのフルスケール電圧を規定する第２の基準電圧をＡ／Ｄコンバータへ提供する第２の基準電圧生成手段とを備え、第１および第２の基準電圧生成手段が、同種の機構に基づいて第１および第２の基準電圧を発生することを特徴とする。

また、第２のデジタルマイクは、第１および第２の基準電圧生成手段が、ダイオードの閾値電圧を利用して第１および第２の基準電圧を発生することが好ましい。

また、第１および第２のデジタルマイクは、Ａ／Ｄコンバータが、デジタル信号として１ビットデジタル信号またはマルチビットデジタル信号を出力することが好ましい。

また、第１および第２のデジタルマイクは、Ａ／Ｄコンバータが、デジタル信号としてＰＣＭ（パルス符号変調：Pulse Code Modulation）デジタル信号を出力することが好ましい。

また、第１および第２のデジタルマイクは、バッファが、入力信号を増幅した信号をアナログ信号として出力することが好ましい。

また、第１および第２のデジタルマイクは、バッファ、Ａ／Ｄコンバータ、および基準電圧生成手段が単一の半導体基板上に集積されていることが好ましい。

本発明のデジタルマイクによれば、Ａ／Ｄコンバータへの入力電圧の制限範囲を、Ａ／Ｄコンバータのフルスケール電圧に対応して精度良く設定できる。

以下、添付図面を参照しながら本発明によるデジタルマイクの実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本発明の一実施形態に係るデジタルマイクの構成図である。本実施形態のデジタルマイク１は、マイク素子２、バッファ３、Ａ／Ｄコンバータ４、および基準電圧生成部（基準電圧生成手段）５を備えている。これらのうち、バッファ３、Ａ／Ｄコンバータ４、および基準電圧生成部５は、単一の半導体基板上に集積されて成り、いわゆるモノリシック素子を構成している。

マイク素子２はエレクトレットマイク素子であり、入力音圧に応じた容量値変化によって電気的な入力信号Ｖ１２を発生する。本実施形態の入力信号Ｖ１２は、入力音圧に応じてその電圧値が変化する。

バッファ３は、マイク素子２から入力信号Ｖ１２を入力し、入力信号Ｖ１２に応じたアナログ信号Ｖ１４を出力する回路である。バッファ３の入力端子は、マイク素子２の出力端子に接続されている。バッファ３は、マイク素子２から入力信号Ｖ１２を受け、入力信号Ｖ１２を増強（バッファリング）し、且つ任意の増幅率でもって増幅した信号をアナログ信号Ｖ１４として出力する。また、バッファ３は、アナログ信号Ｖ１４を所定の電圧範囲に制限するための機能（リミッタ機能）を備えており、入力信号Ｖ１２の絶対値が過大となった場合においても、アナログ信号Ｖ１４の電圧値は該電圧範囲の上限値に制限される。この所定の電圧範囲は、バッファ３の制御入力端子に入力される電圧信号に基づいて規定される。

Ａ／Ｄコンバータ４は、バッファ３からアナログ信号Ｖ１４を入力し、アナログ信号Ｖ１４をデジタル信号に変換するための回路である。Ａ／Ｄコンバータ４の入力端は、バッファ３の出力端に接続されている。Ａ／Ｄコンバータ４は、バッファ３からアナログ信号Ｖ１４を受け、アナログ信号Ｖ１４をデジタル形式の出力信号Ｖｏｕｔに変換し、この出力信号Ｖｏｕｔをデジタルマイク１の外部へ出力する。このとき、Ａ／Ｄコンバータ４は、制御端子に入力された特定電圧Ｖ１１をフルスケール電圧とするアナログ／デジタル変換を行なう。すなわち、Ａ／Ｄコンバータ４は、アナログ信号Ｖ１４をフルスケール電圧に対する比率で表すコード出力（出力信号Ｖｏｕｔ）を行なうので、Ａ／Ｄコンバータ４の出力信号ＶｏｕｔはＶ１４をＶ１１で除算した値となる。

Ａ／Ｄコンバータ４としては、様々な種類のＡ／Ｄコンバータを適用できる。Ａ／Ｄコンバータ４として好適なものには、例えば、音声帯域用途にはアナログモジュレータを有するオーバーサンプリングＡ／Ｄコンバータや、１次以上（好ましくは３次あるいは４次）の積分器を有するデルタシグマ型Ａ／Ｄコンバータ、ＭＡＳＨ型Ａ／Ｄコンバータ等がある。オーバーサンプリングＡ／Ｄコンバータの場合、そのオーバーサンプリング比としては、対象とする信号周波数を表現しうる２倍の周波数をサンプリング周波数とすると、そのサンプリング周波数に対して１６倍から５１２倍程度、好ましくは６０倍から１２８倍程度とするとよい。また、Ａ／Ｄコンバータ４から出力される信号Ｖｏｕｔの形式としては、１ビットの粗密信号すなわち１ビットデジタル信号であっても良いし、マルチビットデジタル信号であっても良い。また、出力信号Ｖｏｕｔは、線形な重み付けがされたＰＣＭデジタル信号であっても良い。なお、出力信号Ｖｏｕｔがマルチビットデジタル信号である場合には、出力信号Ｖｏｕｔは、それぞれ異なる重み付けがなされた複数ビットの信号であっても良いし、互いに等しい重み付けがなされた複数ビットの信号であっても良いし、アナログモジュレータから作り出される複数のビットからなる変調出力信号であっても良い。

基準電圧生成部５は、バッファ３のリミッタ機能の電圧範囲を規定する第１の基準電圧Ｖ１３をバッファ３へ提供するとともに、Ａ／Ｄコンバータ４のフルスケール電圧を規定する特定電圧（第２の基準電圧）Ｖ１１をＡ／Ｄコンバータ４へ提供するための回路である。基準電圧生成部５は増幅器５０と基準電圧発生回路５１とを含んでおり、基準電圧発生回路５１は特定電圧Ｖ１１を発生し、増幅器５０は特定電圧Ｖ１１を基に基準電圧Ｖ１３を生成する。つまり、基準電圧生成部５は、特定電圧Ｖ１１および基準電圧Ｖ１３を、共通の電圧発生回路すなわち基準電圧発生回路５１からの出力電圧を基に生成する。したがって、常にＶ１３＝ｓ×Ｖ１１（ｓ：増幅器５０のゲイン）となり、バッファ３のリミッタ機能における電圧範囲とＡ／Ｄコンバータ４のフルスケール電圧との比率が常に一定に保たれる。基準電圧発生回路５１の出力端はＡ／Ｄコンバータ４の制御端子に接続されており、特定電圧Ｖ１１はＡ／Ｄコンバータ４へ提供される。また、増幅器５０の出力端はバッファ３の制御端子に接続されており、基準電圧Ｖ１３はバッファ３へ提供される。

このように、本実施形態のデジタルマイク１においては、バッファ３のリミッタ機能における基準電圧Ｖ１３と、Ａ／Ｄコンバータ４のフルスケール電圧を規定する特定電圧Ｖ１１とが、共通の回路（基準電圧発生回路５１）からの出力電圧を基に生成されている。これにより、Ａ／Ｄコンバータ４から出力される信号Ｖｏｕｔのフルスケールに対する、バッファ３から出力される電圧（アナログ信号Ｖ１４）の制限範囲の相対的な大きさを変動しないものとすることができる。したがって、例えば基準電圧発生回路５１の出力精度が低い場合であっても、或いは周囲温度や電源電圧の変動により基準電圧発生回路５１の出力レベルが変化した場合であっても、Ａ／Ｄコンバータ４への入力電圧の制限範囲を、Ａ／Ｄコンバータ４のフルスケール電圧に対応して精度良く設定できる。

図２は、横軸にバッファ３の入力電圧（すなわち入力信号Ｖ１２）をとり、縦軸にＡ／Ｄコンバータ４の出力信号Ｖｏｕｔをとって両者の関係を例示したグラフである。なお、縦軸および横軸の単位は共にＦＳ（フルスケール）である。図２に示すように、例えば（１／２）×ＦＳ以下の入力信号Ｖ１２に対しては線形なデジタル信号出力を行ない、（１／２）×ＦＳ以上の入力信号Ｖ１２に対しては電圧制限によって出力信号Ｖｏｕｔの信号振幅が大きくならないようにされる。

図３は、Ａ／Ｄコンバータ４の具体的な構成の一例を示す回路図である。このＡ／Ｄコンバータ４は、スイッチとキャパシタ回路によるデルタシグマ型のＡ／Ｄコンバータである。図３に示すように、Ａ／Ｄコンバータ４は、８つのスイッチ４１ａ〜４１ｈと、２つのキャパシタ４２ａ，４２ｂと、積分器４３と、コンパレータ４４とを有する。キャパシタ４２ａの一方の電極はスイッチ４１ａを介して入力端４０ａに接続されており、且つスイッチ４１ｂを介して基準電位線に接続（接地）されている。入力端４０ａには、バッファ３からアナログ信号Ｖ１４が入力される。キャパシタ４２ａの他方の電極はスイッチ４１ｃを介して積分器４３の入力端に接続されており、且つスイッチ４１ｄを介して基準電位線に接続（接地）されている。また、キャパシタ４２ｂの一方の電極はスイッチ４１ｅを介して入力端４０ｂに接続されており、且つスイッチ４１ｆを介して基準電位線に接続（接地）されている。入力端４０ｂには、特定電圧Ｖ１１が入力される。キャパシタ４２ｂの他方の電極はスイッチ４１ｇを介して積分器４３の入力端に接続されており、且つスイッチ４１ｈを介して基準電位線に接続（接地）されている。積分器４３の出力端はコンパレータ４４の入力端に接続されており、コンパレータ４４の出力端からはデジタル化された出力信号Ｖｏｕｔが出力される。

スイッチ４１ａ，４１ｄおよび４１ｅはクロック信号Ｃによって動作し、スイッチ４１ｂ，４１ｃおよび４１ｆはクロック信号ＣＢによって動作する。クロック信号ＣおよびＣＢは相補的な２相の信号であり、これらの信号Ｃ，ＣＢによってバッファ３からのアナログ信号Ｖ１４が積分器４３において積分される。また、コンパレータ４４の出力はスイッチ４１ｇ、４１ｈにフィードバックされており、コンパレータ４４から出力される信号Ｖｏｕｔの値に応じて特定電圧Ｖ１１が積分器４３において積分される。なお、スイッチ４１ｇは信号Ｓによって動作し、スイッチ４１ｈは信号ＳＢによって動作する。出力信号Ｖｏｕｔが１および０の二値である場合、「１」の時には信号Ｓとクロック信号Ｃとが互いに等しくされ、信号ＳＢとクロック信号ＣＢとが互いに等しくされる。また、「０」の時には信号Ｓとクロック信号ＣＢとが互いに等しくされ、信号ＳＢとクロック信号Ｃとが互いに等しくされる。本実施形態では積分器４３は一段の積分器であるが、積分器４３は複数段の積分器を直列に接続した構成を有する高次数の積分器であっても良い。また、コンパレータ４４は積分器４３からの出力信号と動作中点とを比較し、その大小によって１または０のデジタル信号（信号Ｖｏｕｔ）を出力する。なお、本実施形態では簡単のためにシングルエンド信号による例を示したが、全差動信号による回路であっても良い。

図４（ａ）〜（ｃ）は、基準電圧発生回路５１の例として、基準電圧発生回路５１Ａ、５１Ｂ、及び５１Ｃをそれぞれ示す回路図である。図４（ａ）に示される基準電圧発生回路５１Ａは、ダイオード５３の閾値電圧を利用して特定電圧Ｖ１１を生成する。具体的には、基準電圧発生回路５１Ａは、互いに直列に接続された定電流源５２およびダイオード５３を有しており、定電流源５２の一端は電源電位線に接続され、ダイオード５３の一端（カソード）は基準電位線に接続されている。このような構成により、ダイオード５３の他端（アノード）から特定電圧Ｖ１１が取り出され、特定電圧Ｖ１１は定電流源５２による電流の大きさによって任意に設定される。

図４（ｂ）に示される基準電圧発生回路５１Ｂは、ＭＯＳトランジスタ５４のゲート−ソース間電圧を利用して特定電圧Ｖ１１を生成する。具体的には、基準電圧発生回路５１Ｂは、互いに直列に接続された定電流源５２およびＭＯＳトランジスタ５４を有しており、定電流源５２の一端は電源電位線に接続され、ＭＯＳトランジスタ５４の一方の電流端子（ソース）は基準電位線に接続されている。また、ＭＯＳトランジスタ５４の他方の電流端子（ドレイン）と制御端子（ゲート）は短絡された上で定電流源５２に接続されている。このような構成により、ＭＯＳトランジスタ５４の他方の電流端子（ドレイン）から特定電圧Ｖ１１が取り出され、特定電圧Ｖ１１は定電流源５２による電流の大きさによって任意に設定される。

図４（ｃ）に示される基準電圧発生回路５１Ｃは、バイポーラトランジスタ５５のベース−エミッタ間電圧を利用して特定電圧Ｖ１１を生成する。具体的には、基準電圧発生回路５１Ｃは、互いに直列に接続された定電流源５２およびバイポーラトランジスタ５５を有しており、定電流源５２の一端は電源電位線に接続され、バイポーラトランジスタ５５の一方の電流端子（エミッタ）は定電流源５２に接続され、他方の電流端子（コレクタ）は基準電位線に接続されている。また、バイポーラトランジスタ５５の他方の電流端子（コレクタ）と制御端子（ベース）とは互いに短絡されている。このような構成により、バイポーラトランジスタ５５の一方の電流端子（ドレイン）から特定電圧Ｖ１１が取り出され、特定電圧Ｖ１１は定電流源５２による電流の大きさによって任意に設定される。

なお、図４（ａ）〜（ｃ）に示した基準電圧発生回路５１Ａ〜５１Ｃにおいて、定電流源５２に代えて抵抗素子や抵抗的動作が可能なＭＯＳ素子などを用いてもよい。また、基準電圧発生回路５１は、上記以外にも、例えば電源電圧を抵抗素子で分割した電位を用いるものや、バンドギャップレファレンス回路と呼ばれる低電圧を発生する回路からの出力を利用するものであっても良い。

バッファ３は、例えばオペアンプを含むボルテージフォロア回路を用いたものや、ＭＯＳトランジスタを含むソースフォロア回路、バイポーラトランジスタを含むエミッタフォロア回路、オペアンプと抵抗ネットワークによる反転増幅回路、非反転増幅回路などによって構成される。バッファ３の信号増幅機能として、増幅率（ゲイン）を１倍または１以下、もしくは１以上とすることも可能である。

本実施形態のバッファ３は出力リミッタ機能を有する。このようなバッファ３の構成例を図５に示す。図５に示すバッファ９Ａは、オペアンプ９３と２つの抵抗素子９４ａ、９４ｂとを備えている。オペアンプ９３の出力端子と基準電位線との間に２つの抵抗素子９４ａ、９４ｂが直列に接続され、抵抗素子９４ａと抵抗素子９４ｂとの接続点がオペアンプ９３の反転入力端子に接続されることによって、オペアンプ９３および抵抗素子９４ａ、９４ｂは、オペアンプ９３の非反転入力端子に入力された電圧信号に対し信号増幅を行う。オペアンプ９３の非反転入力端子には入力信号Ｖ１２が接続され、オペアンプ９３の出力端子からはアナログ信号Ｖ１４が出力される。

また、図５に示すリミッタ機能を実現するリミッタブロック９Ｂは、オペアンプ９２、９６、９８と、２つの抵抗素子９１ａ、９１ｂと、ＮＭＯＳトランジスタ９５と、ＰＭＯＳトランジスタ９７とを備えている。

抵抗素子９１ａ、９１ｂは等しい抵抗値であり、非反転入力端子が基準電位線に接続されたオペアンプ９２によって、特定電圧Ｖ１１の反転電圧Ｖ１１Ｂが発生する。

オペアンプ９６とＮＭＯＳトランジスタ９５は、アナログ信号Ｖ１４が特定電圧Ｖ１１の反転電圧Ｖ１１Ｂより下がらないようにするリミット機能を実現する。オペアンプ９５は、その非反転入力端子が反転電圧Ｖ１１Ｂに接続され、反転入力端子がアナログ信号Ｖ１４に接続され、ＮＭＯＳトランジスタ９５のゲート端子に出力端子が接続される。リミット機能がかかるべきでない信号、すなわち反転電圧Ｖ１１Ｂよりも高い電位の信号状態のアナログ信号Ｖ１４に対してはオペアンプ９６の出力は“Ｌ”であり、したがってＮＭＯＳトランジスタ９５はＯＦＦとなる。アナログ信号Ｖ１４が下がり反転電圧Ｖ１１Ｂよりさらに下がろうとした場合、オペアンプ９６の出力は“Ｈ”方向に遷移しそれによってＮＭＯＳトランジスタ９５はＯＮになる。ＮＭＯＳトランジスタ９５がＯＮになると、本来抵抗素子９４ａ、９４ｂで定められていた特定電圧Ｖ１１に対するアナログ信号Ｖ１４の増幅率が低下し、アナログ信号Ｖ１４は反転電圧Ｖ１１Ｂよりも下の電圧になることができなくなり、アナログ信号Ｖ１４のリミット機能が実現される。

同様に、オペアンプ９８とＰＭＯＳトランジスタ９７は、アナログ信号Ｖ１４が特定電圧Ｖ１１より上がらないようにするリミット機能を実現する。オペアンプ９８はその非反転入力端子が特定電圧Ｖ１１に接続され、反転入力端子がアナログ信号Ｖ１４に接続され、ＰＭＯＳトランジスタ９７のゲート端子に出力端子が接続される。リミット機能がかかるべきでない信号、すなわち特定電圧Ｖ１１よりも低い電位の信号状態のアナログ信号Ｖ１４に対してはオペアンプ９８の出力は“Ｈ”であり、したがってＰＭＯＳトランジスタ９７はＯＦＦとなる。アナログ信号Ｖ１４が上がり特定電圧Ｖ１１よりさらに上がろうとした場合、オペアンプ９８の出力は“Ｌ”方向に遷移しそれによってＰＭＯＳトランジスタ９７はＯＮになる。ＰＭＯＳトランジスタ９７がＯＮになると、本来抵抗素子９４ａ、９４ｂで定められていた特定電圧Ｖ１１に対するアナログ信号Ｖ１４の増幅率が低下し、アナログ信号Ｖ１４は特定電圧Ｖ１１よりも上の電圧になることができなくなり、アナログ信号Ｖ１４のリミット機能が実現される。

図６は、本発明の異なる一実施形態に係るデジタルマイクの構成図である。本実施形態のデジタルマイク１１は、マイク素子２、バッファ１３、Ａ／Ｄコンバータ４、第１の基準電圧生成手段１５、および第２の基準電圧生成手段１６を備えている。これらのうち、バッファ１３、Ａ／Ｄコンバータ４、第１の基準電圧生成手段１５、および第２の基準電圧生成手段１６は、単一の半導体基板上に集積されて成り、いわゆるモノリシック素子を構成している。

本実施形態の場合、バッファ１３は、アナログ信号Ｖ１４を所定の電圧範囲に制限するための機能（リミッタ機能）を備えており、入力信号Ｖ１２の絶対値が過大となった場合においても、アナログ信号Ｖ１４の電圧値は該電圧範囲の上限値に制限される。この所定の電圧範囲を規定する第１の基準電圧Ｖ１５を発生する第１の基準電圧生成手段１５と、Ａ／Ｄコンバータ４のフルスケール電圧を規定する第２の基準電圧Ｖ１６をＡ／Ｄコンバータ４へ提供する第２の基準電圧生成手段１６とが、互いに同種の機構に基づいて第１および第２の基準電圧Ｖ１５，１６を発生する。

なお、ＡＤコンバータ４の構成については、前述の実施形態と同じであるので説明を省略する。また、基準電圧生成手段１５，１６の各構成は、前述の実施形態における基準電圧発生回路５１と同じである。

本実施形態のバッファ１３は出力リミッタ機能を有する。このようなバッファ１３の構成例を図７及び図８に示す。図７（ａ）に示すバッファ１３Ａは、一対のオペアンプ３１ａ，３１ｂと、３つの抵抗素子３２ａ〜３２ｃと、一対のダイオード３３ａ，３３ｂとを備えている。オペアンプ３１ａの出力端子とオペアンプ３１ｂの出力端子との間に３つの抵抗素子３２ａ〜３２ｃが直列に接続され、抵抗素子３２ａと抵抗素子３２ｂとの接続点がオペアンプ３１ａの反転入力端子に接続され、抵抗素子３２ｂと抵抗素子３２ｃとの接続点がオペアンプ３１ｂの反転入力端子に接続されることによって、オペアンプ３１ａ，３１ｂおよび抵抗素子３２ａ〜３２ｃは、オペアンプ３１ａの非反転入力端子に入力された電圧信号に対し差動増幅を行う。オペアンプ３１ａの非反転入力端子には入力信号Ｖ１２が入力され、オペアンプ３１ａおよび３１ｂの出力端子からはアナログ信号Ｖ１４が出力される。なお、オペアンプ３１ｂの非反転入力端子は基準電位線に接続（接地）されている。

また、一対のダイオード３３ａ，３３ｂは、オペアンプ３１ａの出力端子とオペアンプ３１ｂの出力端子との間において、互いに逆向きに並列接続されている。具体的には、ダイオード３３ａのアノードおよびダイオード３３ｂのカソードはオペアンプ３１ａの出力端子に接続されており、ダイオード３３ａのカソードおよびダイオード３３ｂのアノードはオペアンプ３１ｂの出力端子に接続されている。この一対のダイオード３３ａ，３３ｂの閾値電圧によって、アナログ信号Ｖ１４の大きさが所定の電圧範囲に制限される。

図７（ｂ）に示すバッファ１３Ｂは、一対のオペアンプ３１ａ，３１ｂと、３つの抵抗素子３２ａ〜３２ｃと、一対のＭＯＳトランジスタ３４ａ，３４ｂとを備えている。なお、オペアンプ３１ａ，３１ｂおよび抵抗素子３２ａ〜３２ｃの接続関係は、図７（ａ）に示したバッファ１３Ａと同様である。

一対のＭＯＳトランジスタ３４ａ，３４ｂは、オペアンプ３１ａの出力端子とオペアンプ３１ｂの出力端子との間において、互いに逆向きに並列接続されている。具体的には、ＭＯＳトランジスタ３４ａのドレインおよびＭＯＳトランジスタ３４ｂのソースはオペアンプ３１ａの出力端子に接続されており、ＭＯＳトランジスタ３４ａのソースおよびＭＯＳトランジスタ３４ｂのドレインはオペアンプ３１ｂの出力端子に接続されている。また、ＭＯＳトランジスタ３４ａ及び３４ｂのゲートはそれぞれＭＯＳトランジスタ３４ａ及び３４ｂのドレインに接続されている。この一対のＭＯＳトランジスタ３４ａ，３４ｂのゲート−ソース間電圧によって、アナログ信号Ｖ１４の大きさが所定の電圧範囲に制限される。

図８（ａ）に示すバッファ１３Ｃは、一対のオペアンプ３１ａ，３１ｂと、３つの抵抗素子３２ａ〜３２ｃと、一対のバイポーラトランジスタ３５ａ，３５ｂとを備えている。なお、オペアンプ３１ａ，３１ｂおよび抵抗素子３２ａ〜３２ｃの接続関係は、図８（ａ）に示したバッファ１３Ａと同様である。

一対のバイポーラトランジスタ３５ａ，３５ｂは、オペアンプ３１ａの出力端子とオペアンプ３１ｂの出力端子との間において、互いに逆向きに並列接続されている。具体的には、バイポーラトランジスタ３５ａのエミッタおよびバイポーラトランジスタ３５ｂのベースはオペアンプ３１ａの出力端子に接続されており、バイポーラトランジスタ３５ａのベースおよびバイポーラトランジスタ３５ｂのエミッタはオペアンプ３１ｂの出力端子に接続されている。なお、バイポーラトランジスタ３５ａ及び３５ｂのコレクタは基準電位線に接続（接地）されている。この一対のバイポーラトランジスタ３５ａ，３５ｂのベース−エミッタ間電圧によって、アナログ信号Ｖ１４の大きさが所定の電圧範囲に制限される。

なお、バッファ１３Ａ〜１３Ｃはアナログ信号Ｖ１４として差動信号を出力するが、このような差動信号ではなくシングルエンド信号を出力する場合においても、バッファ１３Ａ〜３Ｃと同様にダイオード素子等を使用することによりリミッタ機能を好適に実現できる。また、図８（ｂ）に示すように、バッファ１３Ａ等のオペアンプ３１ａ，３１ｂの各出力端子に対し直列に抵抗素子３２ｄ，３２ｅを付加し、その先にダイオード３３ａ，３３ｂ等を配置することにより、図２に示したようにリミット電圧以上の入力信号に対して穏やかにリミット動作を行うこともできる。

本発明の実施の形態に係るデジタルマイクの構成を示す図である。 デジタルマイクの入出力を示すグラフである。 Ａ／Ｄコンバータの一例を示す図である。 （ａ）〜（ｃ）基準電圧発生回路の一例を示す図である。 バッファの構成例を示す図である。 本発明の異なる一実施形態に係るデジタルマイクの構成図である。 （ａ），（ｂ）バッファの一例を示す図である。 （ａ），（ｂ）バッファの他の例を示す図である。 従来のデジタルマイクの構成を示す図である。

符号の説明

１，１１…デジタルマイク、２…マイク素子、３，１３，１３Ａ〜１３Ｃ…バッファ、４…Ａ／Ｄコンバータ、５…基準電圧生成部、３１ａ，３１ｂ…オペアンプ、３２ａ〜３２ｅ…抵抗素子、３３ａ，３３ｂ…ダイオード、３４ａ，３４ｂ…ＭＯＳトランジスタ、３５ａ，３５ｂ…バイポーラトランジスタ、４１ａ〜４１ｈ…スイッチ、４２ａ，４２ｂ…キャパシタ、４３…積分器、４４…コンパレータ、５０…増幅器、５１，５１Ａ〜５１Ｃ…基準電圧発生回路、５２…定電流源、５３…ダイオード、５４…トランジスタ、５５…バイポーラトランジスタ。

Claims (8)

1. 入力音圧を電気的な入力信号に変換するマイク素子と、
   前記マイク素子から前記入力信号を入力し、該入力信号に応じたアナログ信号を出力するとともに、該アナログ信号を所定の電圧範囲に制限するバッファと、
   前記バッファから前記アナログ信号を入力してデジタル信号に変換するＡ／Ｄコンバータと、
   前記バッファの前記所定の電圧範囲を規定する第１の基準電圧を前記バッファへ提供するとともに、前記Ａ／Ｄコンバータのフルスケール電圧を規定する第２の基準電圧を前記Ａ／Ｄコンバータへ提供する基準電圧生成手段と
   を備え、
   前記基準電圧生成手段が、前記第１および第２の基準電圧を共通の電圧発生回路からの出力電圧を基に生成することを特徴とする、デジタルマイク。
2. 前記電圧発生回路が、ダイオードの閾値電圧を利用して前記出力電圧を発生することを特徴とする、請求項１に記載のデジタルマイク。
3. 入力音圧を電気的な入力信号に変換するマイク素子と、
   前記マイク素子から前記入力信号を入力し、該入力信号に応じたアナログ信号を出力するとともに、該アナログ信号を所定の電圧範囲に制限するバッファと、
   前記バッファから前記アナログ信号を入力してデジタル信号に変換するＡ／Ｄコンバータと、
   前記バッファの前記所定の電圧範囲を規定する第１の基準電圧を発生する第１の基準電圧生成手段と、
   前記Ａ／Ｄコンバータのフルスケール電圧を規定する第２の基準電圧を前記Ａ／Ｄコンバータへ提供する第２の基準電圧生成手段と
   を備え、
   前記第１および第２の基準電圧生成手段が、同種の機構に基づいて前記第１および第２の基準電圧を発生することを特徴とする、デジタルマイク。
4. 前記第１および第２の基準電圧生成手段が、ダイオードの閾値電圧を利用して前記第１および第２の基準電圧を発生することを特徴とする、請求項３に記載のデジタルマイク。
5. 前記Ａ／Ｄコンバータが、前記デジタル信号として１ビットデジタル信号またはマルチビットデジタル信号を出力することを特徴とする、請求項１〜４のいずれか一項に記載のデジタルマイク。
6. 前記Ａ／Ｄコンバータが、前記デジタル信号としてＰＣＭデジタル信号を出力することを特徴とする、請求項１〜４のいずれか一項に記載のデジタルマイク。
7. 前記バッファが、前記入力信号を増幅した信号を前記アナログ信号として出力することを特徴とする、請求項１〜６のいずれか一項に記載のデジタルマイク。
8. 前記バッファ、前記Ａ／Ｄコンバータ、および前記基準電圧生成手段が単一の半導体基板上に集積されていることを特徴とする、請求項１〜７のいずれか一項に記載のデジタルマイク。

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