JP5768072B2 - Ｄ／ａ変換器およびデルタシグマ型ｄ／ａ変換器 - Google Patents
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Description
本発明は、与えられたデジタル信号をアナログ信号に変換するＤ／Ａ（デジタル／アナログ）変換器およびデルタシグマ型Ｄ／Ａ変換器であって、低歪み、高Ｓ／Ｎ比のアナログ信号を出力するＤ／Ａ変換器およびデルタシグマ型Ｄ／Ａ変換器に関する。
従来、多ビットのデジタル信号に対して、ダイナミック・エレメント・マッチング処理を行う処理部と、当該処理部でダイナミック・エレメント・マッチング処理されたデジタル信号の各ビットに対応した複数の素子を作動させてアナログ信号を出力するＤ／Ａ変換器とを備えた、マルチビット型のＤ／Ａ変換器が提案されている（例えば特許文献１参照。）。
このようなマルチビット型のＤ／Ａ変換器においては、例えば図７に示す回路構成を有するＤ／Ａ変換器（５０）が用いられている。
このＤ／Ａ変換器（５０）は、入力段（５１）と出力段（５２）とを含む。
入力段（５１）は、複数の入力セグメントユニット（ＩＵ５１〜ＩＵ５Ｎ）を備える。これら入力セグメントユニット（ＩＵ５１〜ＩＵ５Ｎ）は同一構成を有するため、ここでは、入力セグメントユニット（ＩＵ５ｍ（ｍ＝１〜Ｎ））についてその構成を説明する。
このＤ／Ａ変換器（５０）は、入力段（５１）と出力段（５２）とを含む。
入力段（５１）は、複数の入力セグメントユニット（ＩＵ５１〜ＩＵ５Ｎ）を備える。これら入力セグメントユニット（ＩＵ５１〜ＩＵ５Ｎ）は同一構成を有するため、ここでは、入力セグメントユニット（ＩＵ５ｍ（ｍ＝１〜Ｎ））についてその構成を説明する。
入力セグメントユニット（ＩＵ５ｍ）は、一端が基準電圧源（ＶＲＥＦＰ）に接続された電流源（ＩＰｍ）と、一端が基準電圧源（ＶＲＥＦＮ）（図７に示すＤ／Ａ変換器（５０）の場合には接地電位）に接続された電流源（ＩＮｍ）と、電流源（ＩＰｍ）の他端と入力セグメントユニット（ＩＵ５ｍ）の一方の出力端子である端子（Ｉｏｕｔ＋）とを接続または切断する入力スイッチ（ＳＡｍ）と、電流源（ＩＰｍ）の他端と入力セグメントユニット（ＩＵ５ｍ）の他方の出力端子である端子（Ｉｏｕｔ−）とを接続または切断する入力スイッチ（ＳＢｍ）と、電流源（ＩＮｍ）の他端と端子（Ｉｏｕｔ−）とを接続または切断する入力スイッチ（ＳＣｍ）と、電流源（ＩＮｍ）の他端と端子（Ｉｏｕｔ＋）とを接続または切断する入力スイッチ（ＳＤｍ）と、を備える。
電流源（ＩＰｍ）および電流源（ＩＮｍ）は、それぞれ互いに極性が異なる電流値の等しい電流を供給する。
入力スイッチ（ＳＡｍ）および（ＳＣｍ）は、各入力セグメントユニット（ＩＵ５１〜ＩＵ５Ｎ）に対応して与えられた入力デジタルデータ（Ｄｍ）に応じて動作する。入力スイッチ（ＳＢｍ）および（ＳＤｍ）は、与えられた入力デジタルデータの反転信号（ＤｍＢ）に応じて動作する。
そして、複数の入力セグメントユニット（ＩＵ５１〜ＩＵ５Ｎ）の端子（Ｉｏｕｔ＋）同士、また端子（Ｉｏｕｔ−）同士は、それぞれ共通に接続されている。
入力スイッチ（ＳＡｍ）および（ＳＣｍ）は、各入力セグメントユニット（ＩＵ５１〜ＩＵ５Ｎ）に対応して与えられた入力デジタルデータ（Ｄｍ）に応じて動作する。入力スイッチ（ＳＢｍ）および（ＳＤｍ）は、与えられた入力デジタルデータの反転信号（ＤｍＢ）に応じて動作する。
そして、複数の入力セグメントユニット（ＩＵ５１〜ＩＵ５Ｎ）の端子（Ｉｏｕｔ＋）同士、また端子（Ｉｏｕｔ−）同士は、それぞれ共通に接続されている。
出力段（５２）は、端子（Ｉｏｕｔ＋）と共通に接続された反転入力端子、端子（Ｉｏｕｔ−）と共通に接続された非反転入力端子、非反転出力端子（Ｖｏｕｔ＋）、および反転出力端子（Ｖｏｕｔ−）を有し、差動アナログ信号を出力する差動オペアンプ（５００）を備える。さらに、出力段（５２）は、端子（Ｉｏｕｔ＋）と差動オペアンプ（５００）の非反転出力端子（Ｖｏｕｔ＋）との間に接続された容量素子（Ｃｆｂ１）と、端子（Ｉｏｕｔ−）と差動オペアンプ（５００）の反転出力端子（Ｖｏｕｔ−）との間に接続された容量素子（Ｃｆｂ２）と、端子（Ｉｏｕｔ＋）と差動オペアンプ（５００）の非反転出力端子（Ｖｏｕｔ＋）との間に容量素子（Ｃｆｂ１）と並列に接続された抵抗素子（Ｒｆｂ１）と、端子（Ｉｏｕｔ−）と差動オペアンプ（５００）の反転出力端子（Ｖｏｕｔ−）との間に容量素子（Ｃｆｂ２）と並列に接続された抵抗素子（Ｒｆｂ２）と、を備える。
ここで、入力セグメントユニット（ＩＵ５１〜ＩＵ５Ｎ）において、一端が基準電圧源（ＶＲＥＦＰ）に接続された電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ＋）とを接続及び切断する入力スイッチ（ＳＡ１〜ＳＡＮ）は、入力デジタルデータ（Ｄ１〜ＤＮ）の極性が「＋１」の時にはオン状態となって電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ＋）とを接続し、入力デジタルデータ（Ｄ１〜ＤＮ）の極性が「−１」の時にはオフ状態となって電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ＋）とを切断する。
一方、一端が基準電圧源（ＶＲＥＦＰ）に接続された電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ−）とを接続及び切断する入力スイッチ（ＳＢ１〜ＳＢＮ）は、入力デジタルデータ（Ｄ１〜ＤＮ）の反転信号（Ｄ１Ｂ〜ＤＮＢ）の極性が「＋１」の時にはオン状態となって電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ−）とを接続し、入力デジタルデータの反転信号（Ｄ１Ｂ〜ＤＮＢ）の極性が「−１」の時にはオフ状態となって電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ−）とを切断する。
また、入力セグメントユニット（ＩＵ５１〜ＩＵ５Ｎ）において、一端が基準電圧源（ＶＲＥＦＮ）に接続された電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ−）とを接続及び切断する入力スイッチ（ＳＣ１〜ＳＣＮ）は、入力デジタルデータ（Ｄ１〜ＤＮ）の極性が「＋１」の時にはオン状態となって電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ−）とを接続し、入力デジタルデータ（Ｄ１〜ＤＮ）の極性が「−１」の時にはオフ状態となって電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ−）とを切断する。
一方、一端が基準電圧源（ＶＲＥＦＮ）に接続された電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ＋）とを接続及び切断する入力スイッチ（ＳＤ１〜ＳＤＮ）は、入力デジタルデータ（Ｄ１〜ＤＮ）の反転信号（Ｄ１Ｂ〜ＤＮＢ）の極性が「＋１」の時にはオン状態となって電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ＋）とを接続し、反転信号（Ｄ１Ｂ〜ＤＮＢ）の極性が「−１」の時にはオフ状態となって電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ＋）とを切断する。
次に、図７に示すＤ／Ａ変換器（５０）の動作を説明する。
複数の入力セグメントユニット（ＩＵ５１〜ＩＵ５Ｎ）において、ユニット毎に与えられた入力デジタルデータ（Ｄ１〜ＤＮ）と入力デジタルデータの反転信号（Ｄ１Ｂ〜ＤＮＢ）とに応じて、入力デジタルデータ（Ｄ１〜ＤＮ）に応じて動作する入力スイッチ（ＳＡ１〜ＳＡＮ）と入力スイッチ（ＳＣ１〜ＳＣＮ）とのペアと、反転信号（Ｄ１Ｂ〜ＤＮＢ）に応じて動作する入力スイッチ（ＳＢ１〜ＳＢＮ）と入力スイッチ（ＳＤ１〜ＳＤＮ）とのペアのうち、いずれか一方のペアはオン状態となり他方のペアはオフ状態となる。これにより、複数の入力セグメントユニット（ＩＵ５１〜ＩＵ５Ｎ）はそれぞれ、端子（Ｉｏｕｔ＋）および端子（Ｉｏｕｔ−）に電流を出力し、出力段（５２）において差動オペアンプ（５００）は、各入力セグメントユニット（ＩＵ５１〜ＩＵ５Ｎ）から出力される電流の和に応じた端子（Ｉｏｕｔ＋）および端子（Ｉｏｕｔ−）の電流を入力し、差動アナログ信号を出力する。
複数の入力セグメントユニット（ＩＵ５１〜ＩＵ５Ｎ）において、ユニット毎に与えられた入力デジタルデータ（Ｄ１〜ＤＮ）と入力デジタルデータの反転信号（Ｄ１Ｂ〜ＤＮＢ）とに応じて、入力デジタルデータ（Ｄ１〜ＤＮ）に応じて動作する入力スイッチ（ＳＡ１〜ＳＡＮ）と入力スイッチ（ＳＣ１〜ＳＣＮ）とのペアと、反転信号（Ｄ１Ｂ〜ＤＮＢ）に応じて動作する入力スイッチ（ＳＢ１〜ＳＢＮ）と入力スイッチ（ＳＤ１〜ＳＤＮ）とのペアのうち、いずれか一方のペアはオン状態となり他方のペアはオフ状態となる。これにより、複数の入力セグメントユニット（ＩＵ５１〜ＩＵ５Ｎ）はそれぞれ、端子（Ｉｏｕｔ＋）および端子（Ｉｏｕｔ−）に電流を出力し、出力段（５２）において差動オペアンプ（５００）は、各入力セグメントユニット（ＩＵ５１〜ＩＵ５Ｎ）から出力される電流の和に応じた端子（Ｉｏｕｔ＋）および端子（Ｉｏｕｔ−）の電流を入力し、差動アナログ信号を出力する。
図８に、図７に示す従来のＤ／Ａ変換器（５０）が持つ課題を説明するための図を示す。
ここでは簡単のため入力セグメントユニット（ＩＵ５１）にのみ注目する。
なお、図８において、（ａ）は基準クロック（ＣＬＫ）、（ｂ）は入力デジタルデータ（Ｄ１）、（ｃ）は入力デジタルデータの反転信号（Ｄ１Ｂ）、（ｄ）は入力セグメントユニット（ＩＵ５１）から端子（Ｉｏｕｔ＋）に出力される電流の、立ち上がり時間と立ち下がり時間とがゼロである場合の理想的な電流波形（Ｉｏｕｔ＋（Ａ））、（ｅ）は入力セグメントユニット（ＩＵ５１）から端子（Ｉｏｕｔ＋）に出力される電流の実際の電流波形（Ｉｏｕｔ＋（Ｂ））、（ｆ）は後述のＲＴＺ方式を採用した場合の、入力セグメントユニット（ＩＵ５１）から端子（Ｉｏｕｔ＋）に出力される電流波形（Ｉｏｕｔ＋（Ｃ））を表す。
ここでは簡単のため入力セグメントユニット（ＩＵ５１）にのみ注目する。
なお、図８において、（ａ）は基準クロック（ＣＬＫ）、（ｂ）は入力デジタルデータ（Ｄ１）、（ｃ）は入力デジタルデータの反転信号（Ｄ１Ｂ）、（ｄ）は入力セグメントユニット（ＩＵ５１）から端子（Ｉｏｕｔ＋）に出力される電流の、立ち上がり時間と立ち下がり時間とがゼロである場合の理想的な電流波形（Ｉｏｕｔ＋（Ａ））、（ｅ）は入力セグメントユニット（ＩＵ５１）から端子（Ｉｏｕｔ＋）に出力される電流の実際の電流波形（Ｉｏｕｔ＋（Ｂ））、（ｆ）は後述のＲＴＺ方式を採用した場合の、入力セグメントユニット（ＩＵ５１）から端子（Ｉｏｕｔ＋）に出力される電流波形（Ｉｏｕｔ＋（Ｃ））を表す。
入力セグメントユニット（ＩＵ５１）は、周期Ｔを持った基準クロック（ＣＬＫ）毎に、入力デジタルデータ（Ｄ１）と入力デジタルデータの反転信号（Ｄ１Ｂ）とが与えられる。
与えられた入力デジタルデータ（Ｄ１）と入力デジタルデータの反転信号（Ｄ１Ｂ）とに応じて、入力スイッチ（ＳＡ１）と入力スイッチ（ＳＣ１）とのペア、または、入力スイッチ（ＳＢ１）と入力スイッチ（ＳＤ１）とのペア、のいずれか一方のペアはオン状態となり他方のペアはオフ状態となることで、電流値「＋Ｉｒｅｆ」を持った電流源（ＩＰ１）または電流値「−Ｉｒｅｆ」を持った電流源（ＩＮ１）の電流が端子（Ｉｏｕｔ＋）と端子（Ｉｏｕｔ−）とに出力される。
与えられた入力デジタルデータ（Ｄ１）と入力デジタルデータの反転信号（Ｄ１Ｂ）とに応じて、入力スイッチ（ＳＡ１）と入力スイッチ（ＳＣ１）とのペア、または、入力スイッチ（ＳＢ１）と入力スイッチ（ＳＤ１）とのペア、のいずれか一方のペアはオン状態となり他方のペアはオフ状態となることで、電流値「＋Ｉｒｅｆ」を持った電流源（ＩＰ１）または電流値「−Ｉｒｅｆ」を持った電流源（ＩＮ１）の電流が端子（Ｉｏｕｔ＋）と端子（Ｉｏｕｔ−）とに出力される。
図８の例で与えられた入力デジタルデータ（Ｄ１）と入力デジタルデータの反転信号（Ｄ１Ｂ）とに応じて入力セグメントユニット（ＩＵ５１）から端子（Ｉｏｕｔ＋）に出力される電流の、立ち上がり時間と立ち下がり時間とがゼロの理想的な場合の電流波形（Ｉｏｕｔ＋（Ａ））は、図８（ｄ）のように示される。
しかしながら、実際に端子（Ｉｏｕｔ＋）に出力される電流（Ｉｏｕｔ＋（Ｂ））は、有限の立ち上がり時間と立ち下がり時間とを備えており、かつ、立ち上がり時間と立ち下がり時間とが完全に一致しないため、例えば図８（ｅ）に示すような電流波形となる。
しかしながら、実際に端子（Ｉｏｕｔ＋）に出力される電流（Ｉｏｕｔ＋（Ｂ））は、有限の立ち上がり時間と立ち下がり時間とを備えており、かつ、立ち上がり時間と立ち下がり時間とが完全に一致しないため、例えば図８（ｅ）に示すような電流波形となる。
ここで、電流（Ｉｏｕｔ＋（Ａ））（図８（ｄ））、（Ｉｏｕｔ＋（Ｂ））（図８（ｅ））のように信号を出力するＤ／Ａ変換器の動作方式を、Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ（ＮＲＴＺ）方式と呼ぶ。
理想的な電流波形（Ｉｏｕｔ＋（Ａ））では、Ｔ１の期間の電流面積が「＋Ｉｒｅｆ×Ｔ」、Ｔ２の期間の電流面積が「＋Ｉｒｅｆ×Ｔ」となり、Ｔ１とＴ２の期間の電流面積が一致する。一方、実際の電流波形（Ｉｏｕｔ＋（Ｂ））では、Ｔ１の期間の電流面積が「＋Ｉｒｅｆ×Ｔ−ΔＱ１＋ΔＱ２」、Ｔ２の期間の電流面積が「＋Ｉｒｅｆ×Ｔ−２ΔＱ１＋ΔＱ２」となり、Ｔ１とＴ２の期間の電流面積が一致しない。
理想的な電流波形（Ｉｏｕｔ＋（Ａ））では、Ｔ１の期間の電流面積が「＋Ｉｒｅｆ×Ｔ」、Ｔ２の期間の電流面積が「＋Ｉｒｅｆ×Ｔ」となり、Ｔ１とＴ２の期間の電流面積が一致する。一方、実際の電流波形（Ｉｏｕｔ＋（Ｂ））では、Ｔ１の期間の電流面積が「＋Ｉｒｅｆ×Ｔ−ΔＱ１＋ΔＱ２」、Ｔ２の期間の電流面積が「＋Ｉｒｅｆ×Ｔ−２ΔＱ１＋ΔＱ２」となり、Ｔ１とＴ２の期間の電流面積が一致しない。
なお、ΔＱ１は、立ち上がり時間が生じたために流れなかった不足分の電流相当の電流面積を表す。ΔＱ２は、立ち下がり時間が生じたため流れてしまった過剰分の電流相当の電流面積を表す。
このように、上述したＮＲＴＺ方式でＤ／Ａ変換器（５０）を動作させると、有限の出力信号の立ち上がり時間と立ち下がり時間とを有し、かつ、立ち上がり時間と立ち下がり時間とが完全に一致しないことが原因で、現在（Ｎ番目）の基準クロック（ＣＬＫ）の期間出力している電流面積が、前回（Ｎ−１番目）の基準クロック（ＣＬＫ）で出力した電流値と次回（Ｎ＋１番目）の基準クロック（ＣＬＫ）で出力する電流値に依存する。このような現象を、一般的に、シンボル間干渉と呼ぶ。このシンボル間干渉の影響により、出力電流波形が非線形性を持ち、差動アナログ信号に歪みが発生する。
このように、上述したＮＲＴＺ方式でＤ／Ａ変換器（５０）を動作させると、有限の出力信号の立ち上がり時間と立ち下がり時間とを有し、かつ、立ち上がり時間と立ち下がり時間とが完全に一致しないことが原因で、現在（Ｎ番目）の基準クロック（ＣＬＫ）の期間出力している電流面積が、前回（Ｎ−１番目）の基準クロック（ＣＬＫ）で出力した電流値と次回（Ｎ＋１番目）の基準クロック（ＣＬＫ）で出力する電流値に依存する。このような現象を、一般的に、シンボル間干渉と呼ぶ。このシンボル間干渉の影響により、出力電流波形が非線形性を持ち、差動アナログ信号に歪みが発生する。
そのため、従来のＤ／Ａ変換器（５０）では、シンボル間干渉の対策として、基準クロック１周期のうちの一定期間、電流を出力しない期間を持つ、Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ（ＲＴＺ）方式を採用している。
このＲＴＺ方式を採用した場合の、電流波形（Ｉｏｕｔ＋（Ｃ））が図８（ｆ）に示した波形である。
このＲＴＺ方式を採用した場合の、電流波形（Ｉｏｕｔ＋（Ｃ））が図８（ｆ）に示した波形である。
この例では、電流波形（Ｉｏｕｔ＋（Ｃ））は、基準クロック（ＣＬＫ）が、１周期の半分である「＋１」となる期間は電流値「＋Ｉｒｅｆ」、または、「−Ｉｒｅｆ」の電流を出力し、その他の「−１」の期間は電流を出力しない（電流値「０」）ことを示している。図８（ｆ）に示すように、ＲＴＺ方式では、基準クロック（ＣＬＫ）１周期毎に、電流を出力しない期間を持つことにより、電流波形（Ｉｏｕｔ＋（Ｃ））において、Ｔ１の期間の電流面積とＴ２の期間の電流面積とを一致させることができる。つまり、シンボル間干渉の影響による歪みが出力信号に発生することを回避することができる。
しかしながら、上述したＲＴＺ方式では、シンボル間干渉の影響による出力信号への歪みを回避することができるが、信号を出力しない期間があるため、出力信号のレベル低下によりＳ／Ｎ比を劣化させてしまうという問題がある。
本発明は、上述した従来の課題を解決するためになされたものであり、シンボル間干渉の影響による歪みを出力信号に発生させず、出力信号レベル低下によるＳ／Ｎ比の劣化がない、低歪み、高Ｓ／Ｎ比のＤ／Ａ変換器を提供することを目的とする。
本発明は、上述した従来の課題を解決するためになされたものであり、シンボル間干渉の影響による歪みを出力信号に発生させず、出力信号レベル低下によるＳ／Ｎ比の劣化がない、低歪み、高Ｓ／Ｎ比のＤ／Ａ変換器を提供することを目的とする。
本発明の一態様は、１ビット信号である１または複数の入力デジタルデータ（例えば図２（ｃ）に示す、入力デジタルデータＤ１）からなるデジタル信号をアナログ信号に変換するＤ／Ａ変換器（例えば図１に示す、Ｄ／Ａ変換器１０）であって、第１の電流源（例えば図１に示す、電流源ＩＰ１〜ＩＰＮ）および第２の電流源（例えば図１に示す、電流源ＩＮ１〜ＩＮＮ）と、前記入力デジタルデータに応じて前記第１の電流源と第１の出力端（例えば図１に示す、端子Ｉｏｕｔ＋）とを接続または切断する第１の入力スイッチ（例えば図１に示す、入力スイッチＳＡ１〜ＳＡＮ）と、前記入力デジタルデータの反転信号（例えば図２（ｅ）に示す、反転信号Ｄ１Ｂ）に応じて前記第１の電流源と第２の出力端（例えば図１に示す、端子Ｉｏｕｔ−）とを接続または切断する第２の入力スイッチ（例えば図１に示す、入力スイッチＳＢ１〜ＳＢＮ）と、前記入力デジタルデータに応じて前記第２の電流源と前記第２の出力端とを接続または切断する第３の入力スイッチ（例えば図１に示す、入力スイッチＳＣ１〜ＳＣＮ）と、前記入力デジタルデータの反転信号に応じて前記第２の電流源と前記第１の出力端とを接続または切断する第４の入力スイッチ（例えば図１に示す、入力スイッチＳＤ１〜ＳＤＮ）と、を備えた入力セグメントユニット（例えば図１に示す、入力セグメントユニットＩＵ１１〜ＩＵ１Ｎ）を、前記入力デジタルデータ毎に有し、前記入力セグメントユニットの前記第１の出力端同士および前記第２の出力端同士がそれぞれ共通接続された入力段（例えば図１に示す、入力段１１）と、差動オペアンプ（例えば図１に示す、差動オペアンプ１００）と、当該差動オペアンプの反転入力端子と非反転出力端子との間に接続された第１の容量素子（例えば図１に示す、容量素子Ｃｆｂ１）と、前記差動オペアンプの非反転入力端子と反転出力端子との間に接続された第２の容量素子（例えば図１に示す、容量素子Ｃｆｂ２）と、前記第１の出力端と前記差動オペアンプの非反転出力端子との間に前記第１の容量素子と並列に接続された第１の抵抗素子（例えば図１に示す、抵抗素子Ｒｆｂ１）と、前記第２の出力端と前記差動オペアンプの反転出力端子との間に前記第２の容量素子と並列に接続された第２の抵抗素子（例えば図１に示す、抵抗素子Ｒｆｂ２）と、前記第１の出力端と前記差動オペアンプの反転入力端子とを接続または切断する第１の出力スイッチ（例えば図１に示す、出力スイッチＳＯ１）と、前記第２の出力端と前記差動オペアンプの非反転入力端子とを接続または切断する第２の出力スイッチ（例えば図１に示す、出力スイッチＳＯ２）と、前記第１の出力端と前記第２の出力端とを接続または切断する第３の出力スイッチ（例えば図１に示す、出力スイッチＳＯ３）と、を有し、前記差動オペアンプは前記デジタル信号に応じた差動アナログ信号を出力する出力段（例えば図１に示す、出力段１２）と、を備え、前記入力デジタルデータの１周期のうちの前部期間である第１の期間（例えば図２に示す、期間Ｔ１０）では、前記各入力セグメントユニットは前記入力デジタルデータに応じて前記第１の入力スイッチおよび前記第３の入力スイッチ、または前記第２の入力スイッチおよび前記第４の入力スイッチのいずれか一方の対がオン状態となり他方の対がオフ状態となり、且つ前記第１の出力スイッチおよび前記第２の出力スイッチはオン状態となり前記第３の出力スイッチはオフ状態となり、前記入力デジタルデータの１周期のうちの前記第１の期間に続く残りの期間である第２の期間（例えば図２に示す、期間Ｔ１１）では、前記各入力セグメントユニットは前記第１、第２、第３および第４の入力スイッチがオフ状態となり、且つ前記第１の出力スイッチおよび前記第２の出力スイッチはオフ状態となり前記第３の出力スイッチはオン状態となることを特徴とするＤ／Ａ変換器、である。
前記入力セグメントユニットは、前記第１の電流源の出力側と前記第２の電流源の入力側とを接続または切断する第５の入力スイッチ（例えば図３に示す、入力スイッチＳＥ１〜ＳＥＮ）を有し、前記第１の期間では前記第５の入力スイッチはオフ状態となり、前記第２の期間では前記第５の入力スイッチがオン状態となるものであってよい。
本発明の他の態様は、１ビット信号である１または複数の入力デジタルデータ（例えば図２（ｃ）に示す、入力デジタルデータＤ１）からなるデジタル信号をアナログ信号に変換するＤ／Ａ変換器（例えば図４に示す、Ｄ／Ａ変換器３０）であって、第１の電流源（例えば図４に示す、電流源ＩＰ１〜ＩＰＮ）および第２の電流源（例えば図４に示す、電流源ＩＮ１〜ＩＮＮ）と、前記入力デジタルデータに応じて前記第１の電流源と出力端（例えば図４に示す、端子Ｉｏｕｔ）とを接続または切断する第１の入力スイッチ（例えば図４に示す、入力スイッチＳＡ１〜ＳＡＮ）と、前記入力デジタルデータの反転信号（例えば図２（ｅ）に示す、反転信号Ｄ１Ｂ）に応じて前記第２の電流源と前記出力端とを接続または切断する第２の入力スイッチ（例えば図４に示す、入力スイッチＳＢ１〜ＳＢＮ）と、を備えた入力セグメントユニット（例えば図４に示す、入力セグメントユニットＩＵ３１〜ＩＵ３Ｎ）を、前記入力デジタルデータ毎に有し、前記入力セグメントユニットの前記出力端同士がそれぞれ共通接続された入力段（例えば図４に示す、入力段３１）と、オペアンプ（例えば図４に示す、差動オペアンプ３００）と、当該オペアンプの反転入力端子と出力端子との間に接続された容量素子（例えば図４に示す、容量素子Ｃｆｂ）と、前記出力端と前記オペアンプの出力端子との間に前記容量素子と並列に接続された抵抗素子（例えば図４に示す、抵抗素子Ｒｆｂ）と、前記出力端と前記オペアンプの反転入力端子とを接続または切断する第１の出力スイッチ（例えば図４に示す、出力スイッチＳＯ１）と、前記出力端と基準電位（例えば図４に示す、コモン電圧源ＶＣＭ）とを接続または切断する第２の出力スイッチ（例えば図４に示す、出力スイッチＳＯ２）と、を有し、前記オペアンプは前記デジタル信号に応じたアナログ信号を出力する出力段（例えば図４に示す、出力段３２）と、を備え、前記入力デジタルデータの１周期のうちの前部期間である第１の期間では、前記各入力セグメントユニットは前記入力デジタルデータに応じて前記第１の入力スイッチ、または前記第２の入力スイッチのいずれか一方がオン状態となり他方がオフ状態となり、且つ前記第１の出力スイッチはオン状態となり前記第２の出力スイッチはオフ状態となり、前記入力デジタルデータの１周期のうちの前記第１の期間に続く残りの期間である第２の期間では、前記各入力セグメントユニットは前記第１および第２の入力スイッチがオフ状態となり、且つ前記第１の出力スイッチはオフ状態となり前記第２の出力スイッチはオン状態となることを特徴とするＤ／Ａ変換器、である。
前記入力セグメントユニットは、前記第１の電流源の出力側と前記第２の電流源の入力側とを接続または切断する第３の入力スイッチ（例えば図５に示す、入力スイッチＳＥ１〜ＳＥＮ）を有し、前記第１の期間では前記第３の入力スイッチはオフ状態となり、前記第２の期間では前記第３の入力スイッチがオン状態となるようになっていてよい。
前記第１の電流源と前記第２の電流源とは、極性が異なる、電流値の等しい電流を供給するものであってよい。
前記入力セグメントユニットを複数有し、前記入力セグメントユニット間で、前記第１の電流源同士および前記第２の電流源同士の電流値がそれぞれ等しいものであってよい。
前記第１の電流源と前記第２の電流源とは、極性が異なる、電流値の等しい電流を供給するものであってよい。
前記入力セグメントユニットを複数有し、前記入力セグメントユニット間で、前記第１の電流源同士および前記第２の電流源同士の電流値がそれぞれ等しいものであってよい。
前記入力セグメントユニットを複数有し、前記第１の電流源および前記第２の電流源は、それぞれ前記入力セグメントユニット間で、前記電流値が順に２倍となるように設定されていてよい。
本発明の他の態様は、前記態様のいずれかに記載のＤ／Ａ変換器と、デジタルデルタシグマ変調器（例えば図６に示す、１５レベルデジタルデルタシグマ変調器７２０）とを備え、前記Ｄ／Ａ変換器は、前記デジタルデルタシグマ変調器を介して処理されたデジタル信号を、アナログ信号に変換することを特徴とするデルタシグマ型Ｄ／Ａ変換器、である。
本発明の他の態様は、前記態様のいずれかに記載のＤ／Ａ変換器と、デジタルデルタシグマ変調器（例えば図６に示す、１５レベルデジタルデルタシグマ変調器７２０）とを備え、前記Ｄ／Ａ変換器は、前記デジタルデルタシグマ変調器を介して処理されたデジタル信号を、アナログ信号に変換することを特徴とするデルタシグマ型Ｄ／Ａ変換器、である。
本発明の他の態様は、前記態様のいずれかに記載のＤ／Ａ変換器と、デジタルデルタシグマ変調器（例えば図６に示す、１５レベルデジタルデルタシグマ変調器７２０）及びダイナミック・エレメント・マッチング回路（例えば図６に示す、ＤＷＡ方式ダイナミック・エレメント・マッチング回路７３０）と、を備え、前記Ｄ／Ａ変換器は、前記デジタルデルタシグマ変調器及びダイナミック・エレメント・マッチング回路を介して処理されたデジタル信号を、アナログ信号に変換することを特徴とするデルタシグマ型Ｄ／Ａ変換器、である。
本発明の他の態様は、１ビット信号である１または複数の入力デジタルデータ（例えば図２（ｃ）に示す、入力デジタルデータＤ１）からなるデジタル信号をアナログ信号に変換するＤ／Ａ変換器（例えば図１に示す、Ｄ／Ａ変換器１０）であって、前記入力デジタルデータ毎に設けられ、前記与えられた前記入力デジタルデータに応じた電流信号を第１の出力端（例えば図１に示す、端子Ｉｏｕｔ＋）および第２の出力端（例えば図１に示す、端子Ｉｏｕｔ−）に出力する入力セグメントユニット（例えば図１に示す、入力セグメントユニットＩＵ１１〜ＩＵ１Ｎ）を有し、各入力セグメントユニットの前記第１の出力端同士および前記第２の出力端同士がそれぞれ共通接続された入力段（例えば図１に示す、入力段１１）と、差動オペアンプ（例えば図１に示す、差動オペアンプ１００）と、当該差動オペアンプの反転入力端子と非反転出力端子との間に接続された第１の容量素子（例えば図１に示す、容量素子Ｃｆｂ１）と、前記差動オペアンプの非反転入力端子と反転出力端子との間に接続された第２の容量素子（例えば図１に示す、容量素子Ｃｆｂ２）と、前記第１の出力端と前記差動オペアンプの非反転出力端子との間に前記第１の容量素子と並列に接続された第１の抵抗素子（例えば図１に示す、抵抗素子Ｒｆｂ１）と、前記第２の出力端と前記差動オペアンプの反転出力端子との間に前記第２の容量素子と並列に接続された第２の抵抗素子（例えば図１に示す、抵抗素子Ｒｆｂ２）と、前記第１の出力端と前記差動オペアンプの反転入力端子とを接続または切断する第１の出力スイッチ（例えば図１に示す、出力スイッチＳＯ１）と、前記第２の出力端と前記差動オペアンプの非反転入力端子とを接続または切断する第２の出力スイッチ（例えば図１に示す、出力スイッチＳＯ２）と、前記第１の出力端と前記第２の出力端とを接続または切断する第３の出力スイッチ（例えば図１に示す、出力スイッチＳＯ３）と、を有し、前記デジタル信号に応じた差動アナログ信号を出力する出力段（例えば図１に示す、出力段１２）と、を備え、前記入力デジタルデータの１周期のうちの前部期間である第１の期間（例えば図２に示す、期間Ｔ１０）では、前記各入力セグメントユニットは前記入力デジタルデータに応じた電流信号を出力し、且つ前記第１の出力スイッチおよび前記第２の出力スイッチはオン状態となり前記第３の出力スイッチはオフ状態となり、前記入力デジタルデータの１周期のうちの前記第１の期間に続く残りの期間である第２の期間（例えば図２に示す、期間Ｔ１１）では、前記各入力セグメントユニットは電流信号の出力を停止し、且つ前記第１の出力スイッチおよび前記第２の出力スイッチはオフ状態となり前記第３の出力スイッチはオン状態となることを特徴とするＤ／Ａ変換器、である。
本発明によれば、低歪み、高Ｓ／Ｎ比のＤ／Ａ変換器およびデルタシグマ型Ｄ／Ａ変換器を実現することができる。
以下、図面を参照しながら、本発明のＤ／Ａ変換器の実施形態を詳細に説明する。なお図面の説明において、同一の要素には同一の符号を付し、重複する説明を省略する。
（第１実施形態）
まず、図１を参照して、本発明の第１実施形態に係るＤ／Ａ変換器（１０）の構成を説明する。
この第１実施形態に係るＤ／Ａ変換器（１０）は、Ｎビットのデジタル信号をアナログ信号に変換するＤ／Ａ変換器である。ここでは、Ｎビットのデジタル信号の各ビットデータを入力デジタルデータ（Ｄ１〜ＤＮ）としている。
Ｄ／Ａ変換器（１０）は、入力段（１１）と出力段（１２）とクロック供給部（１３）と、スイッチ制御部（１４）と、を備える。
まず、図１を参照して、本発明の第１実施形態に係るＤ／Ａ変換器（１０）の構成を説明する。
この第１実施形態に係るＤ／Ａ変換器（１０）は、Ｎビットのデジタル信号をアナログ信号に変換するＤ／Ａ変換器である。ここでは、Ｎビットのデジタル信号の各ビットデータを入力デジタルデータ（Ｄ１〜ＤＮ）としている。
Ｄ／Ａ変換器（１０）は、入力段（１１）と出力段（１２）とクロック供給部（１３）と、スイッチ制御部（１４）と、を備える。
入力段（１１）および出力段（１２）は、図７に示すＤ／Ａ変換器（５０）における入力段（５１）および出力段（５２）とその構成の一部が異なること以外は同様であるので同一部には同一符号を付与し、その詳細な説明は省略する。
入力段（１１）は、複数の入力セグメントユニット（ＩＵ１１〜ＩＵ１Ｎ）を備える。
この入力セグメントユニット（ＩＵ１１〜ＩＵ１Ｎ）は、変換対象のデジタル信号の各ビットに対応して設けられている。すなわち、Ｎビットのデジタル信号の場合には、Ｎ個の入力セグメントユニットを備える。
入力セグメントユニット（ＩＵ１１〜ＩＵ１Ｎ）は同一構成を有するため、ここでは、入力セグメントユニット（ＩＵ１ｍ（ｍ＝１〜Ｎ））について説明する。
入力段（１１）は、複数の入力セグメントユニット（ＩＵ１１〜ＩＵ１Ｎ）を備える。
この入力セグメントユニット（ＩＵ１１〜ＩＵ１Ｎ）は、変換対象のデジタル信号の各ビットに対応して設けられている。すなわち、Ｎビットのデジタル信号の場合には、Ｎ個の入力セグメントユニットを備える。
入力セグメントユニット（ＩＵ１１〜ＩＵ１Ｎ）は同一構成を有するため、ここでは、入力セグメントユニット（ＩＵ１ｍ（ｍ＝１〜Ｎ））について説明する。
入力セグメントユニット（ＩＵ１ｍ）は、一端が基準電圧源（ＶＲＥＦＰ）に接続された電流源（ＩＰｍ）と、一端が基準電圧源（ＶＲＥＦＮ）（図１に示すＤ／Ａ変換器（１０）の場合には接地電位）に接続された電流源（ＩＮｍ）と、電流源（ＩＰｍ）の他端と入力セグメントユニット（ＩＵ１ｍ）の一方の出力端子である端子（Ｉｏｕｔ＋）とを接続または切断する入力スイッチ（ＳＡｍ）と、電流源（ＩＰｍ）の他端と入力セグメントユニット（ＩＵ１ｍ）の他方の出力端子である端子（Ｉｏｕｔ−）とを接続または切断する入力スイッチ（ＳＢｍ）と、電流源（ＩＮｍ）の他端と端子（Ｉｏｕｔ−）とを接続または切断する入力スイッチ（ＳＣｍ）と、電流源（ＩＮｍ）の他端と端子（Ｉｏｕｔ＋）とを接続または切断する入力スイッチ（ＳＤｍ）と、を備える。
電流源（ＩＰｍ）と電流源（ＩＮｍ）とは、極性が異なり電流値の等しい電流を供給する。
電流源（ＩＰｍ）と電流源（ＩＮｍ）とは、極性が異なり電流値の等しい電流を供給する。
入力スイッチ（ＳＡｍ）および（ＳＣｍ）は、各入力セグメントユニット（ＩＵ１１〜ＩＵ１Ｎ）に対応して与えられた入力デジタルデータ（Ｄ１〜ＤＮ）と後述のクロック信号（Φ１）とに基づくスイッチ信号（φＤ１〜φＤＮ）に応じて動作する。入力スイッチ（ＳＢｍ）および（ＳＤｍ）は、与えられた入力デジタルデータ（Ｄ１〜ＤＮ）の反転信号（Ｄ１Ｂ〜ＤＮＢ）とクロック信号（Φ１）とに基づくスイッチ信号（φＤ１Ｂ〜φＤＮＢ）に応じて動作する。
そして、複数の入力セグメントユニット（ＩＵ１１〜ＩＵ１Ｎ）の端子（Ｉｏｕｔ＋）同士、また端子（Ｉｏｕｔ−）同士は、それぞれ共通に接続されている。
出力段（１２）は、非反転入力端子、反転入力端子、非反転出力端子（Ｖｏｕｔ＋）、および反転出力端子（Ｖｏｕｔ−）を有し、差動アナログ信号を出力する全差動型オペアンプからなる差動オペアンプ（１００）を備える。さらに、出力段（１２）は、差動オペアンプ（１００）の反転入力端子と非反転出力端子（Ｖｏｕｔ＋）との間に接続された容量素子（Ｃｆｂ１）と、差動オペアンプ（１００）の非反転入力端子と反転出力端子（Ｖｏｕｔ−）との間に接続された容量素子（Ｃｆｂ２）と、端子（Ｉｏｕｔ＋）と非反転出力端子（Ｖｏｕｔ＋）との間に容量素子（Ｃｆｂ１）と並列に接続された抵抗素子（Ｒｆｂ１）と、端子（Ｉｏｕｔ−）と反転出力端子（Ｖｏｕｔ−）との間に容量素子（Ｃｆｂ２）と並列に接続された抵抗素子（Ｒｆｂ２）と、を備える。
出力段（１２）は、非反転入力端子、反転入力端子、非反転出力端子（Ｖｏｕｔ＋）、および反転出力端子（Ｖｏｕｔ−）を有し、差動アナログ信号を出力する全差動型オペアンプからなる差動オペアンプ（１００）を備える。さらに、出力段（１２）は、差動オペアンプ（１００）の反転入力端子と非反転出力端子（Ｖｏｕｔ＋）との間に接続された容量素子（Ｃｆｂ１）と、差動オペアンプ（１００）の非反転入力端子と反転出力端子（Ｖｏｕｔ−）との間に接続された容量素子（Ｃｆｂ２）と、端子（Ｉｏｕｔ＋）と非反転出力端子（Ｖｏｕｔ＋）との間に容量素子（Ｃｆｂ１）と並列に接続された抵抗素子（Ｒｆｂ１）と、端子（Ｉｏｕｔ−）と反転出力端子（Ｖｏｕｔ−）との間に容量素子（Ｃｆｂ２）と並列に接続された抵抗素子（Ｒｆｂ２）と、を備える。
さらに、出力段（１２）は、端子（Ｉｏｕｔ＋）と差動オペアンプ（１００）の反転入力端子とを接続または切断する出力スイッチ（ＳＯ１）と、端子（Ｉｏｕｔ−）と差動オペアンプ（１００）の非反転入力端子とを接続または切断する出力スイッチ（ＳＯ２）と、端子（Ｉｏｕｔ＋）と端子（Ｉｏｕｔ−）とを接続または切断する出力スイッチ（ＳＯ３）と、を備える。出力スイッチ（ＳＯ１）は、抵抗素子（Ｒｆｂ１）の一端と差動オペアンプ（１００）の反転入力端子との接続点と、容量素子（Ｃｆｂ１）の一端と差動オペアンプ（１００）の反転入力端子との接続点との間に接続される。同様に、出力スイッチ（ＳＯ２）は、抵抗素子（Ｒｆｂ２）の一端と差動オペアンプ（１００）の非反転入力端子との接続点と、容量素子（Ｃｆｂ２）の一端と差動オペアンプ（１００）の非反転入力端子との接続点との間に接続される。出力スイッチ（ＳＯ３）の一端は、抵抗素子（Ｒｆｂ１）の一端と差動オペアンプ（１００）の反転入力端子との接続点に接続され、他端は、抵抗素子（Ｒｆｂ２）の一端と差動オペアンプ（１００）の非反転入力端子との接続点に接続される。
これら出力スイッチ（ＳＯ１、ＳＯ２）は、クロック信号（Φ１）に応じて動作する。出力スイッチ（ＳＯ３）は、クロック信号（Φ２）に応じて動作する。
クロック供給部（１３）は、前述の２種類のクロック信号（Φ１、Φ２）を供給する。
クロック供給部（１３）から供給される２種類のクロック信号（Φ１、Φ２）は、図２（ａ）、（ｂ）に示すように、それぞれローレベルとハイレベルとを所定間隔で繰り返すようなクロック信号であり、互いに逆特性を有する。
クロック供給部（１３）は、前述の２種類のクロック信号（Φ１、Φ２）を供給する。
クロック供給部（１３）から供給される２種類のクロック信号（Φ１、Φ２）は、図２（ａ）、（ｂ）に示すように、それぞれローレベルとハイレベルとを所定間隔で繰り返すようなクロック信号であり、互いに逆特性を有する。
クロック信号（Φ１）は、図８（ａ）に示す基準クロック（ＣＬＫ）に対応する信号であり、入力デジタルデータ（Ｄ１〜ＤＮ）は、図８（ｃ）に示すように、クロック信号（Φ１）の立ち上がりのタイミングに同期して切り替わるようになっている。
スイッチ制御部（１４）は、入力デジタルデータ（Ｄ１〜ＤＮ）と、クロック供給部（１３）から出力されるクロック信号（Φ１）とを入力し、これらをもとに、スイッチ信号（φＤ１〜φＤＮ）およびスイッチ信号（φＤ１Ｂ〜φＤＮＢ）を生成する。そして、スイッチ信号（φＤ１〜φＤＮ）を、入力スイッチ（ＳＡ１〜ＳＡＮ）および入力スイッチ（ＳＣ１〜ＳＣＮ）に出力し、スイッチ信号（φＤ１Ｂ〜φＤＮＢ）を、入力スイッチ（ＳＢ１〜ＳＢＮ）および入力スイッチ（ＳＤ１〜ＳＤＮ）に出力する。
スイッチ制御部（１４）は、入力デジタルデータ（Ｄ１〜ＤＮ）と、クロック供給部（１３）から出力されるクロック信号（Φ１）とを入力し、これらをもとに、スイッチ信号（φＤ１〜φＤＮ）およびスイッチ信号（φＤ１Ｂ〜φＤＮＢ）を生成する。そして、スイッチ信号（φＤ１〜φＤＮ）を、入力スイッチ（ＳＡ１〜ＳＡＮ）および入力スイッチ（ＳＣ１〜ＳＣＮ）に出力し、スイッチ信号（φＤ１Ｂ〜φＤＮＢ）を、入力スイッチ（ＳＢ１〜ＳＢＮ）および入力スイッチ（ＳＤ１〜ＳＤＮ）に出力する。
スイッチ信号（φＤ１）は、図２（ｄ）に示すように、クロック信号（Φ１）の立ち上がりで入力デジタルデータ（Ｄ１）（図２（ｃ））の値となり、立ち下がりで「−１」となる信号であり、スイッチ信号（φＤ２〜φＤＮ）も同様に生成される。
同様に、スイッチ信号（φＤ１Ｂ）は、図２（ｆ）に示すように、クロック信号（Φ１）の立ち上がりで入力デジタルデータの反転信号（Ｄ１Ｂ）（図２（ｅ））の値となり、立ち下がりで「−１」となる信号であり、スイッチ信号（φＤ２Ｂ〜φＤＮＢ）も同様に生成される。
同様に、スイッチ信号（φＤ１Ｂ）は、図２（ｆ）に示すように、クロック信号（Φ１）の立ち上がりで入力デジタルデータの反転信号（Ｄ１Ｂ）（図２（ｅ））の値となり、立ち下がりで「−１」となる信号であり、スイッチ信号（φＤ２Ｂ〜φＤＮＢ）も同様に生成される。
ここで、入力セグメントユニット（ＩＵ１１〜ＩＵ１Ｎ）において、一端が基準電圧源（ＶＲＥＦＰ）に接続された電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ＋）とを接続または切断する入力スイッチ（ＳＡ１〜ＳＡＮ）は、入力デジタルデータ（Ｄ１〜ＤＮ）に基づき生成されるスイッチ信号（φＤ１〜φＤＮ）の極性が「＋１」の時には、オン状態となり電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ＋）とを接続し、スイッチ信号（φＤ１〜φＤＮ）の極性が「−１」の時には、オフ状態となり電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ＋）とを切断する。
一方、一端が基準電圧源（ＶＲＥＦＰ）に接続された電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ−）とを接続または切断する入力スイッチ（ＳＢ１〜ＳＢＮ）は、入力デジタルデータの反転信号（Ｄ１Ｂ〜ＤＮＢ）に基づき生成されるスイッチ信号（φＤ１Ｂ〜φＤＮＢ）の極性が「＋１」の時には、オン状態となり電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ−）とを接続し、スイッチ信号（φＤ１Ｂ〜φＤＮＢ）の極性が「−１」の時には、オフ状態となり電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ−）とを切断する。
また、入力セグメントユニット（ＩＵ１１〜ＩＵ１Ｎ）において、一端が基準電圧源（ＶＲＥＦＮ）に接続された電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ−）とを接続または切断する入力スイッチ（ＳＣ１〜ＳＣＮ）は、入力デジタルデータ（Ｄ１〜ＤＮ）に基づき生成されるスイッチ信号（φＤ１〜φＤＮ）の極性が「＋１」の時には、オン状態となり電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ−）とを接続し、スイッチ信号（φＤ１〜φＤＮ）の極性が「−１」の時には、オフ状態となり電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ−）とを切断する。
一方、一端が基準電圧源（ＶＲＥＦＮ）に接続された電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ＋）とを接続または切断する入力スイッチ（ＳＤ１〜ＳＤＮ）は、入力デジタルデータの反転信号（Ｄ１Ｂ〜ＤＮＢ）に基づき生成されるスイッチ信号（φＤ１Ｂ〜φＤＮＢ）の極性が「＋１」の時には、オン状態となり電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ＋）とを接続し、スイッチ信号（φＤ１Ｂ〜φＤＮＢ）の極性が「−１」の時には、オフ状態となり電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ＋）とを切断する。
つまり、これら入力スイッチ（ＳＡ１〜ＳＡＮ、ＳＢ１〜ＳＢＮ、ＳＣ１〜ＳＣＮ、ＳＤ１〜ＳＤＮ）は、スイッチ信号（φＤ１〜φＤＮ）およびスイッチ信号（φＤ１Ｂ〜φＤＮＢ）に基づきＲＴＺ方式で動作する。
出力スイッチ（ＳＯ１）及び出力スイッチ（ＳＯ２）は、クロック信号（Φ１）がハイレベルの時オン状態となって、これ以外の時にはオフ状態となる。
また、出力スイッチ（ＳＯ３）は、クロック信号（Φ２）がハイレベルの時オン状態となって、これ以外の時にはオフ状態となる。
出力スイッチ（ＳＯ１）及び出力スイッチ（ＳＯ２）は、クロック信号（Φ１）がハイレベルの時オン状態となって、これ以外の時にはオフ状態となる。
また、出力スイッチ（ＳＯ３）は、クロック信号（Φ２）がハイレベルの時オン状態となって、これ以外の時にはオフ状態となる。
次に、図１に示すＤ／Ａ変換器（１０）の動作を、図２を伴って説明する。
図２（ａ）、（ｂ）の時点ｔ１１に示すように、クロック信号（Φ１）がハイレベルの時、クロック信号（Φ２）はローレベルとなる。そのため、出力段（１２）では、クロック信号（Φ１）に応じて動作する出力スイッチ（ＳＯ１）はオン状態となり端子（Ｉｏｕｔ＋）と差動オペアンプ（１００）の反転入力端子とが接続される。同様に、出力スイッチ（ＳＯ２）はオン状態となり端子（Ｉｏｕｔ−）と差動オペアンプ（１００）の非反転入力端子とが接続される。一方、クロック信号（Φ２）に応じて動作する出力スイッチ（ＳＯ３）はオフ状態となり端子（Ｉｏｕｔ＋）と端子（Ｉｏｕｔ−）とが切断される。
図２（ａ）、（ｂ）の時点ｔ１１に示すように、クロック信号（Φ１）がハイレベルの時、クロック信号（Φ２）はローレベルとなる。そのため、出力段（１２）では、クロック信号（Φ１）に応じて動作する出力スイッチ（ＳＯ１）はオン状態となり端子（Ｉｏｕｔ＋）と差動オペアンプ（１００）の反転入力端子とが接続される。同様に、出力スイッチ（ＳＯ２）はオン状態となり端子（Ｉｏｕｔ−）と差動オペアンプ（１００）の非反転入力端子とが接続される。一方、クロック信号（Φ２）に応じて動作する出力スイッチ（ＳＯ３）はオフ状態となり端子（Ｉｏｕｔ＋）と端子（Ｉｏｕｔ−）とが切断される。
入力段（１１）では、複数の入力セグメントユニット（ＩＵ１１〜ＩＵ１Ｎ）において、ユニット毎に与えられた入力デジタルデータ（Ｄ１〜ＤＮ）と入力デジタルデータの反転信号（Ｄ１Ｂ〜ＤＮＢ）とに応じて、入力スイッチ（ＳＡ１〜ＳＡＮ）と入力スイッチ（ＳＣ１〜ＳＣＮ）とのペア、および、入力スイッチ（ＳＢ１〜ＳＢＮ）と入力スイッチ（ＳＤ１〜ＳＤＮ）とのペアのうち、いずれか一方のペアはオン状態となり、他方のペアはオフ状態となる。
そして、複数の入力セグメントユニット（ＩＵ１１〜ＩＵ１Ｎ）のそれぞれは、端子（Ｉｏｕｔ＋）、端子（Ｉｏｕｔ−）に電流を出力し、各入力セグメントユニット（ＩＵ１１〜ＩＵ１Ｎ）から出力される電流の和が、端子（Ｉｏｕｔ＋）および端子（Ｉｏｕｔ−）のそれぞれから出力される。
出力段（１２）では、この端子（Ｉｏｕｔ＋）および端子（Ｉｏｕｔ−）のそれぞれから出力される電流信号を差動オペアンプ（１００）の反転入力端子、非反転入力端子に入力し、差動オペアンプ（１００）は差動アナログ信号を出力する。
出力段（１２）では、この端子（Ｉｏｕｔ＋）および端子（Ｉｏｕｔ−）のそれぞれから出力される電流信号を差動オペアンプ（１００）の反転入力端子、非反転入力端子に入力し、差動オペアンプ（１００）は差動アナログ信号を出力する。
クロック信号（Φ１）がハイレベルの状態から、時点ｔ１２でクロック信号（Φ１）がローレベルになりクロック信号（Φ２）がハイレベルに切り替わると、入力デジタルデータ（Ｄ１〜ＤＮ）、その反転信号（Ｄ１Ｂ〜ＤＮＢ）に関係なく、スイッチ信号（φＤ１〜φＤＮ）、（φＤ１Ｂ〜φＤＮＢ）は「−１」に切り替わる。そのため、入力スイッチ（ＳＡ１〜ＳＡＮ）と入力スイッチ（ＳＢ１〜ＳＢＮ）と入力スイッチ（ＳＣ１〜ＳＣＮ）と入力スイッチ（ＳＤ１〜ＳＤＮ）と、がオフ状態となり、電流源（ＩＰ１〜ＩＰＮ）の他端と電流源（ＩＮ１〜ＩＮＮ）の他端とが、端子（Ｉｏｕｔ＋）及び端子（Ｉｏｕｔ−）とから切断される。
クロック信号（Φ１）に応じて動作する出力スイッチ（ＳＯ１）はオフ状態となり端子（Ｉｏｕｔ＋）と差動オペアンプ（１００）の反転入力端子とが切断され、同様に出力スイッチ（ＳＯ２）はオフ状態となり端子（Ｉｏｕｔ−）と差動オペアンプ（１００）の非反転入力端子とが切断される。一方、クロック信号（Φ２）に応じて動作する出力スイッチ（ＳＯ３）はオン状態となり端子（Ｉｏｕｔ＋）と端子（Ｉｏｕｔ−）とを接続する。
このクロック信号（Φ１）がローレベルである期間、すなわち、図２に示すように、クロック信号（Φ２）がハイレベルである期間Ｔ１１では、差動オペアンプ（１００）が出力する差動アナログ信号は、差動オペアンプ（１００）と容量素子（Ｃｆｂ１）と容量素子（Ｃｆｂ２）とによって、クロック信号（Φ１）が、前回ハイレベルからローレベルに切り替わる直前に出力していた信号、すなわち、図２に示す時点ｔ１２でクロック信号（Φ１）がハイレベルからローレベルに切り替わる直前の期間Ｔ１０で出力していた信号と同じ電圧値を保持する。
そして、クロック信号（Φ１）がローレベル、クロック信号（Φ２）がハイレベルである状態から、時点ｔ１３で再び、クロック信号（Φ２）がローレベルになりクロック信号（Φ１）がハイレベルに切り替わると、出力スイッチ（ＳＯ１）はオン状態となり端子（Ｉｏｕｔ＋）と差動オペアンプ（１００）の反転入力端子とが接続される。同様に、出力スイッチ（ＳＯ２）はオン状態となり端子（Ｉｏｕｔ−）と差動オペアンプ（１００）の非反転入力端子とが接続される。また、出力スイッチ（ＳＯ３）はオフ状態となり端子（Ｉｏｕｔ＋）と端子（Ｉｏｕｔ−）とが切断される。
また、複数の入力セグメントユニット（ＩＵ１１〜ＩＵ１Ｎ）において、ユニット毎に与えられた新たな入力デジタルデータ（Ｄ１−ＮＥＸＴ〜ＤＮ−ＮＥＸＴ）と新たな入力デジタルデータの反転信号（Ｄ１Ｂ−ＮＥＸＴ〜ＤＮＢ−ＮＥＸＴ）とに応じて、入力スイッチ（ＳＡ１〜ＳＡＮ）と入力スイッチ（ＳＣ１〜ＳＣＮ）とのペア、および、入力スイッチ（ＳＢ１〜ＳＢＮ）と入力スイッチ（ＳＤ１〜ＳＤＮ）とのペア、のいずれか一方のペアはオン状態となり、他方のペアはオフ状態となる。
そして、複数の入力セグメントユニット（ＩＵ１１〜ＩＵ１Ｎ）のそれぞれは、端子（Ｉｏｕｔ＋）と端子（Ｉｏｕｔ−）とに電流を出力し、出力段（１２）において、差動オペアンプ（１００）は新たな差動アナログ信号を出力する。
このように、Ｄ／Ａ変換器（１０）は、クロック信号（Φ２）がハイレベルになっている期間では、入力セグメントユニット（ＩＵ１１〜ＩＵ１Ｎ）は、端子（Ｉｏｕｔ＋）及び端子（Ｉｏｕｔ−）へ電流を出力しないという、上述のＲＴＺ方式を採用しているにも関わらず、差動オペアンプ（１００）が出力する差動アナログ信号は、クロック信号（Φ１）が、前回ローレベルになる直前に出力していた信号と同じ電圧値を保持することができる。
このように、Ｄ／Ａ変換器（１０）は、クロック信号（Φ２）がハイレベルになっている期間では、入力セグメントユニット（ＩＵ１１〜ＩＵ１Ｎ）は、端子（Ｉｏｕｔ＋）及び端子（Ｉｏｕｔ−）へ電流を出力しないという、上述のＲＴＺ方式を採用しているにも関わらず、差動オペアンプ（１００）が出力する差動アナログ信号は、クロック信号（Φ１）が、前回ローレベルになる直前に出力していた信号と同じ電圧値を保持することができる。
つまり、この第１実施形態におけるＤ／Ａ変換器（１０）は、ＲＴＺ方式を採用することによって、シンボル間干渉の影響による出力信号への歪みを回避できることに加え、ＲＴＺ方式を採用した場合の課題であった、差動アナログ信号の電圧レベルの低下による、Ｓ／Ｎ比の劣化の発生を回避することができる。
（第２実施形態）
次に、図３を参照して、本発明の第２実施形態に係るＤ／Ａ変換器（２０）の構成を説明する。
この第２実施形態に係るＤ／Ａ変換器（２０）は、第１実施形態に係るＤ／Ａ変換器（１０）と同様に、Ｎビットのデジタル信号をアナログ信号に変換するＤ／Ａ変換器である。ここでは、Ｎビットのデジタル信号の各ビットデータを入力デジタルデータ（Ｄ１〜ＤＮ）とする。
Ｄ／Ａ変換器（２０）は、入力段（２１）と出力段（２２）とクロック供給部（２３）とスイッチ制御部（２４）と、を備える。
次に、図３を参照して、本発明の第２実施形態に係るＤ／Ａ変換器（２０）の構成を説明する。
この第２実施形態に係るＤ／Ａ変換器（２０）は、第１実施形態に係るＤ／Ａ変換器（１０）と同様に、Ｎビットのデジタル信号をアナログ信号に変換するＤ／Ａ変換器である。ここでは、Ｎビットのデジタル信号の各ビットデータを入力デジタルデータ（Ｄ１〜ＤＮ）とする。
Ｄ／Ａ変換器（２０）は、入力段（２１）と出力段（２２）とクロック供給部（２３）とスイッチ制御部（２４）と、を備える。
入力段（２１）、出力段（２２）は、図１に示す第１実施形態のＤ／Ａ変換器（１０）における入力段（１１）、出力段（１２）とその構成の一部が異なること以外は同様であるので同一部には同一符号を付与し、その詳細な説明は省略する。
入力段（２１）は、複数の入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）を備える。この入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）は、変換対象のデジタル信号の各ビットに対応して設けられている。すなわち、Ｎビットのデジタル信号の場合には、Ｎ個の入力セグメントユニットを備える。
入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）は、同一構成を有するため、ここでは、入力セグメントユニット（ＩＵ２ｍ（ｍ＝１〜Ｎ））について説明する。
入力段（２１）は、複数の入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）を備える。この入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）は、変換対象のデジタル信号の各ビットに対応して設けられている。すなわち、Ｎビットのデジタル信号の場合には、Ｎ個の入力セグメントユニットを備える。
入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）は、同一構成を有するため、ここでは、入力セグメントユニット（ＩＵ２ｍ（ｍ＝１〜Ｎ））について説明する。
入力セグメントユニット（ＩＵ２ｍ）は、一端が基準電圧源（ＶＲＥＦＰ）に接続された電流源（ＩＰｍ）と、一端が基準電圧源（ＶＲＥＦＮ）（図３に示すＤ／Ａ変換器（２０）の場合には接地電位）に接続された電流源（ＩＮｍ）と、電流源（ＩＰｍ）の他端と入力セグメントユニット（ＩＵ２ｍ）の一方の出力端子である端子（Ｉｏｕｔ＋）とを接続または切断する入力スイッチ（ＳＡｍ）と、電流源（ＩＰｍ）の他端と入力セグメントユニット（ＩＵ２ｍ）の他方の出力端子である端子（Ｉｏｕｔ−）とを接続または切断する入力スイッチ（ＳＢｍ）と、電流源（ＩＮｍ）の他端と端子（Ｉｏｕｔ−）とを接続または切断する入力スイッチ（ＳＣｍ）と、電流源（ＩＮｍ）の他端と端子（Ｉｏｕｔ＋）とを接続または切断する入力スイッチ（ＳＤｍ）と、を備える。
さらに、入力セグメントユニット（ＩＵ２ｍ）は、一端が基準電圧源（ＶＲＥＦＰ）に接続された電流源（ＩＰｍ）の他端と一端が基準電圧源（ＶＲＥＦＮ）に接続された電流源（ＩＮｍ）の他端とを接続または切断する入力スイッチ（ＳＥｍ）、を備える。
電流源（ＩＰｍ）および電流源（ＩＮｍ）は互いに極性が異なる電流値の等しい電流を供給する。
電流源（ＩＰｍ）および電流源（ＩＮｍ）は互いに極性が異なる電流値の等しい電流を供給する。
入力スイッチ（ＳＡｍ）および（ＳＣｍ）は、各入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）に対応して与えられた入力デジタルデータ（Ｄ１〜ＤＮ）とクロック信号（Φ１）とに基づくスイッチ信号（φＤ１〜φＤＮ）に応じて動作する。入力スイッチ（ＳＢｍ）および（ＳＤｍ）は、与えられた入力デジタルデータ（Ｄ１〜ＤＮ）の反転信号（Ｄ１Ｂ〜ＤＮＢ）とクロック信号（Φ１）とに基づくスイッチ信号（φＤ１Ｂ〜φＤＮＢ）に応じて動作する。入力スイッチ（ＳＥｍ）はクロック信号（Φ２）に応じて動作する。
そして、複数の入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）の端子（Ｉｏｕｔ＋）同士、また端子（Ｉｏｕｔ−）同士は、それぞれ共通に接続されている。
そして、複数の入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）の端子（Ｉｏｕｔ＋）同士、また端子（Ｉｏｕｔ−）同士は、それぞれ共通に接続されている。
出力段（２２）は、非反転入力端子、反転入力端子、非反転出力端子（Ｖｏｕｔ＋）、および反転出力端子（Ｖｏｕｔ−）を有し、差動アナログ信号を出力する、全差動型オペアンプからなる差動オペアンプ（２００）を備える。さらに、出力段（２２）は、差動オペアンプ（２００）の反転入力端子と非反転出力端子（Ｖｏｕｔ＋）との間に接続された容量素子（Ｃｆｂ１）と、差動オペアンプ（２００）の非反転入力端子と反転出力端子（Ｖｏｕｔ−）との間に接続された容量素子（Ｃｆｂ２）と、端子（Ｉｏｕｔ＋）と非反転出力端子（Ｖｏｕｔ＋）との間に容量素子（Ｃｆｂ１）と並列に接続された抵抗素子（Ｒｆｂ１）と、端子（Ｉｏｕｔ−）と反転出力端子（Ｖｏｕｔ−）との間に容量素子（Ｃｆｂ２）と並列に接続された抵抗素子（Ｒｆｂ２）と、を備える。
さらに、出力段（２２）は、端子（Ｉｏｕｔ＋）と差動オペアンプ（２００）の反転入力端子とを接続または切断する出力スイッチ（ＳＯ１）と、端子（Ｉｏｕｔ−）と差動オペアンプ（２００）の非反転入力端子とを接続または切断する出力スイッチ（ＳＯ２）と、端子（Ｉｏｕｔ＋）と端子（Ｉｏｕｔ−）とを接続または切断する出力スイッチ（ＳＯ３）と、を備える。出力スイッチ（ＳＯ１）は、抵抗素子（Ｒｆｂ１）の一端と差動オペアンプ（２００）の反転入力端子との接続点と、容量素子（Ｃｆｂ１）の一端と差動オペアンプ（２００）の反転入力端子との接続点との間に接続される。同様に、出力スイッチ（ＳＯ２）は、抵抗素子（Ｒｆｂ２）の一端と差動オペアンプ（２００）の非反転入力端子との接続点と、容量素子（Ｃｆｂ２）の一端と差動オペアンプ（２００）の非反転入力端子との接続点との間に接続される。出力スイッチ（ＳＯ３）の一端は、抵抗素子（Ｒｆｂ１）の一端と差動オペアンプ（２００）の反転入力端子との接続点に接続され、他端は、抵抗素子（Ｒｆｂ２）の一端と差動オペアンプ（２００）の非反転入力端子との接続点に接続される。
出力スイッチ（ＳＯ１、ＳＯ２）はクロック信号（Φ１）に応じて動作する。出力スイッチ（ＳＯ３）はクロック信号（Φ２）に応じて動作する。
クロック供給部（２３）は、前述の図２に示す２種類のクロック信号（Φ１、Φ２）を供給する。
クロック供給部（２３）から供給される２種類のクロック信号（Φ１、Φ２）は、図２に示すように、それぞれローレベルとハイレベルとを所定間隔で繰り返すようなクロック信号であり、互いに逆特性を有する。
クロック供給部（２３）は、前述の図２に示す２種類のクロック信号（Φ１、Φ２）を供給する。
クロック供給部（２３）から供給される２種類のクロック信号（Φ１、Φ２）は、図２に示すように、それぞれローレベルとハイレベルとを所定間隔で繰り返すようなクロック信号であり、互いに逆特性を有する。
スイッチ制御部（２４）は、入力デジタルデータ（Ｄ１〜ＤＮ）と、クロック供給部（２３）から出力されるクロック信号（Φ１）とを入力し、これらをもとに、上記第１実施形態におけるスイッチ制御部（１４）と同様の手順で、スイッチ信号（φＤ１〜φＤＮ）およびスイッチ信号（φＤ１Ｂ〜φＤＮＢ）を生成する。そして、スイッチ信号（φＤ１〜φＤＮ）を、入力スイッチ（ＳＡ１〜ＳＡＮ）および入力スイッチ（ＳＣ１〜ＳＣＮ）に出力し、スイッチ信号（φＤ１Ｂ〜φＤＮＢ）を、入力スイッチ（ＳＢ１〜ＳＢＮ）および入力スイッチ（ＳＤ１〜ＳＤＮ）に出力する。
ここで、入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）において、一端が基準電圧源（ＶＲＥＦＰ）に接続された電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ＋）とを接続または切断する入力スイッチ（ＳＡ１〜ＳＡＮ）は、入力デジタルデータ（Ｄ１〜ＤＮ）に基づき生成されるスイッチ信号（φＤ１〜φＤＮ）の極性が「＋１」の時には、オン状態となり電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ＋）とを接続し、スイッチ信号（φＤ１〜φＤＮ）の極性が「−１」の時には、オフ状態となり電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ＋）とを切断する。
一方、一端が基準電圧源（ＶＲＥＦＰ）に接続された電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ−）とを接続または切断する入力スイッチ（ＳＢ１〜ＳＢＮ）は、入力デジタルデータの反転信号（Ｄ１Ｂ〜ＤＮＢ）に基づき生成されるスイッチ信号（φＤ１Ｂ〜φＤＮＢ）の極性が「＋１」の時には、オン状態となり電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ−）とを接続し、スイッチ信号（φＤ１Ｂ〜φＤＮＢ）の極性が「−１」の時には、オフ状態となり電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ−）とを切断する。
また、入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）において、一端が基準電圧源（ＶＲＥＦＮ）に接続された電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ−）とを接続または切断する入力スイッチ（ＳＣ１〜ＳＣＮ）は、入力デジタルデータ（Ｄ１〜ＤＮ）に基づき生成されるスイッチ信号（φＤ１〜φＤＮ）の極性が「＋１」の時には、オン状態となり電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ−）とを接続し、スイッチ信号（φＤ１〜φＤＮ）の極性が「−１」の時には、オフ状態となり電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ−）とを切断する。
一方、一端が基準電圧源（ＶＲＥＦＮ）に接続された電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ＋）とを接続または切断する入力スイッチ（ＳＤ１〜ＳＤＮ）は、入力デジタルデータの反転信号（Ｄ１Ｂ〜ＤＮＢ）に基づき生成されるスイッチ信号（φＤ１Ｂ〜φＤＮＢ）の極性が「＋１」の時には、オン状態となり電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ＋）とを接続し、スイッチ信号（φＤ１Ｂ〜φＤＮＢ）の極性が「−１」の時には、オフ状態となり電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ＋）とを切断する。
つまり、これら入力スイッチ（ＳＡ１〜ＳＡＮ、ＳＢ１〜ＳＢＮ、ＳＣ１〜ＳＣＮ、ＳＤ１〜ＳＤＮ）は、スイッチ信号（φＤ１〜φＤＮ）およびスイッチ信号（φＤ１Ｂ〜φＤＮＢ）に基づきＲＴＺ方式で動作する。
出力スイッチ（ＳＯ１）及び出力スイッチ（ＳＯ２）は、クロック信号（Φ１）がハイレベルの時オン状態となって、これ以外の時にはオフ状態となる。
また、電流源（ＩＰ１〜ＩＰＮ）の他端と電流源（ＩＮ１〜ＩＮＮ）の他端とを接続または切断する入力スイッチ（ＳＥ１〜ＳＥＮ）及び出力スイッチ（ＳＯ３）は、クロック信号（Φ２）がハイレベルの時オン状態となって、これ以外の時にはオフ状態となる。
出力スイッチ（ＳＯ１）及び出力スイッチ（ＳＯ２）は、クロック信号（Φ１）がハイレベルの時オン状態となって、これ以外の時にはオフ状態となる。
また、電流源（ＩＰ１〜ＩＰＮ）の他端と電流源（ＩＮ１〜ＩＮＮ）の他端とを接続または切断する入力スイッチ（ＳＥ１〜ＳＥＮ）及び出力スイッチ（ＳＯ３）は、クロック信号（Φ２）がハイレベルの時オン状態となって、これ以外の時にはオフ状態となる。
次に、図３に示す第２実施形態におけるＤ／Ａ変換器（２０）の動作を説明する。
図２に示すように、クロック信号（Φ１）がハイレベルの時、クロック信号（Φ２）はローレベルとなる。
そのため、出力段（２２）では、出力スイッチ（ＳＯ１）はオン状態となり端子（Ｉｏｕｔ＋）と差動オペアンプ（２００）の反転入力端子とが接続される。同様に、出力スイッチ（ＳＯ２）はオン状態となり端子（Ｉｏｕｔ−）と差動オペアンプ（２００）の非反転入力端子とが接続される。一方、クロック信号（Φ２）に応じて動作する出力スイッチ（ＳＯ３）はオフ状態となり端子（Ｉｏｕｔ＋）と端子（Ｉｏｕｔ−）とが切断される。
図２に示すように、クロック信号（Φ１）がハイレベルの時、クロック信号（Φ２）はローレベルとなる。
そのため、出力段（２２）では、出力スイッチ（ＳＯ１）はオン状態となり端子（Ｉｏｕｔ＋）と差動オペアンプ（２００）の反転入力端子とが接続される。同様に、出力スイッチ（ＳＯ２）はオン状態となり端子（Ｉｏｕｔ−）と差動オペアンプ（２００）の非反転入力端子とが接続される。一方、クロック信号（Φ２）に応じて動作する出力スイッチ（ＳＯ３）はオフ状態となり端子（Ｉｏｕｔ＋）と端子（Ｉｏｕｔ−）とが切断される。
入力段（２１）では、複数の入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）において、ユニット毎に与えられた入力デジタルデータ（Ｄ１〜ＤＮ）と入力デジタルデータの反転信号（Ｄ１Ｂ〜ＤＮＢ）とに応じて、入力スイッチ（ＳＡ１〜ＳＡＮ）と入力スイッチ（ＳＣ１〜ＳＣＮ）のペア、または、入力スイッチ（ＳＢ１〜ＳＢＮ）と入力スイッチ（ＳＤ１〜ＳＤＮ）のペアと、のいずれか一方のペアはオン状態となり、他方のペアはオフ状態となる。
このとき、クロック信号（Φ２）に応じて動作する入力スイッチ（ＳＥ１〜ＳＥＮ）はオフ状態となり電流源（ＩＰ１〜ＩＰＮ）の他端と電流源（ＩＮ１〜ＩＮＮ）の他端とが切断される。
そして、複数の入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）それぞれは、端子（Ｉｏｕｔ＋）および端子（Ｉｏｕｔ−）に電流を出力し、各入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）から出力される電流の和が、端子（Ｉｏｕｔ＋）および端子（Ｉｏｕｔ−）のそれぞれから出力される。出力段（２２）では、この端子（Ｉｏｕｔ＋）および端子（Ｉｏｕｔ−）のそれぞれから出力される電流信号を差動オペアンプ（２００）の反転入力端子、非反転入力端子に入力し、差動オペアンプ（２００）は差動アナログ信号を出力する。
そして、複数の入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）それぞれは、端子（Ｉｏｕｔ＋）および端子（Ｉｏｕｔ−）に電流を出力し、各入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）から出力される電流の和が、端子（Ｉｏｕｔ＋）および端子（Ｉｏｕｔ−）のそれぞれから出力される。出力段（２２）では、この端子（Ｉｏｕｔ＋）および端子（Ｉｏｕｔ−）のそれぞれから出力される電流信号を差動オペアンプ（２００）の反転入力端子、非反転入力端子に入力し、差動オペアンプ（２００）は差動アナログ信号を出力する。
クロック信号（Φ１）がハイレベルである状態から、クロック信号（Φ１）がローレベルになりクロック信号（Φ２）がハイレベルに切り替わると、入力デジタルデータ（Ｄ１〜ＤＮ）、その反転信号（Ｄ１Ｂ〜ＤＮＢ）に関係なく、スイッチ信号（φＤ１〜φＤＮ）、（φＤ１Ｂ〜φＤＮＢ）は「−１」に切り替わる。そのため、入力スイッチ（ＳＡ１〜ＳＡＮ）と入力スイッチ（ＳＢ１〜ＳＢＮ）と入力スイッチ（ＳＣ１〜ＳＣＮ）と入力スイッチ（ＳＤ１〜ＳＤＮ）はオフ状態となり、電流源（ＩＰ１〜ＩＰＮ）の他端と電流源（ＩＮ１〜ＩＮＮ）の他端とが、端子（Ｉｏｕｔ＋）及び端子（Ｉｏｕｔ−）から切断される。
このとき、入力スイッチ（ＳＥ１〜ＳＥＮ）はオン状態となり電流源（ＩＰ１〜ＩＰＮ）の他端と電流源（ＩＮ１〜ＩＮＮ）の他端とが接続される。
また、出力スイッチ（ＳＯ１）はオフ状態となり端子（Ｉｏｕｔ＋）と差動オペアンプ（２００）の反転入力端子とが切断され、同様に出力スイッチ（ＳＯ２）はオフ状態となり端子（Ｉｏｕｔ−）と差動オペアンプ（２００）の非反転入力端子とが切断される。また、出力スイッチ（ＳＯ３）はオン状態となり端子（Ｉｏｕｔ＋）と端子（Ｉｏｕｔ−）を接続する。
また、出力スイッチ（ＳＯ１）はオフ状態となり端子（Ｉｏｕｔ＋）と差動オペアンプ（２００）の反転入力端子とが切断され、同様に出力スイッチ（ＳＯ２）はオフ状態となり端子（Ｉｏｕｔ−）と差動オペアンプ（２００）の非反転入力端子とが切断される。また、出力スイッチ（ＳＯ３）はオン状態となり端子（Ｉｏｕｔ＋）と端子（Ｉｏｕｔ−）を接続する。
この第２実施形態においても、図２に示すように、クロック信号（Φ１）がローレベル、クロック信号（Φ２）がハイレベルである期間Ｔ１１では、差動オペアンプ（２００）が出力する差動アナログ信号は、差動オペアンプ（２００）と容量素子（Ｃｆｂ１）と容量素子（Ｃｆｂ２）とによって、クロック信号（Φ１）が、前回ハイレベルからローレベルに切り替わる直前に出力していた信号、すなわち、図２に示す期間Ｔ１０で出力していた信号と同じ電圧値を保持する。
そして、クロック信号（Φ１）がローレベル、クロック信号（Φ２）がハイレベルである状態から、再び、クロック信号（Φ２）がローレベルになりクロック信号（Φ１）がハイレベルに切り替わると、出力スイッチ（ＳＯ１）はオン状態となり端子（Ｉｏｕｔ＋）と差動オペアンプ（２００）の反転入力端子とが接続され、同様に出力スイッチ（ＳＯ２）はオン状態となり端子（Ｉｏｕｔ−）と差動オペアンプ（２００）の非反転入力端子とが接続される。一方、出力スイッチ（ＳＯ３）はオフ状態となり端子（Ｉｏｕｔ＋）と端子（Ｉｏｕｔ−）とが切断される。
また、複数の入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）において、ユニット毎に与えられた新たな入力デジタルデータ（Ｄ１−ＮＥＸＴ〜ＤＮ−ＮＥＸＴ）と新たな入力デジタルデータの反転信号（Ｄ１Ｂ−ＮＥＸＴ〜ＤＮＢ−ＮＥＸＴ）とに応じて、入力スイッチ（ＳＡ１〜ＳＡＮ）と入力スイッチ（ＳＣ１〜ＳＣＮ）とのペア、または、入力スイッチ（ＳＢ１〜ＳＢＮ）と入力スイッチ（ＳＤ１〜ＳＤＮ）とのペア、のいずれか一方のペアはオン状態となり、他方のペアはオフ状態となる。
また、入力スイッチ（ＳＥ１〜ＳＥＮ）はオフ状態となり電流源（ＩＰ１〜ＩＰＮ）の他端と電流源（ＩＮ１〜ＩＮＮ）の他端とが切断される。
そして、複数の入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）のそれぞれは、端子（Ｉｏｕｔ＋）および端子（Ｉｏｕｔ−）に電流を出力し、出力段（２２）において、差動オペアンプ（２００）は新たな差動アナログ信号を出力する。
そして、複数の入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）のそれぞれは、端子（Ｉｏｕｔ＋）および端子（Ｉｏｕｔ−）に電流を出力し、出力段（２２）において、差動オペアンプ（２００）は新たな差動アナログ信号を出力する。
このように、Ｄ／Ａ変換器（２０）は、クロック信号（Φ２）がハイレベルになっている期間では、入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）は端子（Ｉｏｕｔ＋）及び端子（Ｉｏｕｔ−）へ電流を出力しないという、上述のＲＴＺ方式を採用しているにも関わらず、差動オペアンプ（２００）が出力する差動アナログ信号は、クロック信号（Φ１）が、前回ローレベルになる直前に出力していた信号と同じ電圧値を保持することができる。
つまり、このＤ／Ａ変換器（２０）は、ＲＴＺ方式を採用することによりシンボル間干渉の影響による出力信号への歪みを回避できることに加え、ＲＴＺ方式を採用した場合の課題であった、差動アナログ信号の電圧レベル低下による、Ｓ／Ｎ比の劣化も発生しない。
つまり、このＤ／Ａ変換器（２０）は、ＲＴＺ方式を採用することによりシンボル間干渉の影響による出力信号への歪みを回避できることに加え、ＲＴＺ方式を採用した場合の課題であった、差動アナログ信号の電圧レベル低下による、Ｓ／Ｎ比の劣化も発生しない。
また、クロック信号（Φ２）がハイレベルの期間では、複数の入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）において、入力スイッチ（ＳＥ１〜ＳＥＮ）がオン状態となり、電流源（ＩＰ１〜ＩＰＮ）の他端と電流源（ＩＮ１〜ＩＮＮ）の他端とを接続する構成としている。そのため、次に、クロック信号（Φ２）がローレベルになりクロック信号（Φ１）がハイレベルになった時に、入力デジタルデータに依存して入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）において生じる影響を、端子（Ｉｏｕｔ＋）と端子（Ｉｏｕｔ−）とに与えることを回避することができる。すなわち、Ｄ／Ａ変換器（２０）の変換精度を向上させることができる。
（第３実施形態）
次に、本発明の第３実施形態を説明する。
この第３実施形態に係るＤ／Ａ変換器（３０）は、Ｎビットのデジタル信号をアナログ信号に変換するＤ／Ａ変換器である。ここでは、Ｎビットのデジタル信号の各ビットデータを入力デジタルデータ（Ｄ１〜ＤＮ）としている。
上記第１実施形態におけるＤ／Ａ変換器（１０）は、出力段（１２）の差動オペアンプ（１００）として全差動型オペアンプを適用したのに対し、第３実施形態におけるＤ／Ａ変換器（３０）は図４に示すように、差動オペアンプ（３００）としてシングルエンド型オペアンプを適用したものである。
次に、本発明の第３実施形態を説明する。
この第３実施形態に係るＤ／Ａ変換器（３０）は、Ｎビットのデジタル信号をアナログ信号に変換するＤ／Ａ変換器である。ここでは、Ｎビットのデジタル信号の各ビットデータを入力デジタルデータ（Ｄ１〜ＤＮ）としている。
上記第１実施形態におけるＤ／Ａ変換器（１０）は、出力段（１２）の差動オペアンプ（１００）として全差動型オペアンプを適用したのに対し、第３実施形態におけるＤ／Ａ変換器（３０）は図４に示すように、差動オペアンプ（３００）としてシングルエンド型オペアンプを適用したものである。
Ｄ／Ａ変換器（３０）は、入力段（３１）と出力段（３２）とクロック供給部（３３）と、スイッチ制御部（３４）と、を備える。
入力段（３１）は、複数の入力セグメントユニット（ＩＵ３１〜ＩＵ３Ｎ）を備える。
この入力セグメントユニット（ＩＵ３１〜ＩＵ３Ｎ）は、変換対象のデジタル信号の各ビットに対応して設けられている。すなわち、Ｎビットのデジタル信号の場合には、Ｎ個の入力セグメントユニットを備える。
入力段（３１）は、複数の入力セグメントユニット（ＩＵ３１〜ＩＵ３Ｎ）を備える。
この入力セグメントユニット（ＩＵ３１〜ＩＵ３Ｎ）は、変換対象のデジタル信号の各ビットに対応して設けられている。すなわち、Ｎビットのデジタル信号の場合には、Ｎ個の入力セグメントユニットを備える。
入力セグメントユニット（ＩＵ３１〜ＩＵ３Ｎ）は同一構成を有するため、ここでは、入力セグメントユニット（ＩＵ３ｍ（ｍ＝１〜Ｎ））について説明する。
入力セグメントユニット（ＩＵ３ｍ）は、一端が基準電圧源（ＶＲＥＦＰ）に接続された電流源（ＩＰｍ）と、一端が基準電圧源（ＶＲＥＦＮ）（図４に示すＤ／Ａ変換器（３０）の場合には接地電位）に接続された電流源（ＩＮｍ）と、電流源（ＩＰｍ）の他端と入力セグメントユニット（ＩＵ３ｍ）の出力端子である端子（Ｉｏｕｔ）とを接続または切断する入力スイッチ（ＳＡｍ）と、電流源（ＩＮｍ）の他端と端子（Ｉｏｕｔ）とを接続または切断する入力スイッチ（ＳＢｍ）と、を備え、入力スイッチ（ＳＡｍ）および入力スイッチ（ＳＢｍ）の、端子（Ｉｏｕｔ）と接続される側の一端は共通して端子（Ｉｏｕｔ）に接続される。
入力セグメントユニット（ＩＵ３ｍ）は、一端が基準電圧源（ＶＲＥＦＰ）に接続された電流源（ＩＰｍ）と、一端が基準電圧源（ＶＲＥＦＮ）（図４に示すＤ／Ａ変換器（３０）の場合には接地電位）に接続された電流源（ＩＮｍ）と、電流源（ＩＰｍ）の他端と入力セグメントユニット（ＩＵ３ｍ）の出力端子である端子（Ｉｏｕｔ）とを接続または切断する入力スイッチ（ＳＡｍ）と、電流源（ＩＮｍ）の他端と端子（Ｉｏｕｔ）とを接続または切断する入力スイッチ（ＳＢｍ）と、を備え、入力スイッチ（ＳＡｍ）および入力スイッチ（ＳＢｍ）の、端子（Ｉｏｕｔ）と接続される側の一端は共通して端子（Ｉｏｕｔ）に接続される。
電流源（ＩＰｍ）と電流源（ＩＮｍ）とは、極性が異なり電流値の等しい電流を供給する。
入力スイッチ（ＳＡｍ）は、各入力セグメントユニット（ＩＵ３１〜ＩＵ３Ｎ）に対応して与えられた入力デジタルデータ（Ｄ１〜ＤＮ）とクロック信号（Φ１）とに基づくスイッチ信号（φＤ１〜φＤＮ）に応じて動作する。入力スイッチ（ＳＢｍ）は、与えられた入力デジタルデータ（Ｄ１〜ＤＮ）の反転信号（Ｄ１Ｂ〜ＤＮＢ）とクロック信号（Φ１）とに基づくスイッチ信号（φＤ１Ｂ〜φＤＮＢ）に応じて動作する。
入力スイッチ（ＳＡｍ）は、各入力セグメントユニット（ＩＵ３１〜ＩＵ３Ｎ）に対応して与えられた入力デジタルデータ（Ｄ１〜ＤＮ）とクロック信号（Φ１）とに基づくスイッチ信号（φＤ１〜φＤＮ）に応じて動作する。入力スイッチ（ＳＢｍ）は、与えられた入力デジタルデータ（Ｄ１〜ＤＮ）の反転信号（Ｄ１Ｂ〜ＤＮＢ）とクロック信号（Φ１）とに基づくスイッチ信号（φＤ１Ｂ〜φＤＮＢ）に応じて動作する。
そして、複数の入力セグメントユニット（ＩＵ３１〜ＩＵ３Ｎ）の端子（Ｉｏｕｔ）同士は、共通に接続されている。
出力段（３２）は、非反転入力端子、反転入力端子、出力端子（Ｖｏｕｔ）を有し、シングルエンド信号を出力するシングルエンド型オペアンプからなる差動オペアンプ（３００）を備える。さらに、出力段（３２）は、差動オペアンプ（３００）の反転入力端子と出力端子（Ｖｏｕｔ）との間に接続された容量素子（Ｃｆｂ）と、端子（Ｉｏｕｔ）と出力端子（Ｖｏｕｔ）との間に容量素子（Ｃｆｂ）と並列に接続された抵抗素子（Ｒｆｂ）と、を備える。差動オペアンプ（３００）の非反転入力端子はコモン電圧源（ＶＣＭ）に接続される。
出力段（３２）は、非反転入力端子、反転入力端子、出力端子（Ｖｏｕｔ）を有し、シングルエンド信号を出力するシングルエンド型オペアンプからなる差動オペアンプ（３００）を備える。さらに、出力段（３２）は、差動オペアンプ（３００）の反転入力端子と出力端子（Ｖｏｕｔ）との間に接続された容量素子（Ｃｆｂ）と、端子（Ｉｏｕｔ）と出力端子（Ｖｏｕｔ）との間に容量素子（Ｃｆｂ）と並列に接続された抵抗素子（Ｒｆｂ）と、を備える。差動オペアンプ（３００）の非反転入力端子はコモン電圧源（ＶＣＭ）に接続される。
さらに、出力段（３２）は、端子（Ｉｏｕｔ）と差動オペアンプ（３００）の反転入力端子とを接続または切断する出力スイッチ（ＳＯ１）と、端子（Ｉｏｕｔ）とコモン電圧源（ＶＣＭ）とを接続または切断する出力スイッチ（ＳＯ２）と、を備える。
出力スイッチ（ＳＯ１）は、抵抗素子（Ｒｆｂ）の一端と差動オペアンプ（３００）の反転入力端子との接続点と、容量素子（Ｃｆｂ）の一端と差動オペアンプ（３００）の反転入力端子との接続点との間に接続される。出力スイッチ（ＳＯ２）の一端は、抵抗素子（Ｒｆｂ）の一端と差動オペアンプ（３００）の反転入力端子との接続点に接続され、他端は、コモン電圧源（ＶＣＭ）に接続される。
出力スイッチ（ＳＯ１）は、抵抗素子（Ｒｆｂ）の一端と差動オペアンプ（３００）の反転入力端子との接続点と、容量素子（Ｃｆｂ）の一端と差動オペアンプ（３００）の反転入力端子との接続点との間に接続される。出力スイッチ（ＳＯ２）の一端は、抵抗素子（Ｒｆｂ）の一端と差動オペアンプ（３００）の反転入力端子との接続点に接続され、他端は、コモン電圧源（ＶＣＭ）に接続される。
これら出力スイッチ（ＳＯ１）は、クロック信号（Φ１）に応じて動作する。出力スイッチ（ＳＯ２）は、クロック信号（Φ２）に応じて動作する。
クロック供給部（３３）は、図２に示す上記第１実施形態と同様の２種類のクロック信号（Φ１、Φ２）を供給する。
スイッチ制御部（３４）は、入力デジタルデータ（Ｄ１〜ＤＮ）と、クロック供給部（３３）から出力されるクロック信号（Φ１）とを入力し、これらをもとに、上記第１実施形態におけるスイッチ制御部（３４）と同様の手順で、図２に示すスイッチ信号（φＤ１〜φＤＮ）およびスイッチ信号（φＤ１Ｂ〜φＤＮＢ）を生成する。そして、スイッチ信号（φＤ１〜φＤＮ）を、入力スイッチ（ＳＡ１〜ＳＡＮ）に出力し、スイッチ信号（φＤ１Ｂ〜φＤＮＢ）を、入力スイッチ（ＳＢ１〜ＳＢＮ）に出力する。
クロック供給部（３３）は、図２に示す上記第１実施形態と同様の２種類のクロック信号（Φ１、Φ２）を供給する。
スイッチ制御部（３４）は、入力デジタルデータ（Ｄ１〜ＤＮ）と、クロック供給部（３３）から出力されるクロック信号（Φ１）とを入力し、これらをもとに、上記第１実施形態におけるスイッチ制御部（３４）と同様の手順で、図２に示すスイッチ信号（φＤ１〜φＤＮ）およびスイッチ信号（φＤ１Ｂ〜φＤＮＢ）を生成する。そして、スイッチ信号（φＤ１〜φＤＮ）を、入力スイッチ（ＳＡ１〜ＳＡＮ）に出力し、スイッチ信号（φＤ１Ｂ〜φＤＮＢ）を、入力スイッチ（ＳＢ１〜ＳＢＮ）に出力する。
入力セグメントユニット（ＩＵ３１〜ＩＵ３Ｎ）において、一端が基準電圧源（ＶＲＥＦＰ）に接続された電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ）とを接続または切断する入力スイッチ（ＳＡ１〜ＳＡＮ）は、入力デジタルデータ（Ｄ１〜ＤＮ）に基づき生成されるスイッチ信号（φＤ１〜φＤＮ）の極性が「＋１」の時には、オン状態となり電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ）とを接続し、スイッチ信号（φＤ１〜φＤＮ）の極性が「−１」の時には、オフ状態となり電流源（ＩＰ１〜ＩＰＮ）の他端と端子（Ｉｏｕｔ）とを切断する。
一方、一端が基準電圧源（ＶＲＥＦＮ）に接続された電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ）とを接続または切断する入力スイッチ（ＳＢ１〜ＳＢＮ）は、入力デジタルデータの反転信号（Ｄ１Ｂ〜ＤＮＢ）に基づき生成されるスイッチ信号（φＤ１Ｂ〜φＤＮＢ）の極性が「＋１」の時には、オン状態となり電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ）とを接続し、スイッチ信号（φＤ１Ｂ〜φＤＮＢ）の極性が「−１」の時には、オフ状態となり電流源（ＩＮ１〜ＩＮＮ）の他端と端子（Ｉｏｕｔ）とを切断する。
つまり、これら入力スイッチ（ＳＡ１〜ＳＡＮ、ＳＢ１〜ＳＢＮ）は、スイッチ信号（φＤ１〜φＤＮ）およびスイッチ信号（φＤ１Ｂ〜φＤＮＢ）に基づきＲＴＺ方式で動作する。
出力スイッチ（ＳＯ１）は、クロック信号（Φ１）がハイレベルの時オン状態となって、これ以外の時にはオフ状態となる。
また、出力スイッチ（ＳＯ２）は、クロック信号（Φ２）がハイレベルの時オン状態となって、これ以外の時にはオフ状態となる。
出力スイッチ（ＳＯ１）は、クロック信号（Φ１）がハイレベルの時オン状態となって、これ以外の時にはオフ状態となる。
また、出力スイッチ（ＳＯ２）は、クロック信号（Φ２）がハイレベルの時オン状態となって、これ以外の時にはオフ状態となる。
次に、図４に示すＤ／Ａ変換器（３０）の動作を説明する。
図２に示すように、クロック信号（Φ１）がハイレベル、クロック信号（Φ２）はローレベルのとき、クロック信号（Φ１）に応じて動作する出力スイッチ（ＳＯ１）はオン状態となり端子（Ｉｏｕｔ）と差動オペアンプ（３００）の反転入力端子とが接続される。一方、クロック信号（Φ２）に応じて動作する出力スイッチ（ＳＯ２）はオフ状態となり端子（Ｉｏｕｔ）とコモン電圧源（ＶＣＭ）とが切断される。
図２に示すように、クロック信号（Φ１）がハイレベル、クロック信号（Φ２）はローレベルのとき、クロック信号（Φ１）に応じて動作する出力スイッチ（ＳＯ１）はオン状態となり端子（Ｉｏｕｔ）と差動オペアンプ（３００）の反転入力端子とが接続される。一方、クロック信号（Φ２）に応じて動作する出力スイッチ（ＳＯ２）はオフ状態となり端子（Ｉｏｕｔ）とコモン電圧源（ＶＣＭ）とが切断される。
複数の入力セグメントユニット（ＩＵ３１〜ＩＵ３Ｎ）において、ユニット毎に与えられた入力デジタルデータ（Ｄ１〜ＤＮ）と入力デジタルデータの反転信号（Ｄ１Ｂ〜ＤＮＢ）とに応じて、入力スイッチ（ＳＡ１〜ＳＡＮ）および入力スイッチ（ＳＢ１〜ＳＢＮ）のうち、いずれか一方はオン状態となり、他方はオフ状態となる。
そして、複数の入力セグメントユニット（ＩＵ３１〜ＩＵ３Ｎ）のそれぞれは、端子（Ｉｏｕｔ）に電流を出力し、出力段（３２）において、差動オペアンプ（３００）はコモン電圧源（ＶＣＭ）の電位を基準とするシングルエンド信号を出力する。
そして、複数の入力セグメントユニット（ＩＵ３１〜ＩＵ３Ｎ）のそれぞれは、端子（Ｉｏｕｔ）に電流を出力し、出力段（３２）において、差動オペアンプ（３００）はコモン電圧源（ＶＣＭ）の電位を基準とするシングルエンド信号を出力する。
クロック信号（Φ１）がハイレベルの状態から、クロック信号（Φ１）がローレベルになりクロック信号（Φ２）がハイレベルに切り替わると、入力デジタルデータ（Ｄ１〜ＤＮ）、その反転信号（Ｄ１Ｂ〜ＤＮＢ）に関係なく、スイッチ信号（φＤ１〜φＤＮ）、（φＤ１Ｂ〜φＤＮＢ）は「−１」に切り替わる。そのため、入力スイッチ（ＳＡ１〜ＳＡＮ）および入力スイッチ（ＳＢ１〜ＳＢＮ）は、オフ状態となり、電流源（ＩＰ１〜ＩＰＮ）の他端と電流源（ＩＮ１〜ＩＮＮ）の他端とが、端子（Ｉｏｕｔ）から切断される。
クロック信号（Φ１）に応じて動作する出力スイッチ（ＳＯ１）はオフ状態となり端子（Ｉｏｕｔ）と差動オペアンプ（３００）の反転入力端子とが切断される。一方、クロック信号（Φ２）に応じて動作する出力スイッチ（ＳＯ２）はオン状態となり端子（Ｉｏｕｔ）とコモン電圧源（ＶＣＭ）とを接続する。
この第３実施形態においても、図２に示すように、クロック信号（Φ２）がハイレベルである期間Ｔ１１では、差動オペアンプ（３００）が出力するシングルエンド信号は、差動オペアンプ（３００）と容量素子（Ｃｆｂ）とによって、クロック信号（Φ１）が、前回ハイレベルからローレベルになる直前に出力していた信号、すなわち、期間Ｔ１０で出力していた信号と同じ電圧値を保持する。
この第３実施形態においても、図２に示すように、クロック信号（Φ２）がハイレベルである期間Ｔ１１では、差動オペアンプ（３００）が出力するシングルエンド信号は、差動オペアンプ（３００）と容量素子（Ｃｆｂ）とによって、クロック信号（Φ１）が、前回ハイレベルからローレベルになる直前に出力していた信号、すなわち、期間Ｔ１０で出力していた信号と同じ電圧値を保持する。
そして、クロック信号（Φ２）がハイレベルである状態から、再び、クロック信号（Φ２）がローレベルになりクロック信号（Φ１）がハイレベルに切り替わると、出力スイッチ（ＳＯ１）はオン状態となり端子（Ｉｏｕｔ）と差動オペアンプ（３００）の反転入力端子とが接続され、出力スイッチ（ＳＯ２）はオフ状態となり端子（Ｉｏｕｔ）とコモン電圧源（ＶＣＭ）とが切断される。
また、複数の入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）において、ユニット毎に与えられた新たな入力デジタルデータ（Ｄ１−ＮＥＸＴ〜ＤＮ−ＮＥＸＴ）と新たな入力デジタルデータの反転信号（Ｄ１Ｂ−ＮＥＸＴ〜ＤＮＢ−ＮＥＸＴ）とに応じて、入力スイッチ（ＳＡ１〜ＳＡＮ）および入力スイッチ（ＳＢ１〜ＳＢＮ）のいずれか一方はオン状態となり、他方はオフ状態となる。
そして、複数の入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）のそれぞれは、端子（Ｉｏｕｔ）に電流を出力し、出力段（３２）において、差動オペアンプ（３００）は新たなシングルエンド信号を出力する。
そして、複数の入力セグメントユニット（ＩＵ２１〜ＩＵ２Ｎ）のそれぞれは、端子（Ｉｏｕｔ）に電流を出力し、出力段（３２）において、差動オペアンプ（３００）は新たなシングルエンド信号を出力する。
このように、Ｄ／Ａ変換器（３０）は、クロック信号（Φ２）がハイレベルになっている期間では、入力セグメントユニット（ＩＵ３１〜ＩＵ３Ｎ）は、端子（Ｉｏｕｔ）へ電流を出力しない、上述のＲＴＺ方式を採用しているにも関わらず、差動オペアンプ（３００）が出力するシングルエンド信号は、クロック信号（Φ１）が、前回ローレベルになる直前に出力していた信号と同じ電圧値を保持することができる。
したがって、この第３の実施形態におけるＤ／Ａ変換器（３０）も、シンボル間干渉の影響による出力信号への歪みを回避できることに加え、ＲＴＺ方式での課題であった、差動アナログ信号の電圧レベル低下による、Ｓ／Ｎ比の劣化の発生を回避することができる。
したがって、この第３の実施形態におけるＤ／Ａ変換器（３０）も、シンボル間干渉の影響による出力信号への歪みを回避できることに加え、ＲＴＺ方式での課題であった、差動アナログ信号の電圧レベル低下による、Ｓ／Ｎ比の劣化の発生を回避することができる。
（第４実施形態）
次に、本発明の第４実施形態を説明する。
この第４実施形態に係るＤ／Ａ変換器（４０）は、上記第２実施形態におけるＤ／Ａ変換器（２０）は、出力段（２２）の差動オペアンプ（２００）として全差動型オペアンプを適用したのに対し、第４実施形態におけるＤ／Ａ変換器（４０）は図５に示すように、差動オペアンプ（４００）としてシングルエンド型オペアンプを適用したものである。
Ｄ／Ａ変換器（４０）は、入力段（４１）と出力段（４２）とクロック供給部（４３）と、スイッチ制御部（４４）と、を備える。
次に、本発明の第４実施形態を説明する。
この第４実施形態に係るＤ／Ａ変換器（４０）は、上記第２実施形態におけるＤ／Ａ変換器（２０）は、出力段（２２）の差動オペアンプ（２００）として全差動型オペアンプを適用したのに対し、第４実施形態におけるＤ／Ａ変換器（４０）は図５に示すように、差動オペアンプ（４００）としてシングルエンド型オペアンプを適用したものである。
Ｄ／Ａ変換器（４０）は、入力段（４１）と出力段（４２）とクロック供給部（４３）と、スイッチ制御部（４４）と、を備える。
入力段（４１）は、複数の入力セグメントユニット（ＩＵ４１〜ＩＵ４Ｎ）を備える。
この入力セグメントユニット（ＩＵ４１〜ＩＵ４Ｎ）は、変換対象のデジタル信号の各ビットに対応して設けられている。すなわち、Ｎビットのデジタル信号の場合には、Ｎ個の入力セグメントユニットを備える。
入力セグメントユニット（ＩＵ４１〜ＩＵ４Ｎ）は同一構成を有するため、ここでは、入力セグメントユニット（ＩＵ４ｍ（ｍ＝１〜Ｎ））について説明する。
この入力セグメントユニット（ＩＵ４１〜ＩＵ４Ｎ）は、変換対象のデジタル信号の各ビットに対応して設けられている。すなわち、Ｎビットのデジタル信号の場合には、Ｎ個の入力セグメントユニットを備える。
入力セグメントユニット（ＩＵ４１〜ＩＵ４Ｎ）は同一構成を有するため、ここでは、入力セグメントユニット（ＩＵ４ｍ（ｍ＝１〜Ｎ））について説明する。
入力セグメントユニット（ＩＵ４ｍ）は、上記第３実施形態における入力セグメントユニット（ＩＵ３ ｍ）において、さらに、入力スイッチ（ＳＥｍ）を備える。この入力スイッチ（ＳＥｍ）は、一端が基準電圧源（ＶＲＥＦＰ）に接続された電流源（ＩＰｍ）の他端と、一端が基準電圧源（ＶＲＥＦＮ）に接続された電流源（ＩＮｍ）の他端とを接続または切断する。この入力スイッチ（ＳＥｍ）は、クロック信号（Φ２）に応じて動作する。すなわち、クロック信号（Φ２）がハイレベルの時オン状態となって、これ以外の時にはオフ状態となる。
出力段（４２）は、第３実施形態における出力段（３２）と同一機能構成を有する。出力段（４２）において、差動オペアンプ（４００）は、第３実施形態における出力段（３２）の差動オペアンプ（３００）に対応し、その他の要素は同一符号を付与している。
クロック供給部（４３）は、図４に示す上記第３実施形態におけるクロック供給部（３３）と同様の２種類のクロック信号（Φ１、Φ２）を供給する。
スイッチ制御部（４４）は、第３実施形態におけるスイッチ制御部（３４）と同一機能構成を有する。すなわち、入力スイッチ（ＳＡ１〜ＳＡＮ、ＳＢ１〜ＳＢＮ）は、スイッチ信号（φＤ１〜φＤＮ）およびスイッチ信号（φＤ１Ｂ〜φＤＮＢ）に基づきＲＴＺ方式で動作する。
クロック供給部（４３）は、図４に示す上記第３実施形態におけるクロック供給部（３３）と同様の２種類のクロック信号（Φ１、Φ２）を供給する。
スイッチ制御部（４４）は、第３実施形態におけるスイッチ制御部（３４）と同一機能構成を有する。すなわち、入力スイッチ（ＳＡ１〜ＳＡＮ、ＳＢ１〜ＳＢＮ）は、スイッチ信号（φＤ１〜φＤＮ）およびスイッチ信号（φＤ１Ｂ〜φＤＮＢ）に基づきＲＴＺ方式で動作する。
次に、図５に示す第４実施形態におけるＤ／Ａ変換器（４０）の動作を説明する。
図２に示すように、クロック信号（Φ１）がハイレベル、クロック信号（Φ２）がローレベルのとき、出力段（４２）では、出力スイッチ（ＳＯ１）はオン状態となり端子（Ｉｏｕｔ）と差動オペアンプ（４００）の反転入力端子とが接続される。また、クロック信号（Φ２）に応じて動作する出力スイッチ（ＳＯ２）はオフ状態となり端子（Ｉｏｕｔ）とコモン電圧源（ＶＣＭ）とが切断される。
図２に示すように、クロック信号（Φ１）がハイレベル、クロック信号（Φ２）がローレベルのとき、出力段（４２）では、出力スイッチ（ＳＯ１）はオン状態となり端子（Ｉｏｕｔ）と差動オペアンプ（４００）の反転入力端子とが接続される。また、クロック信号（Φ２）に応じて動作する出力スイッチ（ＳＯ２）はオフ状態となり端子（Ｉｏｕｔ）とコモン電圧源（ＶＣＭ）とが切断される。
入力段（４１）では、複数の入力セグメントユニット（ＩＵ４１〜ＩＵ４Ｎ）において、ユニット毎に与えられた入力デジタルデータ（Ｄ１〜ＤＮ）と入力デジタルデータの反転信号（Ｄ１Ｂ〜ＤＮＢ）とに応じて、入力スイッチ（ＳＡ１〜ＳＡＮ）および入力スイッチ（ＳＢ１〜ＳＢＮ）のいずれか一方はオン状態となり、他方はオフ状態となる。
このとき、クロック信号（Φ２）に応じて動作する入力スイッチ（ＳＥ１〜ＳＥＮ）はオフ状態となり電流源（ＩＰ１〜ＩＰＮ）の他端と電流源（ＩＮ１〜ＩＮＮ）の他端とが切断される。
このとき、クロック信号（Φ２）に応じて動作する入力スイッチ（ＳＥ１〜ＳＥＮ）はオフ状態となり電流源（ＩＰ１〜ＩＰＮ）の他端と電流源（ＩＮ１〜ＩＮＮ）の他端とが切断される。
そして、複数の入力セグメントユニット（ＩＵ４１〜ＩＵ４Ｎ）それぞれは、端子（Ｉｏｕｔ）に電流を出力し、各入力セグメントユニット（ＩＵ４１〜ＩＵ４Ｎ）から出力される電流の和が、端子（Ｉｏｕｔ）から出力される。出力段（４２）では、この端子（Ｉｏｕｔ）から出力される電流信号を差動オペアンプ（４００）の反転入力端子に入力し、差動オペアンプ（４００）はシングルエンド信号を出力する。
クロック信号（Φ１）がハイレベルである状態から、クロック信号（Φ１）がローレベル、クロック信号（Φ２）がハイレベルに切り替わると、入力デジタルデータ（Ｄ１〜ＤＮ）、その反転信号（Ｄ１Ｂ〜ＤＮＢ）に関係なく、スイッチ信号（φＤ１〜φＤＮ）、（φＤ１Ｂ〜φＤＮＢ）は「−１」に切り替わる。そのため、入力スイッチ（ＳＡ１〜ＳＡＮ）および入力スイッチ（ＳＢ１〜ＳＢＮ）はオフ状態となり、電流源（ＩＰ１〜ＩＰＮ）の他端と電流源（ＩＮ１〜ＩＮＮ）の他端とが、端子（Ｉｏｕｔ）から切断される。
このとき、入力スイッチ（ＳＥ１〜ＳＥＮ）はオン状態となり電流源（ＩＰ１〜ＩＰＮ）の他端と電流源（ＩＮ１〜ＩＮＮ）の他端とが接続される。
また、出力スイッチ（ＳＯ１）はオフ状態となり端子（Ｉｏｕｔ）と差動オペアンプ（４００）の反転入力端子とが切断され、出力スイッチ（ＳＯ２）はオン状態となり端子（Ｉｏｕｔ）とコモン電圧源（ＶＣＭ）とを接続する。
また、出力スイッチ（ＳＯ１）はオフ状態となり端子（Ｉｏｕｔ）と差動オペアンプ（４００）の反転入力端子とが切断され、出力スイッチ（ＳＯ２）はオン状態となり端子（Ｉｏｕｔ）とコモン電圧源（ＶＣＭ）とを接続する。
この第４実施形態においても、図２に示すように、クロック信号（Φ１）がローレベル、クロック信号（Φ２）がハイレベルである期間Ｔ１１では、差動オペアンプ（４００）が出力するシングルエンド信号は、差動オペアンプ（４００）と容量素子（Ｃｆｂ）とによって、クロック信号（Φ１）が、前回ハイレベルからローレベルに切り替わる直前に出力していた信号、すなわち、図２に示す期間Ｔ１０で出力していた信号と同じ電圧値を保持する。
そして、クロック信号（Φ１）がローレベル、クロック信号（Φ２）がハイレベルである状態から、再び、クロック信号（Φ２）がローレベルになりクロック信号（Φ１）がハイレベルに切り替わると、出力スイッチ（ＳＯ１）はオン状態となり端子（Ｉｏｕｔ）と差動オペアンプ（４００）の反転入力端子とが接続され、出力スイッチ（ＳＯ２）はオフ状態となり端子（Ｉｏｕｔ）とコモン電圧源（ＶＣＭ）とが切断される。
また、複数の入力セグメントユニット（ＩＵ４１〜ＩＵ４Ｎ）において、ユニット毎に与えられた新たな入力デジタルデータ（Ｄ１−ＮＥＸＴ〜ＤＮ−ＮＥＸＴ）と新たな入力デジタルデータの反転信号（Ｄ１Ｂ−ＮＥＸＴ〜ＤＮＢ−ＮＥＸＴ）とに応じて、入力スイッチ（ＳＡ１〜ＳＡＮ）および入力スイッチ（ＳＢ１〜ＳＢＮ）のいずれか一方はオン状態となり、他方はオフ状態となる。
また、入力スイッチ（ＳＥ１〜ＳＥＮ）はオフ状態となり電流源（ＩＰ１〜ＩＰＮ）の他端と電流源（ＩＮ１〜ＩＮＮ）の他端とが切断される。
そして、複数の入力セグメントユニット（ＩＵ４１〜ＩＵ４Ｎ）のそれぞれは、端子（Ｉｏｕｔ）に電流を出力し、出力段（４２）において、差動オペアンプ（４００）は新たなシングルエンド信号を出力する。
そして、複数の入力セグメントユニット（ＩＵ４１〜ＩＵ４Ｎ）のそれぞれは、端子（Ｉｏｕｔ）に電流を出力し、出力段（４２）において、差動オペアンプ（４００）は新たなシングルエンド信号を出力する。
このように、Ｄ／Ａ変換器（４０）は、クロック信号（Φ２）がハイレベルになっている期間では、入力セグメントユニット（ＩＵ４１〜ＩＵ４Ｎ）は端子（Ｉｏｕｔ）へ電流を出力しないという、上述のＲＴＺ方式を採用しているにも関わらず、差動オペアンプ（４００）が出力するシングルエンド信号は、クロック信号（Φ１）が、前回ローレベルになる直前に出力していた信号と同じ電圧値を保持することができる。
つまり、このＤ／Ａ変換器（４０）は、ＲＴＺ方式を採用することによりシンボル間干渉の影響による出力信号への歪みを回避できることに加え、ＲＴＺ方式を採用した場合の課題であった、差動アナログ信号の電圧レベル低下による、Ｓ／Ｎ比の劣化も発生しない。
つまり、このＤ／Ａ変換器（４０）は、ＲＴＺ方式を採用することによりシンボル間干渉の影響による出力信号への歪みを回避できることに加え、ＲＴＺ方式を採用した場合の課題であった、差動アナログ信号の電圧レベル低下による、Ｓ／Ｎ比の劣化も発生しない。
また、クロック信号（Φ２）がハイレベルの期間では、複数の入力セグメントユニット（ＩＵ４１〜ＩＵ４Ｎ）において、入力スイッチ（ＳＥ１〜ＳＥＮ）がオン状態となり、電流源（ＩＰ１〜ＩＰＮ）の他端と電流源（ＩＮ１〜ＩＮＮ）の他端とを接続する構成としている。そのため、次に、クロック信号（Φ２）がローレベルになりクロック信号（Φ１）がハイレベルになった時に、入力デジタルデータに依存して入力セグメントユニット（ＩＵ４１〜ＩＵ４Ｎ）において生じる影響を、端子（Ｉｏｕｔ）に与えることを回避することができる。すなわち、Ｄ／Ａ変換器（４０）の変換精度を向上させることができる。
なお、上記各実施形態において、入力セグメントユニットに設けられた、一端が基準電圧源（ＶＲＥＦＰ）に接続された電流源（ＩＰ１〜ＩＰＮ）、一端が基準電圧源（ＶＲＥＦＮ）に接続された電流源（ＩＮ１〜ＩＮＮ）のそれぞれは、入力セグメントユニット間で電流値が等しく設定されていてもよく、異なる値に設定されていてもよい。
入力セグメントユニット間で、電流源（ＩＰ１〜ＩＰＮ）、電流源（ＩＮ１〜ＩＮＮ）のそれぞれの電流値が等しく設定されることで、サイズ誤差によるノイズを少なくすることができる。
入力セグメントユニット間で、電流源（ＩＰ１〜ＩＰＮ）、電流源（ＩＮ１〜ＩＮＮ）のそれぞれの電流値が等しく設定されることで、サイズ誤差によるノイズを少なくすることができる。
また、入力セグメントユニット間で、電流源（ＩＰ１〜ＩＰＮ）の電流値、電流源（ＩＮ１〜ＩＮＮ）の電流値が、小さなものから大きなものまで、順に２倍の大きさになっていくように設定されることで、占有面積を小さくすることができる。
また、入力セグメントユニットにおいて、電流源（ＩＰ１〜ＩＰＮ）と電流源（ＩＮ１〜ＩＮＮ）とは、電圧源と抵抗素子とで構成してもよく、電圧源とＭＯＳトランジスタまたはバイポーラトランジスタとで構成してもよい。
また、各Ｄ／Ａ変換器（１０〜４０）において、入力セグメントユニットの数は、複数に限らず、１であってもよい。
また、入力セグメントユニットにおいて、電流源（ＩＰ１〜ＩＰＮ）と電流源（ＩＮ１〜ＩＮＮ）とは、電圧源と抵抗素子とで構成してもよく、電圧源とＭＯＳトランジスタまたはバイポーラトランジスタとで構成してもよい。
また、各Ｄ／Ａ変換器（１０〜４０）において、入力セグメントユニットの数は、複数に限らず、１であってもよい。
また、上記第１および第２実施形態においては、図１、図３に示すように、入力段（１１、２１）では、電流源（ＩＰｍ、ＩＮｍ）と、端子（Ｉｏｕｔ＋、Ｉｏｕｔ−）との接続／切断を、入力スイッチ（ＳＡｍ〜ＳＤｍ）により切り替えることによって、入力デジタルデータ（Ｄｍ）に応じた電流信号を出力する構成とした場合について説明したが、これに限るものではなく、入力デジタルデータ（Ｄｍ）に応じた電流信号を共通接続された端子（Ｉｏｕｔ＋、Ｉｏｕｔ−）に出力することができれば、入力段（１１、２１）の構成はこれに限るものではない。
同様に、第３および第４実施形態においても、入力デジタルデータ（Ｄｍ）に応じた電流信号を共通接続された端子（Ｉｏｕｔ）に出力することができれば、入力段（３１、４１）の構成は上記構成に限るものではない。
同様に、第３および第４実施形態においても、入力デジタルデータ（Ｄｍ）に応じた電流信号を共通接続された端子（Ｉｏｕｔ）に出力することができれば、入力段（３１、４１）の構成は上記構成に限るものではない。
（第５実施形態）
次に、本発明の第５実施形態を説明する。
第５実施形態は、本発明のＤ／Ａ変換器（１０〜４０）を、オーディオ用のオーバーサンプリング型デルタシグマＤ／Ａ変換器（７０）のＤ／Ａ変換器として適用したものであって、図６は、その一例を示す構成図である。
オーバーサンプリング型デルタシグマＤ／Ａ変換器（７０）は、図６に示すように、デジタルインターポレーションフィルタ（７１０）と、１５レベルデジタルデルタシグマ変調器（７２０）と、ＤＷＡ方式ダイナミック・エレメント・マッチング回路（７３０）と、１５レベルＤ／Ａ変換器（７４０）と、を備える。
次に、本発明の第５実施形態を説明する。
第５実施形態は、本発明のＤ／Ａ変換器（１０〜４０）を、オーディオ用のオーバーサンプリング型デルタシグマＤ／Ａ変換器（７０）のＤ／Ａ変換器として適用したものであって、図６は、その一例を示す構成図である。
オーバーサンプリング型デルタシグマＤ／Ａ変換器（７０）は、図６に示すように、デジタルインターポレーションフィルタ（７１０）と、１５レベルデジタルデルタシグマ変調器（７２０）と、ＤＷＡ方式ダイナミック・エレメント・マッチング回路（７３０）と、１５レベルＤ／Ａ変換器（７４０）と、を備える。
デジタルインターポレーションフィルタ（７１０）は、所定のサンプリング周波数でサンプリングされたデジタル信号を補間して、サンプリング周波数より高い周波数のデジタル信号に変換する。１５レベルデジタルデルタシグマ変調器（７２０）は、デジタルインターポレーションフィルタ（７１０）で補間処理されたデジタル信号をノイズシェーピングして、より低ビット数（低分解能）の１５レベルのデジタル信号に変換する。１５レベルＤ／Ａ変換器（７４０）は、ＤＷＡ方式ダイナミック・エレメント・マッチング回路（７３０）から出力される１５レベルのデジタル信号を入力し、アナログ信号に変換する回路であって、図１に示したＤ／Ａ変換器（１０）や、図３に示したＤ／Ａ変換器（２０）、また、図４に示したＤ／Ａ変換器（３０）、図５に示したＤ／Ａ変換器（４０）を適用することができる。
図６に示す、オーバーサンプリング型デルタシグマＤ／Ａ変換器（７０）は、入力される、バイナリ１６ビットのデジタル信号Ｄｉｎをデジタルインターポレーションフィルタ（７１０）で、６４倍または１２８倍または２５６倍などの高速なバイナリ１６ビットのデジタルデータに変換し、１５レベルのデジタルデルタシグマ変調器（７２０）でノイズシェーピングした、低分解能（１５レベル）のデジタルデータに変換し、ＤＷＡ方式ダイナミック・エレメント・マッチング回路（７３０）でアナログ変換セグメントのミスマッチノイズ混入を低減させる信号処理を行う。
そして、本発明のＤ／Ａ変換器（１０〜４０）でなる１５レベルＤ／Ａ変換器（７４０）でアナログ信号変換し、アナログ信号ＯＵＴを出力するようになっている。
このように、本発明のＤ／Ａ変換器（１０〜４０）は、入力されるデジタル信号をオーバーサンプリングして高速なデジタルデータとした上で、アナログ信号に変換する、例えばオーディオ用のＤ／Ａ変換器で利用できる。
すなわち、低歪み、高Ｓ／Ｎ比のＤ／Ａ変換器を用いたオーバーサンプリング型デルタシグマＤ／Ａ変換器（７０）を実現することができる。
このように、本発明のＤ／Ａ変換器（１０〜４０）は、入力されるデジタル信号をオーバーサンプリングして高速なデジタルデータとした上で、アナログ信号に変換する、例えばオーディオ用のＤ／Ａ変換器で利用できる。
すなわち、低歪み、高Ｓ／Ｎ比のＤ／Ａ変換器を用いたオーバーサンプリング型デルタシグマＤ／Ａ変換器（７０）を実現することができる。
本発明のＤ／Ａ変換器は、低歪みのＤ／Ａ変換したアナログ信号を出力することが求められている分野、例えばオーディオ用のＤ／Ａ変換器、ビデオ用のＤ／Ａ変換器、産業計測用のＤ／Ａ変換器などでの利用が可能であるが、これらの用途に限定されず、歪みの少ないアナログ信号を求められる用途で利用するとその効果が発揮できる。
特に、入力されるデジタル信号をオーバーサンプリングして高速なデジタルデータとした上で、アナログ信号に変換する、例えばオーディオ用のＤ／Ａ変換器などでの利用は効果的な一例である。
特に、入力されるデジタル信号をオーバーサンプリングして高速なデジタルデータとした上で、アナログ信号に変換する、例えばオーディオ用のＤ／Ａ変換器などでの利用は効果的な一例である。
１０、２０、３０、４０、５０ Ｄ／Ａ変換器
１１、２１、３１、４１、５１ 入力段
１２、２２、３２、４２、５２ 出力段
１３、２３、３３、４３ クロック供給部
１４、２４、３４、４４ スイッチ制御部
７０ オーバーサンプリング型デルタシグマＤ／Ａ変換器
１００、２００、３００、４００、５００ 差動オペアンプ
７１０ デジタルインターポレーションフィルタ
７２０ １５レベル デジタルデルタシグマ変調器
７３０ ＤＷＡ方式ダイナミック・エレメント・マッチング回路
７４０ １５レベル Ｄ／Ａ変換器
Ｉｏｕｔ＋ 端子
Ｉｏｕｔ− 端子
Ｉｏｕｔ 端子
Ｖｏｕｔ＋ 非反転出力端子
Ｖｏｕｔ− 反転出力端子
Ｖｏｕｔ 出力端子
ＶＲＥＦＰ 基準電圧源
ＶＲＥＦＮ 基準電圧源
ＶＣＭ コモン電圧源
ＩＵ１１〜ＩＵ１Ｎ、ＩＵ２１〜ＩＵ２Ｎ 入力セグメントユニット
ＩＵ３１〜ＩＵ３Ｎ、ＩＵ４１〜ＩＵ４Ｎ 入力セグメントユニット
ＩＵ５１〜ＩＵ５Ｎ 入力セグメントユニット
ＩＰ１〜ＩＰＮ 電流源
ＩＮ１〜ＩＮＮ 電流源
ＳＡ１〜ＳＡＮ 入力スイッチ
ＳＢ１〜ＳＢＮ 入力スイッチ
ＳＣ１〜ＳＣＮ 入力スイッチ
ＳＤ１〜ＳＤＮ 入力スイッチ
ＳＥ１〜ＳＥＮ 入力スイッチ
ＳＯ１、ＳＯ２、ＳＯ３ 出力スイッチ
Ｒｆｂ、Ｒｆｂ１、Ｒｆｂ２ 抵抗素子
Ｃｆｂ、Ｃｆｂ１、Ｃｆｂ２ 容量素子
１１、２１、３１、４１、５１ 入力段
１２、２２、３２、４２、５２ 出力段
１３、２３、３３、４３ クロック供給部
１４、２４、３４、４４ スイッチ制御部
７０ オーバーサンプリング型デルタシグマＤ／Ａ変換器
１００、２００、３００、４００、５００ 差動オペアンプ
７１０ デジタルインターポレーションフィルタ
７２０ １５レベル デジタルデルタシグマ変調器
７３０ ＤＷＡ方式ダイナミック・エレメント・マッチング回路
７４０ １５レベル Ｄ／Ａ変換器
Ｉｏｕｔ＋ 端子
Ｉｏｕｔ− 端子
Ｉｏｕｔ 端子
Ｖｏｕｔ＋ 非反転出力端子
Ｖｏｕｔ− 反転出力端子
Ｖｏｕｔ 出力端子
ＶＲＥＦＰ 基準電圧源
ＶＲＥＦＮ 基準電圧源
ＶＣＭ コモン電圧源
ＩＵ１１〜ＩＵ１Ｎ、ＩＵ２１〜ＩＵ２Ｎ 入力セグメントユニット
ＩＵ３１〜ＩＵ３Ｎ、ＩＵ４１〜ＩＵ４Ｎ 入力セグメントユニット
ＩＵ５１〜ＩＵ５Ｎ 入力セグメントユニット
ＩＰ１〜ＩＰＮ 電流源
ＩＮ１〜ＩＮＮ 電流源
ＳＡ１〜ＳＡＮ 入力スイッチ
ＳＢ１〜ＳＢＮ 入力スイッチ
ＳＣ１〜ＳＣＮ 入力スイッチ
ＳＤ１〜ＳＤＮ 入力スイッチ
ＳＥ１〜ＳＥＮ 入力スイッチ
ＳＯ１、ＳＯ２、ＳＯ３ 出力スイッチ
Ｒｆｂ、Ｒｆｂ１、Ｒｆｂ２ 抵抗素子
Ｃｆｂ、Ｃｆｂ１、Ｃｆｂ２ 容量素子
Claims (10)
- １ビット信号である１または複数の入力デジタルデータからなるデジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、
第１の電流源および第２の電流源と、
前記入力デジタルデータに応じて前記第１の電流源と第１の出力端とを接続または切断する第１の入力スイッチと、
前記入力デジタルデータの反転信号に応じて前記第１の電流源と第２の出力端とを接続または切断する第２の入力スイッチと、
前記入力デジタルデータに応じて前記第２の電流源と前記第２の出力端とを接続または切断する第３の入力スイッチと、
前記入力デジタルデータの反転信号に応じて前記第２の電流源と前記第１の出力端とを接続または切断する第４の入力スイッチと、を備えた入力セグメントユニットを、前記入力デジタルデータ毎に有し、
前記入力セグメントユニットの前記第１の出力端同士および前記第２の出力端同士がそれぞれ共通接続された入力段と、
差動オペアンプと、
当該差動オペアンプの反転入力端子と非反転出力端子との間に接続された第１の容量素子と、
前記差動オペアンプの非反転入力端子と反転出力端子との間に接続された第２の容量素子と、
前記第１の出力端と前記差動オペアンプの非反転出力端子との間に前記第１の容量素子と並列に接続された第１の抵抗素子と、
前記第２の出力端と前記差動オペアンプの反転出力端子との間に前記第２の容量素子と並列に接続された第２の抵抗素子と、
前記第１の出力端と前記差動オペアンプの反転入力端子とを接続または切断する第１の出力スイッチと、
前記第２の出力端と前記差動オペアンプの非反転入力端子とを接続または切断する第２の出力スイッチと、
前記第１の出力端と前記第２の出力端とを接続または切断する第３の出力スイッチと、
を有し、
前記差動オペアンプは前記デジタル信号に応じた差動アナログ信号を出力する出力段と、を備え、
前記入力デジタルデータの１周期のうちの前部期間である第１の期間では、
前記各入力セグメントユニットは前記入力デジタルデータに応じて前記第１の入力スイッチおよび前記第３の入力スイッチ、または前記第２の入力スイッチおよび前記第４の入力スイッチのいずれか一方の対がオン状態となり他方の対がオフ状態となり、且つ前記第１の出力スイッチおよび前記第２の出力スイッチはオン状態となり前記第３の出力スイッチはオフ状態となり、
前記入力デジタルデータの１周期のうちの前記第１の期間に続く残りの期間である第２の期間では、
前記各入力セグメントユニットは前記第１、第２、第３および第４の入力スイッチがオフ状態となり、且つ前記第１の出力スイッチおよび前記第２の出力スイッチはオフ状態となり前記第３の出力スイッチはオン状態となることを特徴とするＤ／Ａ変換器。 - 前記入力セグメントユニットは、前記第１の電流源の出力側と前記第２の電流源の入力側とを接続または切断する第５の入力スイッチを有し、
前記第１の期間では前記第５の入力スイッチはオフ状態となり、
前記第２の期間では前記第５の入力スイッチがオン状態となることを特徴とする請求項１記載のＤ／Ａ変換器。 - １ビット信号である１または複数の入力デジタルデータからなるデジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、
第１の電流源および第２の電流源と、
前記入力デジタルデータに応じて前記第１の電流源と出力端とを接続または切断する第１の入力スイッチと、
前記入力デジタルデータの反転信号に応じて前記第２の電流源と前記出力端とを接続または切断する第２の入力スイッチと、を備えた入力セグメントユニットを、前記入力デジタルデータ毎に有し、
前記入力セグメントユニットの前記出力端同士がそれぞれ共通接続された入力段と、
オペアンプと、
当該オペアンプの反転入力端子と出力端子との間に接続された容量素子と、
前記出力端と前記オペアンプの出力端子との間に前記容量素子と並列に接続された抵抗素子と、
前記出力端と前記オペアンプの反転入力端子とを接続または切断する第１の出力スイッチと、
前記出力端と基準電位とを接続または切断する第２の出力スイッチと、
を有し、
前記オペアンプは前記デジタル信号に応じたアナログ信号を出力する出力段と、を備え、
前記入力デジタルデータの１周期のうちの前部期間である第１の期間では、
前記各入力セグメントユニットは前記入力デジタルデータに応じて前記第１の入力スイッチ、または前記第２の入力スイッチのいずれか一方がオン状態となり他方がオフ状態となり、且つ前記第１の出力スイッチはオン状態となり前記第２の出力スイッチはオフ状態となり、
前記入力デジタルデータの１周期のうちの前記第１の期間に続く残りの期間である第２の期間では、
前記各入力セグメントユニットは前記第１および第２の入力スイッチがオフ状態となり、且つ前記第１の出力スイッチはオフ状態となり前記第２の出力スイッチはオン状態となることを特徴とするＤ／Ａ変換器。 - 前記入力セグメントユニットは、前記第１の電流源の出力側と前記第２の電流源の入力側とを接続または切断する第３の入力スイッチを有し、
前記第１の期間では前記第３の入力スイッチはオフ状態となり、
前記第２の期間では前記第３の入力スイッチがオン状態となることを特徴とする請求項３記載のＤ／Ａ変換器。 - 前記第１の電流源と前記第２の電流源とは、極性が異なる、電流値の等しい電流を供給することを特徴とする請求項１から請求項４のいずれか１項に記載のＤ／Ａ変換器。
- 前記入力セグメントユニットを複数有し、
前記入力セグメントユニット間で、前記第１の電流源同士および前記第２の電流源同士の電流値がそれぞれ等しいことを特徴とする請求項１から請求項５のいずれか１項に記載のＤ／Ａ変換器。 - 前記入力セグメントユニットを複数有し、
前記第１の電流源および前記第２の電流源は、それぞれ前記入力セグメントユニット間で、前記電流値が順に２倍となるように設定されることを特徴とする請求項１から請求項５のいずれか１項に記載のＤ／Ａ変換器。 - 請求項１から請求項７のいずれかに記載のＤ／Ａ変換器と、デジタルデルタシグマ変調器とを備え、
前記Ｄ／Ａ変換器は、前記デジタルデルタシグマ変調器を介して処理されたデジタル信号を、アナログ信号に変換することを特徴とするデルタシグマ型Ｄ／Ａ変換器。 - 請求項１から請求項７のいずれかに記載のＤ／Ａ変換器と、デジタルデルタシグマ変調器及びダイナミック・エレメント・マッチング回路と、を備え、
前記Ｄ／Ａ変換器は、前記デジタルデルタシグマ変調器及びダイナミック・エレメント・マッチング回路を介して処理されたデジタル信号を、アナログ信号に変換することを特徴とするデルタシグマ型Ｄ／Ａ変換器。 - １ビット信号である１または複数の入力デジタルデータからなるデジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、
前記入力デジタルデータ毎に設けられ、前記与えられた前記入力デジタルデータに応じた電流信号を第１の出力端および第２の出力端に出力する入力セグメントユニットを有し、各入力セグメントユニットの前記第１の出力端同士および前記第２の出力端同士がそれぞれ共通接続された入力段と、
差動オペアンプと、
当該差動オペアンプの反転入力端子と非反転出力端子との間に接続された第１の容量素子と、
前記差動オペアンプの非反転入力端子と反転出力端子との間に接続された第２の容量素子と、
前記第１の出力端と前記差動オペアンプの非反転出力端子との間に前記第１の容量素子と並列に接続された第１の抵抗素子と、
前記第２の出力端と前記差動オペアンプの反転出力端子との間に前記第２の容量素子と並列に接続された第２の抵抗素子と、
前記第１の出力端と前記差動オペアンプの反転入力端子とを接続または切断する第１の出力スイッチと、
前記第２の出力端と前記差動オペアンプの非反転入力端子とを接続または切断する第２の出力スイッチと、
前記第１の出力端と前記第２の出力端とを接続または切断する第３の出力スイッチと、
を有し、
前記デジタル信号に応じた差動アナログ信号を出力する出力段と、を備え、
前記入力デジタルデータの１周期のうちの前部期間である第１の期間では、
前記各入力セグメントユニットは前記入力デジタルデータに応じた電流信号を出力し、且つ前記第１の出力スイッチおよび前記第２の出力スイッチはオン状態となり前記第３の出力スイッチはオフ状態となり、
前記入力デジタルデータの１周期のうちの前記第１の期間に続く残りの期間である第２の期間では、
前記各入力セグメントユニットは電流信号の出力を停止し、且つ前記第１の出力スイッチおよび前記第２の出力スイッチはオフ状態となり前記第３の出力スイッチはオン状態となることを特徴とするＤ／Ａ変換器。
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|---|---|---|---|
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| JP2002164788A (ja) * | 2000-11-28 | 2002-06-07 | Kawasaki Microelectronics Kk | 差動出力型ｄａ変換器 |
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