JP4727511B2 - 高速アナログ／ディジタルコンバータ - Google Patents

Description

多くの一般的なアナログ／ディジタルコンバータ（ＡＤＣ）アーキテクチャ、特にフラッシュ型コンバータ及び折り返し補間型コンバータは、アナログ入力電圧を一群の一定の基準電圧と比較する回路段（本書ではリファレンスラダーと呼ぶ）を含む。一定の基準電圧は一般に、ＡＤＣによってサポートされる入力電圧範囲にわたり線形に離間されている。リファレンスラダーは一般に、基準電圧を生成する回路及び一群の入力電圧と各基準電圧との差を計算する差動増幅器を含む。

本書は、以下の利益を呈する新規なリファレンスラダー回路を記載する。
（ａ）入力信号は本質的に同じ遅延で全部の差動増幅器の出力に伝搬する。
（ｂ）具体化は完全に差動的である。
（ｃ）基準電圧は差動増幅器の入力バイアス電流によって摂動しない。

これまで公表されたリファレンスラダーの具体化のいずれも、これらの特性の全部を有してはいない。実際には、既存のＡＤＣチップが動作するサンプリングレート及び分解能で、たとえリファレンスラダーがこれらの特徴のいくつかを欠いているとしても、申し分ないＡＤＣ性能は達成され得る。しかし、サンプリングレートが１ＧＳ／ｓを相当に超えて高まるにつれて、上記の特徴は、以下の理由からますます必要になる。
（ａ）差動増幅器出力間の遅延不一致（スキューとも言う）はサンプリング周期の小部分に留まっていなければならない。
（ｂ）サンプリングレートが増大するにつれて、遅延一致の仕様はますます厳しくなる。トランジスタがより高速になるにつれて、それらの破壊電圧は低下しがちである。従って、速度限界に挑んでいるＡＤＣ具体化は、よりいっそう小さい信号スイングで動作しなければならない。完全に差動的なアーキテクチャは、非平衡終端又は疑似差動的アーキテクチャに比べて、差動増幅器入力によって見られる電圧スイングを半分だけ低減する。

最も一般的に説明されるリファレンスラダーの具体化が図１に図示されている。入力電圧Ｖｉｎは各差動増幅器の１入力に印加される。他方の増幅器入力は、等しい抵抗器Ｒの回路によって生成される基準電圧と接続されている。２つの基準電圧Ｖｍｉｎ及びＶｍａｘが回路の端点に印加される。それらは基準電圧範囲の境界を規定する。回路の中間ノードは、差動増幅器入力がごくわずかな電流だけを引出す程度まで、線形に離間した中間電圧に定まるであろう。

実際上、差動増幅器が入力段にバイポーラトランジスタを用いて実装された場合、それらは、基準電圧の配分を歪める傾向がある相当の信号依存性ＤＣ入力電流を引き出す。この作用を最小限にするために、抵抗器Ｒの値は、回路内のＤＣ電流が差動増幅器の入力電流より相当に大きくなるように、十分に小さく選択しなければならない。増幅器入力電流に対するこの感受性は、この回路の欠点である。

他の欠点は、回路が非平衡終端されるということである。それらのうちの２つを組み合わせることによってこの回路の疑似差動的な一種を得ることが可能であるが、この解決策は、各差動増幅器の１入力がＤＣ電圧のままであるので、入力信号スイングの低減につながらない。

真に差動的なリファレンスラダーの具体化が、非特許文献１に記載されている。この回路は図２に示されている。入力Ｖｉｎｐは正側であり、Ｖｉｎｎは差動入力電圧の負側である。端間に基準電流Ｉｒｅｆを流す抵抗器Ｒの２つの回路によって、多くの中間信号が得られる。中間信号は、Ｒ及びＩｒｅｆによって決定されるＤＣオフセットを除き、Ｖｉｎｐ及びＶｉｎｎと同一である。この回路では、各差動増幅器の２つの入力は相補的に変化する。それによって、増幅器入力で見られる同じ差動入力電圧範囲について、入力Ｖｉｎｐ及びＶｉｎｎでの電圧スイングは、これまでの回路におけるよりも２分の１小さくなる。この特徴は、そうでなければ入力信号振幅が能動素子をそれらの破壊電圧の限界付近で動作させる場合に、非線形歪みの著しい低減を可能にする。

図２に示された差動リファレンスラダー回路の著しい欠点は、入力信号が抵抗器の回路の下方に伝搬しなければならないということである。差動増幅器の入力キャパシタンスのために、信号は、その回路の下方に進行する際に遅延し低域ろ波される。入力から各差動増幅器出力までの遅延は、この特定の増幅器への信号経路上の抵抗器の数に依存する。それによって、同じ差動増幅器の正及び負の側の間の遅延は、好適に一致し得ない。また、異なる増幅器の出力間のスキューも避けられない。これらの理由で、上記の回路は極めて高速なＡＤＣに実際には使用できない。

差動増幅器の入力バイアス電流が図１の回路と類似の程度で上記のリファレンスラダー回路の精度及び線形性に影響を及ぼすはずであることが示され得る。

J.Lee、P.Roux、U.V.Koc、T.Link、Y.Baeyens、Y.K.Chen，"A 5−b 10−GSample／s A／D Converter for 10−Gb／s Optical Receivers"，ＩＥＥＥジャーナル・オブ・ソリッドステート・サーキット，第３９巻，第１０号，２００４年１０月，pp1671〜1679

本発明の目的は、差動信号に適格であり極めて高精度で作動する高速アナログ／ディジタルコンバータを提供することである。

その目的は請求項１の特徴によって解決される。従属請求項は本発明のさらなる発展を含む。

本発明によれば、アナログ／ディジタルコンバータは、正の入力端子と、負の入力端子と、正の入力ポートと負の入力ポートとの間の電圧差を検出する複数の差検出手段と、各差検出手段の各々の正の入力ポートを正の入力端子と接続している第１の抵抗器と、各差検出手段の各々の負の入力ポートを負の入力端子と接続している第２の抵抗器とを備える。第１の電流源が異なる電流を生成する差検出手段のうちの少なくともいくつかの正の入力ポートに接続されている。第２の電流源が異なる電流を同じく生成する差検出手段のうちの少なくともいくつかの負の入力ポートに接続されている。

好ましくは、第１の電流源及び第２の電流源の電流の差は、差検出手段から差検出手段へ線形に増加又は減少する。

あるいは、第１の電流源及び第２の電流源の電流の差は、差検出手段から差検出手段へ非線形に増加又は減少する。

好ましくは、第１の抵抗器及び第２の抵抗器は等しい抵抗を有する。

好ましくは、同じ差検出手段に接続されている第１及び第２の電流源の電流の合計は、各差検出手段について等しい。

好ましくは、第１及び第２の電流源によって生成される電流は、基準電流の整数倍である。

好ましくは、第１の電流源の基準電流及び第２の電流源の基準電流は、同一である。

好ましくは、ゼロとは異なる電流を生成する第１の電流源が第１の集合の差検出手段の正の入力ポートに接続されているだけであり、ゼロとは異なる電流を生成する第２の電流源が第２の集合の差検出手段の負の入力ポートに接続されているだけであり、それによって、第１の集合及び第２の集合はいずれの同一の差検出手段も備えない。

あるいは、ゼロとは異なる電流を生成する電流源は、差検出手段の正の入力ポートだけに、又は負の入力ポートだけに接続されている。

あるいは、最初の差検出手段がその負の入力ポートにおいてのみ電流源を有しており、最後の差検出手段がその正の入力ポートにおいてのみ電流源を有する。好ましくは、残りの差検出手段は、その正の入力ポート及びその負の入力ポートに電流源を有する。

即ち、本発明のアナログ／ディジタルコンバータは下記の通りである。
請求項１に記載の本発明は、アナログ／ディジタルコンバータであって、正の入力端子（１）と、負の端子（２）と、正の入力ポート（９_１，９_２，９_３，９_４，９_５）と負の入力ポート（１０_１，１０_２，１０_３，１０_４，１０_５）との間の電圧差を検出する複数の差検出手段（１３_１，１３_２，１３_３，１３_４，１３_５）と、各差検出手段（１３_１，１３_２，１３_３，１３_４，１３_５）の各々の正の入力ポート（９_１，９_２，９_３，９_４，９_５）を正の入力端子（１）と接続している第１の抵抗器（３_１，３_２，３_３，３_４，３_５）と、各差検出手段（１３_１，１３_２，１３_３，１３_４，１３_５）の各々の負の入力ポート（１０_１，１０_２，１０_３，１０_４，１０_５）を負の入力端子（２）と接続している第２の抵抗器（４_１，４_２，４_３，４_４，４_５）と、少なくとも１つの電流源とを備えることを特徴とする。
また、請求項２に記載の本発明は、請求項１に記載のアナログ／ディジタルコンバータにおいて、少なくとも２つの第１の電流源（７_１，７_２，７_３，７_４，７_５）が異なる電流（Ｉｒｅｆ，２Ｉｒｅｆ，３Ｉｒｅｆ，４Ｉｒｅｆ）を生成する差検出手段（１３_１，１３_２，１３_３，１３_４，１３_５）のうちの少なくとも２つの正の入力ポート（９_１，９_２，９_３，９_４，９_５）に接続されており、且つ／又は、少なくとも２つの第２の電流源（８_１，８_２，８_３，８_４，８_５）が異なる電流（４Ｉｒｅｆ，３Ｉｒｅｆ，２Ｉｒｅｆ，１Ｉｒｅｆ）を生成する差検出手段（１３_１，１３_２，１３_３，１３_４，１３_５）のうちの少なくとも２つの負の入力ポート（１０_１，１０_２，１０_３，１０_４，１０_５）に接続されていることを特徴とする。
また、請求項３に記載の本発明は、請求項２に記載のアナログ／ディジタルコンバータにおいて、第１の電流源（Ｉｒｅｆ，２Ｉｒｅｆ，３Ｉｒｅｆ，４Ｉｒｅｆ）及び／又は第２の電流源（４Ｉｒｅｆ，３Ｉｒｅｆ，２Ｉｒｅｆ，１Ｉｒｅｆ）の電流の差は、１つの差検出手段（１３_１，１３_２，１３_３，１３_４）から次の差検出手段（１３_２，１３_３，１３_４，１３_５）へ線形に増加又は減少することを特徴とする。
また、請求項４に記載の本発明は、請求項２に記載のアナログ／ディジタルコンバータにおいて、第１の電流源（７_１，７_２，７_３，７_４，７_５）及び／又は第２の電流源（８_１，８_２，８_３，８_４，８_５）の電流の差は、１つの差検出手段（１３_１，１３_２，１３_３，１３_４）から次の差検出手段（１３_２，１３_３，１３_４，１３_５）へ非線形に増加又は減少することを特徴とする。
また、請求項５に記載の本発明は、請求項１乃至４の何れかに記載のアナログ／ディジタルコンバータにおいて、第１の抵抗器（３_１，３_２，３_３，３_４，３_５）は等しい抵抗を有することを特徴とする。
また、請求項６に記載の本発明は、請求項１乃至５の何れかに記載のアナログ／ディジタルコンバータにおいて、第２の抵抗器（４_１，４_２，４_３，４_４，４_５）は等しい抵抗を有することを特徴とする。
また、請求項７に記載の本発明は、請求項１乃至６の何れかに記載のアナログ／ディジタルコンバータにおいて、第１の抵抗器（３_１，３_２，３_３，３_４，３_５）及び／又は第２の抵抗器（４_１，４_２，４_３，４_４，４_５）は、星形回路の方式でそれぞれの入力端子（１；２）を差検出手段（１３_１，１３_２，１３_３，１３_４，１３_５）のそれぞれの入力ポート（９_１，９_２，９_３，９_４，９_５；１０_１，１０_２，１０_３，１０_４，１０_５）と直接接続することを特徴とする。
また、請求項８に記載の本発明は、請求項２乃至４の何れかに記載のアナログ／ディジタルコンバータにおいて、同じ差検出手段（１３_１，１３_２，１３_３，１３_４，１３_５）に接続されている第１及び第２の電流源（７_１，８_１；７_２，８_２；７_３，８_３；７_４，８_４；７_５，８_５）の電流の合計は、各差検出手段（１３_１，１３_２，１３_３，１３_４，１３_５）について等しいことを特徴とする。
また、請求項９に記載の本発明は、請求項２乃至４又は８の何れかに記載のアナログ／ディジタルコンバータにおいて、第１及び第２の電流源（７_１〜７_５，８_１〜８_５）によって生成される電流（Ｉｒｅｆ，２Ｉｒｅｆ，３Ｉｒｅｆ，４Ｉｒｅｆ）は基準電流（Ｉｒｅｆ）の整数倍であることを特徴とする。
また、請求項１０に記載の本発明は、請求項９に記載のアナログ／ディジタルコンバータにおいて、第１の電流源（７_１〜７_５）の基準電流（Ｉｒｅｆ）及び第２の電流源（８_１〜８_５）の基準電流は同一であることを特徴とする。
また、請求項１１に記載の本発明は、請求項１乃至１０の何れかに記載のアナログ／ディジタルコンバータにおいて、最初の差検出手段（１３_１）がその負の入力ポート（１０_１）においてのみ電流源（８_１）を有することを特徴とする。
また、請求項１２に記載の本発明は、請求項１１に記載のアナログ／ディジタルコンバータにおいて、最後の差検出手段（１３_５）がその正の入力ポート（９_５）においてのみ電流源（７_５）を有することを特徴とする。
また、請求項１３に記載の本発明は、請求項１２に記載のアナログ／ディジタルコンバータにおいて、残りの差検出手段（１３_２〜１３_４）は、その正の入力ポート（９_２，９_３，９_４）及びその負の入力ポート（１０_２，１０_３，１０_４）で電流源（７_２，８_２；７_３，７_４；８_３，８_４）を有することを特徴とする。
また、請求項１４に記載の本発明は、請求項１又は２に記載のアナログ／ディジタルコンバータにおいて、ゼロとは異なる電流を生成する電流源（８_１，８_２，８_４，８_５）が差検出手段（１３_１〜１３_５）の正の入力ポートにのみ又は負の入力ポート（１０_１，１０_２，１０_４，１０_５）にのみ接続されていることを特徴とする。
また、請求項１５に記載の本発明は、請求項１又は２に記載のアナログ／ディジタルコンバータにおいて、ゼロとは異なる電流を生成する第１の電流源（７_４，７_５）が差検出手段の第１の集合（１３_４，１３_５）の正の入力ポート（９_４，９_５）に接続されているだけであり、ゼロとは異なる電流を生成する第２の電流源（８_１，８_２）が差検出手段の第２の集合（１３_１，１３_２）の負の入力ポート（１０_１，１０_２）に接続されているだけであり、それによって、第１の集合（１３_４，１３_５）及び第２の集合（１３_１，１３_２）はいずれの同一の差検出手段も備えないことを特徴とする。

従来技術に優るこの回路の長所は、それが以下の全部の好ましい特徴を兼備しているということである。

それは完全に差動的であり、それによって増幅器入力での信号スイングが２分の１だけ低減され得る。差動的トポロジーのさらなる長所は、一様な順序の非線形歪み項の抑圧及びコモンモード雑音源の良好な除去である。

入力と全部の差動増幅器出力との間の遅延は、同じ直列抵抗及び寄生負荷キャパシタンスが全部の経路の信号によって見られることから、本質的に同一である。

基準電圧は、差動増幅器の入力バイアス電流に敏感ではない。実際には、ゼロ交叉近辺で、入力バイアス電流は差動増幅器の両方の入力において本質的に同一であり、従って、抵抗の両端の電圧降下は両側で同一であろう。この効果は、コモンモード入力電圧だけに影響を与え、差動電圧には与えない。

ここで、本発明の実施形態を図面に関してより詳細に説明する。

リファレンスラダー回路の第１の実施形態が図３に図示されている。この実施形態では、５つの差検出手段がリファレンスラダーの具体化において使用されているが、原理的に任意の数が使用され得る。この回路では、抵抗器が入力電圧（Ｖｉｎｐ及びＶｉｎｎ）と各差動増幅器入力との間の信号経路に挿入されている。全部の信号経路端間の遅延が本質的に同じであるように、全部の抵抗器が同じ値Ｒを有していれば、それが最善である。ＤＣ基準電流が各差動増幅器入力で引き出され、それによって関連する抵抗器両端で直流電圧降下を生じる。各差動増幅器のゼロ交叉は、Ｒ及び、差動増幅器の正及び負の入力で引き出される基準電流の間の差に比例するオフセット電圧だけずれるはずである。線形に離間したオフセット電圧を得るために、最も簡単明瞭な選択は線形に離間した基準電流を使用することである。

一般的な事例において、それぞれ、差検出手段の正及び負の入力ポートに接続された電流源によって生成される電流Ｉ_ｐ１〜Ｉ_ｐ５及びＩ_ｎ１〜Ｉ_ｎ５が存在する。次の図４では、Ｉ_ｐｋ＝（ｋ−１）・Ｉｒｅｆ及びＩ_ｎｋ＝（５−ｋ）・Ｉｒｅｆである特定の事例が示されており、ここでｋは１から５までの整数である。しかし、電流源にわたる電流の配分は、さらなる例が示すように、その例に限定されない。図５の例の場合、差動オフセット電圧Ｌ・Ｒ・Ｉｒｅｆは、Ｌ∈｛−４，−２，０，２，４｝により得られる。他の差動オフセット電圧及び、それゆえに電圧レベル配分も可能である。図５及び６におけるような例は、行列表現によって適切に表現することができる。

ここで、各行列の左側は図３の左側の電流源を表現しており行列の右側は図３の電流源の右側を表現している。特に非線形又は非整数配分が考えられるかもしれない。一般に、差動増幅器のしきい値は、Ｒ・（Ｉ_ｐｋ−Ｉ_ｎｋ）だけシフトされる。

以下で、実施形態は図３に関して詳述する。回路は、１及び２で参照された２つの入力端子を有する。これらの入力端子は、差動信号を伝える入力線の正及び負の電圧Ｖｉｎｐ及びＶｉｎｎに接続され得る。

アナログ／ディジタルコンバータ回路の入力端子１は、抵抗器３_１，３_２，３_３，３_４，３_５に接続されている。抵抗器３_１，３_２，３_３，３_４，３_５及び電流源７_１，７_２，７_３，７_４，７_５は、それぞれ、差検出手段１３_１，１３_２，１３_３，１３_４，１３_５の第１の入力ポート９_１，９_２，９_３，９_４，９_５に接続されている。検出された差は、それぞれ、差検出手段１３_１，１３_２，１３_３，１３_４，１３_５の出力ポート１１_１，１１_２，１１_３，１１_４，１１_５でタップされ得る。

差検出手段１３_１〜１３_５は、それぞれ、その入力ポート９_１，１０_１；９_２，１０_２；９_３，１０_３；９_４，１０_４及び９_５，１０_５の電圧差を検出する。検出手段は比較器又は差動増幅器とすることができる。

図４の引き続き説明する実施形態に図示の通り、第１の電流源７_１，７_２，７_３，７_４，７_５の電流は、Ｉｒｅｆの整数倍である。電流は、それぞれ、電流源７_１，７_２，７_３，７_４，７_５によって生成される０、Ｉｒｅｆ、２Ｉｒｅｆ、３Ｉｒｅｆ及び４Ｉｒｅｆである。それゆえ、抵抗器３_１，３_２，３_３，３_４及び３_５の両端の電圧降下は、０、Ｒ・Ｉｒｅｆ、Ｒ・２・Ｉｒｅｆ、Ｒ・３・Ｉｒｅｆ及びＲ・４・Ｉｒｅｆである。その結果、第１の（正の）入力ポート９_１，９_２，９_３，９_４，９_５において、差検出手段は電圧：０，Ｖｉｎｐ，Ｖｉｎｐ−Ｒ・Ｉｒｅｆ，Ｖｉｎｐ−Ｒ・２・Ｉｒｅｆ，Ｖｉｎｐ−Ｒ・３・Ｉｒｅｆ，Ｖｉｎｐ−Ｒ・４・Ｉｒｅｆを得る。

アナログ／ディジタルコンバータの抵抗器４_１，４_２，４_３，４_４，４_５は、一方側で入力端子２に接続されている。第２の抵抗器４_１，４_２，４_３，４_４，４_５及び第２の電流源８_１，８_２，８_３，８_４，８_５は、それぞれ、差検出手段１３_１，１３_２，１３_３，１３_４，１３_５の第２の（負の）入力ポート１０_１，１０_２，１０_３，１０_４及び１０_５に接続されている。

第２の電流源８_１，８_２，８_３，８_４及び８_５の電流もまた、Ｉｒｅｆの整数倍である。第２の電流源８_１，８_２，８_３，８_４，８_５の電流は、それぞれ、４Ｉｒｅｆ、３Ｉｒｅｆ、２Ｉｒｅｆ、Ｉｒｅｆ及び０であり、第１の入力ポート９_１，９_２，９_３，９_４及び９_５に接続されたそれぞれの相対物と逆順に増加する。従って、抵抗器４_１，４_２，４_３，４_４及び４_５の両端の電圧降下は、Ｒ・４Ｉｒｅｆ、Ｒ３Ｉｒｅｆ、Ｒ・２Ｉｒｅｆ、Ｒ・Ｉｒｅｆ及び０である。このように、第２の入力ポート１０_１，１０_２，１０_３，１０_４，１０_５において、差検出手段１３_１，１３_２，１３_３，１３_４及び１３_５は、電圧：Ｖｉｎｎ−Ｒ・４Ｉｒｅｆ、Ｖｉｎｎ−Ｒ・３Ｉｒｅｆ、Ｖｉｎｎ−Ｒ・２Ｉｒｅｆ、Ｖｉｎｎ−Ｒ・３Ｉｒｅｆ、Ｖｉｎｎを得る。

上記の行列表現により、左側及び右側の電圧Ｖ_ｐ及びＶ_ｎは、以下から得ることができる。

図３に図示した一般的な事例はまた、差検出装置の各入力ポートにおいて、電流源が、抵抗（３_１〜３_５；４_１〜４_５）、電流源（７_１〜７_５；８_１〜８_５）及び差検出手段（１３_１〜１３_５）の全部の組合せについて同じ容量性入力特性を付与するために配置されているという点で、実用的な手法を表現している。

図２に関して説明した従来技術に関しては、実際上電流シンクとして動作する電流源の電流は、エミッタホロワといった適格な駆動回路によって入力端子Ｖｉｎｐ及びＶｉｎｎを通じて供給される。従来技術とは異なり、Ｉｒｅｆは、差検出手段の入力電流に関して大きい電流の大きさに調整される必要が厳密にはない。差検出手段は、例えば、入力９_３及び１０_３といった両方の入力の電圧がほとんど等しい時に、電圧レベルに関する情報を提供するであろう。この場合、第１及び第２の入力端子の両方の入力電流もまた等しく、その結果、電圧差は影響を受けない。

慎重な分析により、図３の回路は、所定の全精度を達成するために抵抗器回路に基づく回路よりも厳しい公差を抵抗器の値に要求することが示される。この理由で、精度要件を満たすために基準電流を校正することが場合によっては必要かもしれない。

図４はサンプル回路を例示しており、ここで電流の大きさｋ・Ｉｒｅｆは、ｋが図３の左側の電流源７_１〜７_５について差検出手段１３_１から差検出手段１３_５に向かい０から始まり最大４まで増分し、図３の右側の源８_１〜８_５について４から０まで減分するようにして配分される。抵抗器３_１，３_２，３_３，３_４及び３_５の配列は、それらがやはり一方側で正の入力端子１と、そして他方側で差検出手段１３_１〜１３_５の正の入力ポート９_１〜９_５と接続されているという点で、変わっていない。また、抵抗器４_１〜４_５は、一方側で負の入力ポート１０_１〜１０_５と、そして他方側で負の入力端子２と接続されている。０の電流を有する電流源は図面から省かれている。図４の例の場合、Ｌ∈｛−４，−２，０，２，４｝で、差動電圧の線形配分を付与する差動オフセット電圧Ｌ・Ｒ・Ｉｒｅｆが得られる。

図５は、図３の左側電流源７_１〜７_５の電流が全部ゼロに設定され、右側電流源８_１〜８_５が図４に示された回路の差動オフセット電圧に対応する電流を供給する実施形態を示している。この場合、電流配分の行列表現は以下の通りである。

図６は、電流源の非対称配分を備える本発明のアナログ／ディジタルコンバータの実施形態を示している。図５と同様、０の電流を有する電流源は省略されており、対応する行列表現は以下の通り与えられ得る。

本発明は、上記の実施形態に限定されず、様々な具体化において使用され得る。差動増幅器の電流源及び入力段は、バイポーラ技術だけでなくＣＭＯＳ技術においても具体化することができる。電流源は、電流ミラー回路として機器構成することができる。この説明で述べられ添付図面に図示された全部の特徴は組み合わせることができる。

従来技術の非平衡終端されたリファレンスラダーを示す。 従来技術の差動リファレンスラダーを示す。 本発明に従った差動リファレンスラダーを備えるアナログ／ディジタルコンバータの第１の実施形態を示す。 本発明に従った差動リファレンスラダーを備えるアナログ／ディジタルコンバータの第２の実施形態を示す。 本発明に従った差動リファレンスラダーを備えるアナログ／ディジタルコンバータの第３の実施形態を示す。 本発明に従った差動リファレンスラダーを備えるアナログ／ディジタルコンバータの第４の実施形態を示す。

符号の説明

１ 正の入力端子
２ 負の入力端子
３_１〜３_５ 第１の抵抗器
４_１〜４_５ 第２の抵抗器
７_１〜７_５ 第１の電流源
８_１〜８_５ 第２の電流源
９_１〜９_５ 正の入力ポート
１０_１〜１０_５ 負の入力ポート
１１_１〜１１_５ 出力ポート
１３_１〜１３_５ 差検出手段
Ｉｒｅｆ 基準電流
Ｖ_ｐ 電圧
Ｖ_ｎ 電圧
Ｖｉｎ 入力電圧
Ｖｉｎｎ 入力電圧
Ｖｉｎｐ 入力電圧
Ｖｍｉｎ 基準電圧
Ｖｍａｘ 基準電圧

Claims (14)

1. アナログ／ディジタルコンバータであって、
   正の入力端子（１）と、
   負の端子（２）と、
   正の入力ポート（９_１，９_２，９_３，９_４，９_５）と負の入力ポート（１０_１，１０_２，１０_３，１０_４，１０_５）との間の電圧差を検出する複数の差検出手段（１３_１，１３_２，１３_３，１３_４，１３_５）と、
   各差検出手段（１３_１，１３_２，１３_３，１３_４，１３_５）の各々の正の入力ポート（９_１，９_２，９_３，９_４，９_５）を正の入力端子（１）と接続している第１の抵抗器（３_１，３_２，３_３，３_４，３_５）と、
   各差検出手段（１３_１，１３_２，１３_３，１３_４，１３_５）の各々の負の入力ポート（１０_１，１０_２，１０_３，１０_４，１０_５）を負の入力端子（２）と接続している第２の抵抗器（４_１，４_２，４_３，４_４，４_５）と、
   少なくとも１つの電流源とを備え、
   第１の抵抗器（３ _１ ，３ _２ ，３ _３ ，３ _４ ，３ _５ ）及び／又は第２の抵抗器（４ _１ ，４ _２ ，４ _３ ，４ _４ ，４ _５ ）は、星形回路の方式でそれぞれの入力端子（１；２）を差検出手段（１３ _１ ，１３ _２ ，１３ _３ ，１３ _４ ，１３ _５ ）のそれぞれの入力ポート（９ _１ ，９ _２ ，９ _３ ，９ _４ ，９ _５ ；１０ _１ ，１０ _２ ，１０ _３ ，１０ _４ ，１０ _５ ）と直接接続することを特徴とするアナログ／ディジタルコンバータ。
2. 少なくとも２つの第１の電流源（７_１，７_２，７_３，７_４，７_５）が異なる電流（Ｉｒｅｆ，２Ｉｒｅｆ，３Ｉｒｅｆ，４Ｉｒｅｆ）を生成する差検出手段（１３_１，１３_２，１３_３，１３_４，１３_５）のうちの少なくとも２つの正の入力ポート（９_１，９_２，９_３，９_４，９_５）に接続されており、且つ／又は
   少なくとも２つの第２の電流源（８_１，８_２，８_３，８_４，８_５）が異なる電流（４Ｉｒｅｆ，３Ｉｒｅｆ，２Ｉｒｅｆ，１Ｉｒｅｆ）を生成する差検出手段（１３_１，１３_２，１３_３，１３_４，１３_５）のうちの少なくとも２つの負の入力ポート（１０_１，１０_２，１０_３，１０_４，１０_５）に接続されていることを特徴とする請求項１に記載のアナログ／ディジタルコンバータ。
3. 第１の電流源（Ｉｒｅｆ，２Ｉｒｅｆ，３Ｉｒｅｆ，４Ｉｒｅｆ）及び／又は第２の電流源（４Ｉｒｅｆ，３Ｉｒｅｆ，２Ｉｒｅｆ，１Ｉｒｅｆ）の電流の差は、１つの差検出手段（１３_１，１３_２，１３_３，１３_４）から次の差検出手段（１３_２，１３_３，１３_４，１３_５）へ線形に増加又は減少することを特徴とする請求項２に記載のアナログ／ディジタルコンバータ。
4. 第１の電流源（７_１，７_２，７_３，７_４，７_５）及び／又は第２の電流源（８_１，８_２，８_３，８_４，８_５）の電流の差は、１つの差検出手段（１３_１，１３_２，１３_３，１３_４）から次の差検出手段（１３_２，１３_３，１３_４，１３_５）へ非線形に増加又は減少することを特徴とする請求項２に記載のアナログ／ディジタルコンバータ。
5. 第１の抵抗器（３_１，３_２，３_３，３_４，３_５）は等しい抵抗を有することを特徴とする請求項１乃至４の何れかに記載のアナログ／ディジタルコンバータ。
6. 第２の抵抗器（４_１，４_２，４_３，４_４，４_５）は等しい抵抗を有することを特徴とする請求項１乃至５の何れかに記載のアナログ／ディジタルコンバータ。
7. 同じ差検出手段（１３_１，１３_２，１３_３，１３_４，１３_５）に接続されている第１及び第２の電流源（７_１，８_１；７_２，８_２；７_３，８_３；７_４，８_４；７_５，８_５）の電流の合計は、各差検出手段（１３_１，１３_２，１３_３，１３_４，１３_５）について等しいことを特徴とする請求項２乃至４の何れかに記載のアナログ／ディジタルコンバータ。
8. 第１及び第２の電流源（７_１〜７_５，８_１〜８_５）によって生成される電流（Ｉｒｅｆ，２Ｉｒｅｆ，３Ｉｒｅｆ，４Ｉｒｅｆ）は基準電流（Ｉｒｅｆ）の整数倍であることを特徴とする請求項２〜４及び７の何れかに記載のアナログ／ディジタルコンバータ。
9. 第１の電流源（７_１〜７_５）の基準電流（Ｉｒｅｆ）及び第２の電流源（８_１〜８_５）の基準電流は同一であることを特徴とする請求項８に記載のアナログ／ディジタルコンバータ。
10. 最初の差検出手段（１３_１）がその負の入力ポート（１０_１）においてのみ電流源（８_１）を有することを特徴とする請求項１乃至９の何れかに記載のアナログ／ディジタルコンバータ。
11. 最後の差検出手段（１３_５）がその正の入力ポート（９_５）においてのみ電流源（７_５）を有することを特徴とする請求項１０に記載のアナログ／ディジタルコンバータ。
12. 残りの差検出手段（１３_２〜１３_４）は、その正の入力ポート（９_２，９_３，９_４）及びその負の入力ポート（１０_２，１０_３，１０_４）で電流源（７_２，８_２；７_３，７_４；８_３，８_４）を有することを特徴とする請求項１１に記載のアナログ／ディジタルコンバータ。
13. ゼロとは異なる電流を生成する電流源（８_１，８_２，８_４，８_５）が差検出手段（１３_１〜１３_５）の正の入力ポートにのみ又は負の入力ポート（１０_１，１０_２，１０_４，１０_５）にのみ接続されていることを特徴とする請求項１又は２に記載のアナログ／ディジタルコンバータ。
14. ゼロとは異なる電流を生成する第１の電流源（７_４，７_５）が差検出手段の第１の集合（１３_４，１３_５）の正の入力ポート（９_４，９_５）に接続されているだけであり、ゼロとは異なる電流を生成する第２の電流源（８_１，８_２）が差検出手段の第２の集合（１３_１，１３_２）の負の入力ポート（１０_１，１０_２）に接続されているだけであり、それによって、第１の集合（１３_４，１３_５）及び第２の集合（１３_１，１３_２）はいずれの同一の差検出手段も備えないことを特徴とする請求項１又は２に記載のアナログ／ディジタルコンバータ。

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