JP2002271201A - Ａ／ｄ変換器 - Google Patents

Ａ／ｄ変換器

Info

Publication number
JP2002271201A
JP2002271201A JP2001067049A JP2001067049A JP2002271201A JP 2002271201 A JP2002271201 A JP 2002271201A JP 2001067049 A JP2001067049 A JP 2001067049A JP 2001067049 A JP2001067049 A JP 2001067049A JP 2002271201 A JP2002271201 A JP 2002271201A
Authority
JP
Japan
Prior art keywords
differential
differential amplifier
output
circuit
sample
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001067049A
Other languages
English (en)
Other versions
JP2002271201A5 (ja
Inventor
Masato Yoshioka
正人 吉岡
Sanroku Tsukamoto
三六 塚本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu VLSI Ltd, Fujitsu Ltd filed Critical Fujitsu VLSI Ltd
Priority to JP2001067049A priority Critical patent/JP2002271201A/ja
Priority to US09/987,347 priority patent/US6480132B1/en
Priority to DE60122669T priority patent/DE60122669T2/de
Priority to EP01309751A priority patent/EP1239593B1/en
Publication of JP2002271201A publication Critical patent/JP2002271201A/ja
Publication of JP2002271201A5 publication Critical patent/JP2002271201A5/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
    • H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/069—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1004—Calibration or testing without interrupting normal operation, e.g. by providing an additional component for temporarily replacing components to be tested or calibrated
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M1/1023—Offset correction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
    • H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
    • H03M1/202—Increasing resolution using an n bit system to obtain n + m bits by interpolation
    • H03M1/203—Increasing resolution using an n bit system to obtain n + m bits by interpolation using an analogue interpolation circuit
    • H03M1/204—Increasing resolution using an n bit system to obtain n + m bits by interpolation using an analogue interpolation circuit in which one or more virtual intermediate reference signals are generated between adjacent original reference signals, e.g. by connecting pre-amplifier outputs to multiple comparators
    • H03M1/205—Increasing resolution using an n bit system to obtain n + m bits by interpolation using an analogue interpolation circuit in which one or more virtual intermediate reference signals are generated between adjacent original reference signals, e.g. by connecting pre-amplifier outputs to multiple comparators using resistor strings for redistribution of the original reference signals or signals derived therefrom
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
    • H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
    • H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
    • H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string

Abstract

(57)【要約】 【課題】 高速かつ高精度のＡ／Ｄ変換器を提供するこ
とを課題とする。 【解決手段】 本発明のＡ／Ｄ変換器は、アナログ入力
電圧と各参照電圧との各差電圧を増幅する差動増幅器列
と、増幅された各差電圧をサンプル及びホールドする第
１のサンプル／ホールド回路列と、第１のサンプル／ホ
ールド回路列の１つの出力に対して、２個の第２及び第
３のサンプル／ホールド回路が並列に接続され、交互に
サンプルを行う第２のサンプル／ホールド回路列と、第
１のサンプル／ホールド回路列によってホールドされた
各差電圧の正負を判定する複数の比較器と、比較器の出
力に対応するデジタルコードを出力するエンコーダとを
有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、入力されたアナロ
グ信号をデジタル信号に変換するＡ／Ｄ変換器に関す
る。
【０００２】
【従来の技術】近年の急速なデジタル信号処理技術の進
展に伴い、アナログ回路とのインターフェースであるＡ
／Ｄ変換器に対して、その高性能化の要求が高まってい
る。高速かつ低消費電力のＡ／Ｄ変換器の構成として、
補間型２段直並列方式がある。
【０００３】図１８は、特開平３−１５７０２０に記載
されている２段直並列型Ａ／Ｄ変換器の構成を示す。こ
のＡ／Ｄ変換器は、上位Ａ／Ｄ変換ブロック１８３１及
び下位Ａ／Ｄ変換ブロック１８３２の２段階でＡ／Ｄ変
換を行うための補間を用いた２段直並列型Ａ／Ｄ変換器
である。
【０００４】Ａ／Ｄ変換器は、抵抗列で構成した参照電
圧生成回路１８０１、差動増幅器列１８０２、サンプル
／ホールド（Ｓ／Ｈ）回路列１８０３、比較器列１８０
４，１８１２、スイッチ列１８０５、上位エンコーダ１
８０６、Ｓ／Ｈ回路１８０７，１８０８、差動増幅器１
８０９，１８１０、抵抗補間回路１８１１、下位エンコ
ーダ１８１３を有する。
【０００５】まず、上位Ａ／Ｄ変換回路１８３１では、
参照電圧生成回路１８０１で得られた各参照電圧と、ア
ナログ入力電圧との差電圧を差動増幅器列１８０２で増
幅し、その差電圧をＳ／Ｈ回路列１８０３によってサン
プル／ホールド（保持）を行う。Ｓ／Ｈ回路列１８０３
で保持された差電圧を比較器列１８０４で比較し、比較
器列１８０４の出力を用いて上位エンコーダ１８０６で
２進デジタルコードに変換し、上位Ａ／Ｄ変換結果１８
２１を得る。
【０００６】同時に上位エンコーダ１８０６では、スイ
ッチ列１８０５の中から、特定のスイッチをオンさせる
制御信号ＣＴＬを生成し、これによりＳ／Ｈ回路列１８
０３が保持している差電圧の中で、入力電圧の近傍にあ
る２つの参照電圧との差電圧を下位Ａ／Ｄ変換ブロック
１８３２に転送する。転送された２つの差電圧をＳ／Ｈ
回路１８０７，１８０８によりサンプル／ホールドし、
差動増幅器１８０９，１８１０の非反転出力と反転出力
を、それぞれ抵抗補間回路１８１１で補間し、得られた
補間電圧を比較器列１８１２で比較し、比較器列１８１
２の出力を用いて下位エンコーダ１８１３で２進デジタ
ルコードに変換し、下位Ａ／Ｄ変換結果１８２２を得
る。
【０００７】以下、図１９の動作タイミングチャートを
用いて説明する。信号１９０１はＳ／Ｈ回路列１８０３
の信号であり、信号１９０２は比較器列１８０４の信号
であり、信号１９０３はセレクタスイッチ１８０５の信
号であり、信号１９０４はＳ／Ｈ回路１８０７，１８０
８の信号であり、信号１９０５は比較器列１８１２の信
号である。信号１９０１及び１９０２が上位Ａ／Ｄ変換
ブロック１８３１の信号１９１１であり、信号１９０４
及び１９０５が下位Ａ／Ｄ変換ブロック１８３２の信号
１９１２である。Ａ／Ｄ変換器の変換周期１９２１は、
期間ａ１，ｂ１，ｃ１の合計期間である。
【０００８】Ｓ／Ｈ回路列１８０３が期間ａ１のサンプ
ルモードの後、サンプルモードからホールドモードに切
替わる。ホールド電圧は期間ｂ１中にセトリングし安定
する。比較器列１８０４が期間ｂ１の間で比較動作を開
始して、その比較結果を期間ｃ１で出力すると同時に、
その比較出力からエンコーダ１８０６が上位のＡ／Ｄ変
換結果１８２１と制御信号ＣＴＬを生成して、特定のス
イッチ１８０５を期間ｃ１の間オンさせる。上位Ａ／Ｄ
変換ブロック１８３１から下位Ａ／Ｄ変換ブロック１８
３２へ差電圧が転送される期間ｃ１の間、Ｓ／Ｈ回路１
８０７及び１８０８はサンプルモードにあり、期間ａ２
でホールドモードに切り替る。
【０００９】一方、期間ａ２でＳ／Ｈ回路列１８０３は
再びサンプルモードになる。下位Ａ／Ｄ変換ブロック１
８３２では期間ａ２中に補間回路１８１１の出力がセト
リングしてから、比較器列１８１２が比較動作を開始し
て、その比較結果からエンコーダ１８１３が下位のＡ／
Ｄ変換結果１８２２を期間ｂ２で出力する。Ａ／Ｄ変換
器としての変換速度（サンプリング周波数）を決定する
のは、Ｓ／Ｈ回路列１８０３の動作速度であるから、図
１９より、期間ａ１，ｂ１，ｃ１の和がこのＡ／Ｄ変換
器の変換周期となる。
【００１０】
【発明が解決しようとする課題】補間型２段直並列方式
において、変換精度を劣化させないための動作タイミン
グの重要ポイントは、以下の３つである。
【００１１】（１）比較器列１８０４の比較動作の開始
タイミングは、Ｓ／Ｈ回路列１８０３のホールド電圧が
十分にセトリングし安定してからにする。
【００１２】（２）上位Ａ／Ｄ変換ブロック１８３１か
ら下位Ａ／Ｄ変換ブロック１８３２へ差電圧を転送する
時間（期間ｃ１）は長くとり、Ｓ／Ｈ回路１８０７，１
８０８のサンプリング動作が十分に追従できるようにす
る。
【００１３】（３）上位Ａ／Ｄ変換ブロック１８３１か
ら下位Ａ／Ｄ変換ブロック１８３２へ差電圧を転送する
スイッチ１８０５をオフさせるタイミングは、Ｓ／Ｈ回
路列１８０３がホールドモードからサンプルモードヘと
切り替るタイミングより早くする。
【００１４】図１８に示す補間型２段直並列方式の課題
を以下に示す。下位の変換ビット数を上げると、補間ノ
ードの数は２のべき乗で増加する。各補間ノードにおけ
る補間電圧のセトリング時間は、各補間ノードの負荷容
量と補間抵抗との時定数により決まる。したがって、下
位の変換ビット数が多いほど補間回路の動作速度は遅く
なるため、変換速度が高速になると、上位Ａ／Ｄ変換ブ
ロックより転送される差電圧の変化に補間動作が追従で
きず、下位の変換精度が劣化する。
【００１５】以上のことから、高速かつ高分解能Ａ／Ｄ
変換器を図１８のように構成する場合は、補間による変
換精度の劣化を抑えるために、下位の変換ビット数を少
なく（多くても３ビット）設定するのが妥当である。し
かし、直並列型は上位および下位の２段構成であるた
め、結局、高分解能Ａ／Ｄ変換器を構成するには上位の
Ａ／Ｄ変換のビット数を多く設定しなければならず、部
品点数や消費電力の低減といった、全並列型に対する直
並列型の利点が軽薄になる。
【００１６】Ｓ／Ｈ回路列１８０３は下位Ａ／Ｄ変換ブ
ロックに差電圧を転送し終るまでホールドモードでなけ
ればならないため、Ａ／Ｄ変換器の変換速度は図１９の
ようになる。
【００１７】一方、比較器列１８０４の比較開始タイミ
ングは期間ｂ１中であるが、Ｓ／Ｈ回路列１８０３のホ
ールド電圧の十分なセトリングを考慮して、できるだけ
期間ｂ１の終了近辺にするのが妥当である。しかし、実
際のところ、エンコーダ１８０６が比較器列１８０４の
比較結果出力からスイッチ１８０５の制御信号ＣＴＬを
生成するまでに必ず回路演算の遅延時間を持つため、あ
まりに期間ｂ１の終了近辺に比較開始タイミングを取る
と、上位Ａ／Ｄ変換ブロック１８３１の差電圧を下位Ａ
／Ｄ変換ブロック１８３２へ転送するスイッチ１８０５
は期間ｃ１の途中からオンとなり、実質の転送時間は短
くなる。転送時間がＳ／Ｈ回路１８０７，１８０８のア
クイジションタイムより短くなると、下位Ａ／Ｄ変換ブ
ロック１８３２へ転送される差電圧のセトリングが不十
分となり、下位Ａ／Ｄ変換ブロック１８３２の変換精度
を劣化させる要因となる。
【００１８】以上のことから、変換精度を劣化させない
ためには、Ｓ／Ｈ回路列１８０３のホールド電圧のセト
リング時間と、エンコーダの演算遅延時間と、下位Ａ／
Ｄ変換ブロック１８３２のＳ／Ｈ回路１８０７，１８０
８のアクイジションタイムとの総和以上にＳ／Ｈ回路列
１８０３のホールド時間を長くする必要があり、これが
変換精度に対する変換速度を律則する。
【００１９】Ａ／Ｄ変換器の入力フロントエンドにある
差動増幅器列の入出力非線形性誤差と、入力オフセット
電圧は、Ａ／Ｄ変換器の積分非直線性誤差の主要因とな
る。このうち非線形性誤差はバイアス電流や、トランジ
スタのサイズを調整することで低減することは可能であ
る。しかし、オフセット電圧は、素子ばらつきやレイア
ウトの非対称性等でランダムに生じ、トランジスタのサ
イズを大きく設計しても数〜十数ｍＶの値でばらつく。
高分解能あるいは低電源電圧動作では、Ａ／Ｄ変換器の
１ＬＳＢの値が数ｍＶ以下と非常に小さく、この入力オ
フセット電圧により容易に変換精度は劣化する。したが
って、入力オフセット電圧を補正することが高精度化に
つながる。
【００２０】本発明の目的は、高速なＡ／Ｄ変換器を提
供することである。本発明の他の目的は、高精度のＡ／
Ｄ変換器を提供することである。本発明のさらに他の目
的は、低消費電力のＡ／Ｄ変換器を提供することであ
る。
【００２１】
【課題を解決するための手段】本発明のＡ／Ｄ変換器
は、複数の参照電圧を発生する参照電圧発生回路と、一
方の入力端子にアナログ入力電圧、他方の入力端子に参
照電圧生成回路により生成された各参照電圧が入力さ
れ、アナログ入力電圧と各参照電圧との各差電圧を、正
負符号を保って増幅し、非反転出力端子と反転出力端子
との間に電位差として出力する複数の差動増幅器を含む
差動増幅器列と、差動増幅器列が出力する各差電圧をサ
ンプル及びホールドする複数の第１のサンプル／ホール
ド回路を含む第１のサンプル／ホールド回路列と、第１
のサンプル／ホールド回路列の１つの出力に対して、２
個の第２及び第３のサンプル／ホールド回路が接続さ
れ、インターリーブ動作を行う第２のサンプル／ホール
ド回路列と、第１のサンプル／ホールド回路列によって
ホールドされた各差電圧の正負を判定する複数の比較器
を含む第１の比較器列と、第１の比較器列の出力に対応
するデジタルコードを出力する第１のエンコーダとを有
する。
【００２２】第２のサンプル／ホールド回路列は、第１
のサンプル／ホールド回路列の１つの出力に対して並列
に接続された第２及び第３のサンプル／ホールド回路を
含む。第２のサンプル／ホールド回路がサンプルモード
の時は、第３のサンプル／ホールド回路がホールドモー
ドとし、サンプルを行うサンプル／ホールド回路を変換
周期で交互に切り替える。サンプルを行うサンプル／ホ
ールド回路を交互に切り替えることにより、Ａ／Ｄ変換
速度を高速にすることができる。また、安定したホール
ド時間を確保することができるので、高精度のＡ／Ｄ変
換器を実現することができる。
【００２３】
【発明の実施の形態】（第１の実施形態）図１（Ａ）〜
（Ｃ）は、本発明の第１の実施形態によるＡ／Ｄ変換器
の構成例を示すブロック図である。
【００２４】図１（Ａ）は、８ビット構成のＡ／Ｄ変換
器の第１の構成例である。このＡ／Ｄ変換器は、１段目
Ａ／Ｄ変換ブロック１０２、２段目Ａ／Ｄ変換ブロック
１０３、３段目Ａ／Ｄ変換ブロック１０４及びデジタル
シグナルプロセッサ（ＤＳＰ）１０１を有する。１段目
Ａ／Ｄ変換ブロック１０２は４ビット構成であり、２段
目Ａ／Ｄ変換ブロック１０３は２ビット構成であり、３
段目Ａ／Ｄ変換ブロック１０４は２ビット構成である。
ＤＳＰ１０１は、３つの変換ブロック１０２，１０３，
１０４からそれぞれ４ビット、２ビット、２ビットのデ
ジタル信号を入力して、８ビットのデジタル信号を出力
する。
【００２５】図１（Ｂ）は、８ビット構成のＡ／Ｄ変換
器の第２の構成例である。このＡ／Ｄ変換器は、１段目
Ａ／Ｄ変換ブロック１１２、２段目Ａ／Ｄ変換ブロック
１１３、３段目Ａ／Ｄ変換ブロック１１４、４段目Ａ／
Ｄ変換ブロック１１５及びＤＳＰ１１１を有する。１段
目Ａ／Ｄ変換ブロック１１２は２ビット構成であり、２
段目Ａ／Ｄ変換ブロック１１３は２ビット構成であり、
３段目Ａ／Ｄ変換ブロック１１４は２ビット構成であ
り、４段目Ａ／Ｄ変換ブロック１１５は２ビット構成で
ある。ＤＳＰ１１１は、４つの変換ブロック１１２，１
１３，１１４，１１５からそれぞれ２ビット、２ビッ
ト、２ビット、２ビットのデジタル信号を入力して、８
ビットのデジタル信号を出力する。
【００２６】図１（Ｃ）は、１０ビット構成のＡ／Ｄ変
換器の構成例である。このＡ／Ｄ変換器は、１段目Ａ／
Ｄ変換ブロック１２２、２段目Ａ／Ｄ変換ブロック１２
３、３段目Ａ／Ｄ変換ブロック１２４、４段目Ａ／Ｄ変
換ブロック１２５及びＤＳＰ１２１を有する。１段目Ａ
／Ｄ変換ブロック１２２は４ビット構成であり、２段目
Ａ／Ｄ変換ブロック１２３は２ビット構成であり、３段
目Ａ／Ｄ変換ブロック１２４は２ビット構成であり、４
段目Ａ／Ｄ変換ブロック１２５は２ビット構成である。
ＤＳＰ１２１は、４つの変換ブロック１２２，１２３，
１２４，１２５からそれぞれ４ビット、２ビット、２ビ
ット、２ビットのデジタル信号を入力して、１０ビット
のデジタル信号を出力する。
【００２７】図２は、本実施形態によるＡ／Ｄ変換器の
回路図である。このＡ／Ｄ変換器は、４ビットのＡ／Ｄ
変換器であり、１段目Ａ／Ｄ変換ビット数を２ビット、
２段目Ａ／Ｄ変換ビット数を１ビット、３段目Ａ／Ｄ変
換ビット数を１ビットとして、３段縦続接続で構成して
いる。
【００２８】まず、１段目Ａ／Ｄ変換ブロックの構成に
ついて説明する。参照電圧生成回路１は抵抗素子列で構
成されており、２つ基準電圧ＶＲＬとＶＲＨより、新た
にＶＲ１〜ＶＲ５の参照電圧レベルを生成する。この
時、アナログ入力の最小電圧レベルがＶＲ１で、最大電
圧レベルがＶＲ５であり、（ＶＲ５−ＶＲ１）がこのＡ
／Ｄ変換器のフルスケールレンジとなる。ＶＲＬとＶＲ
Ｈは、それぞれアナログ入力電圧がＶＲ１あるいはＶＲ
５の電圧レベル近辺にある時に、差動増幅器１１あるい
は差動増幅器８の入力となる電圧レベルを生成するため
のものである。差動増幅器列２は、７個の差動増幅器で
構成される。差動増幅器の正入力端子にアナログ入力電
圧ＶＩＮ、負入力端子に各参照電圧が入力され、アナロ
グ入力電圧から参照電圧を引いた差電圧を線形に増幅し
て、非反転及び反転出力に電位差として出力する。
【００２９】Ｓ／Ｈ回路列３は、７個のＳ／Ｈ回路で構
成され、差動増幅器列２の非反転及び反転出力電圧を、
変換周期でサンプル／ホールド（保持）する。Ｓ／Ｈ回
路列４は、１４個のＳ／Ｈ回路で構成される。Ｓ／Ｈ回
路列３がホールドモードになると、Ｓ／Ｈ回路ＳＨＡが
Ｓ／Ｈ回路列３の非反転及び反転出力をサンプルし、そ
の間Ｓ／Ｈ回路ＳＨＢはホールドモードにある。１変換
周期後に、Ｓ／Ｈ回路列３が次にホールドした各差電圧
を、Ｓ／Ｈ回路ＳＨＢがサンプルする。その間Ｓ／Ｈ回
路ＳＨＡはホールドモードにある。Ｓ／Ｈ回路ＳＨＡ及
びＳＨＢは、Ｓ／Ｈ回路列３の出力を変換周期で交互に
サンプルする。
【００３０】比較器列５は、５個の比較器で構成され、
Ｓ／Ｈ回路列３の非反転および反転出力の大小を比較す
る。そして、非反転出力＞反転出力であれば正を、非反
転出力＜反転出力であれば負を表す信号を出力する。比
較出力はエンコーダ６に送られ、アナログ入力電圧レベ
ルＶＩＮがＶＲk＜ＶＩＮ＜ＶＲk+1（１≦ｋ≦４の整
数）の範囲にあるとエンコーダ６が判定（境界判定とい
う）した場合、その結果に応じて、１段目Ａ／Ｄ変換結
果２０１を２ビットのデジタルコードで出力する。
【００３１】また、その判定結果より、比較器列５が比
較に用いた差電圧を保持しているＳ／Ｈ回路ＳＨＡ
（Ｂ）k-1，ＳＨＡ（Ｂ）k，ＳＨＡ（Ｂ）k+1，ＳＨＡ
（Ｂ）k+2（１≦ｋ≦４の整数）の非反転出力端子と反
転出力端子が、それぞれ２段目の差動増幅器１１，１
０，９，８の正入力端子と負入力端子につながるように
セレクタスイッチ７をオンさせる制御信号ＣＴＬを生成
する。なお、Ｓ／Ｈ回路ＳＨＡ（Ｂ）k-1とＳＨＡ
（Ｂ）k+2の電圧も転送する理由は、比較器列５が微小
な差電圧の正負判定を誤り、その結果エンコーダ６がＶ
Ｒk+1＜ＶＩＮ＜ＶＲk、あるいは、ＶＲk+1＜ＶＩＮ＜
ＶＲk+2（１≦ｋ≦４の整数）の範囲にあると境界判定
ミスをしても、その境界判定ミスを１つ隣の範囲までは
緩衝するためである。
【００３２】１段目の動作例を示す。アナログ入力ＶＩ
ＮがＶＲ２＜ＶＩＮ＜ＶＲ３にあるとした場合、差動増
幅器ＰＡ0〜ＰＡ2の出力は非反転出力＞反転出力の関係
にあり、逆に差動増幅器ＰＡ3〜ＰＡ6の出力は非反転出
力＜反転出力の関係にある。これらの関係はＳ／Ｈ回路
列３の差動出力でも保たれており、比較器列５はこれら
の関係を判定し、比較結果を正負の信号としてエンコー
ダ６に送る。エンコーダ６では、比較器列５より送られ
た比較結果を基に、アナログ入力電圧レベルＶＩＮがＶ
Ｒ２＜ＶＩＮ＜ＶＲ３にあることを検出し（この場合は
比較器が正確に正負判定を実行できている）、“０１”
という２ビットデジタルコードを出力する。同時に、Ｓ
／Ｈ回路ＳＨＡ1，ＳＨＡ2，ＳＨＡ3，ＳＨＡ4の非反転
出力端子と反転出力端子が、それぞれ２段目の差動増幅
器１１，１０，９，８の正入力端子と負入力端子につな
がるようにセレクタスイッチ７をオンさせる制御信号Ｃ
ＴＬを生成する。
【００３３】次に、２段目Ａ／Ｄ変換ブロックの構成に
ついて説明する。セレクタスイッチ７を介して１段目か
ら転送された電圧を、差動増幅器８〜１１によって増幅
し、非反転及び反転出力に電位差として出力する。抵抗
補間回路１２は、１２個の抵抗素子で構成される。差動
増幅器８と差動増幅器９の非反転および反転出力、差動
増幅器９と差動増幅器１０の非反転および反転出力、差
動増幅器１０と差動増幅器１１の非反転および反転出力
をそれぞれ抵抗分圧して１ビットの補間を行い、電圧Ｖ
i1pmとＶi1nm（０≦ｍ≦６の整数）の補間ノードを生成
する。Ｓ／Ｈ回路列１３は、１４個のＳ／Ｈ回路で構成
され、補間回路１２の出力Ｖi1pmとＶi1 nmを、Ｓ／Ｈ回
路ＳＨＣとＳＨＤが変換周期で交互にサンプルする。
【００３４】比較器列１４は、５個の比較器で構成さ
れ、電圧Ｖi1pmとＶi1nmの大小を比較する。この時、エ
ンコーダ６の境界判定ミスがなければ、差動増幅器８と
９は非反転出力＜反転出力で、差動増幅器１０と１１は
非反転出力＞反転出力の関係にあり、Ｖi1pm＜Ｖi1nmと
なる補間ノードは、差動増幅器９と１０の間に存在する
が、エンコーダ６が境界判定ミスをしている場合は、差
動増幅器８と９、あるいは差動増幅器１０と１１のいず
れかの間に存在する。
【００３５】エンコーダ１５は比較出力１４の結果か
ら、電圧Ｖi1pmとＶi1nmの大小関係が逆転する境界を検
出し、その境界が差動増幅器９と１０の間にあると判定
した場合は、２段目Ａ／Ｄ変換結果２０２である１ビッ
トのデジタルコードを出力する。
【００３６】一方、差動増幅器８と９の間、あるいは差
動増幅器１０と１１の間にあると判定した場合は、２段
目Ａ／Ｄ変換結果２０２である１ビットのデジタルコー
ドに加え、１段目Ａ／Ｄ変換結果２０１である２ビット
デジタルコードの最下位１ビットをデジタル補正するコ
ードも合わせて、図１（Ａ）〜（Ｃ）のＤＳＰ１０１，
１１１又は１２１へ出力する。ＤＳＰ１０１，１１１又
は１２１は、上記の最下位１ビットをデジタル補正す
る。
【００３７】また、１段目と同様に、比較器列１４が比
較に用いた補間電圧を保持しているＳ／Ｈ回路ＳＨＣ
（Ｄ）m-1，ＳＨＣ（Ｄ）m，ＳＨＣ（Ｄ）m+1，ＳＨＣ
（Ｄ）m +2（１≦ｍ≦４の整数）の非反転出力端子と反
転出力端子が、それぞれ３段目の差動増幅器２０，１
９，１８，１７の正入力端子と負入力端子がつながるよ
うにセレクタスイッチ１６をオンさせる制御信号ＣＴＬ
をエンコーダ１５で生成する。
【００３８】次に、３段目Ａ／Ｄ変換ブロックの構成に
ついて説明する。セレクタスイッチ１６を介して２段目
から転送された電圧を、差動増幅器１７〜２０によって
増幅し、非反転及び反転出力に電位差として出力する。
抵抗補間回路２１は、１２個の抵抗素子で構成される。
差動増幅器１７と差動増幅器１８の非反転および反転出
力、差動増幅器１８と差動増幅器１９の非反転および反
転出力、差動増幅器１９と差動増幅器２０の非反転およ
び反転出力をそれぞれ抵抗分圧して１ビットの補間を行
い、電圧Ｖi1pmとＶi1nm（０≦ｍ≦６の整数）の補間ノ
ードを生成する。
【００３９】比較器列２２は、５個の比較器で構成さ
れ、電圧Ｖi1pmとＶi1nmの大小を比較する。この時、エ
ンコーダ１５の境界判定ミスがなければ、差動増幅器１
７と１８は非反転出力＜反転出力で、差動増幅器１９と
２０は非反転出力＞反転出力の関係にあり、Ｖi1pm＜Ｖ
i1nmとなる補間ノードは、差動増幅器１８と１９の間に
存在するが、エンコーダ１５が境界判定ミスをしている
場合は、差動増幅器１７と１８、あるいは差動増幅器１
９と２０のいずれかの間に存在する。
【００４０】エンコーダ２３は比較器列２２の出力結果
から、電圧Ｖi1pmとＶi1nmの大小関係が逆転する境界を
検出し、その境界が差動増幅器１８と１９の間にあると
判定した場合は、３段目Ａ／Ｄ変換結果２０３である１
ビットのデジタルコードを出力する。
【００４１】一方、差動増幅器１７と１８の間、あるい
は差動増幅器１９と２０の間にあると判定した場合は、
３段目Ａ／Ｄ変換結果である１ビットのデジタルコード
に加え、２段目のＡ／Ｄ変換結果である１ビットデジタ
ルコードの最下位１ビットをデジタル補正するコードも
合わせて、図１（Ａ）〜（Ｃ）のＤＳＰ１０１，１１１
又は１２１へ出力する。
【００４２】最終的に、ＤＳＰ１０１，１１１又は１２
１は、各段のＡ／Ｄ変換出力２０１，２０２，２０３の
総和をとり、必要な補正を行い、アナログ入力ＶＩＮに
対する４ビットのＡ／Ｄ変換結果を得る。例えば、ある
アナログ入力に対して、１段目のデジタルコードが“０
１”，２段目のデジタルコードが“１”，３段目のデジ
タルコードが“０”と出力されて、かつ２段目と３段目
でデジタル補正が無い場合は、そのアナログ入力に対す
る４ビットデジタルコードは“０１１０”である。
【００４３】図３は、Ａ／Ｄ変換器の動作タイミングチ
ャートである。信号３０１はＳ／Ｈ回路列３の信号であ
り、信号３０２はＳ／Ｈ回路列４内のＳ／Ｈ回路ＳＨＡ
の信号であり、信号３０３はＳ／Ｈ回路列４内のＳ／Ｈ
回路ＳＨＢの信号であり、信号３０４は比較器列５の信
号であり、信号３０５はセレクタスイッチ７の信号であ
り、信号３０６は比較器列１２の信号である。期間ａ１
及びｂ１の合計期間がＡ／Ｄ変換器の変換周期３０７で
ある。信号３０１では、サンプル及びホールドを同じ時
間で交互に繰り返す。
【００４４】Ｓ／Ｈ回路列３がサンプルモードからホー
ルドモードに切替わり、ホールド電圧が期間ｂ１中にセ
トリングするのと同時に、Ｓ／Ｈ回路列４の片方がその
ホールド電圧をサンプリングする。比較器列５は期間ｂ
１の終了間際に比較動作を開始して、その比較結果を期
間ａ２で出力する。期間ａ２の間にエンコーダ６が比較
出力をもとに演算を終了し、１段目のＡ／Ｄ変換結果を
期間ｂ２で出力すると同時に、制御信号ＣＴＬを生成し
て特定のスイッチ７を期間ｂ２と期間ａ３の間オンさ
せ、１段目から２段目へと差電圧を転送する。
【００４５】期間ｂ２〜期間ａ３の間で補間回路１２の
出力がセトリングしてから比較器列１３が比較動作を開
始して、その比較結果からエンコーダ１４が２段目のＡ
／Ｄ変換結果を期間ｂ３で出力する。一方、期間ａ２で
Ｓ／Ｈ回路列３は再びサンプルモードになり、期間ｂ２
でホールドモードに切替ると、Ｓ／Ｈ回路列４のもう片
方のＳ／Ｈ回路が上記と同様の動作をする。Ａ／Ｄ変換
器としての変換速度（サンプリング周波数）を決定する
のは、Ｓ／Ｈ回路列３の動作速度であるから、図３にお
いて、期間ａ１，ｂ１の和がＡ／Ｄ変換器の変換周期３
０７となる。
【００４６】つまり、Ｓ／Ｈ回路列４を挿入する狙い
は、以下の通りである。 （１）Ｓ／Ｈ回路列３の動作と、上位から下位へ差電圧
を転送する動作を、パイプライン動作させて時間的に独
立させる。これにより、Ｓ／Ｈ回路列３のホールド時間
への要求を、ホールド電圧のセトリング時間のみにす
る。
【００４７】（２）２つのＳ／Ｈ回路ＳＨＡ及びＳＨＢ
の動作周期を変換周期の２倍とすることで、上位から下
位への転送時間として、常に変換周期分の時間を確保す
る。これは、転送時間不足による下位での変換精度劣化
を緩和するためである。
【００４８】図１９と図３の２つのタイミングチャート
からも分かるように、同じ転送時間を確保しようとした
場合、本実施形態では従来方式に比べて少なくとも２倍
以上、変換速度を高速にできる。
【００４９】図４は、２段構成のＡ／Ｄ変換器の構成例
である。このＡ／Ｄ変換器は、１段目変換ブロック４０
１及び２段目Ａ／Ｄ変換ブロック４０２を有する。エン
コーダ６は、１段目Ａ／Ｄ変換ブロック４０１の変換結
果２０１を出力する。エンコーダ１４は、２段目Ａ／Ｄ
変換ブロック４０２の変換結果２０２を出力する。
【００５０】図５は、ｋ段構成の多段縦続補間型Ａ／Ｄ
変換器の構成例を示す。ここで、ｋは２以上の整数であ
り、２段以上のＡ／Ｄ変換器を構成することができる。
このＡ／Ｄ変換器は、１段目Ａ／Ｄ変換ブロック５０
１、２段目Ａ／Ｄ変換ブロック５０２、３〜（ｋ−１）
段目Ａ／Ｄ変換ブロック５０３、及びｋ段目Ａ／Ｄ変換
ブロック５０４を有する。
【００５１】本実施形態では、Ａ／Ｄ変換ブロックをｋ
段（ｋ≧２の整数）縦続接続し、２段目以降はすべて、
１段上位のＡ／Ｄ変換ブロックから送られてきたデータ
の補間のみでＡ／Ｄ変換を実行する。また、各Ａ／Ｄ変
換ブロックのセレクタスイッチ前に、１つの参照電圧レ
ベルあるいは補間電圧レベルにつき変換周期の２倍の周
期で動作するＳ／Ｈ回路を２つ並列に挿入し、変換周期
で交互にサンプルを行う。
【００５２】本実施形態の構成の基本である多段縦続構
成においては、変換速度、分解能といった要求仕様に合
わせて設計者がブロックの段数、および各段における変
換ビット数を任意に設定することが可能である。図１
（Ａ）〜（Ｃ）は８ビットと１０ビットのＡ／Ｄ変換器
の構成例を示したものである。
【００５３】本実施形態の特長は、以下の通りである。 （１）高分解能が要求される場合にも、１〜２ビット程
度の分解能の低いＡ／Ｄ変換ブロックを多段に接続する
ことで実現できる。
【００５４】（２）補間の分解能は低いほど補間ノード
数が少なくなり、高速の補間動作が可能である。
【００５５】（３）抵抗補間回路はインピーダンス素子
だけを直列に接続した構成であり、消費電力は元々小さ
いため、Ａ／Ｄ変換ブロックを多段接続しても消費電力
は小さい。
【００５６】以上から、本実施形態により高速かつ高分
解能かつ低消費電力のＡ／Ｄ変換器を構成することがで
きる。また、各Ａ／Ｄ変換ブロックにおいては、セレク
タスイッチの直前に変換周期の２倍で動作するＳ／Ｈ回
路列を挿入する点に特長がある。
【００５７】（第２の実施形態）図６は、本発明の第２
の実施形態によるＡ／Ｄ変換器を示す。本実施形態にお
ける差動増幅器列２は、図２の第１の実施形態の差動増
幅器列２に対して、差動増幅器の数を１個余分に追加し
ている。この差動増幅器列２は、Ａ／Ｄ変換器の入力フ
ロントエンドの差動増幅器列である。差動増幅器列２内
の各差動増幅器２４〜３１は、図８（Ａ）の回路構成を
持つ。
【００５８】図８（Ａ）は、第２の実施形態による差動
増幅器の回路図である。差動対トランジスタ（以下、差
動対という）８１１は、ｎチャネルＭＯＳトランジスタ
８１１ａ及び８１１ｂを有する。差動対８１３は、ｎチ
ャネルＭＯＳトランジスタ８１３ａ及び８１３ｂを有す
る。ｐチャネルＭＯＳトランジスタ８１７ａ及び８１７
ｂは、それぞれゲート及びドレインが相互に接続され、
抵抗として機能する。その抵抗８１７ａ及び８１７ｂ
は、出力抵抗回路（負荷回路）８１７を構成する。
【００５９】差動対８１１は、増幅動作モードで入力部
となる。差動対８１３は、差動対８１１とドレイン端子
をそれぞれ共有する。容量素子８１５及び８１６は、差
動対８１３の各ゲート端子とグランド間にそれぞれ接続
される。出力抵抗回路８１７は、差動対８１１及び８１
３の共有ドレイン端子に接続される。スイッチ８０７及
び８０８は、差動出力端子と差動対８１３の各ゲート端
子を短絡することができる。スイッチ８０１，８０３〜
８０６、８０９及び８１０は、増幅動作モード又はオフ
セット補正動作モードに応じて入出力を切り替えること
ができる。
【００６０】図８（Ｂ）は、オフセット補正動作モード
８２１及び増幅動作モード８２２における各スイッチの
オン／オフ制御信号を示す。ハイレベルがオン状態であ
り、ローレベルがオフ状態である。
【００６１】補正動作モード８２１においては、図８
（Ｂ）の動作タイミングチャートのように、スイッチ８
０１，８０３，８０９，８１０がオフし、スイッチ８０
２，８０４，８０７，８０８がオンする。
【００６２】スイッチ８０５とスイッチ８０６は、常に
いずれかがオンした状態にあり、補正動作に入る時にも
う一方に切替り、一度切替ると次に補正動作を行うまで
スイッチの状態は保たれる。なお、差動増幅器列におけ
る両端の差動増幅器の場合は、ＶＲnとＶＲn+1との切替
えはなく、常に同じ参照電圧（ＶＲＬかＶＲＨ）が入力
される。以下に、補正および増幅動作について順に説明
する。なお、語句として、差動対８１１と８１３のトラ
ンスコンダクタンスをそれぞれｇｍ１とｇｍ２とし、差
動対８１１と差動対８１３の素子ばらつきによる入力オ
フセット電圧をそれぞれＶｏｆｆ１，Ｖｏｆｆ２とす
る。
【００６３】まず、補正動作を説明する。補正動作モー
ドにある時間はサンプリング周期（変換周期）の数倍長
く設定する。スイッチ８０１と８０３をオフして、スイ
ッチ８０２と８０４をオンさせると、差動対８１１の両
ゲート端子には参照電圧ＶＲ n+1が共に入力される。な
お、スイッチ８０３は差動対８１１の両ゲート端子に接
続されるスイッチの数を合わせて、スイッチによる電荷
注入ノイズを両ゲート端子においてできるだけ揃えるた
めのものである。
【００６４】一方、スイッチ８０７と８０８もオンさせ
ることにより、差動対８１３のゲート端子ＡとＢをそれ
ぞれ差動増幅器の差動出力端子ＣとＤに短絡し、負帰還
を形成する（いわゆる、オートゼロ動作）。この負帰還
は、差動出力端子ＣとＤの電位差がゼロとなるように機
能し、出力抵抗回路８１７の出力抵抗値をＲとした場合
に、ｇｍ２×Ｒの値が大きいほど電位差はゼロに近づ
く。差動対８１１および８１３が入力オフセット電圧を
持っている場合、この負帰還によって出力電位差は次式
に近づく。
【００６５】
【数１】
【００６６】そして、負帰還が完了した時に差動対８１
３のゲート端子ＡとＢの電圧を容量８１５と８１６に充
電し、上記出力電位差を記憶する。容量８１５と８１６
は電荷漏れを抑えるため、数１００ｆＦ以上の容量値と
する。この容量値が大きくて負帰還動作に時間を要する
場合は、補正動作モードにある時間をそれに合わせて長
く設定する。
【００６７】次に、増幅動作モード８２２を説明する、
スイッチ８０２と８０４をオフして、スイッチ８０１と
８０３をオンさせて、差動対８１１のゲート端子にアナ
ログ入力ＶＩＮと参照電圧ＶＲn+1を入力する。一方、
スイッチ８０７と８０８をオフして負帰還をなくす。ス
イッチ８０７と８０８がオフしても、差動対８１３のゲ
ート端子Ａ，Ｂは容量８１５と８１６により補正動作終
了時の電圧が保たれる。容量８１５と８１６が記憶して
いる電圧は、差動対８１１の入力がＶＩＮ＝ＶＲn+1の
時に、差動出力電位差がゼロとなるように差動対８１３
の入力をバイアスする電圧である。これは、差動対８１
１における入力オフセット電圧が補正されていることを
示している。オフセット補正動作を行うことにより、補
正後の差動対８１１の入力オフセット電圧は次式（１）
で表される。
【００６８】
【数２】
【００６９】式（１）より、ｇｍ２あるいはＲの値が大
きいほど入力オフセット電圧は補正により低減されるこ
とが分かる。
【００７０】図１３（Ａ）は補正モード１３０１及び増
幅モード１３０２における電圧ＶＩＮＰ及びＶＩＮＮの
時間変移を示し、図１３（Ｂ）は補正モード１３１１及
び増幅モード１３１２における電圧ＶＡ及びＶＢの時間
変移を示す。電圧ＶＩＮＰはトランジスタ８１１ａのゲ
ートの電圧であり、電圧ＶＩＮＮはトランジスタ８１１
ｂのゲートの電圧であり、電圧ＶＡはトランジスタ８１
３ａのゲートの電圧であり、電圧ＶＢはトランジスタ８
１３ｂのゲートの電圧である。
【００７１】図９は、オフセット補正動作モードの差動
増幅器の接続状態を示す。補正動作時は、スイッチ８０
２，８０４，８０６，８０７，８０８がオンしており、
残りのスイッチはすべてオフしている。差動対８１１の
入力は共にＶＲが入力される。差動出力と差動対８１３
の入力は短絡され、ここに負帰還が形成される。この
時、各ノードにおける電圧は、次式（２）〜（４）で表
される。
【００７２】
【数３】
【００７３】図１０（Ａ）は差動対８１３の電圧−電流
特性例を示し、図１０（Ｂ）は差動対８１１の電圧−電
流特性例を示す。図１０（Ａ）、（Ｂ）に示すように、
差動対８１１と８１３のオフセット電圧をそれぞれＶｏ
ｆｆ１，Ｖｏｆｆ２とする。例えば差動対８１１におい
ては、理想的には差動入力電圧ＶＩＮ＝ＶＲ（つまり、
ＶＩＮ−ＶＲ＝０）となる時、差動対８１１ａに生じる
電流Ｉｄ１と差動対８１１ｂに生じる電流Ｉｄ２は、Ｉ
ｄ１＝Ｉｄ２となる。しかし、素子バラツキ等により、
Ｉｄ１＝Ｉｄ２となる差動入力電圧が０から変動する。
図１０（Ｂ）の場合は、ＶＩＮ＝ＶＲ＋Ｖｏｆｆ１でＩ
ｄ１＝Ｉｄ２になり、Ｖｏｆｆ１を入力オフセット電圧
（詳しくは入力換算オフセット電圧）という。
【００７４】差動対８１１と８１３のトランスコンダク
タンスをそれぞれｇｍ１，ｇｍ２とすると、各差動対８
１１ａ，８１１ｂ，８１３ａ，８１３ｂに流れる電流Ｉ
ｄ１，Ｉｄ２，Ｉｄ３，Ｉｄ４は、次式（５）〜（８）
のようになる。
【００７５】
【数４】
【００７６】電圧ＶＣとＶＤは、出力抵抗回路８１７の
抵抗値をＲとした時、上記（５）〜（８）式の電流によ
り次式（９）、（１０）のように表される。電圧ＶＣは
トランジスタ８１３ａのドレインの電圧であり、電圧Ｖ
Ｄはトランジスタ８１３ｂのドレインの電圧である。
【００７７】
【数５】
【００７８】（９）、（１０）式に（３）、（４）式を
代入して整理すると、負帰還が安定した後の各差動対の
電圧ＶＡとＶＢが次式（１１）、（１２）のように求ま
る。（１０）及び（１１）式は、図１３（Ｂ）の電圧８
１３及び８１４で示される。
【００７９】
【数６】
【００８０】差動対８１３における電位差ＶＡ−ＶＢ
は、（１１）、（１２）式より、次式（１３）となる。
（１３）式は、図１３（Ｂ）の電圧８１５で示される。
【００８１】
【数７】
【００８２】ここで、Ｒが大きいほど、出力電位差ＶＡ
−ＶＢは次式（１４）に近づく。
【００８３】
【数８】
【００８４】補正動作が終了すると、電圧ＶＡとＶＢは
それぞれ容量８１５，８１６に保持される。この保持さ
れた電圧が（１４）式に近いほど、増幅時における入力
オフセット電圧は低減される。
【００８５】図１１は、増幅動作モードの差動増幅器の
接続状態を示す。増幅動作時は、スイッチ８０１，８０
３，８０６，８０９，８１０がオンしており、残りのス
イッチはすべてオフしている。差動対８１１の入力はＶ
ＩＮとＶＲが入力される。差動出力は次段のＳ／Ｈ回路
に接続されるようになる。この時、各ノードにおける電
圧は、次式（１５）〜（１８）のようになる。電圧ＶＩ
ＮＰはトランジスタ８１１ａのゲートの電圧であり、電
圧ＶＩＮＮはトランジスタ８１１ｂのゲートの電圧であ
り、電圧ＶＣはトランジスタ８１３ａのドレインの電圧
であり、電圧ＶＤはトランジスタ８１３ｂのドレインの
電圧である。
【００８６】
【数９】
【００８７】電圧ＶＡとＶＢはそれぞれ（１１）、（１
２）式で表される電圧が保持されている。各差動対８１
１ａ，８１１ｂ，８１３ａ，８１３ｂに流れる電流Ｉｄ
１，Ｉｄ２，Ｉｄ３，Ｉｄ４は、次式（１９）〜（２
２）のようになる。
【００８８】
【数１０】
【００８９】各差動出力ＶｏｐとＶｏｎは、上記（１
９）〜（２２）式の電流により表すことができ、さらに
（１１）、（１２）式を代入することにより次式（２
３）、（２４）のようになる。図１２（Ａ）、（Ｂ）
に、入出力電圧特性例を示す。
【００９０】
【数１１】
【００９１】（２２）、（２３）式より、差動出力電圧
ΔＶｏｕｔ＝Ｖｏｐ−Ｖｏｎは次式（２５）となる。た
だし、ΔＶｉｎ＝ＶＩＮ−ＶＲｎ＋１とする。
【００９２】
【数１２】
【００９３】（２５）式において、第１項は差動入力電
圧が、定数倍されて差動出力電圧に現れることを示して
おり、つまりｇｍ１×Ｒがこの差動増幅器のゲイン（利
得）となる。第２項、第３項は出力に現れたオフセット
項であり、差動対８１１の入力からみた入力オフセット
電圧Ｖｏｆｆｓｅｔは、この第２項と第３項の和をゲイ
ン（ｇｍ１×Ｒ）で割ることにより次式（２６）で求め
られる。
【００９４】
【数１３】
【００９５】この（２６）式は、上記の（１）式に相当
し、図１２（Ｂ）に示される。
【００９６】図６では差動増幅器３１が補正動作にあ
り、差動増幅器２４〜３０は増幅動作にある場合を示し
ている。この時、アナログ入力電圧ＶＩＮと、各参照電
圧ＶＲＬ，ＶＲ１，ＶＲ２，ＶＲ３，ＶＲ４，ＶＲ５，
ＶＲＨとの差電圧を増幅するのは、それぞれ差動増幅器
２４，２５，２６，２７，２８，２９，３０である。差
動増幅器３１の差動対には共にＶＲＨが入力され、補正
動作を行う。また、差動増幅器２４〜３０の出力をサン
プル／ホールドするのは、それぞれＳ／Ｈ回路３２〜３
８となるように差動増幅器の出力側のスイッチを制御す
る。また、差動増幅器３１の出力は、スイッチによりＳ
／Ｈ回路列３と分離される。
【００９７】一定の時間の後、差動増幅器３１の補正動
作が終了すると、Ｓ／Ｈ回路列３がホールドモードにあ
る時に、差動増幅器の出力側のスイッチを制御し、差動
増幅器３１をＳ／Ｈ回路３８に接続し、差動増幅器３０
の出力をＳ／Ｈ回路列３より分離する。同時に、差動増
幅器３０に入力される参照電圧は、ＶＲＨからＶＲ５へ
と切替え、差動対には共にＶＲ５を入力して、差動増幅
器３０が補正動作を開始する。差動増幅器３１は増幅動
作モードに復帰し、アナログ入力電圧ＶＩＮと参照電圧
ＶＲＨとの差電圧を増幅する。再び一定の時間の後、次
は差動増幅器２９が補正動作になる。
【００９８】差動増幅器列内で降順に補正動作を行って
いき、下端の補正動作が終了するとそのまま折り返し、
今度は昇順に補正動作を行っていき、上端の補正動作が
終了すると再び折り返し、降順に補正動作を行っていく
というリレー式の連続動作を繰り返す。これは、差動増
幅器の入出力の切替えるために動作させるスイッチの数
を抑えるためである。
【００９９】図７（Ａ）は、図６のＡ／Ｄ変換器の一部
を簡単化した回路である。アナログ入力電圧ＶＩＮの他
に、参照電圧ＶＲ１，ＶＲ２，ＶＲ３が生成される。参
照電圧ＶＲ１，ＶＲ２，ＶＲ３は、スイッチ７０７及び
７０８を介して、差動増幅器７０１〜７０４のうちのい
ずれかに入力される。制御回路７０６は、スイッチ７０
７，７０８及び７０９のオン／オフを制御する。
【０１００】図７（Ａ）の場合は、差動増幅器７０１が
補正動作モードであり、差動増幅器７０２〜７０４が増
幅動作モードである。この場合、差動増幅器７０１の正
入力端子及び負入力端子には共に参照電圧ＶＲ３が入力
される。差動増幅器７０２には、アナログ入力電圧ＶＩ
Ｎ及び参照電圧ＶＲ３が入力される。差動増幅器７０３
には、アナログ入力電圧ＶＩＮ及び参照電圧ＶＲ２が入
力される。差動増幅器７０４には、アナログ入力電圧Ｖ
ＩＮ及び参照電圧ＶＲ１が入力される。
【０１０１】差動増幅器７０１〜７０４は、スイッチ７
０９を介してＳ／Ｈ回路列７０５に差動出力を出力す
る。Ｓ／Ｈ回路列７０５は、Ｓ／Ｈ回路７０５ａ，７０
５ｂ及び７０５ｃを有する。差動増幅器７０１の出力は
Ｓ／Ｈ回路列７０５から切断され、差動増幅器７０２の
出力はＳ／Ｈ回路７０５ａに接続され、差動増幅器７０
３の出力はＳ／Ｈ回路７０５ｂに接続され、差動増幅器
７０４の出力はＳ／Ｈ回路７０５ｃに接続される。
【０１０２】図７（Ｂ）は、図７（Ａ）のＡ／Ｄ変換器
の動作を示すタイミングチャートである。Ｓ／Ｈ回路列
７０５のサンプリングクロック７２１は、変換周期７２
２を有する。このサンプリングクロック７２１に応じ
て、差動増幅器７０１〜７０４は補正／増幅動作モード
を切り替える。期間７３１では、差動増幅器７０１が補
正動作モードになり、他の差動増幅器７０２〜７０４が
増幅動作モードになる。期間７３２では差動増幅器７０
２のみが補正動作モード、期間７３３では差動増幅器７
０３のみが補正動作モード、期間７３４では差動増幅器
７０４のみが補正動作モードになる。
【０１０３】本実施形態では、図８（Ａ）のように補正
／増幅動作モードを持つ差動増幅器を構成する。また、
この構成を持つ差動増幅器を１段目Ａ／Ｄ変換に最低限
必要な個数より少なくとも１つ以上余分に追加して、あ
る時間においては常に、追加した個数分の差動増幅器が
補正動作モードにあり、残りの差動増幅器はすべて増幅
動作モードにあるように動作させる。補正動作モードが
終了する時は、隣接する差動増幅器が時連続に補正動作
モードに切替り、差動増幅器内で増幅→補正→増幅→…
とリレー式に繰り返す。また、一連の動作を制御回路に
より制御する。
【０１０４】差動増幅器を図８（Ａ）のように構成する
ことで、入力オフセット電圧を補正することができる。
図８（Ａ）の構成では、補正電圧を保持する容量素子が
差動対８１３に接続されており、アナログ入力端子から
この容量素子は直接見えないので、電荷漏れを軽減する
目的で容量値を大きくすることができる。また、図８
（Ａ）の構成で、アナログ入力端子から見た入力容量は
差動対８１１のゲート容量であり、差動対のトランジス
タサイズにも依存するが、非常に小さい。
【０１０５】一方、図８（Ａ）の構成の差動増幅器は増
幅動作と補正動作が独立しており、補正動作モードにあ
る差動増幅器をＡ／Ｄ変換器の一部として機能させるこ
とはできない。そこで図７（Ａ）のように、参照電圧レ
ベルの数に対してα個（α≧１）余分に追加して差動増
幅器列を構成し、補正動作モードにあるα個の差動増幅
器７０１をＡ／Ｄ変換器から一時的に独立させる。一定
の補正動作時間の後に、別のα個の差動増幅器をＡ／Ｄ
変換器から独立させ補正動作モードとする。この方法に
より、補正動作のためにＡ／Ｄ変換動作を停止させる必
要がなく（つまり、変換速度を劣化させない）、また、
図７（Ｂ）に示すようにサンプリング周期（変換周期）
によらず十分な補正時間を確保することができる。
【０１０６】さらに、本実施形態で示したＡ／Ｄ変換器
においては、入力フロントエンドの差動増幅器列２の直
後がＳ／Ｈ回路列３という構成であるため、増幅動作と
補正動作の切替えをＳ／Ｈ回路列３のホールド時に行う
ことで、切替え時に発生するスイッチングノイズをサン
プリングすることがない。
【０１０７】（第３の実施形態）図１４は、本発明の第
３の実施形態による差動増幅器である。スイッチ８０１
〜８１０は、第２の実施形態と同一の動作をする。以下
に、補正および増幅動作における出力抵抗回路（負荷回
路）１４２５の動作を順に説明する。
【０１０８】まず、補正動作においては、スイッチ１４
１９と１４２０をオフし、スイッチ１４１７と１４１８
をオンさせる。出力抵抗回路１４２５内のｐチャネルＭ
ＯＳトランジスタ１４２１〜１４２４はすべて導通し、
トランジスタ１４２２と１４２３によって正帰還が形成
され、補正動作時の出力抵抗値Ｒointは次式（２７）と
なる。
【０１０９】
【数１４】
【０１１０】ただし、トランジスタ１４２１と１４２４
のトランスコンダクタンスをｇｍ３、トランジスタ１４
２２と１４２３のトランスコンダクタンスをｇｍ４とす
る。
【０１１１】次に、増幅動作においては、スイッチ１４
１７と１４１８をオフし、スイッチ１４１９と１４２０
をオンさせる。この時、トランジスタ１４２２と１４２
３は、ドレイン端子を差動出力端子から分離し、さらに
ゲート端子とソース端子を短絡してゲート・ソース間電
圧をゼロにして非導通状態にする。この時、出力抵抗回
路は図８（Ａ）と同じ構成となり、増幅動作時の出力抵
抗値Ｒoampは次式（２８）となる。
【０１１２】
【数１５】
【０１１３】一方、トランスコンダクタンスｇｍ３はト
ランジスタのチャネル幅をＷ、チャネル長をＬ、ドレイ
ン電流をＩｄとした時、次式（２９）で表される。
【０１１４】
【数１６】
【０１１５】例えば、トランジスタ１４２１と１４２３
をＷ３，Ｌ３，Ｉｄ３とし、トランジスタ１４２２と１
４２３をＷ４，Ｌ４，Ｉｄ４として、（Ｗ３／Ｗ４）＝
４／５，Ｌ３＝Ｌ４で設計すると、トランジスタ１４２
１と１４２３（同様に、トランジスタ１４２２と１４２
４も）のカレントミラーによって、（Ｉｄ３／Ｉｄ４）
＝４／５となる。よって、式（２９）より（ｇｍ３／ｇ
ｍ４）＝４／５となり、式（２７）より、補正動作時の
出力抵抗値Ｒointは増幅動作時の出力抵抗値Ｒ oampの５
倍となることが分かる。式（１）のＲは、補正動作時の
出力抵抗値Ｒoi ntであり、Ｒoint＝５×Ｒoampとなるか
ら、図８（Ａ）の構成よりも入力オフセット電圧を約５
倍低減させることができる。
【０１１６】以上のことから、増幅動作時に線形増幅が
できるように直流利得を低くしても、補正動作時の直流
利得は一時的に高められるため、入力オフセット電圧を
十分に低減できることが分かる。
【０１１７】次に、上記の出力抵抗値を一時的に増加さ
せる差動増幅器についてより詳細に説明する。補正の基
本動作は上記第２の実施形態の説明と同じであるが、補
正時と増幅時で出力抵抗回路の抵抗値が異なっているの
で、そこを重点的に説明する。
【０１１８】補正動作時の出力抵抗値をＲａとすると、
（１１）、（１２）式より補正動作時の差動対８１３の
入力電圧ＶＡとＶＢは次式（３０）、（３１）のように
なる。
【０１１９】
【数１７】
【０１２０】増幅動作時には、出力抵抗が変化し、その
値をＲｂ（通常、Ｒａ＞Ｒｂ）とすると、（２３）、
（２４）式より各差動出力電圧Ｖｏｎ，Ｖｏｐは次式
（３２）、（３３）のようになる。
【０１２１】
【数１８】
【０１２２】（３２）、（３３）式より、差動出力電圧
ΔＶｏｕｔは次式（３４）となる。
【０１２３】
【数１９】
【０１２４】したがって、増幅動作時の入力オフセット
電圧は、（３４）式のオフセット項を増幅動作時のゲイ
ンｇｍ１×Ｒｂで割って、次式（３５）のように求ま
る。
【０１２５】
【数２０】
【０１２６】これは、（２６）式に比べて、Ｒ＜Ｒａで
あるため、入力オフセット電圧の値は小さくなる。
【０１２７】以上まとめると、（２６）式および（３
５）式より、補正動作時の出力抵抗値Ｒａが高いほど、
オフセット補正後の入力オフセット電圧は小さくなる。
それは、補正動作時の出力抵抗値が高いほど、補正動作
後に容量８１５および８１６に保持する電圧の差が（１
４）式に近くなるからである。また、増幅時の出力抵抗
値は補正後の入力オフセット電圧の式にパラメータとし
て現れないため、出力抵抗値を補正時と増幅時で変化さ
せても補正動作に悪影響を及ぼさないことも示してい
る。
【０１２８】本発明の第３の実施形態では、差動増幅器
において、出力抵抗回路を補正動作モード時のみ出力抵
抗値を高くできる構成とし、この高出力抵抗化により補
正動作モード時の直流利得を一時的に増幅動作モード時
の直流利得以上に高くする機能を追加する。
【０１２９】差動増幅器の直流利得が高いほどオフセッ
ト補正効果が高くなる。しかし、オフセット補正効果を
高めるために直流利得を高くしすぎると、増幅動作時に
問題が生じる。それは、高利得ほど小さな入力電圧差で
出力電圧が飽和してしまい、同じ入力電圧範囲に対して
出力電圧の線形性が保てなくなることである。入力フロ
ントエンドの差動増幅器の入出力非線形性は、変換精度
の劣化要因となる。
【０１３０】そこで、図１４（Ａ）のように構成するこ
とで、補正動作時のみ出力抵抗値を高めることが可能と
なる。出力抵抗値に比例して、差動増幅器の直流利得は
高くなる。つまり、図１４（Ａ）の構成により、差動増
幅器の直流利得は補正動作時のみ一時的に高くなる。し
たがって、以上の結果、補正動作時は高い直流利得でオ
フセット補正効果を十分に高め、かつ増幅動作時では低
い直流利得で線形に増幅する差動増幅器を実現すること
が可能となる。
【０１３１】（第４の実施形態）図１５は、本発明の第
４の実施形態によるＳ／Ｈ回路である。Ｓ／Ｈ回路１５
４０はサンプルモードにあり、Ｓ／Ｈ回路１５５０はホ
ールドモードにある。入力端子１５０１ｐ及び１５０１
ｎは、図６のＳ／Ｈ回路列４の入力端子である。Ｓ／Ｈ
回路１５４０がＳ／Ｈ回路ＳＨＡに相当し、Ｓ／Ｈ回路
１５５０がＳ／Ｈ回路ＳＨＢに相当する。
【０１３２】Ｓ／Ｈ回路１５４０がサンプルモードのと
きには、スイッチ１５３０内のスイッチ１５３１ｐ及び
１５３１ｎが開き、Ｓ／Ｈ回路１５４０と出力端子１５
３４ｐ及び１５３４ｎとが切断される。配線容量１５３
３ｐ及び１５３３ｎは、それぞれ出力端子１５３４ｐ及
び１５３４ｎとグランドとの間に存在する。
【０１３３】Ｓ／Ｈ回路１５５０がホールドモードのと
きには、スイッチ１５３０内のスイッチ１５３２ｐ及び
１５３２ｎが閉じ、Ｓ／Ｈ回路１５５０と出力端子１５
３６ｐ及び１５３６ｎとが接続される。配線容量１５３
５ｐ及び１５３５ｎは、それぞれ出力端子１５３６ｐ及
び１５３６ｎとグランドとの間に存在する。
【０１３４】次に、Ｓ／Ｈ回路１５４０の構成を説明す
る。入力端子１５０１ｐは、スイッチ１５１１ｐ及び容
量１５１２ｐを介して、差動増幅器１５１０の入力端子
ｉｎｐに接続される。入力端子１５０１ｎは、スイッチ
１５１１ｎ及び容量１５１２ｎを介して、差動増幅器１
５１０の入力端子ｉｎｎに接続される。差動増幅器１５
１０の出力端子ｏｕｔｎは、スイッチ１５１４ｐを介し
て入力端子ｉｎｐに接続され、スイッチ１５１３ｐを介
してスイッチ１５１１ｐと容量１５１２ｐとの相互接続
点に接続される。差動増幅器１５１０の出力端子ｏｕｔ
ｐは、スイッチ１５１４ｎを介して入力端子ｉｎｎに接
続され、スイッチ１５１３ｎを介してスイッチ１５１１
ｎと容量１５１２ｎとの相互接続点に接続される。エン
コーダ６等（図６）からの制御信号は、端子１５１６を
介して差動増幅器の制御端子ｃｔｒｌに入力される。
【０１３５】Ｓ／Ｈ回路１５５０も、上記のＳ／Ｈ回路
１５４０と同様であり、差動増幅器１５１０の代わりに
差動増幅器１５２０が設けられる。Ｓ／Ｈ回路１５４０
は、サンプルモードであり、スイッチ１５１１ｐ、１５
１１ｎ、１５１４ｐ、１５１４ｎが閉じ、スイッチ１５
１３ｐ、１５２３ｎが開く。逆に、Ｓ／Ｈ回路１５５０
は、ホールドモードであり、スイッチ１５１１ｐ、１５
１１ｎ、１５１４ｐ、１５１４ｎが開き、スイッチ１５
１３ｐ、１５２３ｎが閉じる。
【０１３６】図１６（Ａ）は差動増幅器１５１０の回路
図であり、図１６（Ｂ）は差動増幅器１５２０の回路図
である。差動増幅器１５１０と１５２０は、入力差動対
のソース結合端子に常に一定の電流を供給する電流源Ｉ
ｂｓと、電流パスをオン／オフできるスイッチ１６０５
を持つ電流源Ｉｂｈを並列に１つ結合した構成である。
【０１３７】差動増幅器１５１０及び１５２０の構成を
詳細に説明する。ｐチャネルＭＯＳトランジスタ１６０
１は、ソースが電源電圧に接続され、ドレインが出力端
子ｏｕｔｎに接続される。ｐチャネルＭＯＳトランジス
タ１６０２は、ソースが電源電圧に接続され、ドレイン
が出力端子ｏｕｔｐに接続される。トランジスタ１６０
１及び１６０２のゲートは、共に所定の電圧端子に接続
される。ｎチャネルＭＯＳトランジスタ１６０３は、ド
レインが出力端子ｏｕｔｎに接続され、ゲートが入力端
子ｉｎｐに接続される。ｎチャネルＭＯＳトランジスタ
１６０４は、ドレインが出力端子ｏｕｔｐに接続され、
ゲートが入力端子ｉｎｐに接続される。トランジスタ１
６０３及び１６０４のソースは相互に接続される。
【０１３８】定電流源Ｉｂｓは、一端がトランジスタ１
６０３及び１６０４のソースの相互接続点に接続され、
他端がグランドに接続される。定電流源Ｉｂｈは、一端
がスイッチ１６０５を介してトランジスタ１６０３及び
１６０４のソースの相互接続点に接続され、他端がグラ
ンドに接続される。スイッチ１６０５は、エンコーダ６
等（図６）からの制御信号により電流パスのオン／オフ
が制御される。
【０１３９】図１５において、容量１５３３ｐ、１５３
３ｎ、１５３５ｐ、１５３５ｎは、各端子における次段
の入力容量である。図１５では、セレクタスイッチ１５
３０内のスイッチ１５３２ｐ，１５３２ｎが、Ｓ／Ｈ回
路１５２０のデータを次段に転送する場合を示してい
る。この時、差動増幅器１５２０の電流源Ｉｂｈを供給
するスイッチ１６０５がオンし、バイアス電流はＩｂｓ
＋Ｉｂｈとなっている。
【０１４０】図１７は、Ｓ／Ｈ回路１５４０の差動増幅
器１５１０及びＳ／Ｈ回路１５５０の差動増幅器１５２
０のバイアス電流の時間的変化を示したものである。図
１７は、上段がＳ／Ｈ回路１５４０のバイアス電流を示
し、下段がＳ／Ｈ回路１５５０のバイアス電流を示す。
期間１７０１では、Ｓ／Ｈ回路１５４０がサンプルモー
ド、Ｓ／Ｈ回路１５５０がホールドモードになる。次
に、期間１７０２では、Ｓ／Ｈ回路１５４０がホールド
モード、Ｓ／Ｈ回路１５５０がサンプルモードになる。
以後、期間１７０１及び１７０２を交互に繰り返す。Ｓ
／Ｈ回路１５４０及び１５５０は、サンプルモードでは
バイアス電流１７２２がＩｂｓになり、ホールドモード
ではバイアス電流１７２１がＩｂｓ＋Ｉｂｈになる。
【０１４１】図１７のように、ホールドモードにおける
バイアス電流値は２つの状態１７２１及び１７２２があ
る。まず、バイアス電流１７２１の場合は、そのＳ／Ｈ
回路がホールドモードで、かつ次段ヘデータ転送を行う
時のバイアス電流値であり、スイッチがオンしてＩｂｓ
＋Ｉｂｈとなる。一方、バイアス電流１７２２の場合
は、次段ヘデータ転送を行わない時のバイアス電流値で
あり、スイッチはオンしないため電流はサンプルモード
と同じＩｂｓである。
【０１４２】あるＳ／Ｈ回路列に含まれるＳ／Ｈ回路の
個数を２Ｎ個とすると、あるサンプリング周期（変換周
期）内においては、Ｎ個がサンプルモードにあり、残り
のＮ個がホールドモードにある。さらにホールドモード
にあるＮ個のＳ／Ｈ回路の中で次段ヘデータを転送する
のは１サンプリング周期中に４個であり、残りの（Ｎ−
４）個はホールド動作をするだけである。そこで、その
４個だけを図１７のバイアス電流１７２１の状態にし、
残りはすべてバイアス電流１７２２の状態になるように
制御した場合、そのＳ／Ｈ回路列における総消費電流の
時間平均Ｉtot1は、次式（３６）のようになる。
【０１４３】
【数２１】
【０１４４】一方、ホールドモードにあるＳ／Ｈ回路を
すべて図１７のバイアス電流１７２１にした場合、その
Ｓ／Ｈ回路列における総消費電流の時間平均Ｉtot2は、
次式（３７）のようになる。
【０１４５】
【数２２】
【０１４６】また、差動増幅器を図１６（Ａ），（Ｂ）
のようにスイッチ＋電流源の構成とせず、Ｉｂｓ＋Ｉｂ
ｈの電流源一つだけで構成した場合、そのＳ／Ｈ回路列
における総消費電流の時間平均Ｉtot3は、次式（３８）
のようになる。
【０１４７】
【数２３】
【０１４８】式（３６）〜（３８）より、Ｉtot1＜Ｉ
tot2＜Ｉtot3であり、式（３６）から明らかなように、
本実施形態では必要最小限に消費電流を抑えて、低消費
電力化を図っていることが分かる。
【０１４９】本発明の第４の実施形態では、各Ａ／Ｄ変
換ブロックのセレクタスイッチ前に２つ並列に挿入した
Ｓ／Ｈ回路において、そのＳ／Ｈ回路を構成する差動増
幅器の入力差動対のソース結合端子に、電流パスをオン
／オフさせるスイッチを持つ電流源を、定電流源に対し
て並列に１つ以上接続した構成とする。Ｓ／Ｈ回路列の
中で、次段へ転送する特定の４つの差電圧あるいは補間
電圧を保持した状態にある４つのＳ／Ｈ回路の差動増幅
器に対してのみ、エンコーダで生成されたセレクタスイ
ッチ制御信号で前記スイッチがオンし、次段ヘデータを
転送している間だけ差動増幅器のバイアス電流を一時的
に増加させるように動作する。
【０１５０】各Ａ／Ｄ変換ブロックのセレクタスイッチ
前にあるＳ／Ｈ回路は、ホールドモード時にセレクタス
イッチを介して次段と接続される時に、大きな負荷容量
（主に、配線容量）を充放電することになる。したがっ
て、Ｓ／Ｈ回路としての動作速度を保証するためには、
Ｓ／Ｈ回路を構成する差動増幅器のバイアス電流値を、
ホールド動作が保証できる値に設定する必要がある。し
かし、サンプルモードにおいて、前記負荷容量はＳ／Ｈ
回路と切り離されており、ホールド動作を保証するよう
に設定したバイアス電流値は、サンプル動作に対しては
オーバスペックである。そこで、図１６（Ａ）、（Ｂ）
のようにＳ／Ｈ回路の差動増幅器を構成し、ホールド時
だけスイッチをオンさせてバイアス電流値を上げること
で、Ｓ／Ｈ回路単体としての消費電力を抑えながらホー
ルド動作速度を保証することができる。
【０１５１】一方、あるＳ／Ｈ回路列においてセレクタ
スイッチを介して次段とつながっているのは常時４個だ
けである。したがって、選択的にその４個だけ差動増幅
器のバイアス電流値を上げることで、さらにＳ／Ｈ回路
ブロックとしての消費電力を省くことができる。
【０１５２】以上のように、第１〜第４の実施形態によ
り、高速、高分解能、低消費電力を同時に満たすＡ／Ｄ
変換器を実現することができる。
【０１５３】なお、上記実施形態は、何れも本発明を実
施するにあたっての具体化のほんの一例を示したものに
過ぎず、これらによって本発明の技術的範囲が限定的に
解釈されてはならないものである。すなわち、本発明は
その技術思想、またはその主要な特徴から逸脱すること
なく、様々な形で実施することができる。
【０１５４】本発明の実施形態は、以下のように種々の
適用が可能である。
【０１５５】（付記１）複数の参照電圧を発生する参照
電圧発生回路と、一方の入力端子にアナログ入力電圧、
他方の入力端子に前記参照電圧生成回路により生成され
た各参照電圧が入力され、前記アナログ入力電圧と各参
照電圧との各差電圧を、正負符号を保って増幅し、非反
転出力端子と反転出力端子との間に電位差として出力す
る複数の差動増幅器を含む差動増幅器列と、前記差動増
幅器列が出力する各差電圧をサンプル及びホールドする
複数の第１のサンプル／ホールド回路を含む第１のサン
プル／ホールド回路列と、前記第１のサンプル／ホール
ド回路列の１つの出力に対して、２個の第２及び第３の
サンプル／ホールド回路が接続され、インターリーブ動
作を行う第２のサンプル／ホールド回路列と、前記第１
のサンプル／ホールド回路列によってホールドされた各
差電圧の正負を判定する複数の比較器を含む第１の比較
器列と、前記第１の比較器列の出力に対応するデジタル
コードを出力する第１のエンコーダとを有するＡ／Ｄ変
換器。
【０１５６】（付記２）前記第１のエンコーダは、前記
第１の比較器列の出力に対応するデジタルコードを出力
すると共に、前記第１の比較器列の出力を基にアナログ
入力電圧と各参照電圧との各差電圧の正負が反転する境
界を検出し、前記第２のサンプル／ホールド回路列がホ
ールドしている各差電圧の中で、検出した境界付近にあ
る特定の４つの差電圧を次段のＡ／Ｄ変換ブロックに転
送するための第１のセレクタスイッチ列を制御する制御
信号を生成する付記１記載のＡ／Ｄ変換器。
【０１５７】（付記３）前記第１のセレクタスイッチ列
は、前記第１のエンコーダで生成された制御信号により
制御され、前記特定の４つの差電圧を前記第２のサンプ
ル／ホールド回路列から転送入力する付記２記載のＡ／
Ｄ変換器。
【０１５８】（付記４）前記次段のＡ／Ｄ変換ブロック
は、前記第１のセレクタスイッチ列から転送された４つ
の差電圧を増幅し、非反転出力端子と反転出力端子との
間に電位差として出力する第１、第２、第３及び第４の
差動増幅器と、前記第１の差動増幅器と前記第２の差動
増幅器の非反転出力端子及び反転出力出力端子、前記第
２の差動増幅器と前記第３の差動増幅器の非反転出力端
子及び反転出力端子、前記第３の差動増幅器と前記第４
の差動増幅器の非反転出力端子及び反転出力端子の出力
をそれぞれインピーダンス素子列により分圧して複数の
差動補間電圧を生成する補間回路と、前記補間回路によ
り生成された各差動補間電圧の正負を判定する複数の比
較器を含む第２の比較器列と、前記第２の比較器列の出
力に対応するデジタルコードを出力する第２のエンコー
ダとを有する付記３記載のＡ／Ｄ変換器。
【０１５９】（付記５）さらに、前記補間回路が生成す
る１つの差動補間電圧に対して、２個のサンプル／ホー
ルド回路が並列に接続され、前記補間回路により生成さ
れた各差動補間電圧を、一方のサンプル／ホールド回路
がサンプルモードの時は、他方のサンプル／ホールド回
路がホールドモードにあるように、変換周期で交互にサ
ンプルを行う第３のサンプル／ホールド回路列を有し、
前記第２のエンコーダは、前記第２の比較器列の出力に
対応するデジタルコードを出力すると共に、前記第２の
比較器列の出力を基に各差動補間電圧の正負が反転する
境界を検出し、前記第３のサンプル／ホールド回路列が
ホールドしている各差動補間電圧の中で、検出した境界
付近にある特定の４つの差動補間電圧をさらに次段のＡ
／Ｄ変換ブロックに転送するための第２のセレクタスイ
ッチ列を制御する制御信号を生成する付記４記載のＡ／
Ｄ変換器。
【０１６０】（付記６）前記差動増幅器列内の各差動増
幅器は、増幅動作モードとオフセット補正動作モードを
切り換える制御回路と、前記増幅動作モードで入力部と
なる第１の差動対トランジスタと、前記第１の差動対ト
ランジスタとドレイン端子をそれぞれ共有する第２の差
動対トランジスタと、前記第２の差動対トランジスタの
各ゲート端子とグランド間にそれぞれ接続した２個の容
量素子と、前記第１及び第２の差動対トランジスタの共
有ドレイン端子に接続した２個の出力低抗と、差動出力
端子と前記第２の差動対トランジスタの各ゲート端子を
短絡するための２個の第１のスイッチと、増幅動作モー
ド又はオフセット補正動作モードに応じて入出力を切り
替えるための第２のスイッチとを有する付記１記載のＡ
／Ｄ変換器。
【０１６１】（付記７）前記差動増幅器列は、参照電圧
発生回路が発生する参照電圧の数より少なくとも１個以
上多い差動増幅器を有し、ある時間において前記参照電
圧の数の差動増幅器が増幅動作モードになり、残りの差
動増幅器はオフセット補正動作モードになる付記６記載
のＡ／Ｄ変換器。
【０１６２】（付記８）前記差動増幅器は、前記オフセ
ット補正動作モードでは入力及び出力の前記第２のスイ
ッチをオフしてオフセット補正動作を行い、前記増幅動
作モードでは入力及び出力の前記第２のスイッチをオン
して増幅動作を行う付記７記載のＡ／Ｄ変換器。
【０１６３】（付記９）前記差動増幅器は、前記オフセ
ット補正動作が終了すると、後続の前記第１のサンプル
／ホールド回路列がホールドモードにある時に前記オフ
セット補正動作モードから前記増幅動作モードに切り替
わり、それに代わり他の前記増幅動作モードにある差動
増幅器が前記増幅動作モードから前記オフセット補正動
作モードに切り替わる付記８記載のＡ／Ｄ変換器。
【０１６４】（付記１０）前記オフセット補正動作モー
ドから前記増幅動作モードに切り替わる差動増幅器と前
記増幅動作モードから前記オフセット補正動作モードに
切り替わる差動増幅器とが互いに隣接しており、前記切
り換えを前記差動増幅器列内の複数の差動増幅器でリレ
ー式に連続して行う付記９記載のＡ／Ｄ変換器。
【０１６５】（付記１１）前記差動増幅器列は、Ａ／Ｄ
変換器の入力フロントエンドの差動増幅器列である付記
１０記載のＡ／Ｄ変換器。
【０１６６】（付記１２）前記差動増幅器の増幅率をオ
フセット補正動作モード時に高くし、増幅動作モード時
に低くする付記６記載のＡ／Ｄ変換器。
【０１６７】（付記１３）前記差動増幅器の増幅率をオ
フセット補正動作モード時に高くし、増幅動作モード時
に低くする付記１１記載のＡ／Ｄ変換器。
【０１６８】（付記１４）前記第２及び第３のサンプル
／ホールド回路は差動増幅器を有し、該差動増幅器は、
入力差動対トランジスタのソース結合端子に接続される
定電流源と、前記定電流源に並列に接続され、電流パス
を接続又は切断するためのスイッチを持つ１個以上のス
イッチ型電流源とを有する付記１記載のＡ／Ｄ変換器。
【０１６９】（付記１５）前記スイッチ型電流源は、サ
ンプルモードのときには電流パスを切断し、ホールドモ
ードのときには電流パスを接続する付記１４記載のＡ／
Ｄ変換器。
【０１７０】（付記１６）前記第２及び第３のサンプル
／ホールド回路は差動増幅器を有し、該差動増幅器は、
入力差動対トランジスタのソース結合端子に接続される
定電流源と、前記定電流源に並列に接続され、電流パス
を接続又は切断するためのスイッチを持つ１個以上のス
イッチ型電流源とを有する付記２記載のＡ／Ｄ変換器。
【０１７１】（付記１７）前記スイッチ型電流源は、サ
ンプルモードのときには電流パスを切断し、ホールドモ
ードのときには電流パスを接続する付記１６記載のＡ／
Ｄ変換器。
【０１７２】（付記１８）前記第２のサンプル／ホール
ド回路列の中で、次段へ転送する前記特定の４つの差電
圧をホールドした状態にある４つのサンプル／ホールド
回路の差動増幅器に対してのみ前記スイッチ型電流源の
電流パスを接続し、他の差電圧をホールドした状態にあ
るサンプル／ホールド回路の差動増幅器の前記スイッチ
型電流源の電流パスを切断する付記１７記載のＡ／Ｄ変
換器。
【０１７３】（付記１９）前記第２のサンプル／ホール
ド回路列は、Ａ／Ｄ変換器の変換周期の２倍周期で、前
記第２及び第３のサンプル／ホールド回路のインターリ
ーブを行う付記１記載のＡ／Ｄ変換器。
【０１７４】（付記２０）前記第２及び第３のサンプル
／ホールド回路は差動増幅器を有し、該差動増幅器は、
入力差動対トランジスタのソース結合端子に接続される
定電流源と、前記定電流源に並列に接続され、電流パス
を接続又は切断するためのスイッチを持つ１個以上のス
イッチ型電流源とを有する付記１３記載のＡ／Ｄ変換
器。
【０１７５】（付記２１）前記スイッチ型電流源は、サ
ンプルモードのときには電流パスを切断し、ホールドモ
ードのときには電流パスを接続する付記２０記載のＡ／
Ｄ変換器。
【０１７６】（付記２２）複数の参照電圧を発生する参
照電圧発生回路と、一方の入力端子にアナログ入力電
圧、他方の入力端子に前記参照電圧生成回路により生成
された各参照電圧が入力され、前記アナログ入力電圧と
各参照電圧との各差電圧を、正負符号を保って増幅し、
非反転出力端子と反転出力端子との間に電位差として出
力する複数の差動増幅器を含む差動増幅器列と、前記差
動増幅器列が出力する各差電圧をサンプル及びホールド
する複数の第１のサンプル／ホールド回路を含む第１の
サンプル／ホールド回路列と、前記第１のサンプル／ホ
ールド回路列の１つの出力に対して、２個の第２及び第
３のサンプル／ホールド回路が接続され、インターリー
ブ動作を行う第２のサンプル／ホールド回路列とを有す
るサンプル／ホールド回路。
【０１７７】
【発明の効果】以上説明したように本発明によれば、第
２のサンプル／ホールド回路列は、第１のサンプル／ホ
ールド回路列の１つの出力に対して並列に接続された第
２及び第３のサンプル／ホールド回路を含む。第２のサ
ンプル／ホールド回路がサンプルモードの時は、第３の
サンプル／ホールド回路がホールドモードとし、サンプ
ルを行うサンプル／ホールド回路を変換周期で交互に切
り替える。サンプルを行うサンプル／ホールド回路を交
互に切り替えることにより、Ａ／Ｄ変換速度を高速にす
ることができる。また、安定したホールド時間を確保す
ることができるので、高精度のＡ／Ｄ変換器を実現する
ことができる。
【図面の簡単な説明】
【図１】図１（Ａ）〜（Ｃ）は、本発明の第１の実施形
態による多段縦続補間型Ａ／Ｄ変換器のブロック構成図
である。
【図２】第１の実施形態による３段構成とした４ビット
Ａ／Ｄ変換器の回路図である。
【図３】第１の実施形態によるＡ／Ｄ変換器の動作タイ
ミングチャートである。
【図４】第１の実施形態による２段構成のＡ／Ｄ変換器
の回路図である。
【図５】第１の実施形態によるｋ段構成のＡ／Ｄ変換器
の回路図である。
【図６】本発明の第２の実施形態によるＡ／Ｄ変換器の
回路図である。
【図７】図７（Ａ）は第２の実施形態による差動増幅器
列の回路図であり、図７（Ｂ）はその差動増幅器列の動
作を示すタイミングチャートである。
【図８】図８（Ａ）は第２の実施形態による差動増幅器
の回路図であり、図８（Ｂ）はその差動増幅器の動作を
示すタイミングチャートである。
【図９】オフセット補正動作モードにおける差動増幅器
の回路図である。
【図１０】図１０（Ａ）は第２の差動対の電圧−電流特
性を示す図であり、図１０（Ｂ）は第１の差動対の電圧
−電流特性を示す図である。
【図１１】増幅動作モードにおける差動増幅器の回路図
である。
【図１２】図１２（Ａ）は補正前の入出力電圧特性を示
す図であり、図１２（Ｂ）は補正後の入出力電圧特性を
示す図である。
【図１３】図１３（Ａ）、（Ｂ）はオフセット補正動作
モード及び増幅動作モードにおける電圧時間変移を示す
図である。
【図１４】図１４（Ａ）は本発明の第３の実施形態によ
る差動増幅器の回路図であり、図１４（Ｂ）はその差動
増幅器の動作を示す回路図である。
【図１５】本発明の第４の実施形態によるＳ／Ｈ回路の
回路図である。
【図１６】図１６（Ａ）はサンプルモードにおけるＳ／
Ｈ回路内の差動増幅器の回路図であり、図１６（Ｂ）は
ホールドモードにおけるＳ／Ｈ回路内の差動増幅器の回
路図である。
【図１７】第４の実施形態によるＳ／Ｈ回路内の差動増
幅器のバイアス電流値の時間変動を示す図である。
【図１８】従来技術によるＡ／Ｄ変換器の回路図であ
る。
【図１９】従来技術によるＡ／Ｄ変換器の動作タイミン
グチャートである。
【符号の説明】
１ 参照電圧生成回路 ２ 差動増幅器列 ３，４，１３ Ｓ／Ｈ回路列 ５、１４，２２ 比較器列 ６，１５，２３ エンコーダ ７，１６ セレクタスイッチ ８〜１１，１７〜２０ 差動増幅器 １２，２１ 補間回路 １０１，１１１，１２１ ＤＳＰ １０２〜１０４，１１２〜１１５，１２２〜１２５ Ａ
／Ｄ変換ブロック ２０１ １段目Ａ／Ｄ変換結果 ２０２ ２段目Ａ／Ｄ変換結果 ２０３ ３段目Ａ／Ｄ変換結果
───────────────────────────────────────────────────── フロントページの続き (72)発明者 塚本 三六 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5J022 AA14 BA01 BA05 BA06 CA10 CB01 CD03 CF01 CF02

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 複数の参照電圧を発生する参照電圧発生
    回路と、 一方の入力端子にアナログ入力電圧、他方の入力端子に
    前記参照電圧生成回路により生成された各参照電圧が入
    力され、前記アナログ入力電圧と各参照電圧との各差電
    圧を、正負符号を保って増幅し、非反転出力端子と反転
    出力端子との間に電位差として出力する複数の差動増幅
    器を含む差動増幅器列と、 前記差動増幅器列が出力する各差電圧をサンプル及びホ
    ールドする複数の第１のサンプル／ホールド回路を含む
    第１のサンプル／ホールド回路列と、 前記第１のサンプル／ホールド回路列の１つの出力に対
    して、２個の第２及び第３のサンプル／ホールド回路が
    接続され、インターリーブ動作を行う第２のサンプル／
    ホールド回路列と、 前記第１のサンプル／ホールド回路列によってホールド
    された各差電圧の正負を判定する複数の比較器を含む第
    １の比較器列と、 前記第１の比較器列の出力に対応するデジタルコードを
    出力する第１のエンコーダとを有するＡ／Ｄ変換器。
  2. 【請求項２】 前記第１のエンコーダは、前記第１の比
    較器列の出力に対応するデジタルコードを出力すると共
    に、前記第１の比較器列の出力を基にアナログ入力電圧
    と各参照電圧との各差電圧の正負が反転する境界を検出
    し、前記第２のサンプル／ホールド回路列がホールドし
    ている各差電圧の中で、検出した境界付近にある特定の
    ４つの差電圧を次段のＡ／Ｄ変換ブロックに転送するた
    めの第１のセレクタスイッチ列を制御する制御信号を生
    成する請求項１記載のＡ／Ｄ変換器。
  3. 【請求項３】 前記次段のＡ／Ｄ変換ブロックは、 前記第１のセレクタスイッチ列から転送された４つの差
    電圧を増幅し、非反転出力端子と反転出力端子との間に
    電位差として出力する第１、第２、第３及び第４の差動
    増幅器と、 前記第１の差動増幅器と前記第２の差動増幅器の非反転
    出力端子及び反転出力出力端子、前記第２の差動増幅器
    と前記第３の差動増幅器の非反転出力端子及び反転出力
    端子、前記第３の差動増幅器と前記第４の差動増幅器の
    非反転出力端子及び反転出力端子の出力をそれぞれイン
    ピーダンス素子列により分圧して複数の差動補間電圧を
    生成する補間回路と、 前記補間回路により生成された各差動補間電圧の正負を
    判定する複数の比較器を含む第２の比較器列と、 前記第２の比較器列の出力に対応するデジタルコードを
    出力する第２のエンコーダとを有する請求項２記載のＡ
    ／Ｄ変換器。
  4. 【請求項４】 前記差動増幅器列内の各差動増幅器は、 増幅動作モードとオフセット補正動作モードを切り換え
    る制御回路と、 前記増幅動作モードで入力部となる第１の差動対トラン
    ジスタと、 前記第１の差動対トランジスタとドレイン端子をそれぞ
    れ共有する第２の差動対トランジスタと、 前記第２の差動対トランジスタの各ゲート端子とグラン
    ド間にそれぞれ接続した２個の容量素子と、 前記第１及び第２の差動対トランジスタの共有ドレイン
    端子に接続した２個の負荷回路と、 差動出力端子と前記第２の差動対トランジスタの各ゲー
    ト端子を短絡するための２個の第１のスイッチと、 増幅動作モード又はオフセット補正動作モードに応じて
    入出力を切り替えるための第２のスイッチとを有する請
    求項１記載のＡ／Ｄ変換器。
  5. 【請求項５】 前記差動増幅器列は、参照電圧発生回路
    が発生する参照電圧の数より少なくとも１個以上多い差
    動増幅器を有し、ある時間において前記参照電圧の数の
    差動増幅器が増幅動作モードになり、残りの差動増幅器
    はオフセット補正動作モードになり、 前記差動増幅器は、前記オフセット補正動作モードでは
    入力及び出力の前記第２のスイッチをオフしてオフセッ
    ト補正動作を行い、前記増幅動作モードでは入力及び出
    力の前記第２のスイッチをオンして増幅動作を行う請求
    項４記載のＡ／Ｄ変換器。
  6. 【請求項６】 前記差動増幅器は、前記オフセット補正
    動作が終了すると、後続の前記第１のサンプル／ホール
    ド回路列がホールドモードにある時に前記オフセット補
    正動作モードから前記増幅動作モードに切り替わり、そ
    れに代わり他の前記増幅動作モードにある差動増幅器が
    前記増幅動作モードから前記オフセット補正動作モード
    に切り替わる際、前記オフセット補正動作モードから前
    記増幅動作モードに切り替わる差動増幅器と前記増幅動
    作モードから前記オフセット補正動作モードに切り替わ
    る差動増幅器とが互いに隣接しており、前記切り換えを
    前記差動増幅器列内の複数の差動増幅器でリレー式に連
    続して行う請求項５記載のＡ／Ｄ変換器。
  7. 【請求項７】 前記差動増幅器の増幅率をオフセット補
    正動作モード時に高くし、増幅動作モード時に低くする
    請求項４記載のＡ／Ｄ変換器。
  8. 【請求項８】 前記第２及び第３のサンプル／ホールド
    回路は差動増幅器を有し、 該差動増幅器は、 入力差動対トランジスタのソース結合端子に接続される
    定電流源と、 前記定電流源に並列に接続され、電流パスを接続又は切
    断するためのスイッチを持つ１個以上のスイッチ型電流
    源とを有する請求項２記載のＡ／Ｄ変換器。
  9. 【請求項９】 前記スイッチ型電流源は、サンプルモー
    ドのときには電流パスを切断し、ホールドモードのとき
    には電流パスを接続する請求項８記載のＡ／Ｄ変換器。
  10. 【請求項１０】 前記第２のサンプル／ホールド回路列
    の中で、次段へ転送する前記特定の４つの差電圧をホー
    ルドした状態にある４つのサンプル／ホールド回路の差
    動増幅器に対してのみ前記スイッチ型電流源の電流パス
    を接続し、他の差電圧をホールドした状態にあるサンプ
    ル／ホールド回路の差動増幅器の前記スイッチ型電流源
    の電流パスを切断する請求項９記載のＡ／Ｄ変換器。
JP2001067049A 2001-03-09 2001-03-09 Ａ／ｄ変換器 Pending JP2002271201A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2001067049A JP2002271201A (ja) 2001-03-09 2001-03-09 Ａ／ｄ変換器
US09/987,347 US6480132B1 (en) 2001-03-09 2001-11-14 A/D converter with higher speed and accuracy and lower power consumption
DE60122669T DE60122669T2 (de) 2001-03-09 2001-11-20 A/D-Wandler
EP01309751A EP1239593B1 (en) 2001-03-09 2001-11-20 A/D converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001067049A JP2002271201A (ja) 2001-03-09 2001-03-09 Ａ／ｄ変換器

Publications (2)

Publication Number Publication Date
JP2002271201A true JP2002271201A (ja) 2002-09-20
JP2002271201A5 JP2002271201A5 (ja) 2006-10-05

Family

ID=18925457

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001067049A Pending JP2002271201A (ja) 2001-03-09 2001-03-09 Ａ／ｄ変換器

Country Status (4)

Country Link
US (1) US6480132B1 (ja)
EP (1) EP1239593B1 (ja)
JP (1) JP2002271201A (ja)
DE (1) DE60122669T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008306580A (ja) * 2007-06-08 2008-12-18 Nec Electronics Corp 増幅回路、デジタルアナログ変換回路及び表示装置

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW564598B (en) * 2001-07-13 2003-12-01 Via Tech Inc Data converter using active interpolation in background auto-zeroing
JP3851870B2 (ja) * 2002-12-27 2006-11-29 株式会社東芝 可変分解能ａ／ｄ変換器
US7821555B2 (en) * 2003-04-21 2010-10-26 Micron Technology, Inc. Multi path power for CMOS imagers
DE10337042B4 (de) * 2003-08-12 2007-08-09 Infineon Technologies Ag Verfahren zur Umsetzung eines analogen Eingangssignals und Analog-Digital-Wandler
JP4529007B2 (ja) * 2004-09-02 2010-08-25 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8059019B2 (en) 2005-01-25 2011-11-15 Atmel Corporation Method and system for minimizing the accumulated offset error for an analog to digital converter
ITRM20050086A1 (it) * 2005-02-28 2006-09-01 Uni Degli Studi Di Roma Tor Vergata Convertitore analogico digitale.
WO2006132036A1 (ja) * 2005-06-10 2006-12-14 Matsushita Electric Industrial Co., Ltd. Ａ／ｄ変換器
US20080246645A1 (en) * 2005-11-17 2008-10-09 Nxp B.V. Folding Circuit
JP4639153B2 (ja) * 2006-01-20 2011-02-23 Ｏｋｉセミコンダクタ株式会社 ディジタル・アナログ変換器
US7602326B2 (en) * 2006-01-20 2009-10-13 Oki Semiconductor Co., Ltd. Digital-to-analog converter having resistor string with ranges to reduce circuit elements
EP2128989A4 (en) * 2007-02-22 2012-04-04 Fujitsu Ltd DEVICE FOR PROCESSING ANALOG SIGNALS
US7990302B2 (en) * 2007-05-29 2011-08-02 Mitsubishi Electric Corporation Analog input device
FR2922388B1 (fr) * 2007-10-12 2013-03-29 Commissariat Energie Atomique Quantificateur, convertisseur analogique-numerique comprenant un tel quantificateur, et recepteur ultra-large bande integrant un tel convertisseur
US7649488B1 (en) * 2008-06-25 2010-01-19 Aptina Imaging Corporation Low-power column parallel cyclic analog-to-digital converter
JP2011109560A (ja) * 2009-11-20 2011-06-02 Fujitsu Semiconductor Ltd アナログデジタル変換回路
US9288082B1 (en) 2010-05-20 2016-03-15 Kandou Labs, S.A. Circuits for efficient detection of vector signaling codes for chip-to-chip communication using sums of differences
US9077386B1 (en) 2010-05-20 2015-07-07 Kandou Labs, S.A. Methods and systems for selection of unions of vector signaling codes for power and pin efficient chip-to-chip communication
JP2012163434A (ja) * 2011-02-07 2012-08-30 Rohm Co Ltd 電池残量の検出回路、検出方法およびそれを用いた電子機器
EP3408935B1 (en) 2016-01-25 2023-09-27 Kandou Labs S.A. Voltage sampler driver with enhanced high-frequency gain
US10242749B2 (en) 2016-04-22 2019-03-26 Kandou Labs, S.A. Calibration apparatus and method for sampler with adjustable high frequency gain
US10003454B2 (en) 2016-04-22 2018-06-19 Kandou Labs, S.A. Sampler with low input kickback
EP3449606A4 (en) 2016-04-28 2019-11-27 Kandou Labs S.A. LOW POWER MULTILAYER ATTACK CIRCUIT
US10200218B2 (en) 2016-10-24 2019-02-05 Kandou Labs, S.A. Multi-stage sampler with increased gain
CN115643137A (zh) * 2017-05-22 2023-01-24 康杜实验室公司 具有更大增益的多级采样器的装置及方法
US10931249B2 (en) 2018-06-12 2021-02-23 Kandou Labs, S.A. Amplifier with adjustable high-frequency gain using varactor diodes
EP3808044A1 (en) 2018-06-12 2021-04-21 Kandou Labs, S.A. Passive multi-input comparator for orthogonal codes on a multi-wire bus
KR102579595B1 (ko) 2018-09-10 2023-09-18 칸도우 랩스 에스에이 슬라이서의 동작 전류를 제어하기 위한 안정화된 고주파 피킹을 갖는 프로그래밍 가능한 연속 시간 선형 이퀄라이저
US10574487B1 (en) 2019-04-08 2020-02-25 Kandou Labs, S.A. Sampler offset calibration during operation
US10680634B1 (en) 2019-04-08 2020-06-09 Kandou Labs, S.A. Dynamic integration time adjustment of a clocked data sampler using a static analog calibration circuit
US10721106B1 (en) 2019-04-08 2020-07-21 Kandou Labs, S.A. Adaptive continuous time linear equalization and channel bandwidth control
US10608849B1 (en) 2019-04-08 2020-03-31 Kandou Labs, S.A. Variable gain amplifier and sampler offset calibration without clock recovery
US11303484B1 (en) 2021-04-02 2022-04-12 Kandou Labs SA Continuous time linear equalization and bandwidth adaptation using asynchronous sampling
US11405006B1 (en) * 2021-04-08 2022-08-02 Pixart Imaging Inc. Amplifying circuit and optical navigation device
US11374800B1 (en) 2021-04-14 2022-06-28 Kandou Labs SA Continuous time linear equalization and bandwidth adaptation using peak detector
US11456708B1 (en) 2021-04-30 2022-09-27 Kandou Labs SA Reference generation circuit for maintaining temperature-tracked linearity in amplifier with adjustable high-frequency gain

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0810830B2 (ja) * 1987-03-04 1996-01-31 株式会社東芝 アナログ―ディジタル変換器
US5151700A (en) 1989-08-04 1992-09-29 Matsushita Electric Industrial Co., Ltd. Serial-parallel type a/d converter
JP3216830B2 (ja) * 1992-06-30 2001-10-09 ソニー株式会社 アナログ信号比較回路
JPH0774635A (ja) * 1993-07-02 1995-03-17 Mitsubishi Electric Corp アナログ・デジタル変換装置
JP3920443B2 (ja) * 1998-02-27 2007-05-30 株式会社ルネサステクノロジ Ａ／ｄ変換回路
US6281828B1 (en) * 1998-03-19 2001-08-28 Kabushiki Kaisha Toshiba Analog/digital converter apparatus
US6239733B1 (en) * 1999-05-28 2001-05-29 United Microelectronics Corp. Current interpolation circuit for use in an A/D converter

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008306580A (ja) * 2007-06-08 2008-12-18 Nec Electronics Corp 増幅回路、デジタルアナログ変換回路及び表示装置

Also Published As

Publication number Publication date
EP1239593A3 (en) 2004-01-21
DE60122669T2 (de) 2007-09-20
US6480132B1 (en) 2002-11-12
EP1239593A2 (en) 2002-09-11
US20020158789A1 (en) 2002-10-31
DE60122669D1 (de) 2006-10-12
EP1239593B1 (en) 2006-08-30

Similar Documents

Publication Publication Date Title
JP2002271201A (ja) Ａ／ｄ変換器
JP2945805B2 (ja) Ａ／ｄ変換器
JP4702066B2 (ja) アナログ／デジタル変換回路
US6518898B1 (en) System and method of background offset cancellation for flash ADCs
US20060061502A1 (en) Switched-capacitor circuit and pipelined a/d converter
JP2002074976A (ja) サンプルホールド増幅回路とそれを用いたパイプライン型ａｄ変換器およびパイプライン型ｄａ変換器
KR100940594B1 (ko) 병렬형 아날로그 디지털 변환기
JP3340280B2 (ja) パイプライン型ａ／ｄコンバータ
US6756928B2 (en) Pseudo-differential amplifier and analog-to-digital converter using the same
WO2011104761A1 (ja) パイプライン型ａ／ｄコンバータおよびａ／ｄ変換方法
US7215159B2 (en) Comparator, sample-and-hold circuit, differential amplifier, two-stage amplifier, and analog-to-digital converter
US8674869B2 (en) A/D conversion circuit
US20220224350A1 (en) Multi-bit resolution sub-pipeline structure for measuring jump magnitude of transmission curve
Viitala et al. A 5-bit 1-GS/s flash-ADC in 0.13-μm CMOS using active interpolation
Hsu et al. A 10b 200MS/s pipelined folding ADC with offset calibration
JP2011166278A (ja) 差動増幅回路、２段増幅回路およびそれらを用いたａ／ｄ変換回路
JP3907633B2 (ja) Ｎｉｃ回路及びａｄｃ回路
JP4681622B2 (ja) Ａｄ変換器
US7414563B2 (en) Analog-to-digital converter with a plurality of conversions
EP1079528A1 (en) Current mode asynchronous decision A/D converter
KR100282443B1 (ko) 디지탈/아날로그 컨버터
Farooq Modeling and Implementation of a 6-Bit, 50MHz Pipelined ADC in CMOS
JP3803649B2 (ja) Ｄ／ａ変換器
JP3530349B2 (ja) 減算増幅回路およびアナログ−デジタル変換回路
CN116318000A (zh) 一种采样保持电路中提高增益的电路及方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050830

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060817

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060817

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081006

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081014

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20081015

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090303