JPH0774635A

JPH0774635A - アナログ・デジタル変換装置

Info

Publication number: JPH0774635A
Application number: JP6091335A
Authority: JP
Inventors: Hiroyuki Kono; 浩之河野; Toshio Kumamoto; 敏夫熊本; Takahiro Miki; 隆博三木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-07-02
Filing date: 1994-04-28
Publication date: 1995-03-17
Also published as: US5539406A

Abstract

(57)【要約】【目的】リンギング現象を抑制し、高速化および低消
費電力化を実現することができるＡ／Ｄ変換装置を提供
する。【構成】上位比較器群２はアナログ信号と上位ラダー
抵抗網３の上位用参照電位とを比較する。スイッチ群５
は上位比較結果に応答してラダー抵抗網４の所定の中間
参照電位をアナログ減算回路８へ出力する。アナログ減
算回路８はアナログ信号から中間参照電位を減算し下位
用入力信号を作成する。下位ラダー抵抗網９は差動増幅
回路１２を介したラダー抵抗網４の一定のスタティック
な中間参照電位を抵抗分割した下位用参照電位を出力す
る。下位比較器群１０は下位用参照電位と下位比較用入
力信号とを比較する。上位および下位比較結果は、上位
および下位エンコーダ７、１１、加減算回路１３により
デジタル信号に変換される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ信号をデジタ
ル信号に変換するアナログ・デジタル（以下、Ａ／Ｄと
略す）変換装置に関し、特に、高速動作、低消費電力を
実現する直並列型のＡ／Ｄ変換装置に関するものであ
る。

【０００２】

【従来の技術】Ａ／Ｄ変換装置は、信号処理のデジタル
化に伴い、種々の装置に用いられるようになり、高速
化、高精度化および低消費電力化が求められている。た
とえば、ビデオ用Ａ／Ｄコンバータでは、高精細ＴＶ、
ビデオ機器等の出現により１０ビット精度のものが求め
られている。上記の高速化および低消費電力化を実現す
る直並列型Ａ／Ｄ変換装置が、電子情報通信学会論文誌
Ｃ−ＩＩＶｏｌ．Ｊ７４−Ｃ−ＩＩＮｏ．２ｐ
ｐ．８１−９１１９９１年２月に示されている。以
下、上記のＡ／Ｄ変換装置と同様の構成を有する従来の
Ａ／Ｄ変換装置について図面を参照しながら説明する。

【０００３】図８は、従来のＡ／Ｄ変換装置の構成を示
す図である。図８において、Ａ／Ｄ変換装置は、サンプ
ルホールド回路１、上位比較器群２、クロックジェネレ
ータ６、上位エンコーダ７、下位ラダー抵抗網９、下位
比較器群１０、下位エンコーダ１１、加減算回路１３、
上位ラダー抵抗網２０、アナログスイッチ群２１、バッ
ファアンプ群２２を含む。

【０００４】サンプルホールド回路１は、入力したアナ
ログ信号の瞬時値を抜出してサンプリングし、一定時間
保持し、上位比較器群２およびバッファアンプ群２２へ
出力する。

【０００５】上位ラダー抵抗網２０は複数の抵抗から構
成され、各抵抗は直列に接続されている。上位ラダー抵
抗網２０の両端には、所定の電位ＶＲＴ、ＶＲＢが入力
される。上位ラダー抵抗網２０は電位ＶＲＴ、ＶＲＢ間
を前記抵抗により所定の値に分割し、上位用参照電位と
して上位比較器群２へ出力する。また、上位ラダー抵抗
網２０は上位用参照電位の中間電位である中間参照電位
を発生し、中間参照電位をアナログスイッチ群２１へ出
力する。

【０００６】上位比較器群２は複数の比較器からなり、
各比較器はクロックジェネレータ６から出力されるクロ
ック信号に応答して、サンプルホールド回路１の出力信
号と上位用参照電位とを比較する。たとえば、各比較器
は、入力信号が参照電位より大きい場合“Ｈ”（高電
位）のレベルの信号を出力し、小さい場合“Ｌ”（接地
電位）のレベルの信号を出力する。ここで、出力される
信号はサーモメータコードである。上位比較器群２は、
サーモメータコードの“Ｈ”のレベル、“Ｌ”のレベル
の境界を見つける。つまり、各比較結果から論理的に判
断し、サーモメータコードの境界に対応する１個の比較
器のみ動作させる（以降、活性化と呼ぶ）。上位比較器
群２に含まれる各比較器はアナログスイッチ群２１と接
続される。活性化された１個の比較器はアナログスイッ
チ群２１を制御する制御信号たとえば、“Ｈ”のレベル
の信号をアナログスイッチ群２１へ出力する。他の比較
器は制御信号として、たとえば、“Ｌ”のレベルの信号
をアナログスイッチ群２１へ出力する。また、上記の制
御信号は上位比較結果信号として上位エンコーダ７へ出
力する。

【０００７】上位エンコーダ７は加減算回路１３と接続
される。上位エンコーダ７は所定の論理処理により入力
された上位比較結果信号を上位デジタルデータに変換
し、加減算回路１３へ出力する。

【０００８】アナログスイッチ群２１は上位比較器群２
に含まれる比較器の個数の３倍の個数のアナログスイッ
チからなり、バッファアンプ群２２と接続される。アナ
ログスイッチ群２１は上位比較器群２から出力された制
御信号に応答して、活性化された１個の比較器に接続さ
れた３個のアナログスイッチをオンする。オンされた３
個のアナログスイッチは活性化された比較器に入力され
る上位用参照電位のすぐ下の中間参照電位およびすぐ上
の２つの中間参照電位をバッファアンプ群２２へ出力す
る。

【０００９】バッファアンプ群２２は４個のバッファア
ンプからなり、下位ラダー抵抗網９および下位比較器群
１０と接続される。バッファアンプ群２２に含まれる１
つのバッファアンプにはサンプルホールド回路１の出力
信号が入力され、出力信号を下位比較器群１０へ出力す
る。他の３つのバッファアンプにはアナログスイッチ群
２１から出力される３つの中間参照電位が入力され、各
中間参照電位が下位ラダー抵抗網９へ出力される。

【００１０】下位ラダー抵抗網９は複数の抵抗から構成
され、各抵抗は直列に接続されている。上位ラダー抵抗
網９の両端にはバッファアンプ群２２から出力される中
間参照電位のうち高電位および低電位が入力され、中間
点には中間参照電位の中電位が入力される。下位ラダー
抵抗網９は入力した中間参照電位を複数の抵抗により分
割し複数の下位用参照電位を下位比較器群１０へ出力す
る。

【００１１】下位比較器群１０は複数の比較器からな
り、各比較器は下位エンコーダ１１と接続される。下位
比較器群１０は上位比較器群２と同様の動作を行なう。
つまり、所定のクロック信号（図示省略）に応答して、
バッファアンプを介して入力されるサンプルホールド回
路１の出力信号と下位ラダー抵抗網９から出力される下
位用参照電位とを比較し、下位比較結果信号を下位エン
コーダ１１へ出力する。

【００１２】下位エンコーダ１１は加減算回路１３と接
続される。下位エンコーダ１１は入力した下位比較結果
信号を所定の論理処理によりエンコードし下位デジタル
データを加減算回路１３へ出力する。

【００１３】加減算回路１３は上位エンコーダ７および
下位エンコーダ１１から出力された上位および下位デジ
タルデータを加減算し、入力したアナログ信号に対応す
るデジタル信号を出力する。

【００１４】次に、上記のように構成されたＡ／Ｄ変換
装置の動作について説明する。入力したアナログ信号は
サンプルホールド回路１でサンプルホールドされ、上位
比較器群２へ出力される。また、上位ラダー抵抗網２０
で抵抗分割された複数の上位用参照電位が上位比較器群
２へ出力される。

【００１５】上位比較器群２はクロックジェネレータ６
から出力されるクロック信号に応答してサンプルホール
ド回路１の出力信号と上位用参照電位とを比較し、上位
比較結果信号を上位エンコーダ７へ出力する。上位エン
コーダ７は入力した上位比較結果信号を所定の論理処理
によりエンコーダし上位デジタルデータを加減算回路１
３へ出力する。以上の動作により入力したアナログ信号
の上位デジタルデータが作成される。

【００１６】上位比較器群２は上位比較結果からサーモ
メータコードの“Ｈ”のレベルと“Ｌ”のレベルの境界
を見つけ、境界に対応する１個の比較器のみを活性化す
る。活性化された比較器はアナログスイッチをオンする
制御信号をアナログスイッチ群２１へ出力する。アナロ
グスイッチ群２１は入力した制御信号に応答して、３つ
のアナログスイッチをオンし、３つの中間参照電位をバ
ッファアンプ群２２へ出力する。バッファアンプ群２２
は入力した３つの中間参照電位を下位ラダー抵抗網９へ
出力する。この３つの中間参照電位が下位比較用の参照
電位となる。中間参照電位の高電位と低電位の間は上位
比較の２ＬＳＢ（Least Significant Bit ）分の電位と
なり、高電位と中電位の間は１ＬＳＢ分の電位となる。
したがって、下位の比較では上位比較の２ＬＳＢ分の電
位を複数に分割してアナログ信号の下位比較が行なわれ
ることになる。ここで、高電位および低電位だけでなく
中電位も下位ラダー抵抗網９へ入力しているのは、中点
付近で浮遊容量による時定数が問題となり、浮遊容量に
よるセトリング時間への影響を小さくするためである。

【００１７】下位ラダー抵抗網９は入力した中間参照電
位を抵抗分割し、複数の下位用参照電位を下位比較器群
１０へ出力する。下位比較器群１０はバッファアンプを
介して入力されるサンプルホールド回路１の出力信号と
下位用参照電位とを比較し、下位比較結果信号を下位エ
ンコーダ１１へ出力する。下位エンコーダ１１は入力し
た下位比較結果信号を所定の論理処理によりエンコード
し、下位デジタルデータを加減算回路１３へ出力する。
以上の動作により、入力したアナログ信号の下位デジタ
ルデータが作成される。

【００１８】加減算回路１３は入力した上位デジタルデ
ータおよび下位デジタルデータを加減算によりデジタル
的に補正し、最終的に入力したアナログ信号に対応した
デジタル信号を作成し出力する。以上の動作により入力
したアナログ信号がデジタル信号に変換されて出力され
る。

【００１９】次に、より具体的な例として、上記の従来
のＡ／Ｄ変換装置と同様の構成を有する１０ビットの直
並列型Ａ／Ｄ変換装置について図面を参照しながら説明
する。図９は従来の１０ビットのＡ／Ｄ変換装置の構成
を示す図である。図９に示すＡ／Ｄ変換装置は１０ビッ
トを達成するため上位側５ビット、下位側６ビットの構
成を有する直並列型Ａ／Ｄ変換器である。

【００２０】図９において、Ａ／Ｄ変換装置は、サンプ
ルホールド回路１、上位比較器群２、クロックジェネレ
ータ６、上位エンコーダ７、下位ラダー抵抗網９、下位
比較器群１０、下位エンコーダ１１、加減算回路１３、
上位ラダー抵抗網２０、アナログスイッチ群２１、バッ
ファアンプ群２２を含む。各部の接続等は図６に示すＡ
／Ｄ変換装置と同様であるので同一番号を付し、説明を
省略する。

【００２１】上位ラダー抵抗網２０は、抵抗Ｒ０〜Ｒ６
５を含む。上位比較器群２は、比較器ＣＨ０〜ＣＨ３１
を含む。抵抗Ｒ０〜Ｒ６５の抵抗値はｒ／２である。通
常、５ビットの上位比較を行なうためには、２⁵ ＋１＝
３３個の抵抗を用いるが、ここでは、中間参照電位の高
電位および低電位以外に中間参照電位の中電位を下位ラ
ダー抵抗網９へ出力するため、さらに２分割し、６６個
の抵抗を用いている。上記の構成により５ビットの上位
比較が可能となる。

【００２２】アナログスイッチ群２１は、アナログスイ
ッチＳ０〜Ｓ９５を含む。上位比較器群２に含まれる１
つの比較器に３つのアナログスイッチが接続される。３
つのアナログスイッチは活性化された比較器に対応する
高電位、中電位、および低電位の３つの中間参照電位を
バッファアンプ群２２を介して下位ラダー抵抗網９へ出
力する。

【００２３】下位ラダー抵抗網９は抵抗ＲＬ０〜ＲＬ６
４を含む。下位比較器群１０は、比較器ＣＬ０〜ＣＬ６
３を含む。上記の構成により６ビットの下位比較が可能
となる。

【００２４】次に、上記のように構成されたＡ／Ｄ変換
装置の動作について具体的に説明する。上位比較の結
果、上位比較器群２に含まれる比較器ＣＨ３０が活性化
されたとする。活性化された比較器ＣＨ３０はアナログ
スイッチをオンさせる制御信号をアナログスイッチＳ８
７、Ｓ９１、Ｓ９４へ出力する。アナログスイッチＳ８
７、Ｓ９１、Ｓ９４は入力した制御信号に応答してオン
状態となる。したがって、アナログスイッチＳ９４は中
間参照電位ＶＴをバッファアンプ群２２のバッファアン
プＢ２へ出力し、アナログスイッチＳ９１は中間参照電
位ＶＭをバッファアンプＢ１へ出力し、アナログスイッ
チＳ８７は中間参照電位ＶＢをバッファアンプＢ０へ出
力する。バッファアンプＢ０〜Ｂ２は、入力した中間参
照電位ＶＢ、ＶＭ、ＶＴを下位ラダー抵抗網９へ出力す
る。

【００２５】下位ラダー抵抗網９は入力された中間参照
電位ＶＴ、ＶＢの間を抵抗ＲＬ０〜ＲＬ６４で分割し、
６４個の下位用参照電位を下位比較器群１０へ出力す
る。下位比較器群１０に含まれる比較器ＣＬ０〜ＣＬ６
３はバッファＢ３を介して入力されたサンプルホールド
回路１の出力信号と下位用参照電位とを比較する。上位
比較の結果、比較器ＣＨ３０が活性化しているので、サ
ンプルホールド回路１の出力信号は上位用参照電位Ｖ
Ｈ、ＶＬの間に存在する。したがって、下位用参照電位
として中間参照電位ＶＴ、ＶＢを用いれば、必ず、中間
参照電位ＶＴ、ＶＢの間にサンプルホールド回路１の出
力信号が存在する。この結果、サンプルホールド回路１
に入力したアナログ信号の下位比較を行なうことが可能
となる。下位比較器群１０は下位比較結果信号を下位エ
ンコーダ１１へ出力する。下位エンコーダ１１は入力し
た６４個の比較結果信号をエンコードし、下位デジタル
データを加減算回路１３へ出力する。加減算回路１３は
入力された下位デジタルデータおよび上位デジタルデー
タをデジタル補正して１０ビットのデジタルデータを出
力する。

【００２６】次に、差動増幅器を用いる従来のＡ／Ｄ変
換装置について説明する。Ａ／Ｄ変換装置は、当該装置
が用いられる民生用電子機器の低消費電力化のため、供
給される電源電圧が低電圧化される傾向にある。したが
って、単一のアナログ信号を入力するよりも、相補的な
差動アナログ信号を入力することによりダイナミックレ
ンジを広げ、ノイズ等に強いＡ／Ｄ変換装置が開発され
ている。たとえば、“Ａ１０−ｂｉｔ７５−ＭＳＰ
ＳＳｕｂｒａｎｇｉｎｇＡ／ＤＣｏｎｖｅｒｔｅ
ｒｗｉｔｈＩｎｔｅｇｒａｔｅｄＳａｍｐｌｅ
ａｎｄＨｏｌｄ”，ＩＥＥＥＪＳＳＣ，ｖｏｌ．２
５，Ｎｏ．６，Ｄｅｃ．，１９９０に開示されるＡ／Ｄ
変換装置がある。以下、上記のＡ／Ｄ変換装置と同様の
構成を有する従来のＡ／Ｄ変換装置について図面を参照
しながら説明する。図２０は、従来の他のＡ／Ｄ変換装
置の構成を示す図である。

【００２７】図２０を参照して、Ａ／Ｄ変換装置は、サ
ンプルホールド回路１０１、上位Ａ／Ｄ変換ユニット１
０２、下位Ａ／Ｄ変換ユニット１０３、参照電圧制御回
路１０４、１０７、デジタル・アナログ変換器（以下Ｄ
ＡＣと略す）１０５、アナログ減算器路１０６、差動増
幅器１０８を含む。上位Ａ／Ｄ変換ユニット１０２は、
上位ラダー抵抗網１１０、上位用比較器ＣＵ、ラッチ回
路ＬＵ、上位エンコーダ１１１を含む。下位Ａ／Ｄ変換
ユニット１０３は、下位ラダー抵抗網１１２、下位比較
器ＣＬ、下位エンコーダ１１３を含む。

【００２８】サンプルホールド回路１０１は、所定のク
ロック信号ＣＫ０に応答して正側の差動アナログ入力信
号ＡＰおよび負側の差動アナログ入力信号ＡＮをそれぞ
れサンプルホールドし、上位ラダー抵抗網１１０および
アナログ減算回路１０６へ出力する。差動参照電圧Ｖｒ
は参照電圧制御回路１０４およびＤＡＣ１０５へ入力さ
れる。参照電圧制御回路１０４は、差動参照電圧Ｖｒに
応じて上位用Ａ／Ｄ変換ユニット１０２の入力レンジを
設定する。また、ＤＡＣ１０５は、差動参照電圧Ｖｒに
応じてデジタル・アナログ変換の最小単位であるＬＳＢ
ステップが設定される。また、参照電圧制御回路１０７
は、ＤＡＣ１０５から出力される差動参照電圧に応答し
て下位Ａ／Ｄ変換ユニット１０３の入力レンジを設定す
る。

【００２９】サンプルホールド回路１０１から出力され
た差動アナログ信号は、上位ラダー抵抗網１１０および
複数の上位比較器ＣＵにより、複数の上位参照電位と比
較され、上位比較結果信号が複数のラッチ回路ＬＵおよ
びＤＡＣ１０５へ出力される。複数のラッチ回路ＬＵ
は、入力した上位比較結果信号をラッチし、上位エンコ
ーダ１１１へ出力する。上位エンコーダ１１１は、入力
した上位比較結果信号に応じて上位デジタル信号ＤＵを
出力する。

【００３０】ＤＡＣ１０５は、入力した上位比較結果信
号に応じて減算用基準信号をアナログ減算器１０６へ出
力する。アナログ減算回路１０６は、サンプルホールド
回路１０１から出力された差動アナログ信号ＡＰ、ＡＮ
からＤＡＣ１０５から出力された減算用基準信号を減算
し、下位比較用差動アナログ信号を差動増幅器１０８へ
出力する。差動増幅器１０８は、入力した下位比較用差
動アナログ信号を所定のゲインで増幅し、下位ラダー抵
抗網１１２へ出力する。

【００３１】下位ラダー抵抗網１１２および複数の下位
比較器ＣＬは、入力した下位比較用差動アナログ信号と
所定の下位参照電位とを比較し、比較結果を下位エンコ
ーダ１１３へ出力する。下位エンコーダ１１３は、下位
比較結果信号に応じて、下位デジタル信号ＤＬを出力す
る。

【００３２】以上の動作により、差動アナログ信号Ａ
Ｐ、ＡＮが上位Ａ／Ｄ変換ユニット１０２により上位デ
ジタル信号ＤＵに変換され、下位Ａ／Ｄ変換ユニット１
０３により下位デジタル信号ＤＬに変換される。

【００３３】次に、図２０に示すアナログ減算器による
減算動作について説明する。図２１は、図２０に示すア
ナログ減算器による減算結果を示す図である。

【００３４】図２１を参照して、たとえば、正側アナロ
グ入力信号ＡＰおよび負側アナログ入力信号ＡＮとして
三角波が入力された場合、ＤＡＣ１０５は、上位比較結
果信号を基に、階段状の正側および負側のＤ／Ａ変換結
果信号をアナログ減算器１０６へ出力する。アナログ減
算器１０６は、正側アナログ入力信号ＡＰから正側Ｄ／
Ａ変換結果信号を減算し、同様に、負側アナログ信号Ａ
Ｎから負側Ｄ／Ａ変換結果信号を減算する。この結果、
アナログ減算器１０６は、１ＬＳＢに相当する範囲の三
角波を正側減算結果信号および負側減算結果信号として
それぞれ差動増幅器１０８へ出力する。つまり基準電位
を中心として正側に１ＬＳＢの範囲の正側減算結果信号
が出力され、負側へ１ＬＳＢの範囲の負側減算結果信号
がそれぞれ出力される。

【００３５】次に、上記の正側減算結果信号および負側
減算結果信号を差動増幅する差動増幅器１０８について
さらに詳細に説明する。図２２は、図２０に示す差動増
幅器の構成を示す回路図である。

【００３６】図２２を参照して、差動増幅器は、抵抗Ｒ
１０１〜Ｒ１０４、トランジスタＱ１０１、Ｑ１０２を
含む。抵抗Ｒ１０１は電源電圧Ｖ_CCおよびトランジスタ
Ｑ１０１と接続される。トランジスタＱ１０１は抵抗Ｒ
１０３と接続される。トランジスタＱ１０１のベースに
は、入力電圧Ｖｉｎ１として正側減算結果信号が入力さ
れる。抵抗Ｒ１０３は定電流源ＩＳ１と接続される。定
電流源ＩＳ１は接地電位と接続される。抵抗Ｒ１０２
は、電源電圧Ｖ_CCおよびトランジスタＱ１０２と接続さ
れる。トランジスタＱ１０２は抵抗Ｒ１０４と接続され
る。トランジスタＱ１０２のベースには差動入力電圧Ｖ
ｉｎ２として負側減算結果信号が入力される。抵抗Ｒ１
０４は定電流源ＩＳ１と接続される。抵抗Ｒ１０１とト
ランジスタＱ１０１との接続点から出力電圧Ｖｏ１が出
力される。抵抗Ｒ１０２とトランジスタＱ１０２との接
続点から出力電圧Ｖｏ２が出力される。

【００３７】次に、上記のように構成された差動増幅器
の入出力特性について説明する。図２３は、図２０に示
す差動増幅器の差動入力電圧とコレクタ電流との関係を
示す図である。図２４は、図２０に示す差動増幅器の差
動入力電圧と出力電圧との関係を示す図である。

【００３８】図２３および図２４に示すように、コレク
タ電流Ｉｃ１、Ｉｃ２、出力電圧Ｖｏ１、Ｖｏ２は指数
関数的に変化し、ほぼ線形的に変化するリニア領域はＬ
Ｒに示す範囲に限られる。このリニア領域ＬＲ以外の領
域では、指数関数的変化の特徴が顕著に現れ、差動入力
電圧Ｖｉｎ１−Ｖｉｎ２と出力電圧Ｖｏ１、Ｖｏ２は比
例しなくなり、増幅時の誤差となる。

【００３９】次に、上記の差動増幅回路を用いた正側お
よび負側減算結果信号の増幅結果について説明する。図
２５は、図２０に示す差動増幅器の入出力特性を示す図
である。

【００４０】図２３を参照して、基準電位を中心として
三角波の正側および負側減算結果信号が入力されると、
正側および負側出力信号は基準電位を中心として正側お
よび負側へそれぞれ出力される。つまり、入力信号であ
る正側および負側の減算結果信号の範囲（２ＬＳＢ）が
差動増幅器のリニア範囲ＬＲを超えて入力されるため、
リニア範囲ＬＲ以外の部分では、出力信号が入力信号に
比例せず、高精度な増幅ができない部分ＮＬＲが生じて
いた。差動増幅器の入出力電圧特性において、エミッタ
側の負荷抵抗を大きくするとリニア範囲ＬＲは広がる
が、逆に、電圧利得は入力範囲が広がった分だけ減少す
る。このため、同じ出力を得るためには入力範囲を大き
くする必要があり、低電圧化には不向きとなる。したが
って、低電圧化を達成するため、ある程度増幅時の精度
を犠牲にし、上記のような範囲で差動増幅器を用いてい
た。

【００４１】

【発明が解決しようとする課題】上記のように構成され
た従来のＡ／Ｄ変換装置では、上位ラダー抵抗網２０の
中間参照電位をアナログスイッチ群２１およびバッファ
アンプ群２２を介して下位ラダー抵抗網９へ伝達する。
このとき、クロックジェネレータ６が出力するクロック
信号に応答して上位比較器群２は上位比較を行なう。上
位ラダー抵抗網２０の中間参照電位はサンプルホールド
回路１を介して入力されるアナログ信号の電位レベルに
応じて変化する。したがって、下位ラダー抵抗網９の下
位用参照電位がクロック周期ごとに変化する。この結
果、下位用参照電位の変化により下位ラダー抵抗網９に
付く浮遊容量が充放電されるため、リンギング現象を発
生する。このリンギング現象は下位用参照電位のセトリ
ング時間に影響するため、Ａ／Ｄ変換装置の動作周波数
を高速化することができないという問題点があった。

【００４２】また、上記の構成のまま動作周波数の高速
化を実現しようとすると、リンギング現象を抑制する必
要がある。リンギング現象の抑制のためには短時間で下
位ラダー抵抗網９に付く浮遊容量を充放電してしかも安
定点に達するように大きな電流を流す必要があり、装置
の消費電力が増大してしまうという問題点もあった。

【００４３】さらに、差動増幅器を用いる従来のＡ／Ｄ
変換装置では、上記のように、基準電位を中心として正
側および負側へそれぞれ正側減算結果信号および負側減
算結果信号を入力するため、高精度な下位用アナログ信
号の増幅を行なうできなかった。したがって、誤差を有
する下位用アナログ信号を用いて下位Ａ／Ｄ変換動作を
行なうため、下位側での出力信号は誤差を有し、結果と
して高精度なＡ／Ｄ変換ができないという問題点があっ
た。

【００４４】本発明は上記課題を解決するためのもので
あって、リンギング現象を抑制し、高速化および低消費
電力化を実現することができるＡ／Ｄ変換装置を提供す
ることを目的とする。

【００４５】本発明の他の目的は、高精度な変換を実現
するＡ／Ｄ変換装置を提供することである。

【００４６】本発明のさらに他の目的は、高集積化に適
するＡ／Ｄ変換装置を提供することである。

【００４７】

【課題を解決するための手段】請求項１記載のＡ／Ｄ変
換装置は、第１参照電位を発生する第１参照電位発生手
段と、第１参照電位と同一の第２参照電位を発生する第
２参照電位発生手段と、アナログ信号の電位と第１参照
電位とを比較して第１比較結果信号を出力する第１比較
手段と、第１比較結果信号に応答して第２参照電位の中
から所定の第３参照電位を選択する選択手段と、アナロ
グ信号から第３参照電位を減算する減算手段と、第２参
照電位の中の所定の第４参照電位をもとに所定の第５参
照電位を発生させる第３参照電位発生手段と、減算手段
の出力信号の電位と第５参照電位とを比較して第２比較
結果信号を出力する第２比較手段と、第１および第２比
較結果信号をデジタル信号に変換する変換手段とを含
む。

【００４８】請求項２記載のＡ／Ｄ変換装置は、第１参
照電位を発生する第１参照電位発生手段と、第１参照電
位と同一の第２参照電位を発生する第２参照電位発生手
段と、アナログ信号の電位と第１参照電位とを比較して
第１比較結果信号を出力する第１比較手段と、第１比較
結果信号に応答して第２参照電位の中から所定の第３参
照電位を選択する選択手段と、アナログ信号から第３参
照電位を減算する減算手段と、第２参照電位の中の所定
の第４参照電位をもとに所定の第５参照電位を発生させ
る第３参照電位発生手段と、減算手段の出力信号の電位
と第５参照電位とを比較して第２比較結果信号を出力す
る第２比較手段と、第１および第２比較結果信号をデジ
タル信号に変換する変換手段とを含む。

【００４９】選択手段は、第２参照電位発生手段と減算
手段との接続を制御する第２参照電位の数と同数の第１
スイッチ手段を含む。

【００５０】さらに、第１スイッチ手段と同一の構成を
有し、アナログ信号が入力され、常にオン状態でアナロ
グ信号を減算手段へ出力する第２スイッチ手段を含む。

【００５１】請求項３記載のＡ／Ｄ変換装置は、第１参
照電位を発生する第１参照電位発生手段と、第１参照電
位と同一の第２参照電位を発生する第２参照電位発生手
段と、アナログ信号の電位と第１参照電位とを比較して
第１比較結果信号を出力する第１比較手段と、第１比較
結果信号に応答して第２参照電位の中から所定の第３参
照電位を選択する選択手段と、アナログ信号から第３参
照電位を減算する減算手段と、第２参照電位の中の所定
の第４参照電位をもとに所定の第５参照電位を発生させ
る第３参照電位発生手段と、減算手段の出力信号の電位
と第５参照電位とを比較して第２比較結果信号を出力す
る第２比較手段と、第１および第２比較結果信号をデジ
タル信号に変換する変換手段とを含む。

【００５２】選択手段は、第２参照電位発生手段と減算
手段との接続を制御する第２参照電位の数と同数の第３
スイッチ手段と、第３スイッチ手段がオンまたはオフす
るタイミングを制御する制御信号を出力する制御手段と
を含む。

【００５３】さらに、第３スイッチ手段と同一の構成を
有し、アナログ信号が入力され、制御信号に応答してア
ナログ信号を減算手段へ出力する第４スイッチ手段を含
む。

【００５４】請求項４記載のＡ／Ｄ変換装置は、第１参
照電位を発生する第１参照電位発生手段と、第１参照電
位と同一の第２参照電位を発生する第２参照電位発生手
段と、アナログ信号の電位と第１参照電位とを比較して
第１比較結果信号を出力する第１比較手段と、第１比較
結果信号に応答して第２参照電位の中から所定の第３参
照電位を選択する選択手段と、アナログ信号から第３参
照電位を減算する減算手段と、第２参照電位の中の所定
の第４参照電位をもとに所定の第５参照電位を発生させ
る第３参照電位発生手段と、減算手段の出力信号の電位
と第５参照電位とを比較して第２比較結果信号を出力す
る第２比較手段と、第１および第２比較結果信号を前記
デジタル信号に変換する変換手段とを含む。

【００５５】選択手段は、第２参照電位発生手段と減算
手段との接続を制御する第２参照電位の数と同数の第５
スイッチ手段を含む。

【００５６】さらに、第５スイッチ手段と同一の構成を
有し、前記アナログ信号を減算手段へ出力する第６スイ
ッチ手段を含み、第６スイッチ手段は前記第５スイッチ
手段の近傍にレイアウトされる。

【００５７】請求項５記載のＡ／Ｄ変換装置は、第１参
照電位を発生する第１参照電位発生手段と、アナログ信
号の電位と第１参照電位とを比較して第１比較結果信号
を出力する第１比較手段と、第１比較結果信号に応答し
て第１参照電位の中から所定の第２参照電位を選択する
選択手段と、アナログ信号から第２参照電位を減算する
減算手段と、第１参照電位の中の所定の第３参照電位を
もとに所定の第４参照電位を発生させる第２参照電位発
生手段と、減算手段の出力信号の電位と第４参照電位と
を比較して第２比較結果信号を出力する第２比較手段
と、第１および第２比較結果信号をデジタル信号に変換
する変換手段とを含む。

【００５８】請求項６記載のＡ／Ｄ変換装置は、アナロ
グ信号の電位と所定の複数の上位参照電位とを比較する
上位比較手段と、上位比較手段による上位比較結果に応
じて、アナログ信号の電位が第１電位と第２電位との間
になるようにアナログ信号から所定の電圧を減算し、下
位用アナログ信号を出力する減算手段と、下位用アナロ
グ信号を差動増幅する差動増幅手段と、差動増幅手段に
より差動増幅された下位用アナログ信号の電位と所定の
複数の下位参照電位とを比較する下位比較手段と、上位
および下位比較手段による上位および下位比較結果に応
じて上記アナログ信号に対応したデジタル信号を出力す
る出力手段とを含み、第１および第２電位は、差動増幅
手段の入出力特性のリニア範囲に含まれる。

【００５９】請求項７記載のＡ／Ｄ変換装置は、請求項
６記載のＡ／Ｄ変換装置の構成に加え、上位比較手段
は、アナログ信号の上位比較範囲を第１電位と第２電位
との差ごとに分割し、各分割範囲の中間点の電位を上位
参照電位として出力する上位参照電位出力手段と、上位
参照電位出力手段から出力された複数の上位参照電位と
アナログ信号とを比較する比較手段とを含む。

【００６０】請求項８記載のＡ／Ｄ変換装置は、請求項
７記載のＡ／Ｄ変換装置の構成に加え、上位参照電位出
力手段は、複数の抵抗を直列に接続したラダー抵抗網を
含み、ラダー抵抗網の両端の抵抗の抵抗値は、他の抵抗
の抵抗値の半分である。

【００６１】請求項９記載のＡ／Ｄ変換装置は、請求項
６記載のＡ／Ｄ変換装置の構成に加え、減算手段は、上
位比較結果に応じて所定の電位を有する基準アナログ信
号を出力するアナログ信号出力手段と、アナログ信号か
ら基準アナログ信号を減算するアナログ減算手段とを含
み、アナログ信号出力手段は、基準アナログ信号の電位
を第１電位と第２電位との差の１／２だけシフトして出
力する。

【００６２】請求項１０記載のＡ／Ｄ変換装置は、請求
項６記載のＡ／Ｄ変換装置の構成に加え、減算手段は、
アナログ信号の電位を第１電位と第２電位との差の１／
２だけシフトするシフト手段と、シフト手段によりシフ
トされたアナログ信号から上位比較手段による上位比較
結果に応じて、所定の電圧を減算し、下位用アナログ信
号を出力する下位用アナログ信号出力手段とを含む。

【００６３】

【作用】請求項１記載のＡ／Ｄ変換装置においては、第
１比較結果信号に応答して、選択手段が第２参照電位の
中から所定の第３参照電位を選択する。減算手段はアナ
ログ信号から第３参照電位を減算する。一方、第３参照
電位発生手段は、第２参照電位の中の所定の第４参照電
位をもとに所定の第５参照電位を発生させる。第２比較
手段は、第３参照電位が減算されたアナログ信号と第５
参照電位とを比較し、第２比較結果信号を出力する。こ
のとき、第５参照電位は第２参照電位の中の所定の第４
参照電位から作成されているので、アナログ信号の変動
の影響を受けず、一定のスタティックな参照電位とな
る。したがって、第３参照電位発生手段でのリンギング
現象が抑制される。

【００６４】請求項２記載のＡ／Ｄ変換装置において
は、第１スイッチ手段と同一の構成を有する第２スイッ
チ手段を介してアナログ信号が減算手段へ入力されてい
るので、第１スイッチ手段による第３参照電位への影響
と同じ影響を与えたアナログ信号を減算手段へ入力する
ことができる。この結果、両者の影響が減算手段で相殺
される。

【００６５】請求項３記載のＡ／Ｄ変換装置において
は、制御手段が出力する制御信号により、第３スイッチ
手段と第４スイッチ手段とが同一のタイミングで制御さ
れているので、制御信号に起因してスイッチの電極間の
容量を通じて入力側の電位が出力側へ伝達されるフィー
ドスルーの影響が第３参照電位およびアナログ信号に同
様に作用する。

【００６６】請求項４記載のＡ／Ｄ変換装置において
は、第６スイッチ手段は第５スイッチ手段の近傍にレイ
アウトされているので、第６スイッチ手段は第５スイッ
チ手段と同様な熱の影響を受け、同様な温度特性を示
す。

【００６７】請求項５記載のＡ／Ｄ変換装置において
は、第１参照電位発生手段が発生する第１参照電位を用
いて第１比較手段により第１比較動作を行なう。また、
選択手段により第１参照電位の中から所定の第２参照電
位を選択するとともに、第２参照電位発生手段により第
１参照電位を用いて所定の第４参照電位を発生させる。
この結果、第１参照電位のみを用いて第２参照電位を選
択し、かつ、第４参照電位を発生させることができるの
で、他の参照電位発生手段が不要となる。

【００６８】請求項６記載のＡ／Ｄ変換装置において
は、差動増幅手段の入出力特性のリニア範囲に含まれる
第１電位と第２電位との間になるように下位用アナログ
信号を差動増幅手段へ出力しているので、差動増幅手段
のリニア範囲でのみ下位用アナログ信号が増幅され、高
精度な増幅動作がなされる。

【００６９】請求項７記載のＡ／Ｄ変換装置は、中間点
の電位である上位参照電位とアナログ信号と比較するこ
とにより、下位用アナログ信号の電位は差動増幅手段の
入出力特性のリニア範囲に含まれる第１電位と第２電位
との間になり、差動増幅手段のリニア範囲でのみ下位用
アナログ信号が増幅され、高精度な増幅動作がなされ
る。

【００７０】請求項８記載のＡ／Ｄ変換装置は、ラダー
抵抗網の両端の抵抗の抵抗値を他の抵抗の抵抗値の半分
にすることにより、下位用アナログ信号の電位は差動増
幅手段の入出力特性のリニア範囲に含まれる第１電位と
第２電位との間になり、差動増幅手段のリニア範囲での
み下位用アナログ信号が増幅され、高精度な増幅動作が
なされる。

【００７１】請求項９記載のＡ／Ｄ変換装置は、基準ア
ナログ信号を第１電位と第２電位との差の１／２だけシ
フトして出力することにより、下位用アナログ信号の電
位は差動増幅手段の入出力特性のリニア範囲に含まれる
第１電位と第２電位との間になり、差動増幅手段のリニ
ア範囲でのみ増幅され高精度な増幅動作がなされる。

【００７２】請求項１０記載のＡ／Ｄ変換装置は、アナ
ログ信号を第１電位と第２電位との差の１／２だけシフ
トすることにより、下位用アナログ信号の電位は差動増
幅手段の入出力特性のリニア範囲に含まれる第１電位と
第２電位との間になり、差動増幅手段のリニア範囲での
み下位用アナログ信号が増幅され、高精度な増幅動作が
なされる。

【００７３】

【実施例】次に、本発明の第１の実施例のＡ／Ｄ変換装
置について図面を参照しながら説明する。図１は、本発
明の第１の実施例のＡ／Ｄ変換装置の構成を示す図であ
る。

【００７４】図１において、Ａ／Ｄ変換装置は、サンプ
ルホールド回路１、上位比較器群２、上位ラダー抵抗網
３、ラダー抵抗網４、スイッチ群５、クロックジェネレ
ータ６、上位エンコーダ７、アナログ減算回路８、下位
ラダー抵抗網９、下位比較器群１０、下位エンコーダ１
１、差動増幅回路１２、加減算回路１３を含む。図１に
おいて、図８に示すＡ／Ｄ変換装置と同様の構成を有す
る部分は同一番号を付し、以下その説明を省略する。

【００７５】上位ラダー抵抗網３は直列に接続された複
数の抵抗を含む。上位ラダー抵抗網３の両端の抵抗の抵
抗値はｒ／２（ｒは所定値）であり、その他の抵抗の抵
抗値はｒである。上位ラダー抵抗網３の両端には所定の
電位ＶＲＴ、ＶＲＢが印加され、電位ＶＲＴ、ＶＲＢ間
を抵抗分割し複数の上位用参照電位を発生させる。各上
位用参照電位は上位比較器群２に含まれる各比較器へ入
力される。

【００７６】ラダー抵抗網４は直列に接続された複数の
抵抗を含む。ラダー抵抗網４の両端の抵抗の抵抗値はｒ
／２であり、その他の抵抗の抵抗値はｒである。ラダー
抵抗網４の両端には、上位ラダー抵抗網３と同様に所定
の電位ＶＲＴ、ＶＲＢが印加される。ラダー抵抗網４は
電位ＶＲＴ、ＶＲＢ間を抵抗分割し、上位ラダー抵抗網
３が発生する上位用参照電位と同一の中間参照電位を発
生させ、スイッチ群５へ出力する。

【００７７】スイッチ群５は、複数のスイッチ素子から
構成される。各スイッチ素子の一端にはラダー抵抗網４
から発生する中間参照電位が印加され、他端はアナログ
減算回路８と接続される。各スイッチ素子は上位比較器
群２から出力される上位比較結果信号に応答して１つの
スイッチのみがオンの状態となり、他のスイッチはオフ
の状態となる。

【００７８】アナログ減算回路８はサンプルホールド回
路１、スイッチ群５、下位比較器群１０と接続される。
アナログ減算回路８のプラス端子にはサンプルホールド
回路１の出力信号が入力され、マイナス端子にはスイッ
チ群５の出力信号が入力される。アナログ減算回路８は
サンプルホールド回路１の出力信号からスイッチ群５の
出力信号の電位を減算し、下位比較用入力信号を下位比
較器群１０へ出力する。

【００７９】差動増幅回路１２はラダー抵抗網４および
下位ラダー抵抗網９と接続される。差動増幅回路１２に
はラダー抵抗網４から所定の中間参照電位が印加され
る。ここでは、たとえば、上位比較の２ＬＳＢ分の電位
が印加されている。差動増幅回路１２は入力した参照電
位を下位ラダー抵抗網９へ出力する。

【００８０】次に、上記のように構成されたＡ／Ｄ変換
装置の動作について説明する。入力されたアナログ信号
はサンプルホールド回路１でサンプルホールドされる。
サンプルホールドされたアナログ信号は上位比較器群２
へ入力し、上位ラダー抵抗網３で抵抗分割された複数の
上位用参照電位と比較される。上位比較器群２は各比較
結果を論理的に判断して、１個の比較器のみを活性化
し、上位比較結果信号を上位エンコーダ７へ出力する。
上位エンコーダ７は入力した上位比較結果信号をデジタ
ル的にエンコードし上位デジタルデータを加減算回路１
３へ出力する。以上の動作は従来のＡ／Ｄ変換装置と同
様である。

【００８１】次に、上位比較器群２は上位比較結果信号
をスイッチ群５に含まれる各スイッチ素子の動作を制御
する制御信号としてスイッチ群５へ出力する。この制御
信号は活性化された比較器へ印加されている上位ラダー
抵抗網３の上位用参照電位と同じ中間参照電位が印加さ
れているスイッチ群５のスイッチ素子のみをオンの状態
にし、他のスイッチ素子をオフの状態に制御する信号で
ある。したがって、活性化された比較器に入力する上位
用参照電位と等しい中間参照電位がアナログ減算回路８
へ出力される。アナログ減算回路８はサンプルホールド
回路１の出力信号からスイッチ群５から入力された中間
参照電位を減算する。つまり、上位比較結果に基づく所
定のオフセット電位がサンプルホールド回路１の出力信
号から減算され、所定の範囲内にある下位比較用の入力
信号が作成される。ここで、所定範囲内とは、たとえ
ば、上位比較の１ＬＳＢ分の電位である。アナログ減算
回路８で作成された下位比較用入力信号は下位比較器群
１０へ出力される。

【００８２】一方、差動増幅回路１２にはラダー抵抗網
４から２ＬＳＢ分の中間参照電位が入力されている。こ
の中間参照電位は一定の電位ＶＲＴ、ＶＲＢ間を抵抗分
割して発生させた電位であり、時間的に変動せず常に一
定の電位である。つまり、差動増幅回路１２へ入力され
る中間参照電位は常にスタティックな状態にある。差動
増幅回路１２は、この一定の中間参照電位を受けて下位
ラダー抵抗網９の両端に常に一定の電位を与える。した
がって、下位ラダー抵抗網９に印加される電位は時間的
に変化せず常に一定であるため、下位ラダー抵抗網９に
付く浮遊容量を充放電することがなくリンギング現象を
全く発生させない。この結果、下位ラダー抵抗網９はリ
ンギングのない下位用参照電位を発生させ、下位比較器
群１０へ出力することが可能となる。

【００８３】本実施例で、ラダー抵抗網４により下位比
較用入力信号および下位用参照電位を作成するための中
間参照電位を発生させているのは以下の理由による。上
位ラダー抵抗網３に接続される上位比較器群２に含まれ
る比較器は、一般に、バイポーラトランジスタにより構
成される。このバイポーラトランジスタのベース端子に
上位用参照電位が入力され、微小な電流が流れる。この
とき、上位ラダー抵抗網３を流れる電流が微妙に変化
し、その線形性が損われる。一方、ラダー抵抗網４は、
上位比較器群２と接続されていないので、線形性が損わ
れることなく、高精度な中間参照電位を発生することが
できる。この結果、高精度な下位比較用入力信号および
下位用参照電位を発生させることができ、装置の高精度
化を実現することができる。

【００８４】下位ラダー抵抗網９は差動増幅回路１２の
出力電位を抵抗分割し、複数の下位用参照電位を下位比
較器群１０へ出力する。下位比較器群１０は、アナログ
減算回路８から出力される下位比較用入力信号と下位用
参照電位とを比較し、下位比較結果信号を下位エンコー
ダ１１へ出力する。下位エンコーダ１１は下位比較結果
信号をエンコードし、下位デジタルデータを加減算回路
１３へ出力する。加減算回路１３は入力した上位デジタ
ルデータおよび下位デジタルデータに加減算処理を行な
いデジタル補正し、入力したアナログ信号に対応するデ
ジタル信号を出力する。

【００８５】次に、第１の実施例のＡ／Ｄ変換装置をさ
らに具体的に説明するため、第２の実施例として１０ビ
ットのＡ／Ｄ変換装置について説明する。図２は、本発
明の第２の実施例の１０ビットのＡ／Ｄ変換装置の構成
を示す図である。図２に示すＡ／Ｄ変換装置は１０ビッ
トを達成するため、たとえば、上位側５ビット、下位側
６ビットの構成の直並列型Ａ／Ｄ変換装置である。

【００８６】図２に示すＡ／Ｄ変換装置と図１に示すＡ
／Ｄ変換装置の構成は同様であり、同一部分に同一番号
を付し以下その説明を省略する。

【００８７】上位ラダー抵抗網３は抵抗ＲＨ０〜ＲＨ３
２を含む。抵抗ＲＨ０〜ＲＨ３２は直列に接続され、抵
抗ＲＨ０、ＲＨ３２の抵抗値はｒ／２であり、その他の
抵抗ＲＨ１〜ＲＨ３１の抵抗値はｒである。上位ラダー
抵抗網３の両端には電位ＶＲＴ、ＶＲＢが印加される。
抵抗ＲＨ０〜ＲＨ３２は電位ＶＲＴ、ＶＲＢ間を抵抗分
割し、等分割された３２個の上位用参照電位を上位比較
器群２へ出力する。

【００８８】上位比較器群２は３２個の比較器ＣＨ０〜
ＣＨ３１を含む。比較器ＣＨ０〜ＣＨ３１は上位ラダー
抵抗網３から出力される３２個の上位用参照電位とサン
プルホールド回路１から出力される上位比較用入力信号
の電位とを比較し、３２個の上位比較結果信号を上位エ
ンコーダ７およびスイッチ群５へ出力する。

【００８９】ラダー抵抗網４は抵抗ＲＳ０〜ＲＳ３２を
含む。抵抗ＲＳ０〜ＲＳ３２は直列に接続され、抵抗Ｒ
Ｓ０、ＲＳ３２の抵抗値はｒ／２であり、その他の抵抗
ＲＳ１〜ＲＳ３１の抵抗値はｒである。ラダー抵抗網４
の両端にも電位ＶＲＴ、ＶＲＢが印加されており、３３
個の抵抗ＲＳ０〜ＲＳ３２により抵抗分割され３２個の
中間参照電位をスイッチ群５へ出力する。ラダー抵抗網
４の構成はラダー抵抗網３の構成と同一であるので、３
２個の中間参照電位は３２個の上位用参照電位と同一の
電位となる。

【００９０】スイッチ群５はスイッチ素子ＳＷ０〜ＳＷ
３１を含む。スイッチ素子ＳＷ０〜ＳＷ３１の一端はラ
ダー抵抗網４と接続され、他端はアナログ減算回路８の
マイナス端子側と接続されている。スイッチ素子ＳＷ０
〜ＳＷ３１の動作は上位比較器２から出力される３２個
の上位比較結果信号に応答して制御される。

【００９１】下位ラダー抵抗網９は抵抗ＲＬ０〜ＲＬ６
４を含む。６５個の抵抗ＲＬ０〜ＲＬ６４は直列に接続
され、抵抗ＲＬ０、ＲＬ６４の抵抗値はｎｒ／２（ｎｒ
は所定値）であり、その他の抵抗ＲＬ１〜ＲＬ６３の抵
抗値はｎｒである。下位ラダー抵抗網９の両端には差動
増幅回路１２から出力される電位が印加され６５個の抵
抗ＲＬ０〜ＲＬ６４により抵抗分割された６４個の下位
用参照電位を下位比較器群１０へ出力する。

【００９２】下位比較器群１０は比較器ＣＬ０〜ＣＬ６
３を含む。６４個の比較器ＣＬ０〜ＣＬ６３はアナログ
減算回路８から出力される下位比較用入力信号と６４個
の下位用参照電位とを比較し、６４個の下位比較結果信
号を下位エンコーダ１１へ出力する。

【００９３】次に、上記のように構成された第２の実施
例のＡ／Ｄ変換装置の動作について説明する。まず、ア
ナログ信号の上位比較動作について説明する。サンプル
ホールド回路１へ入力したアナログ信号はサンプルホー
ルドされ、上位比較用入力信号として出力される。上位
比較用入力信号は上位比較器群２に含まれる３２個の比
較器ＣＨ０〜ＣＨ３１により上位ラダー抵抗網３から出
力される等分割された３２個の上位用参照電位と比較さ
れる。上位比較器群２は比較結果として３２個の上位比
較結果信号を上位エンコーダ７へ出力する。上位エンコ
ーダ７は入力した３２個の上位比較結果信号をエンコー
ドし、上位デジタルデータを加減算回路１３へ出力す
る。以上の動作により５ビットの上位比較動作を行なう
ことができる。

【００９４】今、上位比較の結果、比較器ＣＨ２９が活
性化したとする。比較器ＣＨ２９はスイッチ素子ＳＷ２
９をオンする上位比較結果信号を出力し、スイッチ素子
ＳＷ２９がオンする。この結果、比較器ＣＨ２９へ入力
されているノードＨ２９の上位用参照電位と等しいノー
ドＳ２９の中間参照電位がスイッチ素子ＳＷ２９を介し
てアナログ減算回路８のマイナス端子へ入力する。アナ
ログ減算回路８はサンプルホールド回路１から出力され
る上位比較用入力信号からノードＳ２９の中間参照電位
を減算する。上位比較用入力信号はノードＨ３０の上位
用参照電位とノードＨ２９の上位用参照電位の間（１Ｌ
ＳＢ分の電位）にあるので、ノードＨ２９の上位用参照
電位と等しいノードＳ２９の中間参照電位を減算するこ
とにより、１ＬＳＢ分の幅に含まれる下位比較用入力信
号を作成することができる。

【００９５】次に、下位比較動作について説明する。差
動増幅回路１２にはラダー抵抗網４から上位比較の２Ｌ
ＳＢ分の電位が印加されている。差動増幅回路１２は、
アナログ減算回路８の１ＬＳＢ分の電位が中間に含まれ
るように２ＬＳＢ分の電位を下位ラダー抵抗網９の両端
へ出力する。また、下位比較の精度を向上させるため、
差動増幅回路１２およびアナログ減算回路８により、出
力信号を所定のゲインで増幅するようにしてもよい。

【００９６】ラダー抵抗網４から出力される中間参照電
位は一定の電位であり、差動増幅回路１２から出力され
る電位も一定の電位となる。したがって、下位ラダー抵
抗網９の電位は一定となり、下位ラダー抵抗網９に付く
浮遊容量を充放電することがなく、リンギング現象を発
生しない。この結果、下位ラダー抵抗網９は２ＬＳＢ分
の電位を６５個の抵抗ＲＬ０〜ＲＬ６４により抵抗分割
し、リンギング現象のない等分割された６４個の下位用
参照電位を下位比較群１０へ出力することができる。下
位比較器群１０はアナログ減算回路８から出力される下
位比較用入力信号と６４個の下位用参照電位とを比較
し、比較結果を６４個の下位比較結果信号として下位エ
ンコーダ１１へ出力する。下位エンコーダ１１は入力し
た６４個の下位比較結果信号をエンコードし下位デジタ
ルデータを加減算回路１３へ出力する。以上の動作によ
り６ビットの下位比較動作を実現することができる。ま
た、下位比較動作は、アナログ減算回路８および下位ラ
ダー抵抗網９の出力を差動出力とし、下位比較器群１０
の比較器ＣＬ０〜ＣＬ６３の入力を差動入力として、電
位差同士を比較するようにしてもよい。

【００９７】加減算回路１３は入力した上位デジタルデ
ータおよび下位デジタルデータを加減算処理し、入力し
たアナログ信号に対応するデジタル信号を出力する。以
上の動作によりアナログ信号を１０ビットのデジタル信
号に変換することができる。

【００９８】上記のように、本実施例では、リンギング
現象のない下位用参照電位により下位比較動作を行なっ
ているので、下位用参照電位のセトリング時間が短縮さ
れ、装置の動作周波数を高速化することが可能となる。
また、時間的に変化しないスタティックな下位用参照電
位を供給することにより、リンギング現象を抑制してい
るため、電流値を増大する必要がなく、装置の低消費電
力化を達成することが可能となる。

【００９９】次に、本発明の第３の実施例のＡ／Ｄ変換
装置について図面を参照しながら説明する。図３は本発
明の第３の実施例のＡ／Ｄ変換装置の構成を示す図であ
る。

【０１００】図３において、図２に示すＡ／Ｄ変換装置
と異なる点は以下の点である。アナログ減算回路８のプ
ラス端子とサンプルホールド回路１との間にトランスミ
ッションゲートＴＧ１００が挿入される。スイッチ群５
ａがトランスミッションゲートＴＧ０〜ＴＧ３１、イン
バータ回路Ｇ０〜Ｇ３０を含む。

【０１０１】トランスミッションゲートＴＧ１００のＰ
ＭＯＳ側のゲート電極は接地電位に接続され、ＮＭＯＳ
側のゲート電極は電源電位のような高電位と接続され
る。したがって、トランスミッションゲートＴＧ１００
は常にオン状態を保ち、サンプルホールド回路１の出力
信号は常にアナログ減算回路８のプラス端子へ入力され
る。

【０１０２】スイッチ群５ａは、トランスミッションゲ
ートＴＧ０〜ＴＧ３１、インバータ回路Ｇ０〜Ｇ３１を
含む。インバータ回路Ｇ０の入力側は上位比較器群２に
含まれる比較器ＣＨ０出力側と接続され、上位比較結果
信号が入力される。インバータ回路Ｇ０の出力側はトラ
ンスミッションゲートＴＧ０のＰＭＯＳ側のゲート電極
と接続される。トランスミッションゲートＴＧ０のＮＭ
ＯＳ側のゲート電極は比較器ＣＨ０の出力側と接続さ
れ、上位比較結果信号が入力される。トランスミッショ
ンゲートＴＧ１〜ＴＧ３１、インバータ回路Ｇ１〜Ｇ３
１も同様の構成である。

【０１０３】次に、スイッチ群５ａ、トランスミッショ
ンゲートＴＧ１００の動作について説明する。今、上位
比較動作により上位比較器群２に含まれる比較器ＣＨ２
９が活性化されたとする。活性化された比較器ＣＨ２９
は、たとえば、“Ｈ”の上位比較結果信号を出力する。
比較器ＣＨ２９から出力された上位比較結果信号はイン
バータ回路Ｇ２９により“Ｌ”の信号に変換され、トラ
ンスミッションゲートＧＴ２９のＰＭＯＳ側のゲート電
極へ入力する。また、比較器ＣＨ２９から出力された上
位比較結果信号は“Ｈ”の状態でトランスミッションゲ
ートＴＧ２９のＮＭＯＳ側のゲート電極へ入力する。こ
の結果、トランスミッションゲートＴＧ２９はオンの状
態となり、ノードＳ２９の中間参照電位をアナログ減算
回路８のマイナス端子へ出力する。一方、アナログ減算
回路８のプラス端子には常にオン状態にあるトランスミ
ッションゲートＴＧ１００を介してサンプルホールド回
路１の出力信号が入力される。この結果、アナログ減算
回路８には同じ電圧降下、温度特性等の特性を有するト
ランスミッションゲートＴＧ１００とＴＧ２９を介して
信号が入力されることになる。したがって、トランスミ
ッションゲートＴＧ１００およびＴＧ２９に起因する電
圧降下、温度特性等の影響はアナログ減算回路８で相殺
されることになり、より高精度な下位比較用入力信号を
作成することが可能となる。

【０１０４】次に、本発明の第４の実施例のＡ／Ｄ変換
装置について図面を参照しながら説明する。図４は、本
発明の第４の実施例のＡ／Ｄ変換装置の構成を示す図で
ある。

【０１０５】図４において、図３に示すＡ／Ｄ変換装置
と異なる点は以下の点である。比較器ＣＨ１００、イン
バータＧ１００が付加され、トランスミッションゲート
ＴＧ１００がスイッチ群５ａに含まれるトランスミッシ
ョンゲートＴＧ０〜ＴＧ３１と同じタイミングで動作す
る点である。

【０１０６】比較器Ｃ１００は上位比較器群２に含まれ
る比較器ＣＨ０〜ＣＨ３１と同様の構成を有する比較器
である。比較器ＣＨ１００の入力側は、サンプルホール
ド回路１および接地電位と接続される。比較器ＣＨ１０
０の出力側はトランスミッションゲートＴＧ１００のＮ
ＭＯＳ側のゲート電極およびインバータ回路Ｇ１００の
入力側と接続される。また、比較器ＣＨ１００には、ク
ロックジェネレータ６から出力されるクロック信号が入
力され、クロック信号に応答して比較器ＣＨ０〜ＣＨ３
１と同様に比較動作を行なう。インバータ回路Ｇ１００
の出力側はトランスミッションゲートＴＧ１００のＰＭ
ＯＳ側のゲート電極と接続される。

【０１０７】次に、比較器ＣＨ１００、トランスミッシ
ョンゲートＴＧ１００、インバータ回路Ｇ１００の動作
について説明する。比較器ＣＨ１００の一方の入力端子
にはサンプルホールド回路１の出力信号が入力され、も
う一方の入力端子には比較器ＣＨ１００が常に活性化す
るような入力信号、ここでは、接地電位が入力される。
したがって、比較器ＣＨ１００は常に活性化状態にあ
る。クロックジェネレータ６から出力されるクロック信
号に応答して、比較器ＣＨ０〜ＣＨ３１が動作すると、
比較器ＣＨ１００も同様に動作し、たとえば、“Ｈ”の
状態の出力信号をインバータ回路Ｇ１００およびトラン
スミッションゲートのＮＭＯＳ側のゲート電極へ出力す
る。比較器ＣＨ１００の出力信号はインバータ回路Ｇ１
００で反転され“Ｌ”の状態の信号がトランスミッショ
ンゲートＴＧ１００のＰＭＯＳ側のゲート電極へ入力さ
れる。この結果、トランスミッションゲートＴＧ１００
がオン状態となり、サンプルホールド回路１の出力信号
がアナログ減算回路８のプラス端子へ入力される。この
とき、比較器ＣＨ０〜ＣＨ３１の中の１つの比較器が活
性化される。たとえば、比較器ＣＨ２９が活性化された
とすると、トランスミッションゲートＴＧ２９がオン状
態となり、ノードＳ２９の中間参照電位がアナログ減算
回路８のマイナス端子へ入力される。つまり、スイッチ
群５ａを介して入力される中間参照電位と同じタイミン
グで、サンプルホールド回路１の出力信号がアナログ減
算回路８へ入力される。したがって、トランスミッショ
ンゲートＴＧ１００とトランスミッションゲートＴＧ２
９はクロックジェネレータ６のクロック信号に応答して
同時に動作するので、クロック信号に起因するフィード
スルーの影響を同様にすることができ、さらに高精度な
下位比較用入力信号を作成することが可能となる。この
結果、下位比較動作の精度が向上し、アナログ信号をさ
らに高精度にデジタル信号に変換することが可能とな
る。

【０１０８】次に、本発明の第５の実施例のＡ／Ｄ変換
装置について図面を参照しながら説明する。図５は、本
発明の第５の実施例のＡ／Ｄ変換装置の主要部のレイア
ウトを示す図である。図５に示すＡ／Ｄ変換装置は図３
に示すＡ／Ｄ変換装置と同様の構成を有し、同一部分に
同一番号を付し以下その説明を省略する。

【０１０９】図５において、スイッチ素子ＳＷ１００は
図３に示すトランスミッションゲートＴＧ１００を含
み、スイッチ素子ＳＷ３１はトランスミッションゲート
ＴＧ３１およびインバータ回路Ｇ３１を含む。その他の
スイッチ素子も同様である。スイッチ素子ＳＷ１００は
スイッチ群５ａの近傍にレイアウトされ、ここでは、ラ
ダー抵抗網４と上位ラダー抵抗網３との間にレイアウト
されている。

【０１１０】ラダー抵抗網４および上位ラダー抵抗網３
には一定の電位ＶＲＴ、ＶＲＢが印加され、熱を発生す
る。この熱はラダー抵抗網４の近傍にレイアウトされる
スイッチ群５に含まれるスイッチ素子ＳＷ０〜ＳＷ３１
の特性に影響を与える。したがって、図５に示すよう
に、スイッチ素子ＳＷ１００をスイッチ群５の近傍にレ
イアウトすることにより、スイッチ素子ＳＷ１００はラ
ダー抵抗網４および上位ラダー抵抗網３が発生する熱の
影響を同様に受ける。この結果、スイッチ素子ＳＷ１０
０とスイッチ群５に含まれるスイッチ素子ＳＷ０〜ＳＷ
３１は同様な熱の影響を受け、同じ特性を有することに
なる。したがって、アナログ減算回路８には、同じ特性
を有するスイッチ素子を介して信号が入力されることに
なり、さらに高精度な下位比較用入力信号が作成される
ことになる。この下位比較用入力信号を用いて下位比較
動作を行なうことにより、さらに高精度にアナログ信号
をデジタル信号へ変換することが可能となる。

【０１１１】次に、本発明の第６の実施例のＡ／Ｄ変換
装置について図面を参照しながら説明する。図６は、本
発明の第６の実施例のＡ／Ｄ変換装置の主要部のレイア
ウトを示す図である。図６に示すＡ／Ｄ変換装置は、図
４に示すＡ／Ｄ変換装置と同様の構成を有し、同一部分
に同一番号を付し以下その説明を省略する。

【０１１２】図６において、スイッチ素子ＳＷ１０１は
図４に示すトランスミッションゲートＴＧ１００および
インバータ回路Ｇ１００を含み、スイッチ素子ＳＷ３１
はトランスミッションゲートＴＧ３１およびインバータ
回路Ｇ３１を含む。その他のスイッチ素子も同様であ
る。

【０１１３】スイッチ素子ＳＷ１０１はラダー抵抗網４
と上位ラダー抵抗網３とのレイアウトされ、比較器ＣＨ
１００は上位比較器群２の近傍にレイアウトされてい
る。この結果、本実施例でも第５の実施例と同様に、ス
イッチ素子ＳＷ１０１および比較器ＣＨ１００はスイッ
チ群５ａおよび上位比較器群２と同様な熱の影響を受
け、同じ特性を有することになる。したがって、アナロ
グ減算回路８には、同じ特性を有するスイッチ素子を介
して信号が入力されることになり、さらに高精度な下位
比較用入力信号が作成されることになる。この下位比較
用入力信号を用いて下位比較動作を行なうことにより、
さらに高精度にアナログ信号をデジタル信号へ変換する
ことが可能となる。

【０１１４】次に、本発明の第７の実施例のＡ／Ｄ変換
装置について図面を参照しながら説明する。図７は、本
発明の第７の実施例のＡ／Ｄ変換装置の構成を示す図で
ある。

【０１１５】図７において、図２に示すＡ／Ｄ変換装置
と異なる点は以下の点である。ラダー抵抗網４を省略
し、スイッチ群５と直接上位ラダー抵抗網３が接続され
る。

【０１１６】上記のようにＡ／Ｄ変換装置は構成されて
いるので、上位ラダー抵抗網３が発生する上位用参照電
位がスイッチ群５を介して直接アナログ減算回路８へ入
力される。また、上位参照電位が直接差動増幅回路１２
へ入力され、差動増幅回路１２は２ＬＳＢ分の電位を下
位ラダー抵抗網９へ出力する。その他の動作は図２に示
すＡ／Ｄ変換装置と同様であるので説明を省略する。

【０１１７】したがって、図７に示すＡ／Ｄ変換装置で
は、図２に示すラダー抵抗網４を省略し、上位ラダー抵
抗網３のみ用いているので、回路構成が簡略化され、装
置の高集積化を容易に達成することが可能となる。

【０１１８】また、第７の実施例においても、第３、第
４、第５、および第６の実施例のようにスイッチ素子を
挿入することにより同様の効果を得ることができる。

【０１１９】また、上記の各実施例では、１０ビットの
Ａ／Ｄ変換装置について述べたが、他のビット構成でも
同様に適用することができ、同様の効果を得ることがで
きる。

【０１２０】次に、本発明の第８の実施例のＡ／Ｄ変換
装置について図面を参照しながら説明する。図１０は、
本発明の第８の実施例のＡ／Ｄ変換装置の構成を示す図
である。

【０１２１】図１０において、Ａ／Ｄ変換装置は、サン
プルホールド回路３１、負側上位ラダー抵抗網３２、正
側上位ラダー抵抗網３３、上位比較器群３４、Ｄ／Ａ変
換器３５、上位エンコーダ３６、アナログ減算回路３
７、差動増幅器３８、下位Ａ／Ｄ変換器３９、下位エン
コーダ４０、出力ラッチ回路４１を含む。サンプルホー
ルド回路３１には、差動アナログ信号ＡＰ、ＡＮがそれ
ぞれ入力される。サンプルホールド回路３１は、入力し
た差動アナログ信号ＡＰ、ＡＮの瞬時値を抜出してサン
プリングし、一定時間保持し、上位比較器群３４および
アナログ減算器３７へそれぞれ出力する。

【０１２２】負側上位ラダー抵抗網３２は、直列に接続
された複数の抵抗ＲＮＡ、ＲＮＢ、ＡＮＣを含む。負側
上位ラダー抵抗網３２の両端の抵抗ＲＮＡ、ＲＮＣの抵
抗値はｒ／２（ｒは所定値）であり、その他の抵抗ＲＮ
Ｂの抵抗値はｒである。負側上位ラダー抵抗網３２の両
端には所定の負側電圧ＶＮＴ、ＶＮＢが印加される。一
例として、負側電圧ＶＮＴと負側電圧ＶＮＢとの間の電
圧は、上位ｍビット（ｍは所定の整数）の比較動作を行
なう場合、ｎ×ｍ（Ｖ）となる。ここで、ｎは上位比較
動作の１ＬＳＢ分の電圧である。したがって、抵抗ＲＮ
ＡとＲＮＢとの接続点から出力される参照電位は負側電
圧ＶＮＴの電位から１／２ＬＳＢ分の電圧だけシフトし
た電位となる。以降、３／２ＬＳＢ分の電圧だけシフト
した電位、５／２ＬＳＢ分の電圧だけシフトした電位、
…、がそれぞれ抵抗ＲＮＢとＲＮＢとの接続点から発生
され、最終的に、抵抗ＲＮＢとＲＮＣとの接続点からは
（ｍ−１／２）ＬＳＢ分の電圧だけシフトした電位が上
位参照電位として上位比較器群３４へ出力される。

【０１２３】正側上位ラダー抵抗網３３は、直列に接続
された複数の抵抗ＲＰＡ、ＲＰＢ、ＲＰＣを含む。正側
上位ラダー抵抗網３３の両端の抵抗ＲＰＡ、ＲＰＣの抵
抗値はｒ／２であり、その他の抵抗ＲＰＢの抵抗値はｒ
である。正側上位ラダー抵抗網３３の両端には所定の正
側電圧ＶＰＴ、ＶＰＢが入力される。正側電圧ＶＰＴと
正側電圧ＶＰＢとの間の電圧は、上記と同様にｎ×ｍ
（Ｖ）となる。したがって、抵抗ＲＰＢとＲＰＣとの接
続点から出力される正側上位参照電位は正側電圧ＶＰＢ
より１／２ＬＳＢ分だけシフトされた電位が発生され、
以降、１ＬＳＢ分ずつシフトした電位がそれぞれ上位比
較器群３４へ出力される。

【０１２４】上位比較器群３４は複数の比較器ＣＰを含
む。各比較器ＣＰはクロックジェネレータ（図示省略）
から出力されるクロック信号に応答して、サンプルホー
ルド回路３１の差動出力信号と正側および負側上位ラダ
ー抵抗網３３、３２から出力される正側および負側上位
参照電位とを比較する。たとえば、各比較器ＣＰは、正
側差動アナログ入力信号が正側上位参照電位より大きい
場合“Ｈ”のレベルの正側上位比較結果信号をＤ／Ａ変
換器３５および上位エンコーダ３６へ出力し、小さい場
合“Ｌ”のレベルの信号を出力する。また、各比較器Ｃ
Ｐは、負側差動アナログ信号が負側上位参照電位より小
さい場合“Ｈ”のレベルの負側上位比較結果信号をＤ／
Ａ変換器３５および上位エンコーダ３６へ出力し、大き
い場合“Ｌ”のレベルの信号を出力する。

【０１２５】Ｄ／Ａ変換器３５は、複数の定電流源セル
３５ａを含む。各定電流源セル３５ａは、入力した上位
および下位比較結果信号に応答して上位比較動作の１Ｌ
ＳＢ分に相当する電流Ｉを正側又は負側へ出力する。各
定電流源セル３５ａから出力される電流Ｉは正側及び負
側でそれぞれ加算され、アナログ減算回路３７へ出力さ
れる。

【０１２６】アナログ減算回路３７は、サンプルホール
ド回路３１から出力される差動アナログ入力信号ＡＰ、
ＡＮからＤ／Ａ変換器３５から出力される正側および負
側Ｄ／Ａ変換結果信号をそれぞれ減算し、１ＬＳＢの範
囲に収まる下位用差動アナログ信号を差動増幅器３８へ
出力する。

【０１２７】差動増幅器３８は入力した下位用差動アナ
ログ信号を増幅し、下位Ａ／Ｄ変換器３９へ出力する。

【０１２８】下位Ａ／Ｄ変換器３９は、上位比較用の負
側上位ラダー抵抗網３２、正側上位ラダー抵抗網３３、
および上位比較器群３４と同様の構成を有する負側下位
ラダー抵抗網、正側下位ラダー抵抗網、および下位比較
器群を含む。下位Ａ／Ｄ変換器３９は、上記の上位比較
動作と同様に、入力した下位用差動アナログ信号と正側
および負側下位参照電位とを比較し、比較結果を下位比
較結果信号として下位エンコーダ４０へ出力する。

【０１２９】上位および下位エンコーダ３６、４０は、
入力した上位および下位比較結果信号を所定の論理処理
によりエンコードし、上位および下位デジタルコード信
号を出力ラッチ回路４１へ出力する。

【０１３０】出力ラッチ回路４１は、入力した上位およ
び下位デジタルコード信号をラッチし、差動アナログ入
力信号ＡＰ、ＡＮに対応したデジタル信号Ｄｏｕｔを出
力する。

【０１３１】次に、図１０に示すアナログ減算回路によ
る減算動作について詳細に説明する。図１１は、図１０
に示すアナログ減算回路による減算結果を示す図であ
る。

【０１３２】正側および負側アナログ入力信号ＡＰ、Ａ
Ｎは、上記のように１／２ＬＳＢ分の電圧だけシフトさ
れた正側および負側上位参照電位と比較され、Ｄ／Ａ変
換器３５から出力される正側および負側Ｄ／Ａ変換結果
信号は図１１に示すようになる。したがって、正側およ
び負側アナログ入力信号ＡＰ、ＡＮから正側および負側
Ｄ／Ａ変換結果信号をそれぞれ減算すると、正側および
負側減算結果信号は、基準電位を挟んで上下均等に分割
され、全体として１ＬＳＢ分の電圧の範囲に入る。この
結果、正側および負側減算結果信号の範囲は従来の半分
の範囲となる。

【０１３３】次に、差動増幅器による上記の正側および
負側減算結果信号の増幅結果について詳細に説明する。
図１２は、図１０に示す差動増幅器による増幅結果を示
す図である。

【０１３４】図１２を参照して、正側および負側減算結
果信号は基準電位を中心として全体として１ＬＳＢ分の
電圧の範囲に入っており、その範囲は従来の１／２とな
るため、差動増幅器のリニア範囲ＬＲ内に入る。したが
って、増幅された正側および負側出力信号は、線形に増
幅され、非常に優れた直線性を持つ。つまり、差動増幅
器の入力信号の範囲を従来の１／２にすることにより、
差動増幅器のリニア範囲のみにおいて増幅動作を行なう
ことができ、非常に高精度な増幅動作が行なわれる。

【０１３５】上記のＡ／Ｄ変換装置を実際に作製し、直
線性誤差を測定した結果は以下のようになる。たとえ
ば、抵抗ＲＰＡ、ＲＰＣ、ＲＮＡ、ＲＮＣの抵抗値を
７．８１２５Ω、その他の抵抗の抵抗値を１５．６２５
Ωとし、入力１Ｖに対して０．９Ｖｐｐの出力を得る場
合、直線性誤差で０．７６ｍＶｐｐとなり、出力信号に
対して±０．０４２％の誤差となり、非常に高精度な増
幅動作を達成できた。

【０１３６】したがって、上記の増幅動作により得られ
た正側および負側出力信号を下位用差動アナログ信号と
して下位Ａ／Ｄ変換器３９により下位Ａ／Ｄ変換動作を
実行することにより非常に高精度な下位デジタル信号を
得ることが可能となる。また、本実施例では、抵抗値を
調整するだけで上記の結果を得ることができ、素子数が
増加せず、高集積化に適する。また、製造工程の増加や
他の部品の付加によるコストアップが全くなく、非常に
簡便な構成で高精度なＡ／Ｄ変換動作を実現するが可能
となる。

【０１３７】次に、本発明の第９の実施例のＡ／Ｄ変換
装置について図面を参照しながら説明する。図１３は、
本発明の第９の実施例のＡ／Ｄ変換装置の構成を示す図
である。

【０１３８】図１３に示すＡ／Ｄ変換装置と図１０に示
すＡ／Ｄ変換装置とで異なる点は、Ｄ／Ａ変換器３５に
定電流源セル３５ｂを付加し、正側および負側上位ラダ
ー抵抗網３３、３２の各抵抗ＲＰＢ、ＲＮＢの抵抗値を
すべてｒとした点である。その他の点は図１０に示すＡ
／Ｄ変換装置と同様であるので以下その説明を省略す
る。

【０１３９】上記のように、正側および負側ラダー抵抗
網３３、３２の各抵抗値はｒであるので、正側上位ラダ
ー抵抗網３３は正側電圧ＶＰＢとＶＰＴとの間を上位比
較動作の１ＬＳＢ単位で分割した上位参照電位を出力
し、負側上位ラダー抵抗網３２も同様に負側電圧ＶＮＴ
とＶＮＢとの間を１ＬＳＢ単位で分割した負側上位参照
電位を出力する。したがって、正側および負側上位ラダ
ー抵抗網３３、３２では、図１０に示すＡ／Ｄ変換装置
とは異なり、１／２ＬＳＢ分の電位をシフトさせていな
い。このため、図１３に示すＡ／Ｄ変換装置では、定電
流源セル３５ｂを付加することにより、Ｄ／Ａ変換器３
５から出力される正側および負側Ｄ／Ａ変換結果信号を
１／２ＬＳＢ分だけシフトしている。

【０１４０】次に、図１３に示すＤ／Ａ変換器について
さらに詳細に説明する。図１４は、図１３に示すＤ／Ａ
変換器の構成を示す回路図である。

【０１４１】図１４を参照して、Ｄ／Ａ変換器３５は複
数のコンパレータＣＰの数に対応した複数の定電流源セ
ル３５ａを含み、新たに定電流源セル３５ｂが付加され
ている。

【０１４２】定電流源セル３５ａは、ＮＭＯＳトランジ
スタＱ４〜Ｑ６を含む。トランジスタＱ４は、トランジ
スタＱ５およびＱ６と接続され、そのゲートには、対応
するコンパレータＣＰから正側上位比較結果信号ＣＰＰ
が入力される。トランジスタＱ５のゲートには対応する
コンパレータＣＰから負側上位比較結果信号ＣＰＮが入
力される。トランジスタＱ６のゲートには、所定のバイ
アス電圧Ｖ_Bが入力される。バイアス電圧Ｖ_BはＡ／Ｄ
変換装置内部で発生させてもよいし、また、装置の外部
から直接供給してもよい。各定電流源セル３５ａは、対
応するコンパレータＣＰが出力する正側上位比較結果信
号ＣＰＰが“Ｈ”、負側上位比較結果信号ＣＰＮが
“Ｌ”の場合、トランジスタＱ４がオンし、トランジス
タＱ５がオフする。この結果、上位Ａ／Ｄ変換動作にお
ける１ＬＳＢ分に相当する電流ＩがトランジスタＱ６か
らトランジスタＱ４を介して正側Ｄ／Ａ変換結果信号と
して出力される。一方、正側上位比較結果信号ＣＰＰが
“Ｌ”、負側上位比較結果信号ＣＰＮが“Ｈ”の場合、
トランジスタＱ４がオフし、トランジスタＱ５がオンす
る。この結果、上記の電流ＩがトランジスタＱ６からト
ランジスタＱ５を介して負側Ｄ／Ａ変換結果信号として
出力される。他の定電流源セル３５ａも上記と同様の構
成を有する。

【０１４３】定電流源セル３５ｂは、ＮＭＯＳトランジ
スタＱ１〜Ｑ３を含む。トランジスタＱ１は、トランジ
スタＱ２およびＱ３と接続され、そのゲートには、中間
電位レベルの制御信号Ｃ１が入力される。トランジスタ
Ｑ２のゲートには、中間電位レベルの制御信号Ｃ２が入
力される。トランジスタＱ３のゲートには、定電流源セ
ル３５ａと同様にバイアス電圧Ｖ_Bが供給される。ここ
で、トランジスタＱ３のサイズは、トランジスタＱ６、
Ｑ９、…、Ｑ１２と同じサイズに設定し、また、トラン
ジスタＱ１およびＱ２が同サイズに設定される。したが
って、トランジスタＱ１およびＱ２がオン状態にあると
き、トランジスタＱ３から発生される電流Ｉは、等分割
されてトランジスタＱ１およびＱ２を流れる。トランジ
スタＱ１およびＱ２はそれぞれＤ／Ａ変換器３５と接続
され、Ｄ／Ａ変換器３５が出力する電流に１／２ＬＳＢ
分に相当する電流Ｉ／２を付加する。したがって、Ｄ／
Ａ変換器３５から出力される電流は、コンパレータＣＰ
から出力される正側および負側比較結果信号ＣＰＰ、Ｃ
ＰＮに応答した電流に１／２ＬＳＢ分シフトした電流を
アナログ減算回路３７へ出力する。したがって、アナロ
グ減算回路３７による減算結果は、図１５に示す結果と
なる。図１５を参照して、正側および負側Ｄ／Ａ変換結
果信号は１／２ＬＳＢ分だけシフトされており、正側お
よび負側減算結果信号は、図１１と同様に１ＬＳＢの範
囲に収まる。この結果、第９の実施例でも、図１０に示
すＡ／Ｄ変換装置と同様に、差動増幅器３８の入出力特
性のリニア範囲のみを用いて下位用差動アナログ信号を
下位Ａ／Ｄ変換器３９へ供給することができ、下位比較
動作の精度を向上することが可能となる。

【０１４４】次に、図１３に示すＤ／Ａ変換器の他の構
成について説明する。図１６は、図１３に示すＤ／Ａ変
換器の他の構成を示す回路図である。

【０１４５】図１６を参照して、Ｄ／Ａ変換器３５は、
複数の定電流源セル３５ｃを含み、定電流源セル３５ｄ
が付加される。

【０１４６】図１６および図１４を参照して、定電流源
セル３５ｄと定電流源セル３５ｂで異なる点は、ＮＭＯ
ＳトランジスタＱ１、Ｑ２の代わりにバイポーラトラン
ジスタＱ２１、Ｑ２２を用いた点である。その他の点お
よび動作は図１４に示す定電流源セル３５ｂと同様であ
るので以下その説明を省略する。また、定電流源セル３
５ａと定電流源セル３５ｃとで異なる点は、ＮＭＯＳト
ランジスタＱ４、Ｑ５をバイポーラトランジスタＱ２
４、Ｑ２５に変更した点である。その他の点および動作
は図１４に示す定電流源セル３５ａと同様であるので以
下その説明を省略する。

【０１４７】上記のように、図１６に示すＤ／Ａ変換器
も図１４に示すＤ／Ａ変換器と同様に、コンパレータＣ
Ｐから出力される正側および負側上位比較結果信号に応
答して出力される正側および負側Ｄ／Ａ変換結果信号を
１／２ＬＳＢ分シフトしてアナログ減算回路３７へ出力
する。したがって、上記と同様に差動増幅器３８から高
精度な下位差動アナログ信号が出力され、下位比較動作
の精度が改善され、高精度なＡ／Ｄ変換動作を実行する
ことが可能となる。

【０１４８】次に、図１３に示すＤ／Ａ変換器のさらに
他の構成について説明する。図１７は、図１３に示すＤ
／Ａ変換器のさらに他の構成を示す回路図である。

【０１４９】図１７に示すＤ／Ａ変換器では、すべてバ
イポーラトランジスタを用いて構成されている。図１７
に示すＤ／Ａ変換器の各接続およびその動作は図１４に
示すＤ／Ａ変換器と同様であるので以下その説明を省略
する。

【０１５０】したがって、図１７に示すＤ／Ａ変換器で
も、コンパレータＣＰから出力される正側および負側上
位比較結果信号に応答して１／２ＬＳＢ分だけシフトし
た正側および負側Ｄ／Ａ変換結果信号をアナログ減算回
路３７へ出力し、上記と同様に高精度なＡ／Ｄ変換動作
を実現することが可能となる。

【０１５１】次に、本発明の第１０の実施例のＡ／Ｄ変
換装置について図面を参照しながら説明する。図１８
は、本発明の第１０の実施例のＡ／Ｄ変換装置の構成を
示す図である。図１８に示すＡ／Ｄ変換装置と図１３に
示すＡ／Ｄ変換装置とで異なる点は、定電流源セル３５
ｂが削除され、サンプルホールド回路３１とアナログ減
算器３７の間に入力電圧シフト回路４２が付加された点
である。

【０１５２】図１８に示すＡ／Ｄ変換装置では、Ｄ／Ａ
変換器３５から出力される正側および負側Ｄ／Ａ変換結
果信号は１／２ＬＳＢ分シフトされず通常通りアナログ
減算器３７へ入力される。したがって、アナログ減算器
３７に入力される差動アナログ信号を入力電圧シフト回
路４２により１／２ＬＳＢ分だけシフトしている。

【０１５３】図１８を参照して、入力電圧シフト回路４
２は、抵抗ＲＰａ〜ＲＰｄ、ＲＮａ〜ＲＮｄ、オペアン
プＯＰＰ、ＯＰＮを含む。抵抗ＲＰａは正側基準電圧Ｖ
ＰおよびオペアンプＯＰＰの一方端子に接続される。抵
抗ＲＰｃを介してサンプルホールド回路３１から負側差
動アナログ信号ＡＮがオペアンプＯＰＰの−側端子入力
される。抵抗ＲＰｂはオペアンプＯＰＰの−側端子およ
び出力端子に接続される。抵抗ＲＰｄは接地電位および
オペアンプＯＰＰの＋側端子と接続される。正側基準電
圧ＶＰは、たとえば、ＶＰＴ−ＶＰＢである。抵抗ＲＮ
ａ〜ＲＮｄ、オペアンプＯＰＮも同様に接続される。負
側基準電圧ＶＮはＶＮＴ−ＶＮＢである。

【０１５４】上位ｍビットの比較動作を行なう場合、正
側および負側上位ラダー抵抗網３３、３２のそれぞれの
全抵抗値をｍｒとすると、抵抗ＲＰａ、ＲＮａの抵抗値
はそれぞれｍｒであり、抵抗ＲＰｂ、ＲＰｃ、ＲＮｂ、
ＲＮｃの抵抗値はそれぞれｒ／２であり、抵抗ＲＰｂ、
ＲＮｄの抵抗値はそれぞれｎｒ／（４ｎ＋１）である。
上記構成により、オペアンプＯＰＰ、ＯＰＮは入力信号
を反転させ、上位比較動作の１／２ＬＳＢ分だけシフト
して出力する。したがって、差動アナログ信号ＡＰ、Ａ
Ｎは入力電圧シフト回路４２により１／２ＬＳＢ分シフ
トされ、アナログ減算器３７へ入力される。この結果、
図１９に示すようにアナログ減算器３７による正側およ
び負側減算結果信号は図１５に示すものと同様となり、
差動増幅器３８のリニア範囲に含まれる。したがって、
差動増幅器３８は入力した正側および負側減算結果信号
を高精度に増幅し、下位Ａ／Ｄ変換器３９へ出力するの
で、下位比較動作が高精度に行なわれ、高精度なＡ／Ｄ
変換動作を同様に実現することが可能となる。

【０１５５】上記第８ないし第１０の実施例では、差動
増幅器３８へ入力される正側および負側減算結果信号を
１／２ＬＳＢ分だけシフトするため、正側および負側上
位ラダー抵抗網３３、３２、定電流源セル３５ｂ、また
は入力電圧シフト回路４２により各信号を１／２ＬＳＢ
分だけシフトさせたが、その他の部分でシフトさせても
よいし、各シフト手段は一例であり、他のシフト手段を
用いてもよい。また、上記第８ないし第１０の実施例で
は、差動アナログ信号を用いた構成について説明した
が、第１ないし第７実施例と同様に単一のアナログ信号
を用いても同様に上位Ａ／Ｄ変換動作における１ＬＳＢ
分の電位をシフトし、差動増幅器のリニア範囲を使用す
るようにすれば同様の効果を得ることができる。

【０１５６】

【発明の効果】請求項１記載のＡ／Ｄ変換装置において
は、第３参照電位発生手段が発生する第５参照電位には
リンギング現象が発生しないので、装置の動作速度を高
速化することが可能となる。また、第３参照電位発生手
段の電流値を増大させてリンギング現象を抑制していな
いので、消費電力が増大せず、装置の低消費電力化を達
成することが可能となる。

【０１５７】請求項２記載のＡ／Ｄ変換装置において
は、減算手段の入力信号に第１スイッチ手段による影響
と同様の影響を第２スイッチ手段により与えているの
で、減算手段により両者の影響が相殺され、より高精度
な第２比較用の信号を得ることができる。この結果、第
２比較結果の精度が向上し、高精度にアナログ信号をデ
ジタル信号に変換することが可能となる。

【０１５８】請求項３記載のＡ／Ｄ変換装置において
は、第３スイッチ手段と第４スイッチ手段とが同一のタ
イミングで制御されているので、前記信号に起因するフ
ィードスルーの影響が等しくなり、減算手段は高精度な
第２比較用の信号を得ることができる。この結果、高精
度な第２比較動作を行なうことができ、高精度にアナロ
グ信号をデジタル信号に変換することが可能となる。

【０１５９】請求項４記載のＡ／Ｄ変換装置において
は、第６スイッチ手段が第５スイッチ手段の近傍にレイ
アウトされているので、外部から入力される熱の影響が
同様に作用し、減算手段は高精度な第２比較用の信号を
得ることができる。この結果、高精度な第２比較動作が
可能となり、高精度にアナログ信号をデジタル信号に変
換することが可能となる。

【０１６０】請求項５記載のＡ／Ｄ変換装置において
は、第１参照電位発生手段のみを用いて所定の第２参照
電位を選択し、所定の第４参照電位を発生させているの
で、回路構成が簡略化され、装置の高集積化を容易に達
成することが可能となる。

【０１６１】請求項６、７、９、１０記載のＡ／Ｄ変換
装置においては、差動増幅手段に入力される下位用アナ
ログ信号は差動増幅手段の入出力特性のリニア範囲に含
まれるので、差動増幅手段から高精度に増幅された下位
用アナログ信号を出力することができ、高精度なＡ／Ｄ
変換動作を実現することができる。

【０１６２】請求項８記載のＡ／Ｄ変換装置は、上記効
果に加え、ラダー抵抗網の両端の抵抗の抵抗値を変化さ
せるだけで上位参照電位のうち最下位の電位をシフトさ
せているので、素子数が増加せず、高集積化に適する。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＡ／Ｄ変換装置の構
成を示す図である。

【図２】本発明の第２の実施例のＡ／Ｄ変換装置の構
成を示す図である。

【図３】本発明の第３の実施例のＡ／Ｄ変換装置の構
成を示す図である。

【図４】本発明の第４の実施例のＡ／Ｄ変換装置の構
成を示す図である。

【図５】本発明の第５の実施例のＡ／Ｄ変換装置の主
要部のレイアウトを示す図である。

【図６】本発明の第６の実施例のＡ／Ｄ変換装置の主
要部のレイアウトを示す図である。

【図７】本発明の第７の実施例のＡ／Ｄ変換装置の構
成を示す図である。

【図８】従来のＡ／Ｄ変換装置の構成を示す図であ
る。

【図９】従来の１０ビット構成のＡ／Ｄ変換装置の構
成を示す図である。

【図１０】本発明の第８の実施例のＡ／Ｄ変換装置の
構成を示す図である。

【図１１】図１０に示すアナログ減算回路による減算
結果を説明するための図である。

【図１２】図１０に示す差動増幅器による増幅結果を
示す図である。

【図１３】本発明の第９の実施例のＡ／Ｄ変換装置の
構成を示す図である。

【図１４】図１３に示すＤ／Ａ変換器の構成を示す回
路図である。

【図１５】図１３に示すアナログ減算回路による減算
結果を説明するための図である。

【図１６】図１３に示すＤ／Ａ変換器の他の構成を示
す回路図である。

【図１７】図１３に示すＤ／Ａ変換器のさらに他の構
成を示す回路図である。

【図１８】本発明の第１０の実施例のＡ／Ｄ変換装置
の構成を示す図である。

【図１９】図１８に示すアナログ減算回路による減算
結果を説明するための図である。

【図２０】従来の他のＡ／Ｄ変換装置の構成を示す図
である。

【図２１】図２０に示すアナログ減算回路による減算
結果を説明するための図である。

【図２２】図２０に示す差動増幅器の構成を示す回路
図である。

【図２３】図２０に示す差動増幅器の差動入力電圧と
コレクタ電流との関係を示す図である。

【図２４】図２０に示す差動増幅器の差動入力電圧と
出力電圧との関係を示す図である。

【図２５】図２０に示す差動増幅器の入出力特性を示
す図である。

【符号の説明】

１サンプルホールド回路、２上位比較器群、３上
位ラダー抵抗網、４ラダー抵抗網、５スイッチ群、６
クロックジェネレータ、７上位エンコーダ、８ア
ナログ減算回路、９下位ラダー抵抗網、１０下位比
較器群、１１下位エンコーダ、１２差動増幅回路、１
３加減算回路、３１サンプルホールド回路、３２
負側上位ラダー抵抗網、３３正側上位ラダー抵抗網、
３４上位比較器群、３５Ｄ／Ａ変換器、３６上位エ
ンコーダ、３７アナログ減算回路、３８差動増幅
器、３９下位Ａ／Ｄ変換器、４０下位エンコーダ、
４１出力ラッチ回路、４２入力電圧シフト回路、３
５ａ〜３５ｆ定電流源セル。

───────────────────────────────────────────────────── フロントページの続き (72)発明者三木隆博兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社システムエル・エス・アイ開発研究所内

Claims

【特許請求の範囲】

【請求項１】アナログ信号をデジタル信号に変換する
アナログ・デジタル変換装置であって、第１参照電位を発生する第１参照電位発生手段と、前記第１参照電位と同一の第２参照電位を発生する第２
参照電位発生手段と、前記アナログ信号の電位と前記第１参照電位とを比較し
て第１比較結果信号を出力する第１比較手段と、前記第１比較結果信号に応答して前記第２参照電位の中
から所定の第３参照電位を選択する選択手段と、前記アナログ信号から前記第３参照電位を減算する減算
手段と、前記第２参照電位の中の所定の第４参照電位をもとに所
定の第５参照電位を発生させる第３参照電位発生手段
と、前記減算手段の出力信号の電位と前記第５参照電位とを
比較して第２比較結果信号を出力する第２比較手段と、前記第１および第２比較結果信号を前記デジタル信号に
変換する変換手段とを含むアナログ・デジタル変換装
置。
【請求項２】アナログ信号をデジタル信号に変換する
アナログ・デジタル変換装置であって、第１参照電位を発生する第１参照電位発生手段と、前記第１参照電位と同一の第２参照電位を発生する第２
参照電位発生手段と、前記アナログ信号の電位と前記第１参照電位とを比較し
て第１比較結果信号を出力する第１比較手段と、前記第１比較結果信号に応答して前記第２参照電位の中
から所定の第３参照電位を選択する選択手段と、前記アナログ信号から前記第３参照電位を減算する減算
手段と、前記第２参照電位の中の所定の第４参照電位をもとに所
定の第５参照電位を発生させる第３参照電位発生手段
と、前記減算手段の出力信号の電位と前記第５参照電位とを
比較して第２比較結果信号を出力する第２比較手段と、前記第１および第２比較結果信号を前記デジタル信号に
変換する変換手段とを含み、前記選択手段は、前記第２参照電位発生手段と前記減算手段との接続を制
御する前記第２参照電位の数と同数の第１スイッチ手段
を含み、さらに、前記第１スイッチ手段と同一の構成を有し、前
記アナログ信号が入力され、常にオン状態で前記アナロ
グ信号を前記減算手段へ出力する第２スイッチ手段を含
むアナログ・デジタル変換装置。
【請求項３】アナログ信号をデジタル信号に変換する
アナログ・デジタル変換装置であって、第１参照電位を発生する第１参照電位発生手段と、前記第１参照電位と同一の第２参照電位を発生する第２
参照電位発生手段と、前記アナログ信号の電位と前記第１参照電位とを比較し
て第１比較結果信号を出力する第１比較手段と、前記第１比較結果信号に応答して前記第２参照電位の中
から所定の第３参照電位を選択する選択手段と、前記アナログ信号から前記第３参照電位を減算する減算
手段と、前記第２参照電位の中の所定の第４参照電位をもとに所
定の第５参照電位を発生させる第３参照電位発生手段
と、前記減算手段の出力信号の電位と前記第５参照電位とを
比較して第２比較結果信号を出力する第２比較手段と、前記第１および第２比較結果信号を前記デジタル信号に
変換する変換手段とを含み、前記選択手段は、前記第２参照電位発生手段と前記減算手段との接続を制
御する前記第２参照電位の数と同数の第３スイッチ手段
と、前記第３スイッチ手段がオンまたはオフするタイミング
を制御する制御信号を出力する制御手段とを含み、さらに、前記第３スイッチ手段と同一の構成を有し、前
記アナログ信号が入力され、前記制御信号に応答して前
記アナログ信号を前記減算手段へ出力する第４スイッチ
手段を含むアナログ・デジタル変換装置。
【請求項４】アナログ信号をデジタル信号に変換する
アナログ・デジタル変換装置であって、第１参照電位を発生する第１参照電位発生手段と、前記第１参照電位と同一の第２参照電位を発生する第２
参照電位発生手段と、前記アナログ信号の電位と前記第１参照電位とを比較し
て第１比較結果信号を出力する第１比較手段と、前記第１比較結果信号に応答して前記第２参照電位の中
から所定の第３参照電位を選択する選択手段と、前記アナログ信号から前記第３参照電位を減算する減算
手段と、前記第２参照電位の中の所定の第４参照電位をもとに所
定の第５参照電位を発生させる第３参照電位発生手段
と、前記減算手段の出力信号の電位と前記第５参照電位とを
比較して第２比較結果信号を出力する第２比較手段と、前記第１および第２比較結果信号を前記デジタル信号に
変換する変換手段とを含み、前記選択手段は、前記第２参照電位発生手段と前記減算手段との接続を制
御する前記第２参照電位の数と同数の第５スイッチ手段
を含み、さらに、前記第５スイッチ手段と同一の構成を有し、前
記アナログ信号を前記減算手段へ出力する第６スイッチ
手段を含み、前記第６スイッチ手段は前記第５スイッチ手段の近傍に
レイアウトされるアナログ・デジタル変換装置。
【請求項５】アナログ信号をデジタル信号に変換する
アナログ・デジタル変換装置であって、第１参照電位を発生する第１参照電位発生手段と、前記アナログ信号の電位と前記第１参照電位とを比較し
て第１比較結果信号を出力する第１比較手段と、前記第１比較結果信号に応答して前記第１参照電位の中
から所定の第２参照電位を選択する選択手段と、前記アナログ信号から前記第２参照電位を減算する減算
手段と、前記第１参照電位の中の所定の第３参照電位をもとに所
定の第４参照電位を発生させる第２参照電位発生手段
と、前記減算手段の出力信号の電位と前記第４参照電位とを
比較して第２比較結果信号を出力する第２比較手段と、前記第１および第２比較結果信号を前記デジタル信号に
変換する変換手段とを含むアナログ・デジタル変換装
置。
【請求項６】アナログ信号をデジタル信号に変換する
アナログ・デジタル変換装置であって、前記アナログ信号の電位と所定の複数の上位参照電位と
を比較する上位比較手段と、前記上位比較手段による上位比較結果に応じて、前記ア
ナログ信号の電位が第１電位と第２電位との間になるよ
うに前記アナログ信号から所定の電圧を減算し、下位用
アナログ信号を出力する減算手段と、前記下位用アナログ信号を差動増幅する差動増幅手段
と、前記差動増幅手段により差動増幅された前記下位用アナ
ログ信号の電位と所定の複数の下位参照電位とを比較す
る下位比較手段と、前記上位および下位比較手段による上位および下位比較
結果に応じて前記アナログ信号に対応したデジタル信号
を出力する出力手段とを含み、前記第１および第２電位は、前記差動増幅手段の入出力
特性のリニア範囲に含まれるアナログ・デジタル変換装
置。
【請求項７】前記上位比較手段は、前記アナログ信号の上位比較範囲を、前記第１電位と前
記第２電位との差ごとに分割し、各分割範囲の中間点の
電位を前記上位参照電位として出力する上位参照電位出
力手段と、前記上位参照電位出力手段から出力された複数の上位参
照電位と前記アナログ信号とを比較する比較手段とを含
む請求項６記載のアナログ・デジタル変換装置。
【請求項８】前記上位参照電位出力手段は、複数の抵抗を直列に接続したラダー抵抗網を含み、前記ラダー抵抗網の両端の抵抗の抵抗値は、他の抵抗の
抵抗値の半分である請求項７記載のアナログ・デジタル
変換装置。
【請求項９】前記減算手段は、前記上位比較結果に応じて所定の電位を有する基準アナ
ログ信号を出力するアナログ信号出力手段と、前記アナログ信号から前記基準アナログ信号を減算する
アナログ減算手段とを含み、前記アナログ信号出力手段は、前記基準アナログ信号の
電位を前記第１電位と前記第２電位との差の１／２だけ
シフトして出力する請求項６記載のアナログ・デジタル
変換装置。
【請求項１０】前記減算手段は、前記アナログ信号の電位を前記第１電位と前記第２電位
との差の１／２だけシフトするシフト手段と、前記シフト手段によりシフトされた前記アナログ信号か
ら前記上位比較手段による上位比較結果に応じて、所定
の電圧を減算し、下位用アナログ信号を出力する下位用
アナログ信号出力手段とを含む請求項６記載のアナログ
・デジタル変換装置。