JP3450649B2 - アナログ／デジタル変換装置 - Google Patents
アナログ／デジタル変換装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0643—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain
- H03M1/0646—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain by analogue redistribution among corresponding nodes of adjacent cells, e.g. using an impedance network connected among all comparator outputs in a flash converter
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はアナログ入力信号を
デジタル信号に変換するアナログ／デジタル（Ａ／Ｄ）
変換装置に関し、特に集積回路化した場合に問題となる
電圧比較回路の変換偏差を低減できるように改良された
アナログ／デジタル変換装置に関する。
デジタル信号に変換するアナログ／デジタル（Ａ／Ｄ）
変換装置に関し、特に集積回路化した場合に問題となる
電圧比較回路の変換偏差を低減できるように改良された
アナログ／デジタル変換装置に関する。
【０００２】
【従来の技術】アナログ入力値をデジタル出力値に変換
するＡ／Ｄ変換器のなかで並列型（フラッシュ型）とよ
ばれる変換方式では、それぞれ基準電圧源電圧値（参照
電圧値）を異にする複数の電圧比較器にアナログ入力信
号が共通に入力されることにより、瞬時にアナログ入力
値が各参照電圧値と比較される。そして、それぞれの電
圧比較器の論理出力（１／０）からなる比較結果が、２
進数にコード化されて出力される。
するＡ／Ｄ変換器のなかで並列型（フラッシュ型）とよ
ばれる変換方式では、それぞれ基準電圧源電圧値（参照
電圧値）を異にする複数の電圧比較器にアナログ入力信
号が共通に入力されることにより、瞬時にアナログ入力
値が各参照電圧値と比較される。そして、それぞれの電
圧比較器の論理出力（１／０）からなる比較結果が、２
進数にコード化されて出力される。
【０００３】このフラッシュ型Ａ／Ｄ変換器は高いサン
プリングレートでサンプリングされた信号をデジタル化
するのに適している変換方式といわれているが、変換階
調、つまり量子化ステップ数に相当する数の電圧比較器
を必要とする。電圧比較器は参照電圧と入力電圧を比較
して論理レベルの１あるいは０を出力する回路である
が、このような電圧比較器を集積回路により製造する場
合、比較回路の均一性実現が極めて困難であり、参照電
圧と僅かにずれた入力電圧で電圧比較器出力が論理１か
ら論理０、あるいは論理０から論理１に遷移することが
ある。このため、このずれ量よりも小さな量子化ステッ
プ幅の設定を行うことができず、変換精度の向上の妨げ
となっていた。
プリングレートでサンプリングされた信号をデジタル化
するのに適している変換方式といわれているが、変換階
調、つまり量子化ステップ数に相当する数の電圧比較器
を必要とする。電圧比較器は参照電圧と入力電圧を比較
して論理レベルの１あるいは０を出力する回路である
が、このような電圧比較器を集積回路により製造する場
合、比較回路の均一性実現が極めて困難であり、参照電
圧と僅かにずれた入力電圧で電圧比較器出力が論理１か
ら論理０、あるいは論理０から論理１に遷移することが
ある。このため、このずれ量よりも小さな量子化ステッ
プ幅の設定を行うことができず、変換精度の向上の妨げ
となっていた。
【０００４】このような比較器出力の偏差に関する問題
を回避するため、従来は帆足・Ｍｉｌｌｍａｎの定理
（榊米一郎、他、大学課程電気回路（１）、オーム社、
平成８年、ｐｐ．１２６−１２７）を利用し、変換精度
の向上を図ったフラッシュ型Ａ／Ｄ変換器が提案されて
いた。このような例には（１）文献「Ｋ．Ｋａｔｔｍａ
ｎ，Ｊ，Ｂａｒｒｏｗ，“Ａ ｔｅｃｈｎｉｑｕｅ ｆ
ｏｒ ｒｅｄｕｃｉｎｇｄｉｆｆｅｒｅｎｔｉａｌ ｎ
ｏｎｌｉｎｅａｒｌｉｔｙ ｅｒｒｏｒｓ ｉｎ ｆｌ
ａｓｈ Ａ／Ｄ ｃｏｎｖｅｒｔｅｒｓ，”ＩＳＳＣＣ
Ｄｉｇｅｓｔｏｆ Ｔｅｃｈｎｉｃａ．Ｐａｐｅｒ
ｓ，ｐｐ．１７０−１７１，Ｆｅｂ．１９９１」が知ら
れている。これは、複数個の電圧比較器を参照電圧値順
に並べ、隣接する電圧比較器の出力端同士を抵抗で接続
することによって前記定理を具体化する手法となってい
る。この構成により、比較器出力が加算平均されて変換
偏差の低減が図られる。
を回避するため、従来は帆足・Ｍｉｌｌｍａｎの定理
（榊米一郎、他、大学課程電気回路（１）、オーム社、
平成８年、ｐｐ．１２６−１２７）を利用し、変換精度
の向上を図ったフラッシュ型Ａ／Ｄ変換器が提案されて
いた。このような例には（１）文献「Ｋ．Ｋａｔｔｍａ
ｎ，Ｊ，Ｂａｒｒｏｗ，“Ａ ｔｅｃｈｎｉｑｕｅ ｆ
ｏｒ ｒｅｄｕｃｉｎｇｄｉｆｆｅｒｅｎｔｉａｌ ｎ
ｏｎｌｉｎｅａｒｌｉｔｙ ｅｒｒｏｒｓ ｉｎ ｆｌ
ａｓｈ Ａ／Ｄ ｃｏｎｖｅｒｔｅｒｓ，”ＩＳＳＣＣ
Ｄｉｇｅｓｔｏｆ Ｔｅｃｈｎｉｃａ．Ｐａｐｅｒ
ｓ，ｐｐ．１７０−１７１，Ｆｅｂ．１９９１」が知ら
れている。これは、複数個の電圧比較器を参照電圧値順
に並べ、隣接する電圧比較器の出力端同士を抵抗で接続
することによって前記定理を具体化する手法となってい
る。この構成により、比較器出力が加算平均されて変換
偏差の低減が図られる。
【０００５】また（２）文献「Ｋ．Ｂｕｌｔ，Ａ．Ｂｕ
ｃｈｗａｌｄ，Ｊ，Ｌａｓｋｏｗｓｋｉ，“Ａ １７０
ｍＷ １０ｂ ５０Ｍ Ｓａｍｐｌｅ／ｓ ＣＭＯＳ
ＡＤＣ ｉｎ １ｍｍ2 ，”ＩＳＳＣＣ Ｄｉｇｅｓｔ
ｏｆ ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐｐ．１３
６−１３７，Ｆｅｂ．１９９７」では、文献（１）での
手法を改良し、文献（１）によるフラッシュ型Ａ／Ｄ変
換器を複数組用意し、複数の比較器出力の平均化をさら
に進め変換精度の向上を図っている。
ｃｈｗａｌｄ，Ｊ，Ｌａｓｋｏｗｓｋｉ，“Ａ １７０
ｍＷ １０ｂ ５０Ｍ Ｓａｍｐｌｅ／ｓ ＣＭＯＳ
ＡＤＣ ｉｎ １ｍｍ2 ，”ＩＳＳＣＣ Ｄｉｇｅｓｔ
ｏｆ ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐｐ．１３
６−１３７，Ｆｅｂ．１９９７」では、文献（１）での
手法を改良し、文献（１）によるフラッシュ型Ａ／Ｄ変
換器を複数組用意し、複数の比較器出力の平均化をさら
に進め変換精度の向上を図っている。
【０００６】このような改良により、文献（２）ではＣ
ＭＯＳ ＬＳＩにおいても５０ＭＨｚのサンプリング速
度で１０ビット程度の変換器精度が得られることが報告
されている。これは電圧比較器の変換精度誤差が入力換
算で１ｍＶ程度であることを示しておりこのような手法
の効果を示している。
ＭＯＳ ＬＳＩにおいても５０ＭＨｚのサンプリング速
度で１０ビット程度の変換器精度が得られることが報告
されている。これは電圧比較器の変換精度誤差が入力換
算で１ｍＶ程度であることを示しておりこのような手法
の効果を示している。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
構成ではこれ以上の変換精度を得ることは困難であり、
例えばＲＦ信号など、さらに高サンプリングレートを必
要とするアナログ信号を直接Ａ／Ｄ変換するといった構
成を実現することはできない。これは、次の理由によ
る。
構成ではこれ以上の変換精度を得ることは困難であり、
例えばＲＦ信号など、さらに高サンプリングレートを必
要とするアナログ信号を直接Ａ／Ｄ変換するといった構
成を実現することはできない。これは、次の理由によ
る。
【０００８】すなわち、従来手法に於いては、複数個の
電圧比較器を順に並べ、隣接する電圧比較器の出力端同
士を抵抗で接続するだけの構成であるため、各比較器の
出力に対する他の比較器からの寄与の度合いはそれら比
較器間の距離に反比例する。したがって、遠くの比較器
ほど寄与の度合いが小さくなり、十分な平均化の効果を
得ることができなくなる。
電圧比較器を順に並べ、隣接する電圧比較器の出力端同
士を抵抗で接続するだけの構成であるため、各比較器の
出力に対する他の比較器からの寄与の度合いはそれら比
較器間の距離に反比例する。したがって、遠くの比較器
ほど寄与の度合いが小さくなり、十分な平均化の効果を
得ることができなくなる。
【０００９】また、従来手法に於いては、複数個の電圧
比較器の中で中央に配置された比較器の出力については
それよりも参照電圧の高い上側と参照電圧の低い下側の
ほぼ同数の比較器によって影響されるが、辺縁に近い比
較器については、その出力に加算される比較器出力は、
高参照電圧側または低参照電圧側の一方に偏ることにな
る。この問題は辺縁に近い比較器ほど顕著となる。よっ
て、入力電圧の値によっては影響を及ぼす他の比較器の
出力が正または負に偏るという上下のアンバランスが生
じ、辺縁に近い比較器の参照電圧の値が見かけ上変動し
てしまう。この問題は、Ａ／Ｄ変換器の性能指標である
積分非直線性の劣化を引き起こすことになる。
比較器の中で中央に配置された比較器の出力については
それよりも参照電圧の高い上側と参照電圧の低い下側の
ほぼ同数の比較器によって影響されるが、辺縁に近い比
較器については、その出力に加算される比較器出力は、
高参照電圧側または低参照電圧側の一方に偏ることにな
る。この問題は辺縁に近い比較器ほど顕著となる。よっ
て、入力電圧の値によっては影響を及ぼす他の比較器の
出力が正または負に偏るという上下のアンバランスが生
じ、辺縁に近い比較器の参照電圧の値が見かけ上変動し
てしまう。この問題は、Ａ／Ｄ変換器の性能指標である
積分非直線性の劣化を引き起こすことになる。
【００１０】本発明はこのような問題点に鑑みてなされ
たものであり、複数の比較器出力を加算平均する手法や
辺縁の比較器出力に対する処理の改善を図り、十分な変
換精度の向上を実現できるアナログ／デジタル変換装置
を提供することを目的とする。
たものであり、複数の比較器出力を加算平均する手法や
辺縁の比較器出力に対する処理の改善を図り、十分な変
換精度の向上を実現できるアナログ／デジタル変換装置
を提供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１に係る本発明
は、上記課題を解決するために、第１および第２の入力
端子と出力端子とをそれぞれ有するＮ個の電圧比較器を
備え、入力信号を前記Ｎ個の電圧比較器の第１入力端子
に供給し、互いに異なるＮ個の基準電圧源電圧を前記Ｎ
個の電圧比較器の第２の入力端子にそれぞれ供給し、前
記Ｎ個の電圧比較器の出力をデジタルデータに符号化し
て出力するアナログ／デジタル変換装置において、前記
Ｎ個の基準電圧源電圧の電圧値に応じて前記Ｎ個の電圧
比較器を順に並べ、隣接する２つの前記電圧比較器単位
でそれらの出力端子間をそれぞれＮ−１個の第１の抵抗
で接続するとともに、ｎ１個（ｎ１＞１）だけ離れた２
つの前記電圧比較器単位でそれらの出力端子間をそれぞ
れＮ−ｎ１個の第２の抵抗で接続することを特徴とす
る。
は、上記課題を解決するために、第１および第２の入力
端子と出力端子とをそれぞれ有するＮ個の電圧比較器を
備え、入力信号を前記Ｎ個の電圧比較器の第１入力端子
に供給し、互いに異なるＮ個の基準電圧源電圧を前記Ｎ
個の電圧比較器の第２の入力端子にそれぞれ供給し、前
記Ｎ個の電圧比較器の出力をデジタルデータに符号化し
て出力するアナログ／デジタル変換装置において、前記
Ｎ個の基準電圧源電圧の電圧値に応じて前記Ｎ個の電圧
比較器を順に並べ、隣接する２つの前記電圧比較器単位
でそれらの出力端子間をそれぞれＮ−１個の第１の抵抗
で接続するとともに、ｎ１個（ｎ１＞１）だけ離れた２
つの前記電圧比較器単位でそれらの出力端子間をそれぞ
れＮ−ｎ１個の第２の抵抗で接続することを特徴とす
る。
【００１２】このアナログ／デジタル変換装置によれ
ば、隣接する２つの前記電圧比較器単位でそれらの出力
端子間を接続する第１の抵抗に加えて、ｎ１個だけ離れ
た２つの電圧比較器の出力端子間を接続する第２の抵抗
を設けることにより、各比較器に対する遠方の比較器か
らの寄与の度合い改善できる。よって、従来のように遠
方の比較器ほど寄与の度合いが小さくなる構成に比し、
平均化の効果を高めることができ、結果として変換精度
の向上を図ることができる。
ば、隣接する２つの前記電圧比較器単位でそれらの出力
端子間を接続する第１の抵抗に加えて、ｎ１個だけ離れ
た２つの電圧比較器の出力端子間を接続する第２の抵抗
を設けることにより、各比較器に対する遠方の比較器か
らの寄与の度合い改善できる。よって、従来のように遠
方の比較器ほど寄与の度合いが小さくなる構成に比し、
平均化の効果を高めることができ、結果として変換精度
の向上を図ることができる。
【００１３】請求項２に係る発明は請求項１の構成にお
いて、さらに、ｎ２個（ｎ２＞ｎ１）だけ離れた２つの
前記電圧比較器単位でそれらの出力端子間をそれぞれＮ
−ｎ２個の第３の抵抗で接続することを特徴とする。こ
れにより、さらに平均化の効果を高めることができる。
いて、さらに、ｎ２個（ｎ２＞ｎ１）だけ離れた２つの
前記電圧比較器単位でそれらの出力端子間をそれぞれＮ
−ｎ２個の第３の抵抗で接続することを特徴とする。こ
れにより、さらに平均化の効果を高めることができる。
【００１４】
【００１５】
【００１６】請求項３に係る発明は、請求項１の構成に
おいて、前記隣接する２つの前記電圧比較器毎にそれら
出力端子間に前記第１の抵抗と直列接続されるように設
けられたＮ−１個の第１のスイッチと、前記ｎ１個（ｎ
１＞１）だけ離れた２つの前記電圧比較器毎にそれら出
力端子間に前記第２の抵抗と直列接続されるように設け
られたＮ−ｎ１個の第２のスイッチとをさらに具備し、
前記Ｎ−１個の第１のスイッチおよび前記Ｎ−ｎ１個の
第２のスイッチはそれぞれ前記Ｎ個の電圧比較器の比較
結果に基づいて開閉制御されることを特徴とする。
おいて、前記隣接する２つの前記電圧比較器毎にそれら
出力端子間に前記第１の抵抗と直列接続されるように設
けられたＮ−１個の第１のスイッチと、前記ｎ１個（ｎ
１＞１）だけ離れた２つの前記電圧比較器毎にそれら出
力端子間に前記第２の抵抗と直列接続されるように設け
られたＮ−ｎ１個の第２のスイッチとをさらに具備し、
前記Ｎ−１個の第１のスイッチおよび前記Ｎ−ｎ１個の
第２のスイッチはそれぞれ前記Ｎ個の電圧比較器の比較
結果に基づいて開閉制御されることを特徴とする。
【００１７】この構成によれば、上記請求項１の構成に
さらに第１のスイッチと第２のスイッチを追加してそれ
らスイッチの開閉を制御しているので、スイッチ制御と
いう簡単な構成で、入力信号の電圧レベルに合わせてそ
の入力信号との比較に使用される基準電圧源電圧値の範
囲をシフトできるようになるので、辺縁の比較器に起因
する積分非直線性の劣化の問題を回避でき、変換精度の
向上を図ることができる。
さらに第１のスイッチと第２のスイッチを追加してそれ
らスイッチの開閉を制御しているので、スイッチ制御と
いう簡単な構成で、入力信号の電圧レベルに合わせてそ
の入力信号との比較に使用される基準電圧源電圧値の範
囲をシフトできるようになるので、辺縁の比較器に起因
する積分非直線性の劣化の問題を回避でき、変換精度の
向上を図ることができる。
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】また、以上の請求項１乃至請求項３に係る
アナログ／デジタル変換装置に対して、さらに、前記入
力信号と前記Ｎ個の比較器の比較結果の差分を計算する
回路を設け、この結果を新たな入力として比較動作を繰
り返し実行させるようにすれば、上位桁の変換と下位桁
の変換を別個に行うアナログ／デジタル変換装置として
機能させることができ、ハードウェアコストの低減を実
現できる。この場合、入力信号と比較結果の差分を計算
する回路は、比較結果をアナログ信号に変換するデジタ
ル／アナログ変換回路と、入力信号とデジタル／アナロ
グ変換回路の出力の差分を求める引き算回路とによって
容易に実現できる。
アナログ／デジタル変換装置に対して、さらに、前記入
力信号と前記Ｎ個の比較器の比較結果の差分を計算する
回路を設け、この結果を新たな入力として比較動作を繰
り返し実行させるようにすれば、上位桁の変換と下位桁
の変換を別個に行うアナログ／デジタル変換装置として
機能させることができ、ハードウェアコストの低減を実
現できる。この場合、入力信号と比較結果の差分を計算
する回路は、比較結果をアナログ信号に変換するデジタ
ル／アナログ変換回路と、入力信号とデジタル／アナロ
グ変換回路の出力の差分を求める引き算回路とによって
容易に実現できる。
【００２７】また、以上の請求項１乃至請求項３に係る
アナログ／デジタル変換装置で使用される電圧比較器と
しては、差動増幅器を使用することができる。また、電
圧比較器としては有限の出力インピーダンスを有するも
のを使用するか、あるいは出力インピーダンスがゼロの
電圧比較器についてはその出力に抵抗の一端を接続し、
その抵抗の他端を実際の電圧比較器出力として用いれば
よい。
アナログ／デジタル変換装置で使用される電圧比較器と
しては、差動増幅器を使用することができる。また、電
圧比較器としては有限の出力インピーダンスを有するも
のを使用するか、あるいは出力インピーダンスがゼロの
電圧比較器についてはその出力に抵抗の一端を接続し、
その抵抗の他端を実際の電圧比較器出力として用いれば
よい。
【００２８】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。図１は本発明の第１実施形態に係る
アナログ／デジタル変換装置の構成例である。図１にお
いて、１，２，３，４，５はそれぞれ出力インピーダン
スがゼロである理想的な電圧比較器、６，７，８，９，
１０はそれぞれ前記電圧比較器の第２の入力端子であ
り、１１，１２，１３，１４はそれぞれ第１の抵抗であ
り、１５，１６，１７はそれぞれ第２の抵抗であり、１
８はアナログ信号入力端子、１９はデジタルデータ出力
端子、２０は比較結果を２進符号に変換する符号変換回
路、２１，２２，２３，２４，２５はそれぞれ前記電圧
比較器の出力インピーダンス、２６，２７，２８，２
９，３０はそれぞれ前記出力インピーダンスがゼロであ
る理想的な電圧比較器出力線、３１，３２，３３，３
４，３５はそれぞれ前記電圧比較器の出力インピーダン
スを介した出力線である。
施形態を説明する。図１は本発明の第１実施形態に係る
アナログ／デジタル変換装置の構成例である。図１にお
いて、１，２，３，４，５はそれぞれ出力インピーダン
スがゼロである理想的な電圧比較器、６，７，８，９，
１０はそれぞれ前記電圧比較器の第２の入力端子であ
り、１１，１２，１３，１４はそれぞれ第１の抵抗であ
り、１５，１６，１７はそれぞれ第２の抵抗であり、１
８はアナログ信号入力端子、１９はデジタルデータ出力
端子、２０は比較結果を２進符号に変換する符号変換回
路、２１，２２，２３，２４，２５はそれぞれ前記電圧
比較器の出力インピーダンス、２６，２７，２８，２
９，３０はそれぞれ前記出力インピーダンスがゼロであ
る理想的な電圧比較器出力線、３１，３２，３３，３
４，３５はそれぞれ前記電圧比較器の出力インピーダン
スを介した出力線である。
【００２９】図１で示すように出力インピーダンスがゼ
ロである理想的な電圧比較器の第２の入力端子にはそれ
ぞれ、 Ｖref1 ＞ Ｖref2 ＞ Ｖref3 ＞ Ｖref4 ＞ Ｖ
ref5 の大小関係で示される参照電圧が供給される。これら参
照電圧は、例えば電源端子間に直列接続された抵抗回路
網によって生成される。このような構成からなる第１実
施形態のＡ／Ｄ変換装置の動作を次に説明する。
ロである理想的な電圧比較器の第２の入力端子にはそれ
ぞれ、 Ｖref1 ＞ Ｖref2 ＞ Ｖref3 ＞ Ｖref4 ＞ Ｖ
ref5 の大小関係で示される参照電圧が供給される。これら参
照電圧は、例えば電源端子間に直列接続された抵抗回路
網によって生成される。このような構成からなる第１実
施形態のＡ／Ｄ変換装置の動作を次に説明する。
【００３０】出力インピーダンスがゼロである理想的な
電圧比較器は一般に飽和特性を有する非線形写像を行な
う回路であるが、参照電圧近傍で線形特性をもつとする
と、Ｖinを第１の入力端子への入力電圧、Ｖref を第２
の入力端子への入力電圧とすると、出力インピーダンス
がゼロである理想的な電圧比較器の出力電圧Ｖideal out
は、出力線２６，２７，２８，２９，３０の電位とし
て観測され、
電圧比較器は一般に飽和特性を有する非線形写像を行な
う回路であるが、参照電圧近傍で線形特性をもつとする
と、Ｖinを第１の入力端子への入力電圧、Ｖref を第２
の入力端子への入力電圧とすると、出力インピーダンス
がゼロである理想的な電圧比較器の出力電圧Ｖideal out
は、出力線２６，２７，２８，２９，３０の電位とし
て観測され、
【００３１】
【数１】
となる。電圧比較器の出力インピーダンスを考慮した出
力線３３で観測される出力電圧Ｖreal_out_28 は、
力線３３で観測される出力電圧Ｖreal_out_28 は、
【００３２】
【数２】
で与えられる。ここで、Ｙ0 は前記出力インピーダンス
のコンダクタンス値、Ｙ1 は前記第１の抵抗のコンダク
タンス値、Ｙ2 は前記第２の抵抗のコンダクタンス値で
ある。本実施形態の作用効果を示すため、Ｙ2 ＝０であ
る従来例を対比する。式（２）に従来例の条件を代入す
ると、
のコンダクタンス値、Ｙ1 は前記第１の抵抗のコンダク
タンス値、Ｙ2 は前記第２の抵抗のコンダクタンス値で
ある。本実施形態の作用効果を示すため、Ｙ2 ＝０であ
る従来例を対比する。式（２）に従来例の条件を代入す
ると、
【００３３】
【数３】
を得る。一般に電圧比較器をＭＯＳトランジスタにより
集積回路化する際には、ＭＯＳトランジスタが導通状態
での内部抵抗の値は通常形状であれば数ｋΩから数ＭΩ
であるため、現実的な設計においては消費電力も勘案
し、０≦Ｙ0 ≦１、０≦Ｙ1 ≦１、０≦Ｙ2 ≦１とな
る。このような実現可能な現実的数値を用い、本実施形
態と従来例を比較すると、従来例では、例えば、出力線
３３で観測される出力電圧Ｖreal out 28に対する前
記電圧比較器１，２，３，４，５の比較結果の寄与度は
遠方に行くに従って小さくなることが式（３）から分か
る。比較器１，５の出力に関する項の係数はＹ1 ，ＹC
，Ｙ0 の積を含むのに対し、比較器２，４の出力に関
する項の係数に含まれるのはＹ1 ，Ｙ0 の積である。こ
れに対し、本実施形態によれば、式（２）から分かるよ
うに、比較器１，２，４，５全ての出力に関する項の係
数には、積だけでなくＹ2 を含む和の式が含まれている
ので、前記第２の抵抗の存在により、そのコンダクタン
ス値を前記現実的な範囲内で選択することで、出力線３
３で観測される出力電圧Ｖreal out 28に対する前記
電圧比較器１，２，３，４，５の比較結果の寄与度を任
意に設定することが可能となる。
集積回路化する際には、ＭＯＳトランジスタが導通状態
での内部抵抗の値は通常形状であれば数ｋΩから数ＭΩ
であるため、現実的な設計においては消費電力も勘案
し、０≦Ｙ0 ≦１、０≦Ｙ1 ≦１、０≦Ｙ2 ≦１とな
る。このような実現可能な現実的数値を用い、本実施形
態と従来例を比較すると、従来例では、例えば、出力線
３３で観測される出力電圧Ｖreal out 28に対する前
記電圧比較器１，２，３，４，５の比較結果の寄与度は
遠方に行くに従って小さくなることが式（３）から分か
る。比較器１，５の出力に関する項の係数はＹ1 ，ＹC
，Ｙ0 の積を含むのに対し、比較器２，４の出力に関
する項の係数に含まれるのはＹ1 ，Ｙ0 の積である。こ
れに対し、本実施形態によれば、式（２）から分かるよ
うに、比較器１，２，４，５全ての出力に関する項の係
数には、積だけでなくＹ2 を含む和の式が含まれている
ので、前記第２の抵抗の存在により、そのコンダクタン
ス値を前記現実的な範囲内で選択することで、出力線３
３で観測される出力電圧Ｖreal out 28に対する前記
電圧比較器１，２，３，４，５の比較結果の寄与度を任
意に設定することが可能となる。
【００３４】この違いを図２を用いて説明する。図２は
図１において入力端子１８に入力する電圧値を横軸に、
電圧比較器１，２，３，４，５の比較結果ならびに出力
線３３で観測される電位を縦軸とする特性図である。縦
軸における目盛りの値であるＶsat は電圧比較器の飽和
電圧である。出力線３３で観測される電位は従来例の場
合と本実施形態の場合を相対的に比較して示している。
図１において入力端子１８に入力する電圧値を横軸に、
電圧比較器１，２，３，４，５の比較結果ならびに出力
線３３で観測される電位を縦軸とする特性図である。縦
軸における目盛りの値であるＶsat は電圧比較器の飽和
電圧である。出力線３３で観測される電位は従来例の場
合と本実施形態の場合を相対的に比較して示している。
【００３５】本実施形態によれば出力線３３の入力に対
する出力の傾きを大きくすることができ、比較感度を向
上させることが可能であるほか、電圧比較器を集積回路
により構成したとき避けることのできないオフセット電
圧Ｖoffsetによる変換誤差の影響を考慮した電圧比較器
の特性式
する出力の傾きを大きくすることができ、比較感度を向
上させることが可能であるほか、電圧比較器を集積回路
により構成したとき避けることのできないオフセット電
圧Ｖoffsetによる変換誤差の影響を考慮した電圧比較器
の特性式
【００３６】
【数４】
より、前記第２の入力端子の参照電圧がΔステップごと
に均等に設定されているとすると、上式は
に均等に設定されているとすると、上式は
【００３７】
【数５】
となり、出力線３３で観測される出力電圧Ｖreal out
28は、
28は、
【００３８】
【数６】
で与えられる。従来例においては
【００３９】
【数７】
となる。すなわち、これらの式においては本来の電圧比
較器のはたらきであるＡ（Ｖｉｎ−Ｖref3）を計算する
項のほかに、誤差の項Ｖoffset_1、Ｖoffset_2、Ｖoffs
et_3、Ｖoffset_4、Ｖoffset_5が含まれている。本来の
電圧比較器のはたらきであるＡ（Ｖin−Ｖref3）を計算
する項は５つの項を加算することによりその利得が高め
られ、誤差の項Ｖoffset_1、Ｖoffset_2、Ｖoffset_3、
Ｖoffset_4、Ｖoffset_5は加算により誤差が平均化され
ることになる。例えば、誤差をガウス分布をした確率変
数とし、その平均を０とすると、本実施形態の回路工夫
により誤差の平均をより０に近付けられるとともに、分
散を小さくすることが可能となる。従来の（６）式で
は、各比較器出力の項の係数が辺端のものほど小さくな
るが、本実施形態の（７）式では、各比較器出力の項の
係数に和の式が含まれているためその係数値全てを１に
近づけることができるからである。このことはＡ／Ｄ変
換器に利用した場合には変換精度の向上に寄与すること
になる。
較器のはたらきであるＡ（Ｖｉｎ−Ｖref3）を計算する
項のほかに、誤差の項Ｖoffset_1、Ｖoffset_2、Ｖoffs
et_3、Ｖoffset_4、Ｖoffset_5が含まれている。本来の
電圧比較器のはたらきであるＡ（Ｖin−Ｖref3）を計算
する項は５つの項を加算することによりその利得が高め
られ、誤差の項Ｖoffset_1、Ｖoffset_2、Ｖoffset_3、
Ｖoffset_4、Ｖoffset_5は加算により誤差が平均化され
ることになる。例えば、誤差をガウス分布をした確率変
数とし、その平均を０とすると、本実施形態の回路工夫
により誤差の平均をより０に近付けられるとともに、分
散を小さくすることが可能となる。従来の（６）式で
は、各比較器出力の項の係数が辺端のものほど小さくな
るが、本実施形態の（７）式では、各比較器出力の項の
係数に和の式が含まれているためその係数値全てを１に
近づけることができるからである。このことはＡ／Ｄ変
換器に利用した場合には変換精度の向上に寄与すること
になる。
【００４０】さらに本実施形態の回路工夫によれば、遠
方にある電圧比較器の出力を第２の抵抗により直接参照
しているため、各比較器出力に対する寄与が遠方の比較
器ほど小さくなるというアンバランスを解消でき、バラ
ンスのとれた重み付け加算を実現できると共に、従来例
と比較し、より短い時間で電圧変換出力を得ることがで
き、高速なＡ／Ｄ変換器を構成することが可能となる。
方にある電圧比較器の出力を第２の抵抗により直接参照
しているため、各比較器出力に対する寄与が遠方の比較
器ほど小さくなるというアンバランスを解消でき、バラ
ンスのとれた重み付け加算を実現できると共に、従来例
と比較し、より短い時間で電圧変換出力を得ることがで
き、高速なＡ／Ｄ変換器を構成することが可能となる。
【００４１】図３には、本発明の第２実施形態に係るア
ナログ／デジタル変換装置の構成が示されている。図４
は第２実施形態の原理を説明するための図である。ま
ず、図４と前述の図１を用いて第２実施形態の原理を説
明する。
ナログ／デジタル変換装置の構成が示されている。図４
は第２実施形態の原理を説明するための図である。ま
ず、図４と前述の図１を用いて第２実施形態の原理を説
明する。
【００４２】電圧比較器３の出力は、電圧比較器１，
２，４，５の出力と重み付け加算され偏差が低減されて
いるが、電圧比較器４の出力では、電圧比較器１，２，
３，５の出力と重み付け加算されるため、見かけ上参照
電圧Ｖref4がＶref3側にシフトしたように動作する。こ
の現象は辺縁に行くに従って顕著となる。第１の抵抗に
よって重み付け加算される比較器出力が高Ｖref 側また
は低Ｖref 側の一方に偏るためである。このような参照
電圧のシフトはＡ／Ｄ変換器に応用した際には積分非直
線性という性能指標の劣化となる。
２，４，５の出力と重み付け加算され偏差が低減されて
いるが、電圧比較器４の出力では、電圧比較器１，２，
３，５の出力と重み付け加算されるため、見かけ上参照
電圧Ｖref4がＶref3側にシフトしたように動作する。こ
の現象は辺縁に行くに従って顕著となる。第１の抵抗に
よって重み付け加算される比較器出力が高Ｖref 側また
は低Ｖref 側の一方に偏るためである。このような参照
電圧のシフトはＡ／Ｄ変換器に応用した際には積分非直
線性という性能指標の劣化となる。
【００４３】図４はこの現象の理解を助けるための図で
ある。図４（ａ）はシーソーを表している。三角形の支
点は入力電圧値を示している。中点付近ではシーソーは
バランスしているが、支点が左右に移動するとバランス
が崩れてしまう。この結果は参照電圧の見かけ上のシフ
トとなる。この問題を回避するため、図４（ｂ）、
（ｃ）のように支点の移動に合わせてシーソーの上の板
も移動することにする。こうすることでシーソーをいつ
もバランスした状態にすることができる。この考えに従
って構成された図３の構成例を次に説明する。
ある。図４（ａ）はシーソーを表している。三角形の支
点は入力電圧値を示している。中点付近ではシーソーは
バランスしているが、支点が左右に移動するとバランス
が崩れてしまう。この結果は参照電圧の見かけ上のシフ
トとなる。この問題を回避するため、図４（ｂ）、
（ｃ）のように支点の移動に合わせてシーソーの上の板
も移動することにする。こうすることでシーソーをいつ
もバランスした状態にすることができる。この考えに従
って構成された図３の構成例を次に説明する。
【００４４】図３において、１０１，１０２，１０３，
１０４，１０５，１０６，１０７，１０８はそれぞれ出
力インピーダンスがゼロである理想的な電圧比較器、１
０９，１１０，１１１，１１２，１１３，１１４，１１
５，１１６はそれぞれ前記電圧比較器の第２の入力端子
であり、１１７，１１８，１１９，１２０，１２１，１
２２，１２３はそれぞれ第１の抵抗であり、１２４はア
ナログ信号入力端子、１２５はデジタルデータ出力端
子、１２６は比較結果を２進符号に変換する符号変換回
路、１２７，１２８，１２９，１３０，１３１，１３
２，１３３，１３４はそれぞれ前記電圧比較器の出力イ
ンピーダンス、１４３，１４４，１４５，１４６，１４
７，１４８，１４９，１５０はそれぞれ前記出力インピ
ーダンスがゼロである理想的な電圧比較器出力線、１５
１，１５２，１５３，１５４，１５５，１５６，１５
７，１５８はそれぞれ前記電圧比較器の出力インピーダ
ンスを介した出力線、１４２はスイッチ制御回路、１３
５，１３６，１３７，１３８，１３９，１４０，１４１
はスイッチである。
１０４，１０５，１０６，１０７，１０８はそれぞれ出
力インピーダンスがゼロである理想的な電圧比較器、１
０９，１１０，１１１，１１２，１１３，１１４，１１
５，１１６はそれぞれ前記電圧比較器の第２の入力端子
であり、１１７，１１８，１１９，１２０，１２１，１
２２，１２３はそれぞれ第１の抵抗であり、１２４はア
ナログ信号入力端子、１２５はデジタルデータ出力端
子、１２６は比較結果を２進符号に変換する符号変換回
路、１２７，１２８，１２９，１３０，１３１，１３
２，１３３，１３４はそれぞれ前記電圧比較器の出力イ
ンピーダンス、１４３，１４４，１４５，１４６，１４
７，１４８，１４９，１５０はそれぞれ前記出力インピ
ーダンスがゼロである理想的な電圧比較器出力線、１５
１，１５２，１５３，１５４，１５５，１５６，１５
７，１５８はそれぞれ前記電圧比較器の出力インピーダ
ンスを介した出力線、１４２はスイッチ制御回路、１３
５，１３６，１３７，１３８，１３９，１４０，１４１
はスイッチである。
【００４５】図３で示すように出力インピーダンスがゼ
ロである理想的な電圧比較器の第２の入力端子には、そ
れぞれ、 Ｖref1＞Ｖref2＞Ｖref3＞Ｖref4＞Ｖref5＞Ｖref6＞Ｖ
ref7＞Ｖref8 の大小関係で示される参照電圧が供給される。スイッチ
制御回路１４２は、電圧比較器の比較結果を基に符号変
換回路１２６でディジタル変換された入力信号の値に従
ってスイッチの開閉を制御している。図３では従来ｎ個
の電圧比較器の時、ｍ個（ｍ＞ｎ）の電圧比較器を用意
しており、入力電圧値に応じてその内のｎ個の電圧比較
器が選択されるようになっている。
ロである理想的な電圧比較器の第２の入力端子には、そ
れぞれ、 Ｖref1＞Ｖref2＞Ｖref3＞Ｖref4＞Ｖref5＞Ｖref6＞Ｖ
ref7＞Ｖref8 の大小関係で示される参照電圧が供給される。スイッチ
制御回路１４２は、電圧比較器の比較結果を基に符号変
換回路１２６でディジタル変換された入力信号の値に従
ってスイッチの開閉を制御している。図３では従来ｎ個
の電圧比較器の時、ｍ個（ｍ＞ｎ）の電圧比較器を用意
しており、入力電圧値に応じてその内のｎ個の電圧比較
器が選択されるようになっている。
【００４６】すなわち、例えば、入力電圧ＶinがＶref4
−Δ＜Ｖin＜Ｖref4＋Δであると符号変換回路１２６
は、電圧比較器１０２，１０３，１０４，１０５，１０
６を選択するためにスイッチ制御回路１４２に対して、
スイッチ１３５，１４０，１４１を開、スイッチ１３
６，１３７，１３８，１３９を閉にせよと命じる。ある
いは、入力電圧ＶinがＶref3−Δ＜Ｖin＜Ｖref3＋Δで
あると符号変換回路１２６は電圧比較器１０１，１０
２，１０３，１０４，１０５を選択するために、スイッ
チ制御回路１４２に対して、スイッチ１３９，１４０，
１４１を開、スイッチ１３５，１３６，１３７，１３８
を閉にせよと命じる。こうして図４で示された原理が実
現され、入力電圧レベルによって、その入力信号との比
較に使用される参照電圧の範囲をシフトできるようにな
り、積分非直線性劣化の問題のない電圧比較装置とな
る。
−Δ＜Ｖin＜Ｖref4＋Δであると符号変換回路１２６
は、電圧比較器１０２，１０３，１０４，１０５，１０
６を選択するためにスイッチ制御回路１４２に対して、
スイッチ１３５，１４０，１４１を開、スイッチ１３
６，１３７，１３８，１３９を閉にせよと命じる。ある
いは、入力電圧ＶinがＶref3−Δ＜Ｖin＜Ｖref3＋Δで
あると符号変換回路１２６は電圧比較器１０１，１０
２，１０３，１０４，１０５を選択するために、スイッ
チ制御回路１４２に対して、スイッチ１３９，１４０，
１４１を開、スイッチ１３５，１３６，１３７，１３８
を閉にせよと命じる。こうして図４で示された原理が実
現され、入力電圧レベルによって、その入力信号との比
較に使用される参照電圧の範囲をシフトできるようにな
り、積分非直線性劣化の問題のない電圧比較装置とな
る。
【００４７】なお、ここでは、ｍ個の電圧比較器によっ
てまず入力電圧レベルを調べ、その後で、その入力電圧
レベルに対応するｍ／２ ＋１個の電圧比較器を選択し
たが、これは、図４のシーソーのシフト幅がｍ、つまり
入力電圧のシフト幅の２倍になっていることに合わせた
ことによるものである。重要なのは、入力電圧レベル近
辺の参照電圧を持つ幾つかの電圧比較器についてのみ抵
抗による重み付け加算を行うことであるで、入力電圧レ
ベルに応じて選択する電圧比較器の数は任意である。ま
た、最初にｍ個の電圧比較器によって入力信号の比較を
行うときは全てのスイッチを開状態にしておいてもよ
い。
てまず入力電圧レベルを調べ、その後で、その入力電圧
レベルに対応するｍ／２ ＋１個の電圧比較器を選択し
たが、これは、図４のシーソーのシフト幅がｍ、つまり
入力電圧のシフト幅の２倍になっていることに合わせた
ことによるものである。重要なのは、入力電圧レベル近
辺の参照電圧を持つ幾つかの電圧比較器についてのみ抵
抗による重み付け加算を行うことであるで、入力電圧レ
ベルに応じて選択する電圧比較器の数は任意である。ま
た、最初にｍ個の電圧比較器によって入力信号の比較を
行うときは全てのスイッチを開状態にしておいてもよ
い。
【００４８】図５は図１と図３を組み合わせた例であ
り、図１および図３で説明した長所を合わせ持つ構成と
なっている。図３と比べ図５において新たに加わった部
分は、１５９，１６０，１６１，１６２，１６３，１６
４の第２の抵抗、１６５，１６６，１６７，１６８，１
６９，１７０のスイッチである。スイッチ制御回路１４
２は、符号変換回路１２６でデジタルデータに変化され
た入力信号のレベルに応じて以下のように動作する。
り、図１および図３で説明した長所を合わせ持つ構成と
なっている。図３と比べ図５において新たに加わった部
分は、１５９，１６０，１６１，１６２，１６３，１６
４の第２の抵抗、１６５，１６６，１６７，１６８，１
６９，１７０のスイッチである。スイッチ制御回路１４
２は、符号変換回路１２６でデジタルデータに変化され
た入力信号のレベルに応じて以下のように動作する。
【００４９】入力電圧ＶinがＶref3−Δ＜Ｖin＜Ｖref3
＋Δであると符号変換回路１２６は電圧比較器１０１，
１０２，１０３，１０４，１０５を選択するために、ス
イッチ制御回路１４２に対して、スイッチ１３９，１４
０，１４１，１６７，１６９，１７０を開、スイッチ１
３５，１３６，１３７，１３８，１６５，１６６，１６
８を閉にせよと命じる。入力電圧ＶinがＶref4−Δ＜Ｖ
in＜Ｖref4＋Δであると符号変換回路１２６は電圧比較
器１０２，１０３，１０４，１０５，１０６を選択する
ためにスイッチ制御回路１４２に対して、スイッチ１３
５，１４０，１４１，１６５，１６７，１７０を開、ス
イッチ１３６，１３７，１３８，１３９，１６６，１６
８，１６９を閉にせよと命じる。入力電圧ＶinがＶref5
−Δ＜Ｖin＜Ｖref5＋Δであると符号変換回路１２６は
電圧比較器１０３，１０４，１０５，１０６，１０７を
選択するために、スイッチ制御回路１４２に対して、ス
イッチ１３５，１３６，１４１，１６５，１６８，１７
０を開、スイッチ１３７，１３８，１３９，１４０，１
６６，１６７，１６９を閉にせよと命じる。入力電圧Ｖ
inがＶref6−Δ＜Ｖin＜Ｖref6＋Δであると符号変換回
路１２６は電圧比較器１０４，１０５，１０６，１０
７，１０８を選択するために、スイッチ制御回路１４２
に対して、スイッチ１３５，１３６，１３７，１６５，
１６６，１６８を開、スイッチ１３８，１３９，１４
０，１４１，１６７，１６９，１７０を閉にせよと命じ
る。あるいは、入力電圧ＶinがＶref3−Δ＜Ｖin＜Ｖre
f3＋Δであると符号変換回路１２６はスイッチ制御回路
１４２に対して、スイッチ１３９，１４０，１４１，１
６７，１６９，１７０を開、スイッチ１３５，１３６，
１３７，１３８，１６５，１６６，１６８を閉にせよと
命じる。この結果、図１、図３の働きを合併した機能を
有する電圧比較装置となる。
＋Δであると符号変換回路１２６は電圧比較器１０１，
１０２，１０３，１０４，１０５を選択するために、ス
イッチ制御回路１４２に対して、スイッチ１３９，１４
０，１４１，１６７，１６９，１７０を開、スイッチ１
３５，１３６，１３７，１３８，１６５，１６６，１６
８を閉にせよと命じる。入力電圧ＶinがＶref4−Δ＜Ｖ
in＜Ｖref4＋Δであると符号変換回路１２６は電圧比較
器１０２，１０３，１０４，１０５，１０６を選択する
ためにスイッチ制御回路１４２に対して、スイッチ１３
５，１４０，１４１，１６５，１６７，１７０を開、ス
イッチ１３６，１３７，１３８，１３９，１６６，１６
８，１６９を閉にせよと命じる。入力電圧ＶinがＶref5
−Δ＜Ｖin＜Ｖref5＋Δであると符号変換回路１２６は
電圧比較器１０３，１０４，１０５，１０６，１０７を
選択するために、スイッチ制御回路１４２に対して、ス
イッチ１３５，１３６，１４１，１６５，１６８，１７
０を開、スイッチ１３７，１３８，１３９，１４０，１
６６，１６７，１６９を閉にせよと命じる。入力電圧Ｖ
inがＶref6−Δ＜Ｖin＜Ｖref6＋Δであると符号変換回
路１２６は電圧比較器１０４，１０５，１０６，１０
７，１０８を選択するために、スイッチ制御回路１４２
に対して、スイッチ１３５，１３６，１３７，１６５，
１６６，１６８を開、スイッチ１３８，１３９，１４
０，１４１，１６７，１６９，１７０を閉にせよと命じ
る。あるいは、入力電圧ＶinがＶref3−Δ＜Ｖin＜Ｖre
f3＋Δであると符号変換回路１２６はスイッチ制御回路
１４２に対して、スイッチ１３９，１４０，１４１，１
６７，１６９，１７０を開、スイッチ１３５，１３６，
１３７，１３８，１６５，１６６，１６８を閉にせよと
命じる。この結果、図１、図３の働きを合併した機能を
有する電圧比較装置となる。
【００５０】図６は、図３および図５と同じ原理に基づ
く別の構成例である。図４（ｂ）、（ｃ）のように支点
の移動に合わせてシーソーの上の板も移動し、シーソー
をいつもバランスした状態にするためには、図５の実施
例の他にも、支点の移動に応じてシーソーの板も同時に
動かしても良い。この考えに従って構成された図６の装
置を以下説明する。
く別の構成例である。図４（ｂ）、（ｃ）のように支点
の移動に合わせてシーソーの上の板も移動し、シーソー
をいつもバランスした状態にするためには、図５の実施
例の他にも、支点の移動に応じてシーソーの板も同時に
動かしても良い。この考えに従って構成された図６の装
置を以下説明する。
【００５１】図６において、２０１，２０２，２０３，
２０４，２０５はそれぞれ出力インピーダンスがゼロで
ある理想的な電圧比較器、２０６，２０７，２０８，２
０９，２１０はそれぞれ前記電圧比較器の第２の入力線
であり、２２０，２２１，２２２，２２３はそれぞれ第
１の抵抗であり、２２４，２２５，２２６はそれぞれ第
２の抵抗であり、２１１はアナログ入力端子、２１２は
デジタルデータ出力端子、２１３は２進数への符号変換
回路、２１６，２１７，２１８，２１９，２２０はそれ
ぞれ前記電圧比較器の出力インピーダンス、２１４は前
置電圧比較器、２１５は参照電圧発生器である。
２０４，２０５はそれぞれ出力インピーダンスがゼロで
ある理想的な電圧比較器、２０６，２０７，２０８，２
０９，２１０はそれぞれ前記電圧比較器の第２の入力線
であり、２２０，２２１，２２２，２２３はそれぞれ第
１の抵抗であり、２２４，２２５，２２６はそれぞれ第
２の抵抗であり、２１１はアナログ入力端子、２１２は
デジタルデータ出力端子、２１３は２進数への符号変換
回路、２１６，２１７，２１８，２１９，２２０はそれ
ぞれ前記電圧比較器の出力インピーダンス、２１４は前
置電圧比較器、２１５は参照電圧発生器である。
【００５２】この構成においては、最初にデジタルデー
タの上位ビット部に相当する粗い変換が行われた後に、
第１および第２の抵抗からなる抵抗網によって高精度化
された電圧比較器２０１〜２０５により下位ビット部を
含めた高精度の電圧比較が行われる。この場合、前置電
圧比較器２１４はデジタルデータの上位ビット部に相当
する粗いＡ／Ｄ変換を入力信号に対して施すために用い
られ、量子化ステップ数に対応する数の比較器と符号変
換回路などから構成される。
タの上位ビット部に相当する粗い変換が行われた後に、
第１および第２の抵抗からなる抵抗網によって高精度化
された電圧比較器２０１〜２０５により下位ビット部を
含めた高精度の電圧比較が行われる。この場合、前置電
圧比較器２１４はデジタルデータの上位ビット部に相当
する粗いＡ／Ｄ変換を入力信号に対して施すために用い
られ、量子化ステップ数に対応する数の比較器と符号変
換回路などから構成される。
【００５３】入力端子２１１に入力される信号は、前置
電圧比較器２１４において、Ｖref_i-1 ＜Ｖin＜Ｖref_
i 、ｉ＝１，２，…，ｎを満たすｉが求められ、この結
果に従って参照電圧発生器２１５は、電圧比較器２０
１，２０２，２０３，２０４，２０５の第２の入力線で
ある、２０６，２０７，２０８，２０９，２１０にそれ
ぞれ、２０６にはＶref_i-1 ＋２Δ、２０７にはＶref_
i-1 ＋Δ、２０８にはＶref_i-1 、２０９にはＶref_i-
1 −Δ、２１０にはＶref_i-1 −２Δの電位を与える。
ここでΔ＝Ｖref_i − Ｖref_i-1 である。このよう
に、図６では、常に入力が等価的に高精度比較器群の中
の中点にくるように工夫されており、これにより、常に
電圧比較器の参照電圧はＶinに近い値となり、入力電圧
の違いによる電圧比較装置の劣化を防ぐことができ積分
非直線性が改善される。
電圧比較器２１４において、Ｖref_i-1 ＜Ｖin＜Ｖref_
i 、ｉ＝１，２，…，ｎを満たすｉが求められ、この結
果に従って参照電圧発生器２１５は、電圧比較器２０
１，２０２，２０３，２０４，２０５の第２の入力線で
ある、２０６，２０７，２０８，２０９，２１０にそれ
ぞれ、２０６にはＶref_i-1 ＋２Δ、２０７にはＶref_
i-1 ＋Δ、２０８にはＶref_i-1 、２０９にはＶref_i-
1 −Δ、２１０にはＶref_i-1 −２Δの電位を与える。
ここでΔ＝Ｖref_i − Ｖref_i-1 である。このよう
に、図６では、常に入力が等価的に高精度比較器群の中
の中点にくるように工夫されており、これにより、常に
電圧比較器の参照電圧はＶinに近い値となり、入力電圧
の違いによる電圧比較装置の劣化を防ぐことができ積分
非直線性が改善される。
【００５４】尚、この例においては、従来例と異なり、
前置電圧比較器２１４の比較は精度を必要としない。こ
れは、電圧比較器２０１，２０２，２０３，２０４，２
０５において厳密な比較がなされるためである。また電
圧比較器２０１，２０２，２０３，２０４，２０５の参
照電圧の変化分であるΔの値は、前記電圧比較器２１４
にて上位何ビットのＡ／Ｄ変換を行うかによって決定さ
れるものである。
前置電圧比較器２１４の比較は精度を必要としない。こ
れは、電圧比較器２０１，２０２，２０３，２０４，２
０５において厳密な比較がなされるためである。また電
圧比較器２０１，２０２，２０３，２０４，２０５の参
照電圧の変化分であるΔの値は、前記電圧比較器２１４
にて上位何ビットのＡ／Ｄ変換を行うかによって決定さ
れるものである。
【００５５】次に、第３の実施形態について説明する。
第３の実施形態においては電圧比較器が前述のごとく飽
和特性を有する非線形写像を行なう回路であることに着
目したものである。図７は電圧比較器の入出力写像の特
徴を示している。
第３の実施形態においては電圧比較器が前述のごとく飽
和特性を有する非線形写像を行なう回路であることに着
目したものである。図７は電圧比較器の入出力写像の特
徴を示している。
【００５６】ここでは、ｎ個の電圧比較器のうちｉ番目
の電圧比較器の入出力特性を示しており、電圧比較器の
第１の入力には入力電圧が加わり、電圧比較器の第２の
入力には参照電圧Ｖref_i が加わるものとする。この図
より入力電圧Ｖinが Ｖref_i-k ＜ Ｖin ＜ Ｖref_i+k の範囲にあるとき（図においてはｋ＝３）、出力電圧は
ほぼ入力電圧に比例した値となるが、入力電圧Ｖinが Ｖin ＜ Ｖref_i-k の範囲にあるとき出力電圧は飽和電圧−Ｖsat となり、
入力電圧Ｖinが Ｖref_i+k ＜ Ｖin の範囲にあるとき出力電圧は飽和電圧Ｖsat となる。
の電圧比較器の入出力特性を示しており、電圧比較器の
第１の入力には入力電圧が加わり、電圧比較器の第２の
入力には参照電圧Ｖref_i が加わるものとする。この図
より入力電圧Ｖinが Ｖref_i-k ＜ Ｖin ＜ Ｖref_i+k の範囲にあるとき（図においてはｋ＝３）、出力電圧は
ほぼ入力電圧に比例した値となるが、入力電圧Ｖinが Ｖin ＜ Ｖref_i-k の範囲にあるとき出力電圧は飽和電圧−Ｖsat となり、
入力電圧Ｖinが Ｖref_i+k ＜ Ｖin の範囲にあるとき出力電圧は飽和電圧Ｖsat となる。
【００５７】すなわち、ｎ個の電圧比較器のうち、ｉ−
ｋ番目以下の電圧比較器とｉ＋ｋ番目以上の電圧比較器
は入力電圧に寄らず一定の飽和電圧を出力している。つ
ぎに前述の（２）式と（３）式に着目する。図１を思い
浮かべると、第１、第２の抵抗回路網により得られる平
均化された電圧比較器出力Ｖreal_i（ｉ＝１，…，ｎ)
は電圧比較器本来の出力Ｖideal_i （ｉ＝１，…，ｎ）
により
ｋ番目以下の電圧比較器とｉ＋ｋ番目以上の電圧比較器
は入力電圧に寄らず一定の飽和電圧を出力している。つ
ぎに前述の（２）式と（３）式に着目する。図１を思い
浮かべると、第１、第２の抵抗回路網により得られる平
均化された電圧比較器出力Ｖreal_i（ｉ＝１，…，ｎ)
は電圧比較器本来の出力Ｖideal_i （ｉ＝１，…，ｎ）
により
【００５８】
【数８】
と表される。ここで、Ａ′は入出力変換利得であり、ａ
は第１、第２の抵抗回路網により得られる平均化された
ｉ番目の電圧比較器出力Ｖreal_i への貢献度を表しａ
＜１を満足している。ａは式（２）の（Ｙ1 ＋Ｙ2 ＹC
）に相当する。電圧比較器における前述の飽和特性を
考慮すれば、ｉ＋ｋ番目以上の比較器出力は＋Ｖsat 、
ｉ−ｋ未満の電圧比較器出力は−Ｖsat であるので、
は第１、第２の抵抗回路網により得られる平均化された
ｉ番目の電圧比較器出力Ｖreal_i への貢献度を表しａ
＜１を満足している。ａは式（２）の（Ｙ1 ＋Ｙ2 ＹC
）に相当する。電圧比較器における前述の飽和特性を
考慮すれば、ｉ＋ｋ番目以上の比較器出力は＋Ｖsat 、
ｉ−ｋ未満の電圧比較器出力は−Ｖsat であるので、
【００５９】
【数９】
を得るが、さらにｎ→∞という一見実現不可能な理想電
圧比較装置を仮定すると、
圧比較装置を仮定すると、
【００６０】
【数１０】
という式を得る。この式は入力電圧Ｖinがｉ番目の電圧
比較器の参照電圧Ｖref_i の近傍にあるときは、ｉ＋ｋ
番目以上およびｉ−ｋ未満の電圧比較器出力の結果はそ
れぞれ、±Ｖsat ・（１／（１−ａ））により厳密に等
価表現できることがわかる。
比較器の参照電圧Ｖref_i の近傍にあるときは、ｉ＋ｋ
番目以上およびｉ−ｋ未満の電圧比較器出力の結果はそ
れぞれ、±Ｖsat ・（１／（１−ａ））により厳密に等
価表現できることがわかる。
【００６１】図８はこの考え方に従って実施された構成
例である。図８は図１の構成をさらに改良したものであ
り、部品番号が同じものは図１のものと同じであること
を示している。ここでは、ｋ＝２の場合を想定し、図１
の両端の比較器１，５の外延にそれぞれ仮想電源電圧、
仮想抵抗、仮想比較器を配置してあたかも無限個の比較
器群からなるように構成したものであるが、図８では図
１の上側の部分に対応する構成だけが図示されており、
下側の構成は上側と同様であるので省略されている。図
８を折り返してみればその構成が理解されよう。
例である。図８は図１の構成をさらに改良したものであ
り、部品番号が同じものは図１のものと同じであること
を示している。ここでは、ｋ＝２の場合を想定し、図１
の両端の比較器１，５の外延にそれぞれ仮想電源電圧、
仮想抵抗、仮想比較器を配置してあたかも無限個の比較
器群からなるように構成したものであるが、図８では図
１の上側の部分に対応する構成だけが図示されており、
下側の構成は上側と同様であるので省略されている。図
８を折り返してみればその構成が理解されよう。
【００６２】図８において、１，２，５０，５１はそれ
ぞれ出力インピーダンスがゼロである理想的な電圧比較
器、６，７，５２，５３はそれぞれ前記電圧比較器の第
２の入力端子であり、１１，５５，５６はそれぞれ第１
の抵抗であり、１７，５７，５９はそれぞれ第２の抵抗
であり、１８は入力端子、１９は出力端子、２０は２進
数への変換回路、２１，２２，６１，６２はそれぞれ前
記電圧比較器の出力インピーダンス、２６，２７，６
４，６５はそれぞれ前記出力インピーダンスがゼロであ
る理想的な電圧比較器出力線、３１，３２，６６，６７
はそれぞれ前記電圧比較器の出力インピーダンスを介し
た出力線、６３は＋∞に相当する電圧であるＶ+ ∞を加
える付加電源電圧端子、６０，５４，５８は第３の付加
抵抗である。電圧比較器５０，５１は、それぞれｉ−
１、ｉ−２に相当する付加電圧比較器である。
ぞれ出力インピーダンスがゼロである理想的な電圧比較
器、６，７，５２，５３はそれぞれ前記電圧比較器の第
２の入力端子であり、１１，５５，５６はそれぞれ第１
の抵抗であり、１７，５７，５９はそれぞれ第２の抵抗
であり、１８は入力端子、１９は出力端子、２０は２進
数への変換回路、２１，２２，６１，６２はそれぞれ前
記電圧比較器の出力インピーダンス、２６，２７，６
４，６５はそれぞれ前記出力インピーダンスがゼロであ
る理想的な電圧比較器出力線、３１，３２，６６，６７
はそれぞれ前記電圧比較器の出力インピーダンスを介し
た出力線、６３は＋∞に相当する電圧であるＶ+ ∞を加
える付加電源電圧端子、６０，５４，５８は第３の付加
抵抗である。電圧比較器５０，５１は、それぞれｉ−
１、ｉ−２に相当する付加電圧比較器である。
【００６３】図８では出力インピーダンスがゼロである
理想的な電圧比較器の第２の入力端子にはそれぞれ、 Ｖref-1 ＞ Ｖref0 ＞ Ｖref1 ＞ Ｖref2 ＞ … の大小関係で示される参照電圧が供給される。この図に
おいては前述したようにｋは２としている。端子６３の
電位Ｖ+ ∞は（１０）式におけるＶsat （１／１−ａ）
に相当あるいは比例した電位であり、第３の抵抗６０は
前記電圧比較器の出力インピーダンスに準じ、第３の抵
抗５４は前記第１の抵抗に準じ、第３の抵抗５８は前記
第２の抵抗に準じる値であるとする。これら第３の抵抗
は、端子６３の仮想電源電位Ｖ+ ∞を図１の比較器出力
に重み付け加算するために設けられているものであり、
（１０）式を具体化するために抵抗値は選択される。
理想的な電圧比較器の第２の入力端子にはそれぞれ、 Ｖref-1 ＞ Ｖref0 ＞ Ｖref1 ＞ Ｖref2 ＞ … の大小関係で示される参照電圧が供給される。この図に
おいては前述したようにｋは２としている。端子６３の
電位Ｖ+ ∞は（１０）式におけるＶsat （１／１−ａ）
に相当あるいは比例した電位であり、第３の抵抗６０は
前記電圧比較器の出力インピーダンスに準じ、第３の抵
抗５４は前記第１の抵抗に準じ、第３の抵抗５８は前記
第２の抵抗に準じる値であるとする。これら第３の抵抗
は、端子６３の仮想電源電位Ｖ+ ∞を図１の比較器出力
に重み付け加算するために設けられているものであり、
（１０）式を具体化するために抵抗値は選択される。
【００６４】この実施形態では、端子６３に加える電位
と第３の抵抗により、（１０）式における項ａk+1 Ｖ
sat （１／１−ａ）を実現している。ここで、入力電圧
の電圧比較を許される電圧範囲はＶin＜Ｖref1と仮定し
ている。このように図８では、付加抵抗５４，５８，６
０、付加電圧源Ｖ+ ∞により、あたかも電圧比較器が無
限個からなる電圧比較装置になっているので、入力電圧
の値によって生ずる上下のアンバランスが生じることが
なく、常にシーソーが釣り合った状態にあるため、積分
非直線が劣化することのない電圧比較装置を提供するこ
とができる。
と第３の抵抗により、（１０）式における項ａk+1 Ｖ
sat （１／１−ａ）を実現している。ここで、入力電圧
の電圧比較を許される電圧範囲はＶin＜Ｖref1と仮定し
ている。このように図８では、付加抵抗５４，５８，６
０、付加電圧源Ｖ+ ∞により、あたかも電圧比較器が無
限個からなる電圧比較装置になっているので、入力電圧
の値によって生ずる上下のアンバランスが生じることが
なく、常にシーソーが釣り合った状態にあるため、積分
非直線が劣化することのない電圧比較装置を提供するこ
とができる。
【００６５】図９は本発明の第４の実施形態である。図
９において、３００，３０１，３０２，３０３，３０
４，３０５，３０６，３０７はそれぞれ出力インピーダ
ンスがゼロである理想的な電圧比較器、３０８，３０
９，３１０，３１１，３１２，３１３，３１４，３１５
はそれぞれ前記電圧比較器の第２の入力端子であり、３
１６，３１７，３１８，３１９，３２０，３２１，３２
２，３２３はそれぞれ第１の抵抗であり、３２４は入力
端子、３２６は出力端子、３２５は２進数への符号変換
回路である。この実施形態においては、電圧比較器３０
０，３０１，３０２，３０３，３０４，３０５，３０
６，３０７が、それらの第２の入力端子に供給される参
照電圧の値の順に円環状に配置されており、これによっ
て辺縁の電圧比較器を見かけ上無くし変換精度の向上を
図っている。また、電圧比較器の第２の入力端子には互
いに左右を見たときシーソーのバランスがとれるよう
に、たとえばランダムに選択された参照電圧をそれぞれ
供給するようにしてもよい。これにより、さらに、辺縁
の影響を受けない電圧比較装置を提供できることにな
る。
９において、３００，３０１，３０２，３０３，３０
４，３０５，３０６，３０７はそれぞれ出力インピーダ
ンスがゼロである理想的な電圧比較器、３０８，３０
９，３１０，３１１，３１２，３１３，３１４，３１５
はそれぞれ前記電圧比較器の第２の入力端子であり、３
１６，３１７，３１８，３１９，３２０，３２１，３２
２，３２３はそれぞれ第１の抵抗であり、３２４は入力
端子、３２６は出力端子、３２５は２進数への符号変換
回路である。この実施形態においては、電圧比較器３０
０，３０１，３０２，３０３，３０４，３０５，３０
６，３０７が、それらの第２の入力端子に供給される参
照電圧の値の順に円環状に配置されており、これによっ
て辺縁の電圧比較器を見かけ上無くし変換精度の向上を
図っている。また、電圧比較器の第２の入力端子には互
いに左右を見たときシーソーのバランスがとれるよう
に、たとえばランダムに選択された参照電圧をそれぞれ
供給するようにしてもよい。これにより、さらに、辺縁
の影響を受けない電圧比較装置を提供できることにな
る。
【００６６】また、図９においては第２の抵抗について
は示されてないが、この第２の抵抗を接続することによ
り、図１の効果をも持ち合わせた構成を実現できる。ま
た、円環状に配置された電圧比較器の出力端子間が完全
結合となるように、それら出力端子間を距離に応じた値
の抵抗で互いに接続してもよい。
は示されてないが、この第２の抵抗を接続することによ
り、図１の効果をも持ち合わせた構成を実現できる。ま
た、円環状に配置された電圧比較器の出力端子間が完全
結合となるように、それら出力端子間を距離に応じた値
の抵抗で互いに接続してもよい。
【００６７】なお、以上の各実施形態の構成に対して、
さらに、入力信号と比較器群の比較結果の差分を計算す
る回路を設け、この結果を新たな入力として比較動作を
繰り返し実行させるようにすれば、上位桁の変換と下位
桁の変換を別個に行うアナログ／デジタル変換装置とし
て機能させることができ、ハードウェアコストの低減を
実現できる。この場合、入力信号と比較結果の差分を計
算する回路は、比較結果をアナログ信号に変換するデジ
タル／アナログ変換回路と、入力信号とデジタル／アナ
ログ変換回路の出力の差分を求める引き算回路とによっ
て容易に実現できる。
さらに、入力信号と比較器群の比較結果の差分を計算す
る回路を設け、この結果を新たな入力として比較動作を
繰り返し実行させるようにすれば、上位桁の変換と下位
桁の変換を別個に行うアナログ／デジタル変換装置とし
て機能させることができ、ハードウェアコストの低減を
実現できる。この場合、入力信号と比較結果の差分を計
算する回路は、比較結果をアナログ信号に変換するデジ
タル／アナログ変換回路と、入力信号とデジタル／アナ
ログ変換回路の出力の差分を求める引き算回路とによっ
て容易に実現できる。
【００６８】また、各実施形態で使用される電圧比較器
としては、差動増幅器を使用することができる。また、
電圧比較器としては有限の出力インピーダンスを有する
ものを使用するか、あるいは前述の例のように出力イン
ピーダンスがゼロの電圧比較器についての出力に抵抗の
一端を接続し、その抵抗の他端を実際の電圧比較器出力
として用いればよい。
としては、差動増幅器を使用することができる。また、
電圧比較器としては有限の出力インピーダンスを有する
ものを使用するか、あるいは前述の例のように出力イン
ピーダンスがゼロの電圧比較器についての出力に抵抗の
一端を接続し、その抵抗の他端を実際の電圧比較器出力
として用いればよい。
【００６９】また、隣接、次隣接の電圧比較器を第１、
第２の抵抗により結ぶだけでなく、次次隣接、次次次隣
接をそれぞれ抵抗で連結するごとき構成もまた可能であ
る。この構成により精度と変換速度をさらに向上させる
ことができる。
第２の抵抗により結ぶだけでなく、次次隣接、次次次隣
接をそれぞれ抵抗で連結するごとき構成もまた可能であ
る。この構成により精度と変換速度をさらに向上させる
ことができる。
【００７０】
【発明の効果】以上説明したように本発明によれば、複
数の比較器出力を加算平均する手法や辺縁の比較器出力
に対する処理の改善を図ることにより、電圧比較装置の
電圧比較に要する時間を増大させることなく比較精度を
向上することができるようになり、高速且つ高精度のア
ナログ／デジタル変換装置を実現できる。
数の比較器出力を加算平均する手法や辺縁の比較器出力
に対する処理の改善を図ることにより、電圧比較装置の
電圧比較に要する時間を増大させることなく比較精度を
向上することができるようになり、高速且つ高精度のア
ナログ／デジタル変換装置を実現できる。
【図１】本発明の第１実施形態に係るアナログ／デジタ
ル変換装置の構成を示す図。
ル変換装置の構成を示す図。
【図２】同第１実施形態のアナログ／デジタル変換装置
の動作を説明するための図。
の動作を説明するための図。
【図３】本発明の第２実施形態に係るアナログ／デジタ
ル変換装置の構成を示す図。
ル変換装置の構成を示す図。
【図４】同第２実施形態のアナログ／デジタル変換装置
の原理を説明するための図。
の原理を説明するための図。
【図５】同第２実施形態のアナログ／デジタル変換装置
の他の構成の一例を示す図。
の他の構成の一例を示す図。
【図６】同第２実施形態のアナログ／デジタル変換装置
のさらに別の構成例を示す図。
のさらに別の構成例を示す図。
【図７】本発明の第３実施形態に係るアナログ／デジタ
ル変換装置の原理を説明するための図。
ル変換装置の原理を説明するための図。
【図８】本発明の第３実施形態に係るアナログ／デジタ
ル変換装置の構成例を示す図。
ル変換装置の構成例を示す図。
【図９】本発明の第４実施形態に係るアナログ／デジタ
ル変換装置の構成例を示す図。
ル変換装置の構成例を示す図。
１，２，３，４，５…電圧比較器
６，７，８，９，１０…電圧比較器の第２の入力端子
１１，１２，１３，１４…第１の抵抗
１５，１６，１７…第２の抵抗
１８…アナログ信号入力端子
１９…デジタルデータ出力端子
２０…符号変換回路
２１，２２，２３，２４，２５…電圧比較器の出力イン
ピーダンス ２６，２７，２８，２９，３０…電圧比較器出力線 ３１，３２，３３，３４，３５…出力インピーダンスを
介した出力線
ピーダンス ２６，２７，２８，２９，３０…電圧比較器出力線 ３１，３２，３３，３４，３５…出力インピーダンスを
介した出力線
フロントページの続き
(56)参考文献 特開 平４−134925（ＪＰ，Ａ)
特開 昭64−51827（ＪＰ，Ａ)
特開 平４−310022（ＪＰ，Ａ)
特開 平６−350452（ＪＰ，Ａ)
特開 平６−29849（ＪＰ，Ａ)
特開 平９−93129（ＪＰ，Ａ)
特開 平４−43718（ＪＰ，Ａ)
特開 昭63−290412（ＪＰ，Ａ)
特開 平３−187619（ＪＰ，Ａ)
特開 平８−84077（ＪＰ，Ａ)
特開 平６−112824（ＪＰ，Ａ)
特表 平４−504036（ＪＰ，Ａ)
Ｋｌａａｓ Ｂｕｌｔ，Ａａｒｏｎ
Ｂｕｃｈｗａｌｄ，Ｊｏｅ Ｌａｓｋｏ
ｗｓｋｉ，Ａ 170ｍＷ 10ｂ 50ＭＳ
ａｍｐｌｅ／ｓ ＣＭＯＳＡＤＣ ｉｎ
１ｍｍ＾２，1997 ＩＥＥＥ Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆ
ｅｒｅｎｃｅ， 米国，1997年，136,
137，442
Ｋ．Ｋａｔｔｍａｎｎ，Ｊ．Ｂａｒｒ
ｏｗ，Ａ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ
Ｒｅｄｕｃｉｎｇ Ｄｉｆｆｅｒｅｎ
ｔｉａｌ Ｎｏｎ−Ｌｉｎｅａｒｉｔｙ
Ｅｒｒｏｒｓ ｉｎ Ｆｌａｓｈ Ａ
／Ｄ Ｃｏｎｖｅｒｔｅｒｓ，1991 Ｉ
ＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｓｏｌｉｄ−ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔｓ Ｃｏｎｆｅｒｅｎｃｅ，米国,
1991年，170，171
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 1/00 - 1/88
Claims (3)
- 【請求項１】 第１および第２の入力端子と出力端子と
をそれぞれ有するＮ個の電圧比較器を備え、入力信号を
前記Ｎ個の電圧比較器の第１入力端子に供給し、互いに
異なるＮ個の基準電圧源電圧を前記Ｎ個の電圧比較器の
第２の入力端子にそれぞれ供給し、前記Ｎ個の電圧比較
器の出力をデジタルデータに符号化して出力するアナロ
グ／デジタル変換装置において、 前記Ｎ個の基準電圧源電圧の電圧値に応じて前記Ｎ個の
電圧比較器を順に並べ、隣接する２つの前記電圧比較器
単位でそれらの出力端子間をそれぞれＮ−１個の第１の
抵抗で接続するとともに、ｎ１個（ｎ１＞１）だけ離れ
た２つの前記電圧比較器単位でそれらの出力端子間をそ
れぞれＮ−ｎ１個の第２の抵抗で接続することを特徴と
するアナログ／デジタル変換装置。 - 【請求項２】 ｎ２個（ｎ２＞ｎ１）だけ離れた２つの
前記電圧比較器単位でそれらの出力端子間をそれぞれＮ
−ｎ２個の第３の抵抗でさらに接続することを特徴とす
る請求項１記載のアナログ／デジタル変換装置。 - 【請求項３】 前記隣接する２つの前記電圧比較器毎に
それら出力端子間に前記第１の抵抗と直列接続されるよ
うに設けられたＮ−１個の第１のスイッチと、前記ｎ１
個（ｎ１＞１）だけ離れた２つの前記電圧比較器毎にそ
れら出力端子間に前記第２の抵抗と直列接続されるよう
に設けられたＮ−ｎ１個の第２のスイッチとをさらに具
備し、前記Ｎ−１個の第１のスイッチおよび前記Ｎ−ｎ
１個の第２のスイッチはそれぞれ前記Ｎ個の電圧比較器
の比較結果に基づいて開閉制御されることを特徴とする
請求項１記載のアナログ／デジタル変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14645597A JP3450649B2 (ja) | 1997-06-04 | 1997-06-04 | アナログ／デジタル変換装置 |
| US09/089,485 US6072416A (en) | 1997-06-04 | 1998-06-02 | Analog-to-digital converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14645597A JP3450649B2 (ja) | 1997-06-04 | 1997-06-04 | アナログ／デジタル変換装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003147920A Division JP3597838B2 (ja) | 2003-05-26 | 2003-05-26 | アナログ／デジタル変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10336031A JPH10336031A (ja) | 1998-12-18 |
| JP3450649B2 true JP3450649B2 (ja) | 2003-09-29 |
Family
ID=15408037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14645597A Expired - Lifetime JP3450649B2 (ja) | 1997-06-04 | 1997-06-04 | アナログ／デジタル変換装置 |
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| Country | Link |
|---|---|
| US (1) | US6072416A (ja) |
| JP (1) | JP3450649B2 (ja) |
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|---|---|---|---|---|
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| DE60237966D1 (de) * | 2001-02-27 | 2010-11-25 | Broadcom Corp | Schnelle komparatoren mit verriegelungsstufe |
| US6727839B2 (en) * | 2002-08-23 | 2004-04-27 | Broadcom Corporation | High speed, low power comparator |
| US7002504B2 (en) * | 2003-05-05 | 2006-02-21 | Maxim Integrated Products, Inc. | Dynamic element matching in high speed data converters |
| AU2003239885A1 (en) * | 2003-05-22 | 2005-01-21 | Ess Technology, Inc. | Digital to analog converter having a low power semi-analog finite impulse response circuit |
| FR2861230B1 (fr) * | 2003-10-17 | 2006-01-21 | Atmel Grenoble Sa | Circuit de comparaison pour convertisseur analogique-numerique |
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