JP5316194B2

JP5316194B2 - Ａｄ変換器

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Publication number: JP5316194B2
Application number: JP2009101548A
Authority: JP
Inventors: 純次豊村; 美穂井上
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Current assignee: Sony Corp
Priority date: 2009-04-20
Filing date: 2009-04-20
Publication date: 2013-10-16
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Description

本発明は、ＡＤ（アナログ−デジタル）変換器に関する。詳しくは、平均化用抵抗素子を備えるＡＤ変換器に関する。

従来からフラッシュ型ＡＤ変換器（以下、単に「ＡＤ変換器」という。）が広く知られている。この種のＡＤ変化器では、入力アナログ信号と各基準電圧との差電圧を増幅する多数の増幅器を有しているが、高分解能を実現しようとすると各増幅器間のオフセットが深刻になるため、その応用範囲が制限される傾向にある。

そこで、かかる課題を解決するために、入力する基準電圧が隣接する増幅器の出力間にそれぞれ平均化用抵抗素子を設けて、オフセットを低減するＡＤ変換器が知られている。

例えば、図７に示すように、非特許文献１には、増幅器群１０１の増幅器１０１−１〜１０１−ｎ間に直列に平均化用抵抗素子Ｒ_aveを設けたＡＤ変換器１００が開示されている。このＡＤ変換器１００では、さらに、最下位増幅器１０１−１の出力端子と最上位増幅器１０１−ｎの出力端子とにダミー回路１０２をそれぞれ直列に複数（例えば、９個）設けて終端し、各増幅器１０１−１〜１０１−ｎ間のオフセットを低減している。

また、図８に示すように、特許文献１には、増幅器の出力抵抗（「出力抵抗Ｒ₁」とする。）の抵抗値と平均化用抵抗素子Ｒ_aveの抵抗値との関係により、最下位及び最上位増幅器１０１−１，１０１−ｎの出力端子を適切に終端したＡＤ変換器２００が開示されている。このＡＤ変換器２００では、増幅器１０１の出力抵抗Ｒ₁の抵抗値が平均化用抵抗素子Ｒ_aveの抵抗値より大きいとき、１．５Ｒ_ave−０．５Ｒ_１となる場合に適切に終端できることが開示されている。

特許第３９２０１６２号公報特開２００５−１３６６９６号公報

"A 6b 1.3GSamples/s A/D Converter in 0.35um CMOS"IEEE 2001 International Solid State Circuits Conference pp.126〜127

しかしながら、非特許文献１に記載のＡＤ変換器１００では、ダミー回路１０２を直列に複数設ける必要があり、フルスケール（入力アナログ信号と比較する電圧範囲（ＶＲＴ−ＶＲＢ））外のオーバーレンジ範囲が広がる。そのため、近年のナノＣＭＯＳでの低電圧化に適応するのが困難となる。

また、特許文献１に記載のＡＤ変換器２００では、Ｒ₁＞Ｒ_aveのときには、増幅器１０１のスレッショルドが理想のスレッショルドに対して歪んでしまうため、図７に示す回路と同様に、直列にダミー回路が複数（２個）必要となる。そのため、非特許文献１に記載のＡＤ変換器１００と同様に、ＡＤ変換器のフルスケール外のオーバーレンジ範囲が広がり近年のナノＣＭＯＳでの低電圧化に適応するのが困難となる。

そこで、本発明は、上述の点に鑑み、増幅器の出力抵抗の抵抗値と平均化用抵抗素子の抵抗値との関係に制限されることなく、オーバーレンジ範囲を最小限にとどめて低電力で小面積なＡＤ変換器を提供することを目的とする。

上記目的を達成するために、請求項１に係る発明は、第１電圧と第２電圧との間を分圧して複数の基準電圧を生成する基準電圧発生器と、各前記基準電圧と入力信号の電圧との差電圧を増幅する複数の増幅器と、前記増幅器の出力端子間を接続する複数の平均化用抵抗素子と、を備え、さらに、前記第１電圧よりも高い第３電圧と前記入力信号の電圧との差電圧を増幅する第１増幅器と、前記複数の増幅器のうち前記第１電圧が基準電圧として入力された増幅器の出力端子と前記第１増幅器の出力端子とを接続する第１抵抗素子と、を有する第１平均化補助回路を複数設けたＡＤ変換器とした。

また、請求項２に係る発明は、請求項１に記載のＡＤ変換器において、前記第２電圧よりも低い第４電圧と前記入力信号の電圧との差電圧を増幅する第２増幅器と、前記複数の増幅器のうち前記第２電圧が基準電圧として入力された増幅器の出力端子と前記第２増幅器の出力端子とを接続する第２抵抗素子とを有する第２平均化補助回路を複数設けたＡＤ変換器とした。

また、請求項３に係る発明は、第１電圧と第２電圧との間を分圧して複数の基準電圧を生成する基準電圧発生器と、各前記基準電圧と入力信号の電圧との差電圧を増幅する複数の増幅器と、前記増幅器の出力端子間を接続する複数の平均化用抵抗素子と、を備え、さらに、前記第２電圧よりも低い第４電圧と前記入力信号の電圧との差電圧を増幅する第２増幅器と、前記複数の増幅器のうち前記第２電圧が基準電圧として入力された増幅器の出力端子と前記第２増幅器の出力端子とを接続する第２抵抗素子と、を有する第２平均化補助回路を複数設けたＡＤ変換器とした。

また、請求項４に係る発明は、請求項３に記載のＡＤ変換器において、前記第１電圧よりも高い第３電圧と前記入力信号の電圧との差電圧を増幅する第１増幅器と、前記複数の増幅器のうち前記第１電圧が基準電圧として入力された増幅器の出力端子と前記第１増幅器の出力端子とを接続する第１抵抗素子と、を有する第１平均化補助回路を複数設けたＡＤ変換器とした。

また、請求項５に係る発明は、請求項１，２及び４のいずれか１項に記載のＡＤ変換器において、前記第１抵抗素子の抵抗値は、前記平均化用抵抗素子の抵抗値に前記第１平均化補助回路の数を乗じた値から前記第１増幅器の出力抵抗の抵抗値を減算した値とした。

また、請求項６に係る発明は、請求項２〜４のいずれか１項に記載のＡＤ変換器において、前記第２抵抗素子の抵抗値は、前記平均化用抵抗素子の抵抗値に前記第２平均化補助回路の数を乗じた値から前記第２増幅器の出力抵抗の抵抗値を減算した値とした。

本発明のＡＤ変換器によれば、基準電圧発生器、複数の増幅器及び複数の平均化用抵抗素子に加え、第１平均化補助回路を複数設けている。これにより、ＡＤ変換器の端部を終端することができる。また、第１平均化補助回路は、第１電圧よりも高い第３電圧と入力信号の電圧との差電圧を増幅する第１増幅器と、複数の増幅器のうち第１電圧が基準電圧として入力された増幅器の出力端子と第１増幅器の出力端子とを接続する第１抵抗素子とを有している。これにより、第１平均化補助回路に第３電圧を印加することで、ＡＤ変換器の端部を終端することができ、低電圧化することができ、かつ、ＡＤ変換器を小面積化することができる。

本発明の一実施形態に係るＡＤ変換器の概略構成を示す図である。増幅器の回路構成を示す図である。従来のＡＤ変換器の小信号等価回路を示す図である。図１に示すＡＤ変換器の小信号等価回路を示す図である。本発明の一実施形態に係る他のＡＤ変換器の概略構成を示す図である。図５に示すＡＤ変換器の小信号等価回路を示す図である。従来のＡＤ変換器の構成を示す図である。従来の他のＡＤ変換器の構成を示す図である。

本実施形態に係るＡＤ変換器は、平均化用抵抗素子を用いたフラッシュ型（並列型）ＡＤ変換器であり、オーバーレンジ範囲を最小限にとどめて低電力で小面積なＡＤ変換器である。

本実施形態に係るＡＤ変換器は、第１電圧と第２電圧との間を分圧して複数の基準電圧を生成する基準電圧発生器と、各基準電圧と入力信号の電圧との差電圧を増幅する複数の増幅器と、増幅器の出力端子間を接続する複数の平均化用抵抗素子とを備えている。

このＡＤ変換器は、さらに第１平均化補助回路及び第２平均化補助回路が設けられる。第１平均化補助回路は、第１電圧よりも高い第３電圧と入力信号の電圧との差電圧を増幅する第１増幅器と、複数の増幅器のうち第１電圧が基準電圧として入力された増幅器の出力端子と第１増幅器の出力端子とを接続する第１抵抗素子とを有している。また、第２平均化補助回路は、第２電圧よりも低い第４電圧と入力信号の電圧との差電圧を増幅する第２増幅器と、複数の増幅器のうち第２電圧が基準電圧として入力された増幅器の出力端子と第２増幅器の出力端子とを接続する第２抵抗素子とを有している。

そして、本実施形態に係るＡＤ変換器では、第１平均化補助回路及び２平均化補助回路をそれぞれ複数備えていることに特徴を有している。すなわち、ダミー回路として平均化補助回路を直列に設けるのではなく、並列に設けている。

かかる構成により、増幅器の出力抵抗の抵抗値と平均化用抵抗素子の抵抗値との関係に制限されることなく、オーバーレンジ範囲を最小限にとどめて低電力で小面積なＡＤ変換器とすることができる。

また、第１抵抗素子の抵抗値は、平均化用抵抗素子の抵抗値に第１平均化補助回路の数を乗じた値から第１増幅器の出力抵抗の抵抗値を減算した値とすることで、オフセットの精度をより高めることが可能となる。同様に、第２抵抗素子の抵抗値は、平均化用抵抗素子の抵抗値に第２平均化補助回路の数を乗じた値から第２増幅器の出力抵抗の抵抗値を減算した値とすることで、オフセットの精度をより高めることが可能となる。

なお、第１平均化補助回路及び第２平均化補助回路のうち一方の平均化補助回路のみ用いるようにし、他の回路で残りの終端を行うようにすることもできる。

[１．ＡＤ変換器の概略構成]
以下、本実施形態に係るＡＤ変換器について図面を参照して具体的に説明する。

本実施形態におけるＡＤ変換器１は、アナログ入力信号をＮビットのデジタル出力信号に変換するものである。このＡＤ変換器１は、図１に示すように、基準電圧発生器１１、増幅器群１２、平均化回路１３、比較器群１４、エンコーダ１５、第１平均化補助部１６及び第２平均化補助部１７により構成されている。

基準電圧発生器１１は、直列に接続された複数の分圧用抵抗（ラダー抵抗）Ｒ₀から構成され、これらの分圧用抵抗Ｒ₀により高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの間の電圧を等電圧Ｖｒで２^N−１個に分圧する。この分圧により、電圧が異なる複数の基準電圧Ｖref１〜Ｖref２^N−１が生成される。なお、高電位側基準電圧ＶＲＴが本発明の第１電圧の一実施例に相当し、低電位側基準電圧ＶＲＢが本発明の第２電圧の一実施例に相当する。

増幅器群１２は、複数の増幅器Ａ（Ａ_１〜Ａ_ｎ）により構成される。この増幅器Ａは差動増幅器であり図２に示すような構成を有している。具体的には、ＮＭＯＳトランジスタＴｒ１，Ｔｒ２からなる差動対を備え、これらのＮＭＯＳトランジスタＴｒ１，Ｔｒ２のドレインはそれぞれ出力抵抗Ｒ₁を介して電源電位ＶＤＤに接続される。また、これらのＮＭＯＳトランジスタＴｒ１，Ｔｒ２のソースは共通の定電流源ＩＳＳを介して基準電位ＶＳＳに接続されている。また、ＮＭＯＳトランジスタＴｒ１，Ｔｒ２のドレインが増幅器Ａの出力端子Ｖｏ１，Ｖｏ２となり、ゲートが第１入力端子，第２入力端子となる。

そして、各増幅器Ａの第１入力端子には入力信号の電圧Ｖinが入力され、第２入力端子には、基準電圧発生器１１が発生する複数の基準電圧Ｖref（Ｖref１〜Ｖref２^N−１）のうちの対応する基準電圧Ｖrefが入力される。そして、これらの複数の増幅器Ａは、各基準電圧Ｖrefとアナログ入力信号の電圧Ｖinとの差電圧を増幅して差動出力する。

平均化回路１３は、入力する基準電圧Ｖrefが隣接する増幅器Ａ間を平均化用抵抗素子Ｒ_aveでそれぞれ接続することにより増幅器Ａ間のオフセットを低減させるものであり、複数の平均化用抵抗素子Ｒ_aveにより構成されている。

比較器群１４は、増幅器Ａ_１〜Ａ_ｎから出力される電圧をそれぞれ入力する複数のラッチ回路Ｌを有している。また、エンコーダ１５は、これらのラッチ回路Ｌの比較の結果に基づいてエンコードを行い、アナログ入力信号の電圧Ｖinに対応するＮビットのデジタル信号Ｄ（０）〜Ｄ（Ｎ−１）を出力するものである。

ところで、この増幅器Ａは、例えば、高電位側基準電圧ＶＲＴと同じ大きさのアナログ入力信号の電圧Ｖinが入力されると、ＮＭＯＳトランジスタＴｒ２のゲート電圧Ｖｇが上昇し、ソース電圧Ｖｓが上昇して、NＭＯＳトランジスタＴｒ２及び出力抵抗Ｒ₁に電流が流れて出力端子Ｖｏ２の電圧が下がる。そのため、ＡＤ変換器においてオーバーレンジ範囲（ダミー範囲）が広がり、ＮＭＯＳトランジスタＴｒ１，Ｔｒ２の入力ＮＭＯＳとしての特性が潰れやすくなる。従って、増幅器Ａは線形な増幅器として動作しなくなるという問題が生じる。

そこで、本実施形態に係るＡＤ変換器１では、平均化補助部（第１平均化補助部１６及び第２平均化補助部１７）を設けてオーバーレンジ範囲（ダミー範囲）を最小限にとどめ、増幅器Ａが線形な増幅器として動作しなくなるという問題を抑えている。

各平均化補助部は、増幅器Ｂとこの増幅器Ｂの出力端子に接続された抵抗素子Ｒ_Tとから構成される平均化補助回路を複数備えている。

すなわち、第１平均化補助部１６は、増幅器群１２及び平均化回路１３の高電位側を終端するものであり、第１増幅器Ｂ_aとこの第１増幅器Ｂ_aの出力端子に接続された第１抵抗素子Ｒ_Taとから構成される第１平均化補助回路１６_aを複数備えている。図１に示すＡＤ変換器１では、第１増幅器Ｂ_a1及び第１抵抗素子Ｒ_Ta1からなる第１平均化補助回路１６_a1と、第１増幅器Ｂ_a2及び第１抵抗素子Ｒ_Ta2からなる第１平均化補助回路１６_a2とを有しており、この２個の第１平均化補助回路１６_a1，１６_a2が高電位側の増幅器Ａ_nの出力端子に接続されている。

第１増幅器Ｂ_a1，Ｂ_a2は、それぞれ第１入力端子にアナログ入力信号の電圧を入力し、第２入力端子には高電位側ダミー電圧ＶＲＤＵが入力される。さらに、第１増幅器Ｂ_a1，Ｂ_a2の出力端子には、それぞれ第１抵抗素子Ｒ_Ta1，Ｒ_Ta2の一端が接続され、第１抵抗素子Ｒ_Ta1，Ｒ_Ta2の他端に増幅器Ａ_nの出力端子に接続されている。なお、高電位側ダミー電圧ＶＲＤＵが本発明の第３電圧の一実施例に相当する。この高電位側ダミー電圧ＶＲＤＵは、高電位側基準電圧ＶＲＴよりも電圧Ｖｒだけ高い電圧である。

また、第２平均化補助部１７は、増幅器群１２及び平均化回路１３の低電位側を終端するものであり、第２増幅器Ｂ_bとこの第２増幅器Ｂ_bの出力端子に接続された第２抵抗素子Ｒ_Tbとから構成される第２平均化補助回路１７_aを複数備えている。本実施形態の第２平均化補助部１７では、第２増幅器Ｂ_b1と第２抵抗素子Ｒ_Tb1からなる第２平均化補助回路１７_a1と、第２増幅器Ｂ_b2と第２抵抗素子Ｒ_Tb2からなる第２平均化補助回路１７_a2とを有しており、この２個の第２平均化補助回路１７_a1，１７_a2が低電位側の増幅器Ａ₁の出力端子に接続されている。

第２増幅器Ｂ_b1，Ｂ_b2は、それぞれ第１入力端子にアナログ入力信号の電圧を入力し、第２入力端子には低電位側ダミー電圧ＶＲＤＬが入力される。さらに、第２増幅器Ｂ_b1，Ｂ_b2の出力端子には、それぞれ第２抵抗素子Ｒ_Tb1，Ｒ_Tb2の一端が接続され、第２抵抗素子Ｒ_Tb1，Ｒ_Tb2の他端に低電位側の増幅器Ａ₁の出力端子に接続されている。なお、低電位側ダミー電圧ＶＲＤＬが本発明の第４電圧の一実施例に相当する。この低電位側ダミー電圧ＶＲＤＬは、低電位側基準電圧ＶＲＢよりも電圧Ｖｒだけ低い電圧である。

このように第１増幅器Ｂ_a1，Ｂ_a2に入力する電圧は、高電位側基準電圧ＶＲＴよりも電圧Ｖｒだけ高い高電位側ダミー電圧ＶＲＤＵであり、第２増幅器Ｂ_b1，Ｂ_b2に入力する電圧は、低電位側基準電圧ＶＲＢよりも電圧Ｖｒだけ低い低電位側ダミー電圧ＶＲＤＬである。従って、オーバーレンジ範囲を最小限にとどめることが可能となる。

ここで、増幅器Ｂ（Ｂ_a1，Ｂ_a2，Ｂ_b1，Ｂ_b2）は、増幅器Ａと同一の構成とすることが望ましい。特に増幅器Ｂの出力抵抗の抵抗値と増幅器Ａの出力抵抗の抵抗値とを同じ値にし、抵抗素子Ｒ_Ta1，Ｒ_Ta2，Ｒ_Tb1，Ｒ_Tb2の抵抗値を同じ値にすることにより、増幅器Ａのオフセットの調整が容易となる。

すなわち、増幅器Ｂと増幅器Ａとの出力抵抗の抵抗値とを同じ値にして、第１及び第２抵抗素子Ｒ_Ta，Ｒ_Tbの抵抗値を、平均化用抵抗素子Ｒ_aveの抵抗値に２を乗じ、増幅器Ａの出力抵抗Ｒ₁の抵抗値を減算した値（Ｒ_T＝２・Ｒ_ave−Ｒ_１）にできる。_。

以下、このように終端することで、増幅器Ａのオフセットを低減できる理由を図５及び図６を参照して説明する。この終端条件はキルヒホフの法則を用いて求められる。

まず、従来の図８に示す回路の終端条件について図３を参照して説明する。図３は図８に示す回路の小信号等価回路であり、説明を容易にするため一部の回路部分（増幅器１０１−ｎ−１,１０１−ｎ,１０２−２及びその周辺）のみを示している。

図３に示すＶ_n，Ｖ_n+1についてキルヒホフの方程式を立てると、次の等式が得られる。

Ｖ_n＝Ｒ₁（Ｉ_n−Ｉ_n-1）＋Ｒ_ave×Ｉ_n＋Ｒ₁（Ｉ_n−Ｉ_n+1）
＝Ｒ₁（２Ｉ_n−Ｉ_n-1−Ｉ_n+1）＋Ｒ_ave×Ｉ_ｎ
Ｖ_ｎ＋1＝Ｒ₁（Ｉ_n+1−Ｉ_n）＋Ｒ_T・Ｉ_ｎ＋1＋Ｒ₁×Ｉ_n+1
＝Ｒ₁（２Ｉ_n+1−Ｉ_n）＋Ｒ_T・Ｉ_n+1

上式より、次の等式が得られる。
Ｒ₁（２Ｉ_n−Ｉ_n-1−Ｉ_n+1）＋Ｒ_ave×Ｉ_n＝Ｒ_１（２Ｉ_n+1−Ｉ_n）＋Ｒ_T×Ｉ_n

ここで、Ｉ_n-1＝Ｉ_n＝Ｉ_n+1であると仮定すると、
Ｒ_Ｔ＝Ｒ_ave−Ｒ_１＞０
つまり、Ｒ_ave＞Ｒ_１となり、平均化用抵抗素子Ｒ_aveが出力抵抗Ｒ₁より大きい場合に終端するという終端条件が求められる。

次に、本実施形態に係るＡＤ変換器１の終端条件について図４を参照して説明する。図４は図１に示す２個の平均化補助回路を有する場合のＡＤ変換器の小信号等価回路であり、説明を容易にするため一部の回路部分（増幅器Ａ_n, Ａ_n-1,第１平均化補助部１６及びその周辺）のみを示している。ここでは、高電位側の終端について説明するが、低電位側も同様である。なお、増幅器Ｂ（Ｂ_a1，Ｂ_a2，Ｂ_b1，Ｂ_b2 ）の出力抵抗の抵抗値と増幅器Ａの出力抵抗の抵抗値とを同じ値にし、抵抗素子Ｒ_Ta1，Ｒ_Ta2，Ｒ_Tb1，Ｒ_Tb2の抵抗値を同じ値Ｒ_Tとしている。

図４に示すＶ_n+1についてキルヒホフの方程式を立てると、
Ｖ_n+1＝Ｒ₁（Ｉ_n+1−Ｉ_n）＋Ｒ_T・Ｉ_n+1／２＋Ｒ₁×Ｉ_n+1／２

ここで、Ｉ_n+1＝Ｉ_n，Ｖ_n+1＝Ｒ_ave×Ｉ_n+1であると仮定すると、
２Ｒ_ave＝Ｒ₁＋Ｒ_T
となり、抵抗素子Ｒ_Tについて解くと
Ｒ_T＝２・Ｒ_ave−Ｒ₁
となる。

よって、現実解としては、Ｒ_ave＞１／２×Ｒ₁となり、従来に比べて、Ｒ_aveの抵抗値を１／２にすることができる。

図１に示すＡＤ変換器１では、第１平均化補助回路及び第２平均化補助回路をそれぞれ２個ずつ設けることとしたが、図５に示すようにｋ個（ｋ≧３）以上設けることでＲ_aveの抵抗値をさらに低減することが可能となる。

図６は図５に示すｋ個の平均化補助回路を有する場合のＡＤ変換器の小信号等価回路であり、図４と同様に、説明を容易にするため一部の回路部分のみを示している。ここでは、高電位側の終端について説明するが、低電位側も同様である。なお、増幅器Ｂ（Ｂa₁〜Ｂ_ak，Ｂ_b1〜Ｂ_bk）の出力抵抗の抵抗値と増幅器Ａの出力抵抗の抵抗値とを同じ値にし、抵抗素子Ｒ_Ta1〜Ｒ_Tak，Ｒ_Tb1〜Ｒ_Tbkの抵抗値を同じ値Ｒ_Tとしている。

図６に示すＶ_n+1についてキルヒホフの方程式を立てると、
Ｖ_n+1＝Ｒ₁（Ｉ_n+1−Ｉ_n）＋Ｒ_Ｔ（Ｉ_n+1／ｋ）＋Ｒ₁×（Ｉ_n+1／ｋ）
となる。
ここで、Ｉ_n+1＝Ｉ_n，Ｖ_n+1＝Ｒ_ave×Ｉ_n+1とすれば、
ｋ・Ｒ_ave＝Ｒ₁＋Ｒ_T
となり、抵抗素子Ｒ_Tの抵抗値について解くと
Ｒ_T＝ｋ・Ｒ_ave−Ｒ₁
となる。

よって、現実解としては、Ｒ_ave＞（１／ｋ）×Ｒ₁となり、従来に比べて、Ｒ_aveの抵抗値を１／ｋにすることができる。

つまり、平均化用抵抗素子Ｒ_aveの抵抗値と出力抵抗Ｒ₁の抵抗値との比
Ｒ_ave：Ｒ₁＝Ｋ：１（Ｋ≦１）
が解れば、フルスケール外において１レンジ（電圧Ｖｒ）のオーバーレンジ範囲で、任意の個数の平均化補助回路により終端が可能となる

以上のように、本実施形態におけるＡＤ変換器１は、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの間を分圧して複数の基準電圧Ｖref（Ｖref１〜Ｖref２^N−１）を生成する基準電圧発生器１１と、各基準電圧と入力信号の電圧Ｖinとの差電圧を増幅する複数の増幅器Ａ（Ａ_１〜Ａ_ｎ）と、当該増幅器Ａの出力端子間を接続する複数の平均化用抵抗素子Ｒ_aveとを備えている。このＡＤ変換器１は、さらに、高電位側基準電圧ＶＲＴよりも高い高電位側ダミー電圧ＶＲＤＵと入力信号の電圧Ｖinとの差電圧を増幅する第１増幅器Ｂ_a（Ｂ_a1, Ｂ_a2, ・・・,Ｂ_ak）と、複数の増幅器Ａのうち高電位側基準電圧ＶＲＴが基準電圧として入力された増幅器Ａ_nの出力端子と第１増幅器Ｂ_aの出力端子とを接続する第１抵抗素子Ｒ_Ta（Ｒ_Ta1, Ｒ_Ta2, ・・・, Ｒ_Tak）とを有する第１平均化補助回路１６_a（１６_a1, １６_a2, ・・・１６_ak）を複数設けている。

かかる構成のＡＤ変換器１によれば、複数の増幅器Ａの出力端子間を接続するように複数の平均化用抵抗素子Ｒ_aveを備えているため各増幅器Ａ間のオフセットを低減することができる。また、第１増幅器Ｂ_aを備えると共に、増幅器Ａ_nの出力端子と第１増幅器Ｂ_aの出力端子とを第１抵抗素子Ｒ_Taにより接続しているため、増幅器Ａ_nの出力端子を適切に終端することができる。

特に、第１平均化補助回路１６_aを複数設ける、すなわち、第１平均化補助回路１６_a1を増幅器Ａ_nの入力端子と出力端子との間に並列に複数形成しているため、オーバーレンジ範囲を広げることなく最小限にとどめることができる。これにより、増幅器Ａ_nの出力端子を適切に終端することができ、高電位側ダミー電圧ＶＲＤＵの電圧が高くなることを抑制することができ、ＡＤ変換器１を低電圧化することができる。また、ＡＤ変換器１の面積をさらに小面積化することもできる。

また、ＡＤ変換器１では、低電位側基準電圧ＶＲＢよりも低い低電位側ダミー電圧ＶＲＤＬと入力信号の電圧Ｖinとの差電圧を増幅する第２増幅器Ｂ_b（Ｂ_b1, Ｂ_b2, ・・・,Ｂ_bk）と、複数の増幅器Ａのうち低電位側基準電圧ＶＲＢが基準電圧として入力された増幅器Ａ₁の出力端子と第２増幅器Ｂ_bの出力端子とを接続する第２抵抗素子Ｒ_Tb（Ｒ_Tb1, Ｒ_Tb2, ・・・, Ｒ_Tbk）とを有する第２平均化補助回路１７_a（１７_a1, １７_a2, ・・・１７_ak）を複数設けている。

このようにＡＤ変換器１では、第２増幅器Ｂ_bを備えると共に、増幅器Ａ₁の出力端子と第２増幅器Ｂ_bの出力端子とを第２抵抗素子Ｒ_Tbにより接続しているため、増幅器Ａ₁の出力端子を適切に終端することができる。

上述した第１平均化補助回路１６_aと同様に、特に、第２平均化補助回路１７_aを複数設ける、すなわち、第２平均化補助回路１７_aを増幅器Ａ₁の入力端子と出力端子との間に並列に複数形成しているため、オーバーレンジ範囲を広げることなく最小限にとどめることができる。これにより、増幅器Ａ₁の出力端子を適切に終端することができ、低電位側ダミー電圧ＶＲＤＬの電圧が低くなることを抑制することができため、高電位側ダミー電圧ＶＲＤＵと低電位側ダミー電圧ＶＲＤＬとの差電圧を低くすることができる。従って、ＡＤ変換器１を低電圧化することができ、ＡＤ変換器１の面積をさらに小面積化することもできる。

また、第１増幅器Ｂ_a及び第２増幅器Ｂ_bの出力抵抗の抵抗値と増幅器Ａの出力抵抗の抵抗値とを同じ値にし、抵抗素子Ｒ_Ta1，Ｒ_Ta2，Ｒ_Tb1，Ｒ_Tb2の抵抗値を同じ値にすることにより、増幅器Ａのオフセットの調整を容易に行うことができる。

すなわち、ＡＤ変換器１では、第１抵抗素子Ｒ_Taの抵抗値は、平均化用抵抗素子Ｒ_aveの抵抗値に第１平均化補助回路１６_aの数を乗じた値から第１増幅器Ｂ_aの出力抵抗Ｒ₁の抵抗値を減算した値とすることができる。これにより、第１平均化補助回路１６_aの個数に応じて平均化用抵抗素子Ｒ_aveの抵抗値を小さくすることができる。

また、ＡＤ変換器１では、第２抵抗素子Ｒ_Tbの抵抗値は、平均化用抵抗素子Ｒ_aveの抵抗値に第２平均化補助回路１７_aの数を乗じた値から第２増幅器Ｂ_bの出力抵抗の抵抗値を減算した値とすることができる。これにより、第２平均化補助回路１７_aの個数に応じて平均化用抵抗素子Ｒ_aveの抵抗値を小さくすることができる。

以上、本発明の実施形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。

また、上述した実施形態では、差動型の増幅器Ａを用いるようにしたが、これには限定されず、例えば、シングルエンドの増幅器を用いるようにしてもよい。

１１基準電圧発生器
１２増幅器群
１３平均化回路
１４比較器群
１５エンコーダ
１６第１平均化補助部
１６_a 第１平均化補助回路
１７第２平均化補助部
１７_a 第２平均化補助回路
Ａ増幅器
Ｂ_a 第１増幅器
Ｂ_b 第２増幅器
Ｔｒ１，Ｔｒ２ＮＭＯＳトランジスタ
Ｒ₀ 分圧用抵抗
Ｒ₁ 出力抵抗
Ｒ_ave 平均化用抵抗素子
Ｒ_Ta 第１抵抗素子
Ｒ_Tb 第２抵抗素子
ＶＲＢ低電位側基準電圧
ＶＲＴ高電位側基準電圧
ＶＲＤＬ低電位側ダミー電圧
ＶＲＤＵ高電位側ダミー電圧
Ｖin 入力信号の電圧

Claims

第１電圧と第２電圧との間を分圧して複数の基準電圧を生成する基準電圧発生器と、
各前記基準電圧と入力信号の電圧との差電圧を増幅する複数の増幅器と、
前記増幅器の出力端子間を接続する複数の平均化用抵抗素子と、を備え、
さらに、前記第１電圧よりも高い第３電圧と前記入力信号の電圧との差電圧を増幅する第１増幅器と、前記複数の増幅器のうち前記第１電圧が基準電圧として入力された増幅器の出力端子と前記第１増幅器の出力端子とを接続する第１抵抗素子と、を有する第１平均化補助回路を複数設けたＡＤ変換器。
前記第２電圧よりも低い第４電圧と前記入力信号の電圧との差電圧を増幅する第２増幅器と、前記複数の増幅器のうち前記第２電圧が基準電圧として入力された増幅器の出力端子と前記第２増幅器の出力端子とを接続する第２抵抗素子とを有する第２平均化補助回路を複数設けた請求項１に記載のＡＤ変換器。
第１電圧と第２電圧との間を分圧して複数の基準電圧を生成する基準電圧発生器と、
各前記基準電圧と入力信号の電圧との差電圧を増幅する複数の増幅器と、
前記増幅器の出力端子間を接続する複数の平均化用抵抗素子と、を備え、
さらに、前記第２電圧よりも低い第４電圧と前記入力信号の電圧との差電圧を増幅する第２増幅器と、前記複数の増幅器のうち前記第２電圧が基準電圧として入力された増幅器の出力端子と前記第２増幅器の出力端子とを接続する第２抵抗素子と、を有する第２平均化補助回路を複数設けたＡＤ変換器。
前記第１電圧よりも高い第３電圧と前記入力信号の電圧との差電圧を増幅する第１増幅器と、前記複数の増幅器のうち前記第１電圧が基準電圧として入力された増幅器の出力端子と前記第１増幅器の出力端子とを接続する第１抵抗素子と、を有する第１平均化補助回路を複数設けた請求項３に記載のＡＤ変換器。
前記第１抵抗素子の抵抗値は、前記平均化用抵抗素子の抵抗値に前記第１平均化補助回路の数を乗じた値から前記第１増幅器の出力抵抗の抵抗値を減算した値とした請求項１，２及び４のいずれか１項に記載のＡＤ変換器。
前記第２抵抗素子の抵抗値は、前記平均化用抵抗素子の抵抗値に前記第２平均化補助回路の数を乗じた値から前記第２増幅器の出力抵抗の抵抗値を減算した値とした請求項２〜４のいずれか１項に記載のＡＤ変換器。