JP3956545B2 - Ａ／ｄ変換器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器に関し、特に変換速度に数十ＭＨｚ以上の高速性が要求される高速Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】
アナログ信号を数十ＭＨｚ以上の間隔でサンプリングし、高速にデジタル値に変換する高速Ａ／Ｄ変換器は、ビデオ信号をＡ／Ｄ変換する用途などに用いられる。近年、携帯型のビデオ機器の小型化、軽量化の要求から、電池の小型化、軽量化が望まれ、このためビデオ機器を構成する回路技術としては、特に低消費電力化が注目されており、高速Ａ／Ｄ変換器も例外ではない。
【０００３】
高速Ａ／Ｄ変換器は、従来フラッシュ変換方式と呼ばれる方式のＡ／Ｄ変換器が用いられる。このフラッシュ変換方式を実現するＡ／Ｄ変換器の一般的な構成を図１１に示す。
【０００４】
図１１のフラッシュＡ／Ｄ変換器は、変換するビット数ｎに応じて２n −１個の比較器を持ち、各々の比較器において、アナログ入力電圧範囲（図１１において＋Ｖｒと−Ｖｒとの間）を２n 個の等しい抵抗で分圧した電圧を比較電圧とし、アナログ入力とこの比較電圧との大小判定を行うことによりＡ／Ｄ変換を実現する。フラッシュＡ／Ｄ変換器の消費電力は、比較器で消費される電力が殆どであり、比較器の個数を減らし、低消費電力化を実現する方式が種々実用化されている。
【０００５】
２ステップフラッシュＡ／Ｄ変換器はその一例である。２ステップフラッシュＡ／Ｄ変換器は、フラッシュＡ／Ｄ変換器と同じ数の抵抗を使用し、１段階として、ｎビットの上位半分のビットを求め、次に上位ビットの結果から下位ビットを求めるべき抵抗分圧値を選び、比較器の比較電圧として下位ビットを求める方式である。因みに、図１２には、４ビットの２ステップフラッシュＡ／Ｄ変換器の回路構成を示す。
【０００６】
２ステップフラッシュＡ／Ｄ変換器では、ｎビットのＡ／Ｄ変換を実現するのに、２×（２n/2−１）個の比較器が必要となる。このため、フラッシュＡ／Ｄ変換器と比べて比較器の個数は、６ビットの場合で６３個から１４個に、８ビットの場合で２５５個から３０個に各々低減可能であり、それに応じて低消費電力化が可能となる。
【０００７】
このように比較器の個数を低減し、低消費電力化を実現する方法は効果的である。しかし、近年高速Ａ／Ｄ変換器の電源電圧は５Ｖから３Ｖに移行するなどして、比較器そのものの低消費電力化が進んでいる。比較器の低消費電力化が進むと、比較電圧を生成する抵抗部での消費電力が無視できなくなってくるという問題が生じる。例えば、比較器やエンコーダ部など比較電圧生成用の抵抗以外で消費される電力と、比較電圧生成用の抵抗部で消費される電力との比率が３：１程度であるＡ／Ｄ変換器では、後者の電力は全体の２５％程度に及ぶ。低電圧化などにより比較器の消費電力が更に減少すると、この比率は更に高くなると予想される。比較電圧生成用の抵抗部の消費電力を抑えるには、抵抗値の高抵抗化、抵抗端子間電圧の低電圧化などが考えられる。
【０００８】
しかしながら、高抵抗化すると、その抵抗値と比較器の入力容量とで決まる時定数が大きくなり、比較電圧が収束する時間が長くなり、変換速度の低下を招く。また、抵抗端子間電圧の低電圧化は、電圧分解能の低下につながり、Ａ／Ｄ変換器の変換精度を悪化させる為、好ましくない。
【０００９】
２ステップフラッシュ変換方式と同様に、比較器の個数を減らした変換方式であるサブレンジング方式やパイプライン変換方式といった方式も、フラッシュ変換方式を基本として、２ステップ或いはそれ以上の段階に分けてＡ／Ｄ変換を実現する方式である為、この抵抗部分の低消費電力化は同じ問題を伴う。
【００１０】
一方、比較電圧生成用の抵抗を必要としない高速Ａ／Ｄ変換器の一例としては、特開平７−１６１９４２号公報に記載されるＡ／Ｄ変換器がある。
これは、図１３に示す比較器を用いてフラッシュＡ／Ｄ変換器を実現するものであり、比較器５１で用いられる２つのキャパシタ５２，５３の値を変えることにより、入力電圧と基準電圧との重みを変化させて比較する為、比較電圧生成用の抵抗がキャパシタの重みにより実現され、比較電圧生成用の抵抗を必要としない。基準電圧から流れる電流は、抵抗の場合定常的に流れるのに対し、キャパシタに流れる電流は過渡的である為、図１３の比較器５１を用いた構成のフラッシュＡ／Ｄ変換器では、抵抗部分に相当する消費電力は小さいことになる。
【００１１】
しかしながら、図１３のＡ／Ｄ変換器の構成では、フラッシュ変換方式である為、比較器５１が２n −１個必要となり、比較器５１での消費電力が大きいという問題が残る。
【００１２】
比較電圧生成用の抵抗を必要としない高速Ａ／Ｄ変換器の別の従来例としては、「Ａ／Ｄコンバータ入門」（米山寿一著、オーム社）に記載される縦続比較方式のＡ／Ｄ変換器がある。このＡ／Ｄ変換器の６ビットの構成例を図１４に示す。縦続比較方式は、最上位ビットを計算し、最上位ビットの値により、入力電圧から最上位ビットに相当するアナログ電圧を引くか０を引くかして、この値を次段の比較器に渡し、次のビットを求めていく変換方式である。
【００１３】
図１４の構成は、比較電圧生成用の抵抗も無く、比較器の個数も少ないが、アナログの減算回路を実現する為の演算増幅器が必要となる。高速の演算増幅器は一般に消費電力が大きい為、図１４の構成でも消費電力は大きいと考えられる。
【００１４】
以上のように、従来より種々のＡ／Ｄ変換器が提案されているが、今現在、比較器部分と抵抗部分の低消費電力化を同時に満たす高速Ａ／Ｄ変換器は提案・実現されていない。
【００１５】
【発明が解決しようとする課題】
本発明は、上記問題に鑑み、比較器部分と抵抗部分との低消費電力化を同時に実現し、他に電力増加を伴う回路要素を必要としない、低消費電力な高速Ａ／Ｄ変換器を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記目的を達成する為、請求項１記載のｎビットのＡ／Ｄ変換器では、最上位ビット（ｎビット目）決定用のチョッパ型コンパレータは、チョッパ型コンパレータのオートゼロタイミングでアナログ信号をサンプリングし、チョッパ型コンパレータの比較判定タイミングでは、中間電圧をサンプリングして比較判定を行う。（ｎ−１）ビット目以降を決定する（ｎ−１）個のチョッパ型コンパレータは、少なくとも前記最上位ビット決定用のチョッパ型コンパレータと同じ構成の基本回路部を有する。
【００１９】
（ｎ−１）個のチョッパ型コンパレータのうち、（ｎ−ｋ）ビット目を決定するチョッパ型コンパレータは、前記基本回路部のキャパシタと一端が共通接続され、そのキャパシタに並列且つ２0 から２(k-1) まで２進重み付けしたキャパシタ値を持つｋ個のキャパシタよりなるキャパシタ列を有し、該キャパシタ列の２0 に重み付けされたキャパシタ値のキャパシタの他端はスイッチを介してアナログ入力電圧、プラス側基準電圧、マイナス側基準電圧にそれぞれ接続される一方、２1 以上に重み付けされたキャパシタ値のキャパシタの他端は各々、スイッチを介してアナログ入力電圧、プラス側基準電圧、マイナス側基準電圧、中間電圧にそれぞれ接続される。そして、チョッパ型コンパレータのオートゼロタイミングでは前記キャパシタ及び前記キャパシタ列でアナログ信号をサンプリングする。また、チョッパ型コンパレータの比較判定タイミングでは、前記キャパシタは中間電圧をサンプリングし、前記キャパシタ列は、ｎから（ｎ−ｋ＋１）ビットの判定結果によりプラス側、マイナス側の基準電圧又は中間電圧をサンプリングして、（ｎ−ｋ）ビット目を決定する。
【００２０】
因みに周知ではあるが、チョッパ型コンパレータの「オートゼロタイミング」とは、アナログ信号のサンプリングに際し、当該コンパレータを構成するインバータの入出力がそのインバータのしきい値電圧にリセットされるタイミングを指し、「比較判定タイミング」とは、比較判定結果が決定するタイミングを指す。
【００２１】
以上請求項１記載のＡ／Ｄ変換器によれば、変換ビット数ｎに等しいｎ個のチョッパ型コンパレータを用いて高速Ａ／Ｄ変換器を具現化することができ、フラッシュ変換方式や２ステップフラッシュ変換方式のＡ／Ｄ変換器に比べて、比較器の個数や比較器部分の消費電力が低減できる。また、比較器電圧生成用の抵抗も必要としない為、抵抗部分の低消費電力化も同時に満たした構成となり、低消費電力な高速Ａ／Ｄ変換器が実現できる。その他に電力増加を伴う回路要素も必要としない。
【００２２】
また、請求項２記載のｎビットのＡ／Ｄ変換器では、最上位ビット（ｎビット目）決定用のチョッパ型コンパレータは、チョッパ型コンパレータのオートゼロタイミングでアナログ信号をサンプリングし、チョッパ型コンパレータの比較判定タイミングでは、中間電圧をサンプリングして比較判定を行う。（ｎ−１）ビット目以降を決定する（ｎ−１）個のチョッパ型コンパレータは、少なくとも前記最上位ビット決定用のチョッパ型コンパレータと同じ構成の基本回路部を有する（以上は請求項１と同じ）。
【００２３】
（ｎ−１）個のチョッパ型コンパレータのうち、（ｎ−ｋ）ビット目を決定するチョッパ型コンパレータは、前記基本回路部のキャパシタと一端が共通接続される一方、他端がスイッチを介してアナログ入力電圧、プラス側基準電圧、マイナス側基準電圧にそれぞれ接続され、前記キャパシタに並列且つ２0 から２(k-1) まで２進重み付けしたキャパシタ値を持つｋ個のキャパシタよりなるキャパシタ列を有する。そして、チョッパ型コンパレータのオートゼロタイミングでは前記キャパシタ及び前記キャパシタ列でアナログ信号をサンプリングする。また、チョッパ型コンパレータの比較判定タイミングでは、前記キャパシタは中間電圧をサンプリングし、前記キャパシタ列は、ｎから（ｎ−ｋ＋１）ビットの判定結果によりプラス側又はマイナス側の基準電圧をサンプリングして、（ｎ−ｋ）ビット目を決定する。
【００２４】
以上請求項２記載のＡ／Ｄ変換器によれば、請求項１と同様に、変換ビット数ｎに等しいｎ個のチョッパ型コンパレータを用いて高速Ａ／Ｄ変換器を具現化することができ、フラッシュ変換方式や２ステップフラッシュ変換方式のＡ／Ｄ変換器に比べて、比較器の個数や比較器部分の消費電力が低減できる。また、比較器電圧生成用の抵抗も必要としない為、抵抗部分の低消費電力化も同時に満たした構成となり、低消費電力な高速Ａ／Ｄ変換器が実現できる。その他に電力増加を伴う回路要素も必要としない。
【００２５】
また、請求項３記載のＡ／Ｄ変換器において、チョッパ型コンパレータを駆動する為の２相クロックでは、オートゼロタイミングとなる期間よりも比較判定タイミングとなる期間の方が長いので、チョッパ型コンパレータを構成するインバータにおいてその入出力が短絡される時間が短くなり、結果として低消費電力化が可能となる。
【００２６】
ここで、請求項４記載の通り、比較判定タイミングとなる期間をオートゼロタイミングとなる期間の３倍とするとよい。この場合、クロック周波数を２倍にするだけで、上記各タイミングを１：３の比率に変更することができ、簡単な構成で請求項３の発明が実現できる。
【００２７】
また、請求項５記載のＡ／Ｄ変換器において、２進重み付けされたキャパシタ値を持つキャパシタに接続されるスイッチは、接続されるキャパシタのキャパシタ値が大きい程、スイッチのオン抵抗を小さく設定したので、時定数の増大が抑制される。それ故、サンプリングの収束時間の悪化が抑制され、サンプリングの高精度化を図ることができる。
【００２８】
この場合、スイッチはＭＯＳトランジスタで構成されるアナログスイッチであり、該アナログスイッチを構成するＭＯＳトランジスタのチャネル幅を、接続されるキャパシタのキャパシタ値に応じて大きくし、オン抵抗を小さく設定するとよい（請求項６）。更に、ＭＯＳトランジスタのチャネル幅を、接続されるキャパシタに応じて２進重み付け値に設定するとよい（請求項７）。
【００２９】
請求項８記載のＡ／Ｄ変換器では、チョッパ型コンパレータは１段以上のアンプを用いて構成されると共に、オートゼロタイミングで、入出力が短絡するアンプは、接続されるキャパシタのキャパシタ値が大きいものほど電流能力を高く設定したので、無駄な消費電力の増大を防止することができる。この場合、オートゼロタイミングで、入出力が短絡するＣＭＯＳインバータは、接続されるキャパシタのキャパシタ値が大きいものほどチャネル幅を大きくして電流能力を高く設定するとよい（請求項９）。
【００３０】
請求項１０記載のＡ／Ｄ変換器において、チョッパ型コンパレータは２段以上のＣＭＯＳインバータを用いて構成されると共に、該ＣＭＯＳインバータは、ゲートを２分割又はそれ以上に分割して、たすき掛けにレイアウトしたので、各段のゲート酸化膜の厚さが相違しても、各々のインバータの特性のずれは最小限に抑えられる。その結果、Ａ／Ｄ変換器の制度悪化が抑止できる。この場合、最初の２段のＣＭＯＳインバータのゲートを２分割又はそれ以上に分割して、たすき掛けにレイアウトするとよい（請求項１１）。
【００３１】
【発明の実施の形態】
以下、本発明を具体化した実施の形態を図面に従い詳細に説明する。
（第１の実施の形態）
図１には、本発明の第１の実施の形態として、請求項２記載のＡ／Ｄ変換器を具現化した４ビットのＡ／Ｄ変換器例を示す。
【００３２】
図１のＡ／Ｄ変換器における端子は、アナログ信号を入力するアナログ入力端子、アナログ信号の入力電圧範囲を規定する為のプラス側及びマイナス側の基準電圧を入力する＋Ｖｒ端子及び−Ｖｒ端子、プラス側及びマイナス側の基準電圧＋Ｖｒ，−Ｖｒの中間電圧を入力する中間電圧入力端子、更にＡ／Ｄ変換した結果を出力するＤ４〜Ｄ１の出力端子である。
【００３３】
これら端子を入出力の端子として、最上位ビットである４ビット目の出力Ｄ４を求めるチョッパ型コンパレータ１４は、図示したようにｆ１のタイミングでオンする２つのアナログスイッチと、ｆ２のタイミングでオンするアナログスイッチと、キャパシタ２１と、３つのＣＭＯＳインバータ２２，２３，２４とから構成される。ここで、キャパシタ２１の一端は、スイッチを介してアナログ入力端子及び中間電圧入力端子に各々接続され、他端はインバータ２２に接続されている。インバータ２２の入出力間はｆ１のタイミングで短絡される。なお、チョッパ型コンパレータ１４の構成が基本回路部に相当する。
【００３４】
また、３ビット目の出力Ｄ３を求めるチョッパ型コンパレータ１３は、４ビット目のチョッパ型コンパレータ１４に対して、チョッパ型コンパレータの基本回路部を構成するキャパシタ２１と一端が共通接続され、他端がスイッチを介してアナログ入力端子及び＋Ｖｒ，−Ｖｒ端子に各々接続された、２0 ＝１の重み付けされたキャパシタ値を持つ１個のキャパシタ２５が加わった構成である。なお図１では、便宜上、チョッパ型コンパレータ１３，１４について構成が重複する部分は同じ部材番号を付している（以下も同じ）。
【００３５】
更に、２ビット目の出力Ｄ２を求めるチョッパ型コンパレータ１２は、３ビット目のチョッパ型コンパレータ１３に対して、チョッパ型コンパレータの基本回路部を構成するキャパシタ２１と一端が共通接続され、他端がスイッチを介してアナログ入力端子、中間電圧入力端子、及び＋Ｖｒ，−Ｖｒ端子に各々接続された、２1 ＝２の重み付けされたキャパシタ値を持つ１個のキャパシタ２６が加わった構成である。
【００３６】
更に、１ビット目の出力Ｄ１を求めるチョッパ型コンパレータ１１は、２ビット目のチョッパ型コンパレータ１２に対して、チョッパ型コンパレータの基本回路部を構成するキャパシタ２１と一端が共通接続され、他端がスイッチを介してアナログ入力端子、中間電圧入力端子、及び＋Ｖｒ，−Ｖｒ端子に各々接続された、２2 ＝４の重み付けされたキャパシタ値を持つ１個のキャパシタ２７が加わった構成である。
【００３７】
この場合、３ビット目以降のチョッパ型コンパレータ１３，１２，１１のうち、３ビット目のチョッパ型コンパレータ１３では、１個のキャパシタ２５が「キャパシタ列」に相当し、２ビット目のチョッパ型コンパレータ１２では、２個のキャパシタ２５，２６が「キャパシタ列」に相当し、１ビット目のチョッパ型コンパレータ１１では、３個のキャパシタ２５〜２７が「キャパシタ列」に相当する。
【００３８】
なお、図１において、ｆ１，ｆ２は、図４に示したように互いに１とならない非重複時間を持った２相クロックである。また、図１では、図を見易くする為に、Ｐ２，Ｍ２信号及びｘｍ，ｙｍ，ｚｍ（ｍ＝２，３）信号の発生回路及びスイッチとの接続を図示していないが、図１とは別に図２及び図３に、Ｐ２，Ｍ２信号及びｘｍ，ｙｍ，ｚｍ（ｍ＝２，３）信号の発生回路例を示す。つまり、図２に示すように、インバータ３１と２つのＡＮＤ回路３２，３３とからＰ２，Ｍ２信号の発生回路が構成されている。このとき、Ｐ２，Ｍ２信号は、出力ビットＤ４の値に基づき、
・Ｄ４＝１ならｆ２のタイミングでＰ２＝１，Ｍ２＝０となり、
・Ｄ４＝０ならｆ２のタイミングでＰ２＝０，Ｍ２＝１となる。
【００３９】
更に、図３に示すように、ＥＸＯＲ回路３４と、ＮＯＲ回路３５と、３つのＡＮＤ回路３６，３７，３８とからｘｍ，ｙｍ，ｚｍ（ｍ＝２，３）信号の発生回路が構成されている。このとき、ｘｍ，ｙｍ，ｚｍ（ｍ＝２，３）は、Ｄ４の値により＋Ｖｒ又は−Ｖｒのどちらをサンプルするか決めると共に、Ｄｍの値により＋Ｖｒ又は−Ｖｒをサンプルするか中間電圧をサンプルするかを決める信号である。より具体的には、ｘｍ，ｙｍ，ｚｍ（ｍ＝２，３）信号は、
・Ｄ４＝１，Ｄｍ＝１ならｆ２のタイミングでｙｍ＝１となり、
・Ｄ４＝１，Ｄｍ＝０ならｆ２のタイミングでｘｍ＝１となり、
・Ｄ４＝０，Ｄｍ＝１ならｆ２のタイミングでｘｍ＝１となり、
・Ｄ４＝０，Ｄｍ＝０ならｆ２のタイミングでｚｍ＝１となる。
【００４０】
次に、図１のように構成されたＡ／Ｄ変換器の動作について説明する。簡単の為、中間電圧入力端子に入力される電圧を０Ｖとして、この電圧を基準に説明する。
【００４１】
図中Ｖｘ４に接続されたキャパシタ２１は、ｆ１のタイミングでインバータ２２のしきい値電圧Ｖｔｈを基準に入力電圧Ｖｉｎをサンプリングするので、このキャパシタ２１に蓄えられる電荷Ｑ５ｆ１は、
Ｑ５ｆ１＝１（Ｖｉｎ−Ｖｔｈ） …（１）
となる。次に、ｆ２のタイミングでキャパシタ２１に蓄えられる電荷Ｑ５ｆ２を求めると、
Ｑ５ｆ２＝１（０−Ｖｘ４） …（２）
となる。この間、キャパシタ２１の電荷は保存されるので、式（１）＝式（２）が成立し、
Ｖｘ４＝−（Ｖｉｎ−Ｖｔｈ） …（３）
としてＶｘ４が求められる。インバータ２２は、このＶｘ４がインバータのしきい値電圧Ｖｔｈより大きいか小さいかを判定する。Ｄ４は、ＭＳＢに相当するアナログ電圧（０Ｖ）より入力電圧Ｖｉｎが大きいか小さいかを判断した結果であるから、図１の構成でＤ４が求められる。図で表せば、図５のように入力電圧範囲−Ｖｒ〜＋Ｖｒの間で、入力電圧Ｖｉｎと０Ｖ（Ｄ４の比較電圧）とを比較したことになる。
【００４２】
このように、チョッパ型コンパレータは、ｆ１のタイミングでインバータのしきい値電圧Ｖｔｈを基準にサンプリングし、このしきい値Ｖｔｈの影響を比較判定時に自動的にキャンセルするので、このｆ１のタイミングをオートゼロタイミングと呼ぶ。また、ｆ２のタイミングでは、比較判定結果が決定するのでこのタイミングを比較判定タイミングと呼ぶ。
【００４３】
次に、Ｄ３を求めるには、図５においてＤ４＝１ならＶｒ／２、Ｄ４＝０なら−Ｖｒ／２を比較電圧として、この比較電圧と入力電圧Ｖｉｎとを比較すれば良い。従って、先に述べたように、Ｄ４＝１ならｆ２のタイミングでＰ２＝１，Ｍ２＝０となり、Ｄ４＝０ならｆ２のタイミングでＰ２＝０，Ｍ２＝１となる信号によって＋Ｖｒ又は−Ｖｒをサンプルさせる。この動作を式で表せばｆ１の時、２つのキャパシタ２１，２５に蓄えられる電荷の和は、
１（Ｖｉｎ−Ｖｔｈ）＋１（Ｖｉｎ−Ｖｔｈ）＝２（Ｖｉｎ−Ｖｔｈ） …（４）
となり、ｆ２のタイミングで２つのキャパシタ２１，２５に蓄えられる電荷の和は、
１（０−Ｖｘ３）＋１｛−（−１）D4Ｖｒ−Ｖｘ３｝＝−（−１）D4Ｖｒ−２Ｖｘ３ …（５）
となる。電荷保存則より式（４）と式（５）とは等しく、これからＶｘ３を求めると、
Ｖｘ３＝−｛Ｖｉｎ−Ｖｔｈ＋（−１）D4Ｖｒ／２｝…（６）
を得る。式（６）は、図５においてＤ４＝１ならＶｒ／２、Ｄ４＝０なら−Ｖｒ／２となる比較電圧と、入力電圧Ｖｉｎとを比較することを示すので、Ｄ３はＡ／Ｄ変換の上位から２ビット目を求めたことになる。
【００４４】
Ｄ２ビットについても同様に説明する。ｆ１のタイミングで３つのキャパシタ２１，２５，２６に蓄えられる電荷の和は、
１（Ｖｉｎ−Ｖｔｈ）＋１（Ｖｉｎ−Ｖｔｈ）＋２（Ｖｉｎ−Ｖｔｈ）＝４（Ｖｉｎ−Ｖｔｈ） …（７）
となり、ｆ２のタイミングで３つのキャパシタ２１，２５，２６に蓄えられる電荷の和は、
１（０−Ｖｘ２）＋１｛−（−１）D4Ｖｒ−Ｖｘ２｝＋２（Ｖｋ−Ｖｘ２）…（８）
となる。但し、ＶｋはＤ４＝１，Ｄ３＝１の時＋Ｖｒ（ｙ３＝１）、Ｄ４＝１，Ｄ３＝０の時０（ｘ３＝１）、Ｄ４＝０，Ｄ３＝１の時０（ｘ３＝１）、Ｄ４＝０，Ｄ３＝０の時−Ｖｒ（ｚ３＝１）である。式（７）と式（８）とで電荷は保存され、Ｖｘ２を導くと、
Ｖｘ２＝−｛Ｖｉｎ−Ｖｔｈ＋（−１）D4Ｖｒ／４−Ｖｋ／２｝…（９）
を得る。式（９）は、図５におけるＤ２の比較電圧と入力電圧Ｖｉｎとを比較することを示すので、Ｄ２はＡ／Ｄ変換の上位から３ビット目を求めたことになる。
【００４５】
以下同様の考え方で、Ｄ１によりＡ／Ｄ変換の最下位ビット（上位から４ビット目）を求めることができ、図１の構成で４ビットのＡ／Ｄ変換器が実現できることが分かる。
【００４６】
このように、図１の構成で各々のチョッパ型コンパレータは、前の出力ビットによりコンパレータのしきい値電圧が可変される構成となっており、しきい値を可変とする為の回路は、電荷再分配を動作原理とするスイッチトキャパシタ回路で定常電流を必要とせず低消費な回路である。従って、図１の構成で、主に電流を消費するのはチョッパ型コンパレータを構成するインバータのみであり、大幅な低消費電流化が実現できる。
【００４７】
換言すれば、変換ビット数に等しい数のチョッパ型コンパレータを用いて縦続比較方式の高速Ａ／Ｄ変換器を具現化することができ、フラッシュ変換方式や２ステップフラッシュ変換方式のＡ／Ｄ変換器に比べて、比較器の個数や比較器部分の消費電力が低減できる。また、比較器電圧生成用の抵抗も必要としない為、抵抗部分の低消費電力化も同時に満たした構成となり、低消費電力な高速Ａ／Ｄ変換器が実現できる。更に、縦続比較方式の既存のＡ／Ｄ変換器と異なり、その他に電力増加を伴う回路要素を必要としない。
【００４８】
（第２の実施の形態）
図６には、本発明の第２の実施の形態として、請求項３記載のＡ／Ｄ変換器を具体化した４ビットのＡ／Ｄ変換器例を示す。
【００４９】
図６の構成では、第１の実施の形態における図１との相異点として、２1 以上に重み付けされたキャパシタ値のキャパシタ２６，２７に接続されたスイッチのうち、中間電圧入力端子に接続されていたスイッチが省略されている。すなわち、図１のＡ／Ｄ変換器では、２ビット目及び１ビット目のチョッパ型コンパレータ１２，１１において、２1 以上（２及び４）に重み付けされたキャパシタ値のキャパシタ２６，２７は、スイッチを介してアナログ入力端子、中間電圧入力端子、及びＶｒ，−Ｖｒ端子に各々接続されていたのに対し、図６のＡ／Ｄ変換器では、同じくキャパシタ２６，２７がスイッチを介してアナログ入力端子、及びＶｒ，−Ｖｒ端子に各々接続されている。また、この変更に伴い、スイッチの駆動法も図１の場合と異なる。
【００５０】
図６の構成では、ｆ１，ｆ２は図１と同様の２相クロックであり、Ｐ２，Ｍ２も図１と同様、
・Ｄ４＝１ならｆ２のタイミングでＰ２＝１，Ｍ２＝０となり、
・Ｄ４＝０ならｆ２のタイミングでＰ２＝０，Ｍ２＝１となる信号である。
【００５１】
また、ｖｍ，ｗｍ（ｍ＝２，３）は、出力ビットＤｍの値に基づき、
・Ｄｍ＝１ならｆ２のタイミングでｖｍ＝１，ｗｍ＝０となり、
・Ｄｍ＝０ならｆ２のタイミングでｖｍ＝０，ｗｍ＝１となる信号である。但し図６では、図を見易くする為にこれら信号の発生回路及びスイッチとの接続を図示していないが、Ｐ２，Ｍ２，ｖｍ，ｗｍ（ｍ＝２，３）の各信号の発生回路は上記第１の実施の形態と同様、図２で実現できる。
【００５２】
次に、本構成のＡ／Ｄ変換器の動作について説明する。
上位２ビットを求める動作は、図１の構成と同じ為ここではその説明を省略し、上位から３ビット目のＤ２ビットを求める動作を説明する。
【００５３】
ｆ１のタイミングで、３つのキャパシタ２１，２５，２６に蓄えられる電荷の和は、図１と同様式（７）で表わされる。これに対し、ｆ２のタイミングで３つのキャパシタ２１，２５，２６に蓄えられる電荷の和は、
１（０−Ｖｘ２）＋２｛−（−１）D4Ｖｒ−Ｖｘ２｝＋１｛−（−１）D3Ｖｒ−Ｖｘ２｝ …（１０）
となる。電荷保存則より式（７）と式（１０）とは等しくなり、これからＶｘ２を求めると、
Ｖｘ２＝−｛Ｖｉｎ−Ｖｔｈ＋（−１）D4Ｖｒ／２＋（−１）D3Ｖｒ／４｝…（１１）
を得る。式（１１）は、図５におけるＤ２の比較電圧と入力電圧Ｖｉｎとを比較することを示すので、Ｄ２はＡ／Ｄ変換の上位から３ビット目を求めたことになる。
【００５４】
以下同様の考え方で、Ｄ１によりＡ／Ｄ変換の最下位ビット（上位から４ビット目）を求めることができ、図６の構成で４ビットのＡ／Ｄ変換器が実現できることが分かる。
【００５５】
この図６の構成でも前述の図１と同様に、主に電流を消費するのはチョッパ型コンパレータを構成するインバータのみであり、大幅な低消費電流化が実現できる。
【００５６】
ところで、図１の構成と図６の構成とを比較すると、図６の構成は、スイッチの数が少ない上に、そのスイッチを駆動するタイミングも必要としないので、各タイミングの生成回路もより簡単な回路となる。しかし、Ａ／Ｄ変換器の変換精度を考えると、図１の構成の方が優れると考えられる。
【００５７】
これについてもう少し説明する。図１及び図６の構成で、例えばキャパシタに加工ばらつきがあり、Ｄ２ビットを求めるチョッパ型コンパレータ１２のキャパシタ列において、２の重み付けしたキャパシタ２６のキャパシタ値が１．８の重みしかなく、＋Ｖｒ又は−Ｖｒをサンプルするキャパシタ２５のキャパシタ値が１．１の重みを持ったとする。
【００５８】
このとき、図５におけるＤ２の比較電圧Ｖｒ／４を実現する場合（Ｄ４＝１，Ｄ３＝０の場合）、図１の構成では、前述の式（９）から分かるように、１．１の重みのキャパシタ２５で比較電圧が設定される。これに対し、図６の構成では、前述の式（１１）から分かるように、１．８の重みのキャパシタ２６に蓄えられる電荷から１．１の重みのキャパシタ２５に蓄えられる電荷を引いた電荷により比較電圧が設定されるので、１．８−１．１＝０．７の重みのキャパシタで実現したことと等価になるなど、図６の構成の方がＡ／Ｄ変換器の直線性誤差が悪化する可能性が高いと考えられる。
【００５９】
従って、より精度が要求される場合は、多少回路規模が大きいかもしれないが、図１の構成が優れる。また、精度が要求されず、少しでも回路規模を削減したい場合は図６の構成が優れると考えられる。
【００６０】
上記説明した２相クロックは、一般にデューティは等しくほぼ０．５ずつのクロックを用いるのが一般的である。これに対し、図７に示すように、チョッパ型コンパレータのオートゼロタイミングを規定するｆ１のオン時間を短くし、その分ｆ２のオン時間を長くした、ｆ１’，ｆ２’のような波形のクロックを用い、そのクロックで図１及び図６に示すＡ／Ｄ変換器を駆動することも可能である（請求項４）。この場合、チョッパ型コンパレータを構成するインバータ２２の入出力が短絡される時間が短くなる。即ちインバータ２２に貫通電流が流れる時間が短くなり、より一層の低消費電力化が可能となる。
【００６１】
またこの場合、アナログ信号をサンプリングする時間も短くなる。アナログ信号をサンプリングする時間が短くなると、サンプリング期間中に変化するアナログ電圧も小さいことになる。図１及び図６の構成は、サンプリング期間中に同時に複数のキャパシタにアナログ信号をサンプリングする構成である為、上記の通りサンプリング時間が短く、変化するアナログ電圧が小さいと、サンプリングの精度が高まり、Ａ／Ｄ変換器の変換精度が向上することが期待される。
【００６２】
特に、比較判定タイミングを規定するｆ２のオン時間を、オートゼロタイミングを規定するｆ１のオン時間の３倍とすると（請求項５）、クロック周波数を２倍にするだけで、上記各タイミングのオン時間を１：３の比率に変更することができる。この場合、構成の煩雑化を招くことなく、各タイミングが変更できる。
【００６３】
上で述べたように、図１及び図６の構成は、サンプリング期間中に同時に複数のキャパシタにアナログ信号をサンプリングする構成である。従って、各々のキャパシタにサンプリングされる電圧が異なると、Ａ／Ｄ変換器の精度悪化につながることが考えられる。そこでその対策として、キャパシタ値の大きいキャパシタに接続されるスイッチのオン抵抗を小さくする（請求項６）。例えば１ビット目の出力Ｄ１を求めるチョッパ型コンパレータ１１において、キャパシタ２５→２６→２７の順に、それに接続されるスイッチのオン抵抗を小さくする。これにより、時定数の増大が防がれてサンプリングの収束時間の悪化が低減でき、サンプリングの高精度化が可能となる。
【００６４】
また、スイッチがＭＯＳトランジスタのアナログスイッチで構成される場合、ＭＯＳトランジスタのチャネル幅を、接続されるキャパシタのキャパシタ値に応じて設定してもよい（請求項７）。この場合、チャネル長を等しくすれば、オン抵抗は概ねチャネル幅に反比例するので、チャネル幅を大きくすることにより、オン抵抗の低減が可能となる。
【００６５】
更に、ＭＯＳトランジスタのチャネル幅を、接続されるキャパシタのキャパシタ値に応じて２進重み付け値に設定してもよい（請求項８）。要するに、各キャパシタにサンプルされる電圧が、等しい時定数を持ってサンプルされると、アナログ入力への追従性が等しくなることから、全ての時定数が等しく設定されることが好ましい。このとき、ＭＯＳトランジスタのチャネル幅を、接続されるキャパシタに応じて２進重み付けすることにより、概ね時定数を等しくすることができる。
【００６６】
なお、以上スイッチのオン抵抗に関する議論は、図８に示したサンプリング時の等価回路において、重み付けが４のキャパシタに接続されるスイッチのオン抵抗Ｒｏｎ４を、重み付けが１のキャパシタに接続されるスイッチのオン抵抗Ｒｏｎ１より小さく設定することであり、時定数を等しくするというのは、Ｒｏｎ４＝Ｒｏｎ１／４に設定することを意味する。
【００６７】
一方で、図１及び図６に示した構成では、各々チョッパ型コンパレータを３段のインバータ２２，２３，２４を用いて構成している。この１段目のインバータ２２は、オートゼロタイミングで入出力が短絡し、等価回路は図８のようになる。但し、図８では、ＣＭＯＳトランジスタでインバータを構成している。
【００６８】
図８において、キャパシタのインバータ入力側の電極は、インバータを構成するＰチャネルＭＯＳトランジスタ４１、及びＮチャネルＭＯＳトランジスタ４２により充放電されることになる。従って、接続されるキャパシタの総キャパシタ値が大きいと、ＣＭＯＳトランジスタのゲート幅を大きくするなどして、電流能力を大きく設計することが必要になる。逆に、接続されるキャパシタの総キャパシタ値が小さい場合は、ＣＭＯＳトランジスタの電流能力が大きいと、この時流れる貫通電流も大きくなり全体の消費電力も増大する為、接続されるキャパシタのキャパシタ値が大きいものほど電流能力を高く設定する。接続されるキャパシタのキャパシタ値が小さいものほど電流能力を低く設定することにより、無駄な消費電力増大を防止できる。この実施の形態は、請求項９，１０記載の発明に相当する。なお、本実施の形態については、チョッパ型コンパレータを構成するアンプはインバータに限らず、差動アンプなどによって構成されるチョッパ型コンパレータにも当てはまる。
【００６９】
次に、請求項１１，１２記載の発明を具体化した実施の形態について説明する。
図１及び図６のＡ／Ｄ変換器では、各々チョッパ型コンパレータを３段のインバータ２２，２３，２４を用いて構成している。この１段目のインバータ２２に入力される電圧Ｖｘ４，Ｖｘ３，Ｖｘ２は、Ａ／Ｄ変換器の動作説明の際に述べたように、式（３），式（６），式（９），式（１１）で表わされる。
【００７０】
例えば、最上位ビットＤ１を求めるチョッパ型コンパレータ１４の１段目のインバータ２２は、式（３）で与えられる電圧Ｖｘ４を入力し、このインバータ２２のゲインをＡとすると、
Ｖｏ４１＝−Ａ・Ｖｘ４＝Ａ・（Ｖｉｎ−Ｖｔｈ）…（１２）
で表わされる出力電圧Ｖｏ４１を出力する。今、ＶｉｎとＶｔｈとの差が非常に小さいと、インバータのゲインＡがある程度大きくても、１段目の出力電圧Ｖｏ４１も小さな値となる。この出力電圧Ｖｏ４１は、１段目のインバータのしきい値電圧Ｖｔｈ近傍の電圧であり、２段目のインバータ２３は、このインバータ２３のしきい値電圧Ｖｔｈ２を基準に大小判定を行うので、ＶｔｈとＶｔｈ２が異なると誤判定を招くおそれがある。そこで、１段目のインバータ２２と２段目のインバータ２３とは、各々のしきい値電圧Ｖｔｈ，Ｖｔｈ２が等しくなるよう設計されることが重要となる。
【００７１】
かかる場合、トランジスタサイズを等しく設計するなどして、インバータのしきい値電圧が等しくなるように設計しても、シリコン基板上にインバータをレイアウトした際、マスクずれや酸化膜厚の不均一性によって、２つのインバータの特性（しきい値電圧）がずれ、精度悪化を招くことが考えられる。
【００７２】
この種の従来技術として、特開昭６１−１２１１７号公報で提案されるチョッパ型コンパレータでは、図１５（ａ），（ｂ）のように２つのインバータを等方向にレイアウトすることを提案している。しかしながら、図１５（ｂ）に示す１段目及び２段目のＰチャネルトランジスタ部のＣ−Ｃ線断面が例えば図１６のようになり、２つのインバータでゲート酸化膜の厚さが違ってくると、２つのインバータのしきい値電圧も異なるようになる。
【００７３】
これに対し、例えば図９のように、２つのインバータを構成するＰチャネルＭＯＳトランジスタのゲートを２分割して、たすき掛けにレイアウトする。ここで、図９（ａ）のＸ部のレイアウトを同図（ａ）に示す。また、図９（ｂ）のＡ−Ａ線断面を図１０（ａ）に示し、図９（ｂ）のＢ−Ｂ線断面を図１０（ｂ）に示す。
【００７４】
詳しくは、図９（ｂ）に示されるように、１段目のＰチャネルＭＯＳトランジスタのゲートをＱ１，Ｑ２部に分割し、２段目のＰチャネルＭＯＳトランジスタのゲートをＱ３，Ｑ４部に分割する。
【００７５】
この場合、前記図１６の如く、ゲート酸化膜の厚さが相違することを考えると、図１０（ａ），（ｂ）に示されるように、１段目のＰチャネルＭＯＳトランジスタの２カ所のゲート酸化膜のうち、一方は薄く、他方は厚くなる。２段目のＰチャネルＭＯＳトランジスタも同様に、２カ所のゲート酸化膜のうち、一方は薄く、他方は厚くなる。つまり、各々のインバータのＰチャネルＭＯＳトランジスタは、膜厚の大きいトランジスタと膜厚の小さいトランジスタとの組み合わせからなるので、２つのインバータの特性が一致するようになる。酸化膜厚がより複雑に変わる場合でも、特性のずれは最小限に抑制されると考えられる。
【００７６】
このように、最初の２段のＣＭＯＳインバータのゲートを２分割し、たすき掛けにレイアウトしたチョッパ型コンパレータを用いると、各段のインバータのしきい値電圧のずれが最小限に抑えられ、結果としてＡ／Ｄ変換器における変換精度の悪化防止が期待できる。なお、ＣＭＯＳインバータのゲートを分割する場合、２分割に限らずそれ以上に分割してもよい。
【図面の簡単な説明】
【図１】第１の実施の形態における高速Ａ／Ｄ変換器を示す図。
【図２】Ｐ２，Ｍ２信号の発生回路を示す図。
【図３】ｘｍ，ｙｍ，ｚｍ信号の発生回路を示す図。
【図４】２相クロックの動作を示すタイムチャート。
【図５】比較電圧設定の状態を示す図。
【図６】第２の実施の形態における高速Ａ／Ｄ変換器を示す図。
【図７】２相クロックの動作を示すタイムチャート。
【図８】サンプリング時の等価回路を示す図。
【図９】ＣＭＯＳインバータの回路図とＰチャネルＭＯＳトランジスタのレイアウト図。
【図１０】ＰチャネルＭＯＳトランジスタの断面図。
【図１１】フラッシュＡ／Ｄ変換器を示す回路図。
【図１２】２ステップフラッシュＡ／Ｄ変換器を示す回路図。
【図１３】従来技術におけるＡ／Ｄ変換器の構成を示す回路図。
【図１４】縦続比較方式のＡ／Ｄ変換器を示す回路図。
【図１５】従来技術におけるＣＭＯＳインバータの回路図とレイアウト図。
【図１６】従来技術におけるＰチャネルＭＯＳトランジスタの断面図。
【符号の説明】
１１〜１４…電圧比較手段としてのチョッパ型コンパレータ、２１…キャパシタ、２２〜２４…ＣＭＯＳインバータ、２５〜２７…キャパシタ。
【発明の属する技術分野】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器に関し、特に変換速度に数十ＭＨｚ以上の高速性が要求される高速Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】
アナログ信号を数十ＭＨｚ以上の間隔でサンプリングし、高速にデジタル値に変換する高速Ａ／Ｄ変換器は、ビデオ信号をＡ／Ｄ変換する用途などに用いられる。近年、携帯型のビデオ機器の小型化、軽量化の要求から、電池の小型化、軽量化が望まれ、このためビデオ機器を構成する回路技術としては、特に低消費電力化が注目されており、高速Ａ／Ｄ変換器も例外ではない。
【０００３】
高速Ａ／Ｄ変換器は、従来フラッシュ変換方式と呼ばれる方式のＡ／Ｄ変換器が用いられる。このフラッシュ変換方式を実現するＡ／Ｄ変換器の一般的な構成を図１１に示す。
【０００４】
図１１のフラッシュＡ／Ｄ変換器は、変換するビット数ｎに応じて２n −１個の比較器を持ち、各々の比較器において、アナログ入力電圧範囲（図１１において＋Ｖｒと−Ｖｒとの間）を２n 個の等しい抵抗で分圧した電圧を比較電圧とし、アナログ入力とこの比較電圧との大小判定を行うことによりＡ／Ｄ変換を実現する。フラッシュＡ／Ｄ変換器の消費電力は、比較器で消費される電力が殆どであり、比較器の個数を減らし、低消費電力化を実現する方式が種々実用化されている。
【０００５】
２ステップフラッシュＡ／Ｄ変換器はその一例である。２ステップフラッシュＡ／Ｄ変換器は、フラッシュＡ／Ｄ変換器と同じ数の抵抗を使用し、１段階として、ｎビットの上位半分のビットを求め、次に上位ビットの結果から下位ビットを求めるべき抵抗分圧値を選び、比較器の比較電圧として下位ビットを求める方式である。因みに、図１２には、４ビットの２ステップフラッシュＡ／Ｄ変換器の回路構成を示す。
【０００６】
２ステップフラッシュＡ／Ｄ変換器では、ｎビットのＡ／Ｄ変換を実現するのに、２×（２n/2−１）個の比較器が必要となる。このため、フラッシュＡ／Ｄ変換器と比べて比較器の個数は、６ビットの場合で６３個から１４個に、８ビットの場合で２５５個から３０個に各々低減可能であり、それに応じて低消費電力化が可能となる。
【０００７】
このように比較器の個数を低減し、低消費電力化を実現する方法は効果的である。しかし、近年高速Ａ／Ｄ変換器の電源電圧は５Ｖから３Ｖに移行するなどして、比較器そのものの低消費電力化が進んでいる。比較器の低消費電力化が進むと、比較電圧を生成する抵抗部での消費電力が無視できなくなってくるという問題が生じる。例えば、比較器やエンコーダ部など比較電圧生成用の抵抗以外で消費される電力と、比較電圧生成用の抵抗部で消費される電力との比率が３：１程度であるＡ／Ｄ変換器では、後者の電力は全体の２５％程度に及ぶ。低電圧化などにより比較器の消費電力が更に減少すると、この比率は更に高くなると予想される。比較電圧生成用の抵抗部の消費電力を抑えるには、抵抗値の高抵抗化、抵抗端子間電圧の低電圧化などが考えられる。
【０００８】
しかしながら、高抵抗化すると、その抵抗値と比較器の入力容量とで決まる時定数が大きくなり、比較電圧が収束する時間が長くなり、変換速度の低下を招く。また、抵抗端子間電圧の低電圧化は、電圧分解能の低下につながり、Ａ／Ｄ変換器の変換精度を悪化させる為、好ましくない。
【０００９】
２ステップフラッシュ変換方式と同様に、比較器の個数を減らした変換方式であるサブレンジング方式やパイプライン変換方式といった方式も、フラッシュ変換方式を基本として、２ステップ或いはそれ以上の段階に分けてＡ／Ｄ変換を実現する方式である為、この抵抗部分の低消費電力化は同じ問題を伴う。
【００１０】
一方、比較電圧生成用の抵抗を必要としない高速Ａ／Ｄ変換器の一例としては、特開平７−１６１９４２号公報に記載されるＡ／Ｄ変換器がある。
これは、図１３に示す比較器を用いてフラッシュＡ／Ｄ変換器を実現するものであり、比較器５１で用いられる２つのキャパシタ５２，５３の値を変えることにより、入力電圧と基準電圧との重みを変化させて比較する為、比較電圧生成用の抵抗がキャパシタの重みにより実現され、比較電圧生成用の抵抗を必要としない。基準電圧から流れる電流は、抵抗の場合定常的に流れるのに対し、キャパシタに流れる電流は過渡的である為、図１３の比較器５１を用いた構成のフラッシュＡ／Ｄ変換器では、抵抗部分に相当する消費電力は小さいことになる。
【００１１】
しかしながら、図１３のＡ／Ｄ変換器の構成では、フラッシュ変換方式である為、比較器５１が２n −１個必要となり、比較器５１での消費電力が大きいという問題が残る。
【００１２】
比較電圧生成用の抵抗を必要としない高速Ａ／Ｄ変換器の別の従来例としては、「Ａ／Ｄコンバータ入門」（米山寿一著、オーム社）に記載される縦続比較方式のＡ／Ｄ変換器がある。このＡ／Ｄ変換器の６ビットの構成例を図１４に示す。縦続比較方式は、最上位ビットを計算し、最上位ビットの値により、入力電圧から最上位ビットに相当するアナログ電圧を引くか０を引くかして、この値を次段の比較器に渡し、次のビットを求めていく変換方式である。
【００１３】
図１４の構成は、比較電圧生成用の抵抗も無く、比較器の個数も少ないが、アナログの減算回路を実現する為の演算増幅器が必要となる。高速の演算増幅器は一般に消費電力が大きい為、図１４の構成でも消費電力は大きいと考えられる。
【００１４】
以上のように、従来より種々のＡ／Ｄ変換器が提案されているが、今現在、比較器部分と抵抗部分の低消費電力化を同時に満たす高速Ａ／Ｄ変換器は提案・実現されていない。
【００１５】
【発明が解決しようとする課題】
本発明は、上記問題に鑑み、比較器部分と抵抗部分との低消費電力化を同時に実現し、他に電力増加を伴う回路要素を必要としない、低消費電力な高速Ａ／Ｄ変換器を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記目的を達成する為、請求項１記載のｎビットのＡ／Ｄ変換器では、最上位ビット（ｎビット目）決定用のチョッパ型コンパレータは、チョッパ型コンパレータのオートゼロタイミングでアナログ信号をサンプリングし、チョッパ型コンパレータの比較判定タイミングでは、中間電圧をサンプリングして比較判定を行う。（ｎ−１）ビット目以降を決定する（ｎ−１）個のチョッパ型コンパレータは、少なくとも前記最上位ビット決定用のチョッパ型コンパレータと同じ構成の基本回路部を有する。
【００１９】
（ｎ−１）個のチョッパ型コンパレータのうち、（ｎ−ｋ）ビット目を決定するチョッパ型コンパレータは、前記基本回路部のキャパシタと一端が共通接続され、そのキャパシタに並列且つ２0 から２(k-1) まで２進重み付けしたキャパシタ値を持つｋ個のキャパシタよりなるキャパシタ列を有し、該キャパシタ列の２0 に重み付けされたキャパシタ値のキャパシタの他端はスイッチを介してアナログ入力電圧、プラス側基準電圧、マイナス側基準電圧にそれぞれ接続される一方、２1 以上に重み付けされたキャパシタ値のキャパシタの他端は各々、スイッチを介してアナログ入力電圧、プラス側基準電圧、マイナス側基準電圧、中間電圧にそれぞれ接続される。そして、チョッパ型コンパレータのオートゼロタイミングでは前記キャパシタ及び前記キャパシタ列でアナログ信号をサンプリングする。また、チョッパ型コンパレータの比較判定タイミングでは、前記キャパシタは中間電圧をサンプリングし、前記キャパシタ列は、ｎから（ｎ−ｋ＋１）ビットの判定結果によりプラス側、マイナス側の基準電圧又は中間電圧をサンプリングして、（ｎ−ｋ）ビット目を決定する。
【００２０】
因みに周知ではあるが、チョッパ型コンパレータの「オートゼロタイミング」とは、アナログ信号のサンプリングに際し、当該コンパレータを構成するインバータの入出力がそのインバータのしきい値電圧にリセットされるタイミングを指し、「比較判定タイミング」とは、比較判定結果が決定するタイミングを指す。
【００２１】
以上請求項１記載のＡ／Ｄ変換器によれば、変換ビット数ｎに等しいｎ個のチョッパ型コンパレータを用いて高速Ａ／Ｄ変換器を具現化することができ、フラッシュ変換方式や２ステップフラッシュ変換方式のＡ／Ｄ変換器に比べて、比較器の個数や比較器部分の消費電力が低減できる。また、比較器電圧生成用の抵抗も必要としない為、抵抗部分の低消費電力化も同時に満たした構成となり、低消費電力な高速Ａ／Ｄ変換器が実現できる。その他に電力増加を伴う回路要素も必要としない。
【００２２】
また、請求項２記載のｎビットのＡ／Ｄ変換器では、最上位ビット（ｎビット目）決定用のチョッパ型コンパレータは、チョッパ型コンパレータのオートゼロタイミングでアナログ信号をサンプリングし、チョッパ型コンパレータの比較判定タイミングでは、中間電圧をサンプリングして比較判定を行う。（ｎ−１）ビット目以降を決定する（ｎ−１）個のチョッパ型コンパレータは、少なくとも前記最上位ビット決定用のチョッパ型コンパレータと同じ構成の基本回路部を有する（以上は請求項１と同じ）。
【００２３】
（ｎ−１）個のチョッパ型コンパレータのうち、（ｎ−ｋ）ビット目を決定するチョッパ型コンパレータは、前記基本回路部のキャパシタと一端が共通接続される一方、他端がスイッチを介してアナログ入力電圧、プラス側基準電圧、マイナス側基準電圧にそれぞれ接続され、前記キャパシタに並列且つ２0 から２(k-1) まで２進重み付けしたキャパシタ値を持つｋ個のキャパシタよりなるキャパシタ列を有する。そして、チョッパ型コンパレータのオートゼロタイミングでは前記キャパシタ及び前記キャパシタ列でアナログ信号をサンプリングする。また、チョッパ型コンパレータの比較判定タイミングでは、前記キャパシタは中間電圧をサンプリングし、前記キャパシタ列は、ｎから（ｎ−ｋ＋１）ビットの判定結果によりプラス側又はマイナス側の基準電圧をサンプリングして、（ｎ−ｋ）ビット目を決定する。
【００２４】
以上請求項２記載のＡ／Ｄ変換器によれば、請求項１と同様に、変換ビット数ｎに等しいｎ個のチョッパ型コンパレータを用いて高速Ａ／Ｄ変換器を具現化することができ、フラッシュ変換方式や２ステップフラッシュ変換方式のＡ／Ｄ変換器に比べて、比較器の個数や比較器部分の消費電力が低減できる。また、比較器電圧生成用の抵抗も必要としない為、抵抗部分の低消費電力化も同時に満たした構成となり、低消費電力な高速Ａ／Ｄ変換器が実現できる。その他に電力増加を伴う回路要素も必要としない。
【００２５】
また、請求項３記載のＡ／Ｄ変換器において、チョッパ型コンパレータを駆動する為の２相クロックでは、オートゼロタイミングとなる期間よりも比較判定タイミングとなる期間の方が長いので、チョッパ型コンパレータを構成するインバータにおいてその入出力が短絡される時間が短くなり、結果として低消費電力化が可能となる。
【００２６】
ここで、請求項４記載の通り、比較判定タイミングとなる期間をオートゼロタイミングとなる期間の３倍とするとよい。この場合、クロック周波数を２倍にするだけで、上記各タイミングを１：３の比率に変更することができ、簡単な構成で請求項３の発明が実現できる。
【００２７】
また、請求項５記載のＡ／Ｄ変換器において、２進重み付けされたキャパシタ値を持つキャパシタに接続されるスイッチは、接続されるキャパシタのキャパシタ値が大きい程、スイッチのオン抵抗を小さく設定したので、時定数の増大が抑制される。それ故、サンプリングの収束時間の悪化が抑制され、サンプリングの高精度化を図ることができる。
【００２８】
この場合、スイッチはＭＯＳトランジスタで構成されるアナログスイッチであり、該アナログスイッチを構成するＭＯＳトランジスタのチャネル幅を、接続されるキャパシタのキャパシタ値に応じて大きくし、オン抵抗を小さく設定するとよい（請求項６）。更に、ＭＯＳトランジスタのチャネル幅を、接続されるキャパシタに応じて２進重み付け値に設定するとよい（請求項７）。
【００２９】
請求項８記載のＡ／Ｄ変換器では、チョッパ型コンパレータは１段以上のアンプを用いて構成されると共に、オートゼロタイミングで、入出力が短絡するアンプは、接続されるキャパシタのキャパシタ値が大きいものほど電流能力を高く設定したので、無駄な消費電力の増大を防止することができる。この場合、オートゼロタイミングで、入出力が短絡するＣＭＯＳインバータは、接続されるキャパシタのキャパシタ値が大きいものほどチャネル幅を大きくして電流能力を高く設定するとよい（請求項９）。
【００３０】
請求項１０記載のＡ／Ｄ変換器において、チョッパ型コンパレータは２段以上のＣＭＯＳインバータを用いて構成されると共に、該ＣＭＯＳインバータは、ゲートを２分割又はそれ以上に分割して、たすき掛けにレイアウトしたので、各段のゲート酸化膜の厚さが相違しても、各々のインバータの特性のずれは最小限に抑えられる。その結果、Ａ／Ｄ変換器の制度悪化が抑止できる。この場合、最初の２段のＣＭＯＳインバータのゲートを２分割又はそれ以上に分割して、たすき掛けにレイアウトするとよい（請求項１１）。
【００３１】
【発明の実施の形態】
以下、本発明を具体化した実施の形態を図面に従い詳細に説明する。
（第１の実施の形態）
図１には、本発明の第１の実施の形態として、請求項２記載のＡ／Ｄ変換器を具現化した４ビットのＡ／Ｄ変換器例を示す。
【００３２】
図１のＡ／Ｄ変換器における端子は、アナログ信号を入力するアナログ入力端子、アナログ信号の入力電圧範囲を規定する為のプラス側及びマイナス側の基準電圧を入力する＋Ｖｒ端子及び−Ｖｒ端子、プラス側及びマイナス側の基準電圧＋Ｖｒ，−Ｖｒの中間電圧を入力する中間電圧入力端子、更にＡ／Ｄ変換した結果を出力するＤ４〜Ｄ１の出力端子である。
【００３３】
これら端子を入出力の端子として、最上位ビットである４ビット目の出力Ｄ４を求めるチョッパ型コンパレータ１４は、図示したようにｆ１のタイミングでオンする２つのアナログスイッチと、ｆ２のタイミングでオンするアナログスイッチと、キャパシタ２１と、３つのＣＭＯＳインバータ２２，２３，２４とから構成される。ここで、キャパシタ２１の一端は、スイッチを介してアナログ入力端子及び中間電圧入力端子に各々接続され、他端はインバータ２２に接続されている。インバータ２２の入出力間はｆ１のタイミングで短絡される。なお、チョッパ型コンパレータ１４の構成が基本回路部に相当する。
【００３４】
また、３ビット目の出力Ｄ３を求めるチョッパ型コンパレータ１３は、４ビット目のチョッパ型コンパレータ１４に対して、チョッパ型コンパレータの基本回路部を構成するキャパシタ２１と一端が共通接続され、他端がスイッチを介してアナログ入力端子及び＋Ｖｒ，−Ｖｒ端子に各々接続された、２0 ＝１の重み付けされたキャパシタ値を持つ１個のキャパシタ２５が加わった構成である。なお図１では、便宜上、チョッパ型コンパレータ１３，１４について構成が重複する部分は同じ部材番号を付している（以下も同じ）。
【００３５】
更に、２ビット目の出力Ｄ２を求めるチョッパ型コンパレータ１２は、３ビット目のチョッパ型コンパレータ１３に対して、チョッパ型コンパレータの基本回路部を構成するキャパシタ２１と一端が共通接続され、他端がスイッチを介してアナログ入力端子、中間電圧入力端子、及び＋Ｖｒ，−Ｖｒ端子に各々接続された、２1 ＝２の重み付けされたキャパシタ値を持つ１個のキャパシタ２６が加わった構成である。
【００３６】
更に、１ビット目の出力Ｄ１を求めるチョッパ型コンパレータ１１は、２ビット目のチョッパ型コンパレータ１２に対して、チョッパ型コンパレータの基本回路部を構成するキャパシタ２１と一端が共通接続され、他端がスイッチを介してアナログ入力端子、中間電圧入力端子、及び＋Ｖｒ，−Ｖｒ端子に各々接続された、２2 ＝４の重み付けされたキャパシタ値を持つ１個のキャパシタ２７が加わった構成である。
【００３７】
この場合、３ビット目以降のチョッパ型コンパレータ１３，１２，１１のうち、３ビット目のチョッパ型コンパレータ１３では、１個のキャパシタ２５が「キャパシタ列」に相当し、２ビット目のチョッパ型コンパレータ１２では、２個のキャパシタ２５，２６が「キャパシタ列」に相当し、１ビット目のチョッパ型コンパレータ１１では、３個のキャパシタ２５〜２７が「キャパシタ列」に相当する。
【００３８】
なお、図１において、ｆ１，ｆ２は、図４に示したように互いに１とならない非重複時間を持った２相クロックである。また、図１では、図を見易くする為に、Ｐ２，Ｍ２信号及びｘｍ，ｙｍ，ｚｍ（ｍ＝２，３）信号の発生回路及びスイッチとの接続を図示していないが、図１とは別に図２及び図３に、Ｐ２，Ｍ２信号及びｘｍ，ｙｍ，ｚｍ（ｍ＝２，３）信号の発生回路例を示す。つまり、図２に示すように、インバータ３１と２つのＡＮＤ回路３２，３３とからＰ２，Ｍ２信号の発生回路が構成されている。このとき、Ｐ２，Ｍ２信号は、出力ビットＤ４の値に基づき、
・Ｄ４＝１ならｆ２のタイミングでＰ２＝１，Ｍ２＝０となり、
・Ｄ４＝０ならｆ２のタイミングでＰ２＝０，Ｍ２＝１となる。
【００３９】
更に、図３に示すように、ＥＸＯＲ回路３４と、ＮＯＲ回路３５と、３つのＡＮＤ回路３６，３７，３８とからｘｍ，ｙｍ，ｚｍ（ｍ＝２，３）信号の発生回路が構成されている。このとき、ｘｍ，ｙｍ，ｚｍ（ｍ＝２，３）は、Ｄ４の値により＋Ｖｒ又は−Ｖｒのどちらをサンプルするか決めると共に、Ｄｍの値により＋Ｖｒ又は−Ｖｒをサンプルするか中間電圧をサンプルするかを決める信号である。より具体的には、ｘｍ，ｙｍ，ｚｍ（ｍ＝２，３）信号は、
・Ｄ４＝１，Ｄｍ＝１ならｆ２のタイミングでｙｍ＝１となり、
・Ｄ４＝１，Ｄｍ＝０ならｆ２のタイミングでｘｍ＝１となり、
・Ｄ４＝０，Ｄｍ＝１ならｆ２のタイミングでｘｍ＝１となり、
・Ｄ４＝０，Ｄｍ＝０ならｆ２のタイミングでｚｍ＝１となる。
【００４０】
次に、図１のように構成されたＡ／Ｄ変換器の動作について説明する。簡単の為、中間電圧入力端子に入力される電圧を０Ｖとして、この電圧を基準に説明する。
【００４１】
図中Ｖｘ４に接続されたキャパシタ２１は、ｆ１のタイミングでインバータ２２のしきい値電圧Ｖｔｈを基準に入力電圧Ｖｉｎをサンプリングするので、このキャパシタ２１に蓄えられる電荷Ｑ５ｆ１は、
Ｑ５ｆ１＝１（Ｖｉｎ−Ｖｔｈ） …（１）
となる。次に、ｆ２のタイミングでキャパシタ２１に蓄えられる電荷Ｑ５ｆ２を求めると、
Ｑ５ｆ２＝１（０−Ｖｘ４） …（２）
となる。この間、キャパシタ２１の電荷は保存されるので、式（１）＝式（２）が成立し、
Ｖｘ４＝−（Ｖｉｎ−Ｖｔｈ） …（３）
としてＶｘ４が求められる。インバータ２２は、このＶｘ４がインバータのしきい値電圧Ｖｔｈより大きいか小さいかを判定する。Ｄ４は、ＭＳＢに相当するアナログ電圧（０Ｖ）より入力電圧Ｖｉｎが大きいか小さいかを判断した結果であるから、図１の構成でＤ４が求められる。図で表せば、図５のように入力電圧範囲−Ｖｒ〜＋Ｖｒの間で、入力電圧Ｖｉｎと０Ｖ（Ｄ４の比較電圧）とを比較したことになる。
【００４２】
このように、チョッパ型コンパレータは、ｆ１のタイミングでインバータのしきい値電圧Ｖｔｈを基準にサンプリングし、このしきい値Ｖｔｈの影響を比較判定時に自動的にキャンセルするので、このｆ１のタイミングをオートゼロタイミングと呼ぶ。また、ｆ２のタイミングでは、比較判定結果が決定するのでこのタイミングを比較判定タイミングと呼ぶ。
【００４３】
次に、Ｄ３を求めるには、図５においてＤ４＝１ならＶｒ／２、Ｄ４＝０なら−Ｖｒ／２を比較電圧として、この比較電圧と入力電圧Ｖｉｎとを比較すれば良い。従って、先に述べたように、Ｄ４＝１ならｆ２のタイミングでＰ２＝１，Ｍ２＝０となり、Ｄ４＝０ならｆ２のタイミングでＰ２＝０，Ｍ２＝１となる信号によって＋Ｖｒ又は−Ｖｒをサンプルさせる。この動作を式で表せばｆ１の時、２つのキャパシタ２１，２５に蓄えられる電荷の和は、
１（Ｖｉｎ−Ｖｔｈ）＋１（Ｖｉｎ−Ｖｔｈ）＝２（Ｖｉｎ−Ｖｔｈ） …（４）
となり、ｆ２のタイミングで２つのキャパシタ２１，２５に蓄えられる電荷の和は、
１（０−Ｖｘ３）＋１｛−（−１）D4Ｖｒ−Ｖｘ３｝＝−（−１）D4Ｖｒ−２Ｖｘ３ …（５）
となる。電荷保存則より式（４）と式（５）とは等しく、これからＶｘ３を求めると、
Ｖｘ３＝−｛Ｖｉｎ−Ｖｔｈ＋（−１）D4Ｖｒ／２｝…（６）
を得る。式（６）は、図５においてＤ４＝１ならＶｒ／２、Ｄ４＝０なら−Ｖｒ／２となる比較電圧と、入力電圧Ｖｉｎとを比較することを示すので、Ｄ３はＡ／Ｄ変換の上位から２ビット目を求めたことになる。
【００４４】
Ｄ２ビットについても同様に説明する。ｆ１のタイミングで３つのキャパシタ２１，２５，２６に蓄えられる電荷の和は、
１（Ｖｉｎ−Ｖｔｈ）＋１（Ｖｉｎ−Ｖｔｈ）＋２（Ｖｉｎ−Ｖｔｈ）＝４（Ｖｉｎ−Ｖｔｈ） …（７）
となり、ｆ２のタイミングで３つのキャパシタ２１，２５，２６に蓄えられる電荷の和は、
１（０−Ｖｘ２）＋１｛−（−１）D4Ｖｒ−Ｖｘ２｝＋２（Ｖｋ−Ｖｘ２）…（８）
となる。但し、ＶｋはＤ４＝１，Ｄ３＝１の時＋Ｖｒ（ｙ３＝１）、Ｄ４＝１，Ｄ３＝０の時０（ｘ３＝１）、Ｄ４＝０，Ｄ３＝１の時０（ｘ３＝１）、Ｄ４＝０，Ｄ３＝０の時−Ｖｒ（ｚ３＝１）である。式（７）と式（８）とで電荷は保存され、Ｖｘ２を導くと、
Ｖｘ２＝−｛Ｖｉｎ−Ｖｔｈ＋（−１）D4Ｖｒ／４−Ｖｋ／２｝…（９）
を得る。式（９）は、図５におけるＤ２の比較電圧と入力電圧Ｖｉｎとを比較することを示すので、Ｄ２はＡ／Ｄ変換の上位から３ビット目を求めたことになる。
【００４５】
以下同様の考え方で、Ｄ１によりＡ／Ｄ変換の最下位ビット（上位から４ビット目）を求めることができ、図１の構成で４ビットのＡ／Ｄ変換器が実現できることが分かる。
【００４６】
このように、図１の構成で各々のチョッパ型コンパレータは、前の出力ビットによりコンパレータのしきい値電圧が可変される構成となっており、しきい値を可変とする為の回路は、電荷再分配を動作原理とするスイッチトキャパシタ回路で定常電流を必要とせず低消費な回路である。従って、図１の構成で、主に電流を消費するのはチョッパ型コンパレータを構成するインバータのみであり、大幅な低消費電流化が実現できる。
【００４７】
換言すれば、変換ビット数に等しい数のチョッパ型コンパレータを用いて縦続比較方式の高速Ａ／Ｄ変換器を具現化することができ、フラッシュ変換方式や２ステップフラッシュ変換方式のＡ／Ｄ変換器に比べて、比較器の個数や比較器部分の消費電力が低減できる。また、比較器電圧生成用の抵抗も必要としない為、抵抗部分の低消費電力化も同時に満たした構成となり、低消費電力な高速Ａ／Ｄ変換器が実現できる。更に、縦続比較方式の既存のＡ／Ｄ変換器と異なり、その他に電力増加を伴う回路要素を必要としない。
【００４８】
（第２の実施の形態）
図６には、本発明の第２の実施の形態として、請求項３記載のＡ／Ｄ変換器を具体化した４ビットのＡ／Ｄ変換器例を示す。
【００４９】
図６の構成では、第１の実施の形態における図１との相異点として、２1 以上に重み付けされたキャパシタ値のキャパシタ２６，２７に接続されたスイッチのうち、中間電圧入力端子に接続されていたスイッチが省略されている。すなわち、図１のＡ／Ｄ変換器では、２ビット目及び１ビット目のチョッパ型コンパレータ１２，１１において、２1 以上（２及び４）に重み付けされたキャパシタ値のキャパシタ２６，２７は、スイッチを介してアナログ入力端子、中間電圧入力端子、及びＶｒ，−Ｖｒ端子に各々接続されていたのに対し、図６のＡ／Ｄ変換器では、同じくキャパシタ２６，２７がスイッチを介してアナログ入力端子、及びＶｒ，−Ｖｒ端子に各々接続されている。また、この変更に伴い、スイッチの駆動法も図１の場合と異なる。
【００５０】
図６の構成では、ｆ１，ｆ２は図１と同様の２相クロックであり、Ｐ２，Ｍ２も図１と同様、
・Ｄ４＝１ならｆ２のタイミングでＰ２＝１，Ｍ２＝０となり、
・Ｄ４＝０ならｆ２のタイミングでＰ２＝０，Ｍ２＝１となる信号である。
【００５１】
また、ｖｍ，ｗｍ（ｍ＝２，３）は、出力ビットＤｍの値に基づき、
・Ｄｍ＝１ならｆ２のタイミングでｖｍ＝１，ｗｍ＝０となり、
・Ｄｍ＝０ならｆ２のタイミングでｖｍ＝０，ｗｍ＝１となる信号である。但し図６では、図を見易くする為にこれら信号の発生回路及びスイッチとの接続を図示していないが、Ｐ２，Ｍ２，ｖｍ，ｗｍ（ｍ＝２，３）の各信号の発生回路は上記第１の実施の形態と同様、図２で実現できる。
【００５２】
次に、本構成のＡ／Ｄ変換器の動作について説明する。
上位２ビットを求める動作は、図１の構成と同じ為ここではその説明を省略し、上位から３ビット目のＤ２ビットを求める動作を説明する。
【００５３】
ｆ１のタイミングで、３つのキャパシタ２１，２５，２６に蓄えられる電荷の和は、図１と同様式（７）で表わされる。これに対し、ｆ２のタイミングで３つのキャパシタ２１，２５，２６に蓄えられる電荷の和は、
１（０−Ｖｘ２）＋２｛−（−１）D4Ｖｒ−Ｖｘ２｝＋１｛−（−１）D3Ｖｒ−Ｖｘ２｝ …（１０）
となる。電荷保存則より式（７）と式（１０）とは等しくなり、これからＶｘ２を求めると、
Ｖｘ２＝−｛Ｖｉｎ−Ｖｔｈ＋（−１）D4Ｖｒ／２＋（−１）D3Ｖｒ／４｝…（１１）
を得る。式（１１）は、図５におけるＤ２の比較電圧と入力電圧Ｖｉｎとを比較することを示すので、Ｄ２はＡ／Ｄ変換の上位から３ビット目を求めたことになる。
【００５４】
以下同様の考え方で、Ｄ１によりＡ／Ｄ変換の最下位ビット（上位から４ビット目）を求めることができ、図６の構成で４ビットのＡ／Ｄ変換器が実現できることが分かる。
【００５５】
この図６の構成でも前述の図１と同様に、主に電流を消費するのはチョッパ型コンパレータを構成するインバータのみであり、大幅な低消費電流化が実現できる。
【００５６】
ところで、図１の構成と図６の構成とを比較すると、図６の構成は、スイッチの数が少ない上に、そのスイッチを駆動するタイミングも必要としないので、各タイミングの生成回路もより簡単な回路となる。しかし、Ａ／Ｄ変換器の変換精度を考えると、図１の構成の方が優れると考えられる。
【００５７】
これについてもう少し説明する。図１及び図６の構成で、例えばキャパシタに加工ばらつきがあり、Ｄ２ビットを求めるチョッパ型コンパレータ１２のキャパシタ列において、２の重み付けしたキャパシタ２６のキャパシタ値が１．８の重みしかなく、＋Ｖｒ又は−Ｖｒをサンプルするキャパシタ２５のキャパシタ値が１．１の重みを持ったとする。
【００５８】
このとき、図５におけるＤ２の比較電圧Ｖｒ／４を実現する場合（Ｄ４＝１，Ｄ３＝０の場合）、図１の構成では、前述の式（９）から分かるように、１．１の重みのキャパシタ２５で比較電圧が設定される。これに対し、図６の構成では、前述の式（１１）から分かるように、１．８の重みのキャパシタ２６に蓄えられる電荷から１．１の重みのキャパシタ２５に蓄えられる電荷を引いた電荷により比較電圧が設定されるので、１．８−１．１＝０．７の重みのキャパシタで実現したことと等価になるなど、図６の構成の方がＡ／Ｄ変換器の直線性誤差が悪化する可能性が高いと考えられる。
【００５９】
従って、より精度が要求される場合は、多少回路規模が大きいかもしれないが、図１の構成が優れる。また、精度が要求されず、少しでも回路規模を削減したい場合は図６の構成が優れると考えられる。
【００６０】
上記説明した２相クロックは、一般にデューティは等しくほぼ０．５ずつのクロックを用いるのが一般的である。これに対し、図７に示すように、チョッパ型コンパレータのオートゼロタイミングを規定するｆ１のオン時間を短くし、その分ｆ２のオン時間を長くした、ｆ１’，ｆ２’のような波形のクロックを用い、そのクロックで図１及び図６に示すＡ／Ｄ変換器を駆動することも可能である（請求項４）。この場合、チョッパ型コンパレータを構成するインバータ２２の入出力が短絡される時間が短くなる。即ちインバータ２２に貫通電流が流れる時間が短くなり、より一層の低消費電力化が可能となる。
【００６１】
またこの場合、アナログ信号をサンプリングする時間も短くなる。アナログ信号をサンプリングする時間が短くなると、サンプリング期間中に変化するアナログ電圧も小さいことになる。図１及び図６の構成は、サンプリング期間中に同時に複数のキャパシタにアナログ信号をサンプリングする構成である為、上記の通りサンプリング時間が短く、変化するアナログ電圧が小さいと、サンプリングの精度が高まり、Ａ／Ｄ変換器の変換精度が向上することが期待される。
【００６２】
特に、比較判定タイミングを規定するｆ２のオン時間を、オートゼロタイミングを規定するｆ１のオン時間の３倍とすると（請求項５）、クロック周波数を２倍にするだけで、上記各タイミングのオン時間を１：３の比率に変更することができる。この場合、構成の煩雑化を招くことなく、各タイミングが変更できる。
【００６３】
上で述べたように、図１及び図６の構成は、サンプリング期間中に同時に複数のキャパシタにアナログ信号をサンプリングする構成である。従って、各々のキャパシタにサンプリングされる電圧が異なると、Ａ／Ｄ変換器の精度悪化につながることが考えられる。そこでその対策として、キャパシタ値の大きいキャパシタに接続されるスイッチのオン抵抗を小さくする（請求項６）。例えば１ビット目の出力Ｄ１を求めるチョッパ型コンパレータ１１において、キャパシタ２５→２６→２７の順に、それに接続されるスイッチのオン抵抗を小さくする。これにより、時定数の増大が防がれてサンプリングの収束時間の悪化が低減でき、サンプリングの高精度化が可能となる。
【００６４】
また、スイッチがＭＯＳトランジスタのアナログスイッチで構成される場合、ＭＯＳトランジスタのチャネル幅を、接続されるキャパシタのキャパシタ値に応じて設定してもよい（請求項７）。この場合、チャネル長を等しくすれば、オン抵抗は概ねチャネル幅に反比例するので、チャネル幅を大きくすることにより、オン抵抗の低減が可能となる。
【００６５】
更に、ＭＯＳトランジスタのチャネル幅を、接続されるキャパシタのキャパシタ値に応じて２進重み付け値に設定してもよい（請求項８）。要するに、各キャパシタにサンプルされる電圧が、等しい時定数を持ってサンプルされると、アナログ入力への追従性が等しくなることから、全ての時定数が等しく設定されることが好ましい。このとき、ＭＯＳトランジスタのチャネル幅を、接続されるキャパシタに応じて２進重み付けすることにより、概ね時定数を等しくすることができる。
【００６６】
なお、以上スイッチのオン抵抗に関する議論は、図８に示したサンプリング時の等価回路において、重み付けが４のキャパシタに接続されるスイッチのオン抵抗Ｒｏｎ４を、重み付けが１のキャパシタに接続されるスイッチのオン抵抗Ｒｏｎ１より小さく設定することであり、時定数を等しくするというのは、Ｒｏｎ４＝Ｒｏｎ１／４に設定することを意味する。
【００６７】
一方で、図１及び図６に示した構成では、各々チョッパ型コンパレータを３段のインバータ２２，２３，２４を用いて構成している。この１段目のインバータ２２は、オートゼロタイミングで入出力が短絡し、等価回路は図８のようになる。但し、図８では、ＣＭＯＳトランジスタでインバータを構成している。
【００６８】
図８において、キャパシタのインバータ入力側の電極は、インバータを構成するＰチャネルＭＯＳトランジスタ４１、及びＮチャネルＭＯＳトランジスタ４２により充放電されることになる。従って、接続されるキャパシタの総キャパシタ値が大きいと、ＣＭＯＳトランジスタのゲート幅を大きくするなどして、電流能力を大きく設計することが必要になる。逆に、接続されるキャパシタの総キャパシタ値が小さい場合は、ＣＭＯＳトランジスタの電流能力が大きいと、この時流れる貫通電流も大きくなり全体の消費電力も増大する為、接続されるキャパシタのキャパシタ値が大きいものほど電流能力を高く設定する。接続されるキャパシタのキャパシタ値が小さいものほど電流能力を低く設定することにより、無駄な消費電力増大を防止できる。この実施の形態は、請求項９，１０記載の発明に相当する。なお、本実施の形態については、チョッパ型コンパレータを構成するアンプはインバータに限らず、差動アンプなどによって構成されるチョッパ型コンパレータにも当てはまる。
【００６９】
次に、請求項１１，１２記載の発明を具体化した実施の形態について説明する。
図１及び図６のＡ／Ｄ変換器では、各々チョッパ型コンパレータを３段のインバータ２２，２３，２４を用いて構成している。この１段目のインバータ２２に入力される電圧Ｖｘ４，Ｖｘ３，Ｖｘ２は、Ａ／Ｄ変換器の動作説明の際に述べたように、式（３），式（６），式（９），式（１１）で表わされる。
【００７０】
例えば、最上位ビットＤ１を求めるチョッパ型コンパレータ１４の１段目のインバータ２２は、式（３）で与えられる電圧Ｖｘ４を入力し、このインバータ２２のゲインをＡとすると、
Ｖｏ４１＝−Ａ・Ｖｘ４＝Ａ・（Ｖｉｎ−Ｖｔｈ）…（１２）
で表わされる出力電圧Ｖｏ４１を出力する。今、ＶｉｎとＶｔｈとの差が非常に小さいと、インバータのゲインＡがある程度大きくても、１段目の出力電圧Ｖｏ４１も小さな値となる。この出力電圧Ｖｏ４１は、１段目のインバータのしきい値電圧Ｖｔｈ近傍の電圧であり、２段目のインバータ２３は、このインバータ２３のしきい値電圧Ｖｔｈ２を基準に大小判定を行うので、ＶｔｈとＶｔｈ２が異なると誤判定を招くおそれがある。そこで、１段目のインバータ２２と２段目のインバータ２３とは、各々のしきい値電圧Ｖｔｈ，Ｖｔｈ２が等しくなるよう設計されることが重要となる。
【００７１】
かかる場合、トランジスタサイズを等しく設計するなどして、インバータのしきい値電圧が等しくなるように設計しても、シリコン基板上にインバータをレイアウトした際、マスクずれや酸化膜厚の不均一性によって、２つのインバータの特性（しきい値電圧）がずれ、精度悪化を招くことが考えられる。
【００７２】
この種の従来技術として、特開昭６１−１２１１７号公報で提案されるチョッパ型コンパレータでは、図１５（ａ），（ｂ）のように２つのインバータを等方向にレイアウトすることを提案している。しかしながら、図１５（ｂ）に示す１段目及び２段目のＰチャネルトランジスタ部のＣ−Ｃ線断面が例えば図１６のようになり、２つのインバータでゲート酸化膜の厚さが違ってくると、２つのインバータのしきい値電圧も異なるようになる。
【００７３】
これに対し、例えば図９のように、２つのインバータを構成するＰチャネルＭＯＳトランジスタのゲートを２分割して、たすき掛けにレイアウトする。ここで、図９（ａ）のＸ部のレイアウトを同図（ａ）に示す。また、図９（ｂ）のＡ−Ａ線断面を図１０（ａ）に示し、図９（ｂ）のＢ−Ｂ線断面を図１０（ｂ）に示す。
【００７４】
詳しくは、図９（ｂ）に示されるように、１段目のＰチャネルＭＯＳトランジスタのゲートをＱ１，Ｑ２部に分割し、２段目のＰチャネルＭＯＳトランジスタのゲートをＱ３，Ｑ４部に分割する。
【００７５】
この場合、前記図１６の如く、ゲート酸化膜の厚さが相違することを考えると、図１０（ａ），（ｂ）に示されるように、１段目のＰチャネルＭＯＳトランジスタの２カ所のゲート酸化膜のうち、一方は薄く、他方は厚くなる。２段目のＰチャネルＭＯＳトランジスタも同様に、２カ所のゲート酸化膜のうち、一方は薄く、他方は厚くなる。つまり、各々のインバータのＰチャネルＭＯＳトランジスタは、膜厚の大きいトランジスタと膜厚の小さいトランジスタとの組み合わせからなるので、２つのインバータの特性が一致するようになる。酸化膜厚がより複雑に変わる場合でも、特性のずれは最小限に抑制されると考えられる。
【００７６】
このように、最初の２段のＣＭＯＳインバータのゲートを２分割し、たすき掛けにレイアウトしたチョッパ型コンパレータを用いると、各段のインバータのしきい値電圧のずれが最小限に抑えられ、結果としてＡ／Ｄ変換器における変換精度の悪化防止が期待できる。なお、ＣＭＯＳインバータのゲートを分割する場合、２分割に限らずそれ以上に分割してもよい。
【図面の簡単な説明】
【図１】第１の実施の形態における高速Ａ／Ｄ変換器を示す図。
【図２】Ｐ２，Ｍ２信号の発生回路を示す図。
【図３】ｘｍ，ｙｍ，ｚｍ信号の発生回路を示す図。
【図４】２相クロックの動作を示すタイムチャート。
【図５】比較電圧設定の状態を示す図。
【図６】第２の実施の形態における高速Ａ／Ｄ変換器を示す図。
【図７】２相クロックの動作を示すタイムチャート。
【図８】サンプリング時の等価回路を示す図。
【図９】ＣＭＯＳインバータの回路図とＰチャネルＭＯＳトランジスタのレイアウト図。
【図１０】ＰチャネルＭＯＳトランジスタの断面図。
【図１１】フラッシュＡ／Ｄ変換器を示す回路図。
【図１２】２ステップフラッシュＡ／Ｄ変換器を示す回路図。
【図１３】従来技術におけるＡ／Ｄ変換器の構成を示す回路図。
【図１４】縦続比較方式のＡ／Ｄ変換器を示す回路図。
【図１５】従来技術におけるＣＭＯＳインバータの回路図とレイアウト図。
【図１６】従来技術におけるＰチャネルＭＯＳトランジスタの断面図。
【符号の説明】
１１〜１４…電圧比較手段としてのチョッパ型コンパレータ、２１…キャパシタ、２２〜２４…ＣＭＯＳインバータ、２５〜２７…キャパシタ。
Claims (11)
- アナログ信号と、該アナログ信号の入力電圧範囲を規定する為のプラス側及びマイナス側の基準電圧と、該プラス側及びマイナス側の基準電圧の中間電圧とを入力し、該アナログ信号をｎビットのデジタル信号に変換するＡ／Ｄ変換器であって、
チョッパ型コンパレータのオートゼロタイミングでアナログ信号をサンプリングし、チョッパ型コンパレータの比較判定タイミングで中間電圧をサンプリングして比較判定を行う最上位ビット（ｎビット目）決定用のチョッパ型コンパレータと、少なくとも前記最上位ビット決定用のチョッパ型コンパレータと同じ構成の基本回路部を有し、（ｎ−１）ビット目以降を決定する（ｎ−１）個のチョッパ型コンパレータとを具備し、
該（ｎ−１）個のチョッパ型コンパレータのうち、（ｎ−ｋ）ビット目を決定するチョッパ型コンパレータは、
前記基本回路部のキャパシタと一端が共通接続され、そのキャパシタに並列且つ２ 0 から２ (k-1) まで２進重み付けしたキャパシタ値を持つｋ個のキャパシタよりなるキャパシタ列を有し、該キャパシタ列の２ 0 に重み付けされたキャパシタ値のキャパシタの他端はスイッチを介してアナログ入力電圧、プラス側基準電圧、マイナス側基準電圧にそれぞれ接続される一方、２ 1 以上に重み付けされたキャパシタ値のキャパシタの他端は各々、スイッチを介してアナログ入力電圧、プラス側基準電圧、マイナス側基準電圧、中間電圧にそれぞれ接続され、チョッパ型コンパレータのオートゼロタイミングでは前記キャパシタ及び前記キャパシタ列でアナログ信号をサンプリングし、チョッパ型コンパレータの比較判定タイミングでは、前記キャパシタは中間電圧をサンプリングし、前記キャパシタ列は、ｎから（ｎ−ｋ＋１）ビットの判定結果によりプラス側、マイナス側の基準電圧又は中間電圧をサンプリングして、（ｎ−ｋ）ビット目を決定するよう構成されたことを特徴とするＡ／Ｄ変換器。 - アナログ信号と、該アナログ信号の入力電圧範囲を規定する為のプラス側及びマイナス側の基準電圧と、該プラス側及びマイナス側の基準電圧の中間電圧とを入力し、該アナログ信号をｎビットのデジタル信号に変換するＡ／Ｄ変換器であって、
チョッパ型コンパレータのオートゼロタイミングでアナログ信号をサンプリングし、チョッパ型コンパレータの比較判定タイミングで中間電圧をサンプリングして比較判定を行う最上位ビット（ｎビット目）決定用のチョッパ型コンパレータと、少なくとも前記最上位ビット決定用のチョッパ型コンパレータと同じ構成の基本回路部を有し、（ｎ−１）ビット目以降を決定する（ｎ−１）個のチョッパ型コンパレータとを具備し、
該（ｎ−１）個のチョッパ型コンパレータのうち、（ｎ−ｋ）ビット目を決定するチョッパ型コンパレータは、
前記基本回路部のキャパシタと一端が共通接続される一方、他端がスイッチを介してアナログ入力電圧、プラス側基準電圧、マイナス側基準電圧にそれぞれ接続され、前記キャパシタに並列且つ２ 0 から２ (k-1) まで２進重み付けしたキャパシタ値を持つｋ個のキャパシタよりなるキャパシタ列を有し、チョッパ型コンパレータのオートゼロタイミングでは前記キャパシタ及び前記キャパシタ列でアナログ信号をサンプリングし、チョッパ型コンパレータの比較判定タイミングでは、前記キャパシタは中間電圧をサンプリングし、前記キャパシタ列は、ｎから（ｎ−ｋ＋１）ビットの判定結果によりプラス側又はマイナス側の基準電圧をサンプリングして、（ｎ−ｋ）ビット目を決定するよう構成されたことを特徴とするＡ／Ｄ変換器。 - 請求項１又は２記載のＡ／Ｄ変換器において、
オートゼロタイミングと比較判定タイミングとの２つのタイミングを決定し、チョッパ型コンパレータを駆動する為の２相クロックでは、オートゼロタイミングとなる期間よりも比較判定タイミングとなる期間の方が長いことを特徴とするＡ／Ｄ変換器。 - 請求項３記載のＡ／Ｄ変換器において、
比較判定タイミングとなる期間をオートゼロタイミングとなる期間の３倍としたことを特徴とするＡ／Ｄ変換器。 - 請求項１又は２記載のＡ／Ｄ変換器において、
２進重み付けされたキャパシタ値を持つキャパシタに接続されるスイッチは、接続されるキャパシタのキャパシタ値が大きい程、スイッチのオン抵抗を小さく設定したことを特徴とするＡ／Ｄ変換器。 - 請求項５記載のＡ／Ｄ変換器において、
前記スイッチはＭＯＳトランジスタで構成されるアナログスイッチであり、該アナログスイッチを構成するＭＯＳトランジスタのチャネル幅を、接続されるキャパシタのキャパシタ値に応じて大きくし、オン抵抗を小さく設定したことを特徴とするＡ／Ｄ変換器。 - 請求項６記載のＡ／Ｄ変換器において、
ＭＯＳトランジスタのチャネル幅を、接続されるキャパシタに応じて２進重み付け値に設定したことを特徴とするＡ／Ｄ変換器。 - 請求項１又は２記載のＡ／Ｄ変換器において、
チョッパ型コンパレータは１段以上のアンプを用いて構成されると共に、オートゼロタイミングで、入出力が短絡するアンプは、接続されるキャパシタのキャパシタ値が大きいものほど電流能力を高く設定したことを特徴とするＡ／Ｄ変換器。 - 請求項８記載のＡ／Ｄ変換器において、
チョッパ型コンパレータを構成するアンプはＣＭＯＳインバータであり、オートゼロタイミングで、入出力が短絡するＣＭＯＳインバータは、接続されるキャパシタのキャパシタ値が大きいものほどチャネル幅を大きくして電流能力を高く設定したことを特徴とするＡ／Ｄ変換器。 - 請求項１又は２記載のＡ／Ｄ変換器において、
チョッパ型コンパレータは２段以上のＣＭＯＳインバータを用いて構成されると共に、該ＣＭＯＳインバータは、ゲートを２分割又はそれ以上に分割して、たすき掛けにレイアウトしたことを特徴とするＡ／Ｄ変換器。 - 請求項１０記載のＡ／Ｄ変換器において、
最初の２段のＣＭＯＳインバータのゲートを２分割又はそれ以上に分割して、たすき掛けにレイアウトしたことを特徴とするＡ／Ｄ変換器。
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