JP7159634B2 - コンパレータ及びad変換器 - Google Patents
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Description
以下に図面を参照して、第一の実施形態について説明する。図1は、第一の実施形態のアナログ-デジタル変換器を説明する図である。
言い換えれば、トランジスタM3は、トランジスタM1、M2にアナログ電位が印加されている期間、トランジスタM1、M2のドレイン-ソース間を短絡させるトランジスタである。
以下に図面を参照して第二の実施形態について説明する。第二の実施形態では、コンパレータが複数のプリアンプを有する点が、第一の実施形態と相違する。よって、以下の第二の実施形態の説明では、第一の実施形態との相違点について説明し、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号を付与し、その説明を省略する。
以下に図面を参照して第三の実施形態について説明する。第三の実施形態では、コンパレータの一方の入力端子に分割された基準電位が印加される点が、第一の実施形態と相違する。よって、以下の第三の実施形態の説明では、第一の実施形態との相違点について説明し、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号を付与し、その説明を省略する。
以下に図面を参照して第四の実施形態について説明する。第四の実施形態では、トランジスタM3は有しておらず、スイッチSW1、SW2がオンされているサンプリング期間の間、接続点Aの電位をトランジスタM4がオフされる点が第一の実施形態と相違する。以下の第四の実施形態の説明では、第一の実施形態との相違点について説明し、第一の実施形態と同様の機能構成を有するものには、第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
R′={(R1+RM1)×(R2+RM2)}/(R1+R2+RM1+RM2) 式(1)
また、接続点Aの電位VAは、以下の式(2)によって示される。尚、式(2)において、RM4は、トランジスタM4の抵抗である。
このように、本実施形態では、スイッチSW1、SW2をオンさせるサンプリング期間において、トランジスタM4のゲートに接地電位を印加することで、接続点Aの電位をほぼ電源電位VDDとすることができる。つまり、本実施形態では、サンプリング期間において、トランジスタM1、M2のドレイン-ソース間電圧をほぼ0Vとすることができる。
200、200A コンパレータ
210、210A プリアンプ
220 比較回路
300、400 容量DA変換器
500 制御回路
Claims (9)
- 少なくとも何れか一方の入力トランジスタに、入力アナログ電位が印加される第一及び第二のトランジスタと、前記入力アナログ電位が印加される期間、前記第一及び第二のトランジスタのドレイン-ソース間を短絡させる第三のトランジスタと、を有する第一の回路と、
前記第一の回路から前記入力アナログ電位に基づいて出力される第一の出力アナログ電位と第二の出力アナログ電位との大小関係を示す信号を出力する第二の回路と、を有し、
前記第一及び第二のトランジスタのドレインは、それぞれ抵抗を介して電源と接続され、前記第一及び第二のトランジスタのソースは、前記第三のトランジスタのドレインと接続され、前記第三のトランジスタのソースは前記電源と接続される、コンパレータ。 - 前記入力アナログ電位は第一の入力アナログ電位と第二の入力アナログ電位を含み、
前記第一の回路は、
前記第一のトランジスタと、前記第二のトランジスタの一方のゲートに、前記第一の入力アナログ電位が印加され、他方のゲートに、前記第二の入力アナログ電位が印加される差動アンプである、請求項1記載のコンパレータ。 - 前記第一のトランジスタと前記第二のトランジスタのうち、一方のトランジスタのゲートに前記入力アナログ電位が印加され、他方のトランジスタのゲートに、基準電位が印加される、請求項1記載のコンパレータ。
- 前記第一の回路は、
前記第一、第二及び第三のトランジスタを有し、前記第一の出力アナログ電位と前記第二の出力アナログ電位とを出力する第一のアンプと、
前記第一のアンプの後段に設けられ、前記第一の出力アナログ電位と前記第二の出力アナログ電位とを増幅し、増幅された前記第一の出力アナログ電位と前記第二の出力アナログ電位を前記第二の回路に出力する第二のアンプと、
を有する、請求項1乃至3の何れか一項に記載のコンパレータ。 - 前記第三のトランジスタは、
前記第一及び第二のトランジスタのソースと電源との間に接続されており、
前記入力アナログ電位が印加される期間はオンされて、前記第一及び第二のトランジスタのソース電位を電源電位とし、
前記入力アナログ電位が印加されない期間はオフされる、請求項1乃至4の何れか一項に記載のコンパレータ。 - 共通ノードに一方の電極を接続され、容量の大きさに重み付けされた複数の容量素子を有し、前記共通ノードに印加された入力アナログ電位に応じて、前記複数の容量素子に電荷を蓄える容量DA変換器と、
前記共通ノードへの前記入力アナログ電位の印加と遮断を制御するスイッチと、
前記スイッチをオン又はオフさせる制御信号を生成して前記スイッチへ供給する制御回路と、
少なくとも何れか一方のゲートが前記共通ノードに接続される第一及び第二のトランジスタと、前記入力アナログ電位が前記共通ノードに印加される期間、前記第一及び第二のトランジスタのドレイン-ソース間を短絡させる第三のトランジスタと、を有する第一の回路と、
前記第一の回路から前記入力アナログ電位に基づいて出力される第一の出力アナログ電位と第二の出力アナログ電位との大小関係を示す信号を出力する第二の回路と、
を有し、
前記第一及び第二のトランジスタのドレインは、それぞれ抵抗を介して電源と接続され、前記第一及び第二のトランジスタのソースは、前記第三のトランジスタのドレインと接続され、前記第三のトランジスタのソースは前記電源と接続される、AD変換器。 - 前記共通ノードは第一の共通ノードと第二の共通ノードとを含み、
前記容量DA変換器は、前記第一の共通ノードに接続された第一の容量DA変換器と、前記第二の共通ノードに接続された第二の容量DA変換器と、を含み、
前記入力アナログ電位は、第一の入力アナログ電位と、第二の入力アナログ電位と、を含み、
前記スイッチは、前記第一の入力アナログ電位を前記第一の共通ノードに印加又は遮断する第一のスイッチと、前記第二の入力アナログ電位を前記第二の共通ノードに印加又は遮断する第二のスイッチと、を含み、
前記第一の回路は、
前記第一のトランジスタと前記第二のトランジスタの一方のトランジスタのゲートは、前記第一の共通ノードに接続され、他方のトランジスタのゲートは前記第二の共通ノードに接続される、請求項6記載のAD変換器。 - 前記第一のトランジスタと前記第二のトランジスタのうち、一方のトランジスタのゲートが前記共通ノードに接続されており、
他方のトランジスタのゲートには、基準電位が印加される、請求項6記載のAD変換器。 - ソースまたはドレインの一方が第一のノードに接続され、少なくとも何れか一方のゲートに入力アナログ電位が印加される第一及び第二のトランジスタと、前記第一のノードと、電位が接地電位である第二のノードとの間に接続され、前記第一及び第二のトランジスタの少なくとも何れか一方のゲートに前記入力アナログ電位が印加されている期間はオフし、印加されていない期間はオンして、前記第一のノードと前記第二のノードの間に第一の電流を流す第三のトランジスタと、を有する第一の回路と、
前記第一の回路から前記入力アナログ電位に基づいて出力される、第一の出力アナログ電位と第二の出力アナログ電位との大小関係を示す信号を出力する第二の回路と、を有し、
前記第三のトランジスタのゲートには、前記第三のトランジスタに印加される電位を、接地電位から所定の電位へ、又は、所定の電位から接地電位へと切り替えるスイッチが接続される、コンパレータ。
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