JP7159634B2 - コンパレータ及びad変換器 - Google Patents

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Description

本発明は、コンパレータ及びAD変換器に関する。
従来から、AD変換器の一つとして、逐次比較型AD変換器が知られている。逐次比較型AD変換器では、例えば、第一及び第二のアナログ電位をサンプリングして第一及び第二の容量DA変換器を充電し、第一及び第二の容量DA変換器の容量が与える電位同士をコンパレータで比較判定して、アナログ電位をデジタル値へ変換する。
ここで、サンプリングされる電位は、各容量DA変換器の有する容量素子に蓄えられた電荷と、容量素子のトッププレートと接続された、コンパレータの入力段となる差動対を形成するトランジスタのゲート容量に蓄えられた電荷と、によって与えられる電位となる。
特許第5267223号公報 特表2012-511284号公報 特開2011-188240号公報
差動対を形成するトランジスタのゲート容量は、各トランジスタのゲート-ソース間電圧に依存して変化する。また、各トランジスタのゲート-ソース間電圧は、差動対に印加されるアナログ電位に差がある場合には、異なる値となる。したがって、各トランジスタのゲート容量も、差動対に印加されるアナログ電位に差に応じて変化する。特に、差動対に印加されるアナログ電位の差が大きい場合には、各トランジスタのゲート容量の差は大きくなる。
この場合、サンプリングされるアナログ電位に誤差が生じ、その結果として、デジタル信号への変換誤差が発生する可能性がある。
開示の技術は、上記事情に鑑みてこれを解決すべくなされたものであり、変換誤差の発生を抑制することを目的としている。
開示の技術は、少なくとも何れか一方の入力トランジスタに、入力アナログ電位が印加される第一及び第二のトランジスタと、前記入力アナログ電位が印加される期間、前記第一及び第二のトランジスタのドレイン-ソース間を短絡させる第三のトランジスタと、を有する第一の回路と、前記第一の回路から前記入力アナログ電位に基づいて出力される第一の出力アナログ電位と第二の出力アナログ電位との大小関係を示す信号を出力する第二の回路と、を有し、前記第一及び第二のトランジスタのドレインは、それぞれ抵抗を介して電源と接続され、前記第一及び第二のトランジスタのソースは、前記第三のトランジスタのドレインと接続され、前記第三のトランジスタのソースは前記電源と接続される、コンパレータである。
変換誤差の発生を抑制できる。
第一の実施形態のアナログ-デジタル変換器を説明する図である。 第一の実施形態の容量DA変換器を説明する第一の図である。 第一の実施形態の容量DA変換器を説明する第二の図である。 第一の実施形態のプリアンプを説明する第一の図である。 第一の実施形態のプリアンプを説明する第二の図である。 第一の実施形態のプリアンプの動作を説明するタイミングチャートである。 比較例を説明する第一の図である。 比較例を説明する第二の図である。 第一の実施形態の効果を説明する第一の図である。 第一の実施形態の効果を説明する第二の図である。 第二の実施形態のアナログ-デジタル変換器を説明する図である。 第三の実施形態のアナログ-デジタル変換器を説明する図である。 第四の実施形態のプリアンプを説明する図である。
(第一の実施形態)
以下に図面を参照して、第一の実施形態について説明する。図1は、第一の実施形態のアナログ-デジタル変換器を説明する図である。
本実施形態のアナログ-デジタル変換器(以下、AD変換器)100は、入力端子VIN1、VIN2、出力端子Vout、スイッチSW1、SW2、コンパレータ200、容量DA変換器300、400、制御回路500を有する逐次比較型AD変換器である。
本実施形態のAD変換器100において、制御回路500は、サンプリング周期に応じてスイッチSW1、SW2をオン/オフさせる制御信号SAMPを生成し、スイッチSW1、SW2、コンパレータ200に供給する。また、制御回路500は、コンパレータ200から出力される信号に応じて、容量DA変換器300、400のそれぞれに制御信号を供給する。
AD変換器100において、スイッチSW1、SW2がオンされると、入力端子VIN1、VIN2のそれぞれから入力されるアナログ電位がコンパレータ200の一方の入力端子と他方の入力端子に印加される。コンパレータ200は、一方及び他方の入力端子に印加されるアナログ電位をサンプリングし、2つのアナログ電位の電位差の大小関係を示すデジタル信号を制御回路500へ出力する。以下の説明では、スイッチSW1、SW2がオンされている期間を、サンプリング期間と呼ぶ。
AD変換器100において、スイッチSW1、SW2がオフされると、容量DA変換器300、400は、制御回路500から供給された制御信号に応じたアナログ電位を出力し、コンパレータ200へ入力する。コンパレータ200は、容量DA変換器300、400のそれぞれから出力されるアナログ電位の大小関係を判定した結果を制御回路500へ出力する。制御回路500は、容量DA変換器300、400のそれぞれから出力されるアナログ電位の大小関係を判定した結果を示すデジタル信号を、AD変換器100の出力とする。以下の説明では、スイッチSW1、SW2がオフされている期間を、比較判定期間と呼ぶ。
実施形態のAD変換器100において、入力端子VIN1と入力端子VIN2のそれぞれには、アナログ電位が印加される。入力端子VIN1は、スイッチSW1の一端に接続されており、スイッチSW1の他端が容量DA変換器300の入力端子と接続される。また、スイッチSW1の他端はコンパレータ200の一方の入力端子と接続される。
AD変換器100において、入力端子VIN2は、スイッチSW2の一端に接続されており、スイッチSW2の他端が容量DA変換器400の入力端子と接続される。また、スイッチSW2の他端はコンパレータ200の他方の入力端子と接続される。コンパレータ200の出力は、制御回路500へ供給される。
制御回路500は、コンパレータ200の出力に基づき、入力端子VIN1に印加されたアナログ電位Vin1と、入力端子VIN2に印加されたアナログ電位Vin2との電位差をデジタル値として、出力端子Voutから出力する。
制御回路500は、スイッチSW1、SW2のオン/オフを制御する制御信号SAMP(デジタル信号)を生成して出力する。また、制御回路500は、容量DA変換器300の有するスイッチの切り替えを制御する制御信号D[N-1:0]、DB[N-1:0](デジタル信号)を生成して容量DA変換器300へ出力する。尚、Nは整数である。また、制御回路500は、容量DA変換器400の有するスイッチの切り替えを制御する制御信号D[N-1:0]′、DB[N-1:0]′、(デジタル信号)を生成し、容量DA変換器400へ出力する。制御信号SAMPは、サンプリング周期(第一の周期)と同期した信号であり、制御信号D[N-1:0]、DB[N-1:0]、制御信号D[N-1:0]′、DB[N-1:0]′は、制御回路500の内部クロック信号に同期した信号である。
本実施形態のコンパレータ200は、プリアンプ210(第一の回路)と、比較回路220(第二の回路)とを有する。プリアンプ210は、コンパレータ200の入力段であり、プリアンプ210の一方の入力端子と他方の入力端子が、コンパレータ200の一方の入力端子と他方の入力端子となる。
プリアンプ210では、スイッチSW1、SW2がオンの場合(サンプリング期間中)に、一方の入力端子にアナログ電位Vin1(第一の入力アナログ電位)が印加され、他方の入力端子にアナログ電位Vin2(第二の入力アナログ電位)が印加される。尚、アナログ電位Vin1とアナログ電位Vin2は、互いに相補的に変化する値であって良い。
また、プリアンプ210では、スイッチSW1、SW2がオフの場合(比較判定期間中)に、一方の入力端子に容量DA変換器300から出力されるアナログ電位が印加され、他方の入力端子に容量DA変換器400から出力されるアナログ電位が印加される。
プリアンプ210は、出力端子VOP、VONとする。プリアンプ210では、一方の入力端子に印加されたアナログ電位と他方の入力端子に印加されたアナログ電位との差が増幅されて、出力端子VOPの電位(第一の出力アナログ電位)と出力端子VON(第二の出力アナログ電位)の電位との差となる。
このように、本実施形態では、スイッチSW1、SW2とプリアンプ210とによって、アナログ電位Vin1,Vin2がサンプリングされ、サンプリングされたアナログ電位Vin1,Vin2によって容量DA変換器300、400が充電される。
比較回路220の一方の入力端子は、出力端子VOPと接続されており、出力端子VOPから出力されるアナログ電位が印加される。比較回路220の他方の入力端子は、出力端子VONと接続されており、出力端子VONから出力されるアナログ電位が印加される。
比較回路220は、入力されたアナログ電位を比較し、両者の大小関係を示すデジタル信号を制御回路500に対して出力する。
次に、図2及び図3を参照して、本実施形態の容量DA変換器300、400について説明する。本実施形態では、容量DA変換器300、400は同様の構成であるから、ここでは、一例として、容量DA変換器300について説明する。
図2は、第一の実施形の容量DA変換器を説明する第一の図である。本実施形態の容量DA変換器300は、容量素子C11、C21、C31、C41、C12、C22、C32、C42と、スイッチSW11、SW21、SW31、SW12、SW22、SW32を有する。
上述する各容量素子は、3ビットの容量DA変換器300を形成し、各容量素子に併記されたnC(nは整数)の値は夫々の容量素子の容量の大きさの相対関係を示す。1C、2C、4Cで示されているように、この例では2進数の重み付けがされている。
容量素子C11、C21、C31、C41のトッププレートと、容量素子C12、C22、C32、C42のトッププレートは、共通のノードN1に接続され、ノードN1は、スイッチSW1の他端に接続されている。また、ノードN1はプリアンプ210の一方の入力端子に接続されている。
容量素子C11のボトムプレートには、スイッチSW11の一端が接続されており、容量素子C21のボトムプレートには、スイッチSW21の一端が接続されており、容量素子C31のボトムプレートには、スイッチSW31の一端が接続されている。容量素子C41のボトムプレートには、基準電位が印加されている。
容量素子C12のボトムプレートには、スイッチSW12の一端が接続されており、容量素子C22のボトムプレートには、スイッチSW22の一端が接続されており、容量素子C32のボトムプレートには、スイッチSW32の一端が接続されている。容量素子C42のボトムプレートは、接地電位が印加されている。
スイッチSW11の他端は、制御回路500から供給される制御信号D0に応じて、基準電位又は接地電位の何れかが印加され、スイッチSW21の他端は、制御回路500から供給される制御信号D1に応じて、基準電位又は接地電位の何れかが印加され、スイッチSW31の他端は、制御回路500から供給される制御信号D2に応じて、基準電位又は接地電位の何れかが印加される。
スイッチSW12の他端は、制御回路500から供給される制御信号DB0に応じて、基準電位又は接地電位の何れかが印加され、スイッチSW22の他端は、制御回路500から供給される制御信号DB1に応じて、基準電位又は接地電位の何れかが印加され、スイッチSW32の他端は、制御回路500から供給される制御信号DB2に応じて、基準電位又は接地電位の何れかが印加される。
図2では、スイッチSW1がオンされており、サンプリング期間の状態を示している。サンプリング期間には、スイッチSW11、SW21、SW31のそれぞれは、基準電位を容量素子C11、C21、C31のボトムプレートに印加させる。また、スイッチSW12、SW22、SW32のそれぞれは、接地電位を容量素子C12、C22、C32のボトムプレートに印加させる。各容量素子には、アナログ電位Vin1の電位が充電される。
図3は、第一の実施形の容量DA変換器を説明する第二の図である。図3では、スイッチSW1がオフされており、比較判定期間の状態を示している。
比較判定期間には、スイッチSW11、SW21、SW31は、制御信号D0、D1、D2によってオン/オフが制御され、スイッチSW12、SW22、SW32は制御信号DB0、DB1、DB2によってオン/オフが制御される。
また、比較判定期間では、容量素子C11、C21、C31、C41のトッププレートの電位と、容量素子C12、C22、C32、C42のトッププレートの電位が、プリアンプ210の一方の入力端子に印加される。
次に、図4及び図5を参照して、本実施形態のプリアンプ210について説明する。図4は、第一の実施形態のプリアンプを説明する第一の図である。
本実施形態のプリアンプ210は、トランジスタM1、M2、M3、M4と、抵抗R1、R2と、出力端子VOP、VONと、を有する。
トランジスタM1、M2は、差動対を形成しており、例えば、トランジスタM1は、プリアンプ210の第一のトランジスタであり、トランジスタM2は、プリアンプ210の第二のトランジスタである。
トランジスタM3は、トランジスタM1、M2のドレイン-ソース間電圧を固定するためのスイッチとして機能する。トランジスタM3は、プリアンプ210の第三のトランジスタである。トランジスタM4は、ゲートに所定の電位VBが印加されており、電流源として機能する。
プリアンプ210において、抵抗R1の一端には、電源電位VDDが印加され、抵抗R1の他端は、トランジスタM1のドレインと接続されている。トランジスタM1のゲートは、プリアンプ210の一方の入力端子として、容量DA変換器300の容量素子C11、C21、C31、C41のトッププレートと、容量素子C12、C22、C32、C42のトッププレートとが接続されている共通のノードN1に接続されている。
トランジスタM1のソースは、トランジスタM4のドレインと接続されている。トランジスタM4のゲートには、所定の電位VBが印加されており、トランジスタM4のソースは接地されている。
また、抵抗R2の一端には、電源電位VDDが印加され、抵抗R2の他端は、トランジスタM2のドレインと接続されている。トランジスタM2のゲートは、プリアンプ210の他方の入力端子として、容量DA変換器400の容量素子C11′、C21′、C31′、C41′のトッププレートと、容量素子C12′、C22′、C32′、C42′のトッププレートとが接続されている共通のノードN2に接続されている。トランジスタM2のソースは、トランジスタM4のドレインと接続されている。
ここで、容量DA変換器400について簡単に説明する。容量DA変換器400は、容量素子C11′、C21′、C31′、C41′、C12′、C22′、C32′、C42′と、スイッチSW11′、SW21′、SW31′、SW12′、SW22′、SW32′を有する。容量素子C11′、C21′、C31′、C41′のトッププレートと、容量素子、C12′、C22′、C32′、C42′のトッププレートは、共通のノードN2に接続され、ノードN2はスイッチSW2の他端に接続されている。またノードN2はプリアンプ210の他方の入力端子に接続されている。また、容量素子C11′、C21′、C31′のボトムプレートは、それぞれ、スイッチSW11′、SW21′、SW31′の一端と接続されており、容量素子C12′、C22′、C32′のボトムプレートは、それぞれ、スイッチSW12′、SW22′、SW32′の一端と接続されている。容量素子C41′のボトムプレートには基準電位VREFが印加される。容量素子C42′のボトムプレートは、接地電位が印加される。
スイッチSW11′、SW21′、SW31′の他端は、制御信号D0′、D1′、D2′に応じて、基準電位VREF又は接地電位が印加される。スイッチSW12′、SW22′、SW32′の他端は、制御信号DB0′、DB1′、DB2′に応じて、基準電位VREF又は接地電位が印加される。
トランジスタM3のドレインには、電源電位VDDが印加されており、トランジスタM3のゲートには、スイッチSW1、SW2のオン/オフを制御する制御信号SAMPが印加される。トランジスタM3のソースは、トランジスタM4のソースと接続されている。
つまり、本実施形態のプリアンプ210では、サンプリング期間中はトランジスタM3がオンされて、トランジスタM1、M2のソースの電位が電源電位VDDに固定される。
言い換えれば、トランジスタM3は、トランジスタM1、M2にアナログ電位が印加されている期間、トランジスタM1、M2のドレイン-ソース間を短絡させるトランジスタである。
このため、トランジスタM1、M2のドレイン-ソース間電圧が0Vになり、トランジスタM1、M2のゲート容量は一定となる。尚、ゲート容量とは、ゲート電極と活性層の間に形成される容量に相当する。
図4は、サンプリング期間中の状態を示しているため、スイッチSW1、SW2、トランジスタM3が、制御信号SAMPによってオンされている。
また、容量DA変換器300では、スイッチSW11、SW21、SW31によって、容量素子C11、C21、C31のボトムプレートに基準電位が印加され、スイッチSW12、SW22、SW32によって、容量素子C12、C22、C32のボトムプレートに接地電位が印加され、各容量素子にアナログ電位Vin1の電位が充電される。容量DA変換器400でも同様に、スイッチSW11′、SW21′、SW31′によって、容量素子C11′、C21′、C31′のボトムプレートに基準電位が印加され、スイッチSW12′、SW22′、SW32′によって、容量素子C12′、C22′、C32′のボトムプレートに接地電位が印加され、各容量素子にアナログ電位Vin2の電位が充電される。
尚、図4の例では、トランジスタM3をP型トランジスタとしているが、それ以外のスイッチング素子を用いてもよい。それ以外のスイッチング素子として、例えば、N型トランジスタを用いても良いし、P型トランジスタとN型トランジスタを並列に接続したものを用いても良い。
図5は、第一の実施形態のプリアンプを説明する第二の図である。図5は、比較判定期間中の状態を示しているため、スイッチSW1、SW2、トランジスタM3が、制御信号SAMPによってオフされる。
比較判定期間では、トランジスタM1、M2のゲートには、容量DA変換器300の各容量素子のトッププレートの電位と、容量DA変換器400の各容量素子のトッププレートの電位とが印加される。
尚、比較判定期間では、容量DA変換器300の各スイッチと、容量DA変換器400の各スイッチが、制御信号D[N-1:0]、DB[N-1:0]と制御信号D[N-1:0]′、DB[N-1:0]′によって切り替えられる。したがって、トランジスタM1、M2のゲートに印加されるトッププレートの電位は、切り替えに応じた電位となる。
プリアンプ210の出力端子VOP、VONの電位は、比較回路220に入力されて、大小関係の判定が行われる。
このように、本実施形態では、サンプリング期間中に、トランジスタM3により、トランジスタM1、M2のドレイン-ソース間電圧が0Vに固定することで、アナログ電位Vin1とアナログ電位Vin2の電位差によって生じるトランジスタM1、M2のゲート容量の変動をなくすことができる。言い換えれば、本実施形態によれば、サンプリング期間において、アナログ電位Vin1とアナログ電位Vin2との電位差に関わらず、トランジスタM1、M2のゲート容量をほぼ一定とすることができる。
したがって、本実施形態によれば、サンプリングされるアナログ電位の誤差を低減させることができ、その結果として、AD変換における変換誤差の発生を抑制することができる。
次に、図6を参照して、本実施形態のプリアンプ210の動作について説明する。図6は、第一の実施形態のプリアンプの動作を説明するタイミングチャートである。
図6では、制御信号SAMPを示す波形と、プリアンプ210における接続点Aの電位の波形と、プリアンプ210の出力端子VOP、VONの電位の波形とを示している。尚、接続点Aとは、トランジスタM1、M2のソースと、トランジスタM4のドレインとの接続点であり、接続点Aの電位とは、トランジスタM1、M2のソース電位である。また、図6では、実線が出力端子VOPの電位を示す波形であり、点線が出力端子VONの電位を示す波形である。
本実施形態では、タイミングT1において、制御信号SAMPがハイレベル(以下、Hレベル)からローレベル(以下、Lレベル)となると、スイッチSW1、SW2とトランジスタM3がオンされて、サンプリング期間となる。
このとき、トランジスタM1、M2のソース電位は、トランジスタM3によって、電源電位VDDに固定される。また、出力端子VOP、VONの電位も、電源電位VDDとなる。
次に、タイミングT2において、制御信号SAMPがLレベルからHレベルに反転すると、スイッチSW1、SW2とトランジスタM3がオフされて、比較判定期間となる。
本実施形態では、制御信号SAMPがLレベルからHレベルに反転すると、トランジスタM1、M2のソース電位が、電源電位VDDに固定される前の元の電位に戻り、プリアンプ210が動作し始める。
このとき、プリアンプ210の一方の入力端子には、容量DA変換器300の各容量素子のトッププレートの電位が印加され、他方の入力端子には、容量DA変換器400の各容量素子のトッププレートの電位が印加され、出力端子VOP、VONの電位は、入力された電位に応じた電位となる。
本実施形態の制御回路500は、比較判定期間において、比較回路220の出力信号が示す比較結果に基づき、制御信号D[N-1:0]、DB[N-1:0]、D[N-1:0]′、DB[N-1:0]′を生成して容量DA変換器300と容量DA変換器400に供給する。
制御回路500は、例えば、制御信号D[N-1:0]、DB[N-1:0]と、制御信号D[N-1:0]′、DB[N-1:0]′について、最上位ビットから最下位ビットに向かって、1ビットずつ値を決定して、比較判定を行っても良い。図6の例では、タイミングT21、T22、T23のそれぞれにおいて、比較回路220による比較判定が行われている。
このように、本実施形態では、サンプリング期間において、トランジスタM1、M2のソース電位を電源電位VDDに固定し、ドレイン-ソース間電圧を0Vとすることで、トランジスタM1、M2のゲート容量の入力電圧依存をなくしている。
尚、本実施形態のコンパレータ200は、比較判定の結果を差動信号として出力する形態としたが、これに限定されない。コンパレータ200は、比較判定の結果をシングルエンド信号として出力しても良い。
本実施形態で、コンパレータ200の出力を差動信号とすることで、制御回路500において、この差動信号を用いて制御信号D[N-1:0]、DB[N-1:0]と、D[N-1:0]′、DB[N-1:0]′とを生成することができる。
以下に、比較例を参照して、本実施形態の効果について説明する。図7は、比較例を説明する第一の図である。
図7では、本実施形態を適用しないプリアンプ2の一方の入力端子に容量DA変換器300の容量素子のトッププレートと、スイッチSW1の一端が接続され、他方の入力端子に容量DA変換器400の容量素子のトッププレートと、スイッチSW2の一端が接続されている。
プリアンプ2は、抵抗R11、R21と、トランジスタM11、M21、M31と、出力端子Vop、Vonを有する。
トランジスタM11、M21のドレインは、抵抗R11、R12を介して電源電位VDDが印加される。トランジスタM11、M21のソースは、トランジスタM31のドレインと接続される。トランジスタM31は、ゲートに所定の電位が印加され、ソースには接地電位が印加された電流源である。
トランジスタM11、M21のゲートは、サンプリング期間には、それぞれに対し、入力端子VIN1のアナログ電位Vin1と入力端子VIN2のアナログ電位Vin2とが印加される。
ここで、トランジスタM11、M21のゲートの電位について考える。尚、ここでは、トランジスタM11のゲートをプリアンプ2の反転入力端子とし、トランジスタM21のゲートをプリアンプ2の非反転入力端子とする。
トランジスタM11のゲートの電位は、トランジスタM11のゲート容量Ccom11とし、容量DA変換器300の容量をCdac3とした場合、容量Cdac3とゲート容量Ccom11とを合計した容量によって与えられる電位となる。また、トランジスタM21のゲートの電位は、トランジスタM21のゲート容量Ccom21とし、容量DA変換器400の容量をCdac4とした場合、容量Cdac4とゲート容量Ccom21とを合計した容量によって与えられる電位となる。
トランジスタM11のゲート容量Ccom11は、ゲート-ドレイン間の寄生容量Cgd1と、ゲート-ソース間の寄生容量Cgs1と、ゲート-バルク間の寄生容量Cgb1との合計となる。このゲート容量Ccom11は、アナログ電位Vin1に依存して変化する。
また、トランジスタ21のゲート容量Ccom21は、ゲート-ドレイン間の寄生容量と、ゲート-ソース間の寄生容量と、ゲート-バルク間の寄生容量との合計となる(図示せず)。このゲート容量Ccom21は、アナログ電位Vin2に依存して変化する。
これに対し、容量DA変換器300の容量Cdac3と、容量DA変換器400の容量Cdac4とは、アナログ電位Vin1、Vin2に依存しない。
このため、図7に示す比較例では、プリアンプ2の差動対を形成するトランジスタM11、M12のゲートの電位が、アナログ電位Vin1、Vin2の差によって異なる。特に、比較例では、アナログ電位Vin1、Vin2の差ある場合には、反転入力側のトランジスタのゲート-ソース間電圧と、非反転入力側のトランジスタのゲート-ソース間電圧との差が大きくなり、ゲート容量Ccom11とCゲート容量Ccom21の差が大きくなる。
図8は、比較例を説明する第二の図である。図8では、図7に示す回路のブロック図と、このブロック図の等価回路を示している。
等価回路では、スイッチSW1、SW2の有する抵抗をRsw1、Rsw2とし、容量DA変換器300、400の容量をCdac3、Cdac4とし、トランジスタM11、M21のゲート容量をCcom11、Ccom21としている。
ここで、ゲート容量Ccom11は、アナログ電位Vin1に依存して変化し、ゲート容量Ccom3は、アナログ電位Vin2に依存して変化する。
したがって、トランジスタM11のゲートに電位を与える容量であるCdac3+Ccom11と、トランジスタM21のゲートに電位を与える容量であるCdac4+Ccom21とには、差が生じる。この差によって、サンプリングされる電位に誤差が生じる。
そこで、本実施形態のプリアンプ210では、サンプリング期間中は、差動対を形成するトランジスタM1、M2のドレイン-ソース間電圧を0Vとしてオフ状態とし、トランジスタM1、M2のゲート容量を一定としている。
例えば、比較例において、アナログ電位Vin1を0.8Vとし、アナログ電位Vin2を0.2Vとした場合、ゲート容量Ccom11と容量Cdac3を合計した容量は、120fFとなる。また、ゲート容量Ccom21と容量Cdac4を合計した容量は、55fFとなる。
したがって、比較例では、反転入力端子側の容量に対して、非反転入力端子側の容量は、120%以上の誤差が生じることになる。
これに対し、本実施形態において、アナログ電位Vin1を0.8Vとし、アナログ電位Vin2を0.2Vとした場合、トランジスタM1のゲート容量Ccom1と容量Cdac3を合計した容量は、54fFとなる。また、トランジスタM2のゲート容量Ccom2と容量Cdac4を合計した容量は、50fFとなる。
したがって、本実施形態では、反転入力端子側の容量に対する、非反転入力端子側の容量を10%以下とすることができる。
以下に、図9と図10を参照して、本実施形態の効果について説明する。図9は、第一の実施形態の効果を説明する第一の図である。図9(A)は、コンパレータの入力段となるプリアンプの差動対を形成するトランジスタのゲート容量と入力電位の関係を示すグラフある。図9(B)は、プリアンプの入力電位の差と、差動対を形成するトランジスタのゲート容量の差との関係を示すグラフである。
図9(A)において、実線は、本実施形態を適用したプリアンプの差動対を形成するトランジスタの何れか一方のゲート容量と入力電位との関係を示し、点線は、本実施形態を適用しない場合のゲート容量と入力電位との関係を示している。また、図9(B)において、実線は、本実施形態を適用したプリアンプの差動対を形成するトランジスタのゲート容量の差と、入力電位の差との関係を示しており、点線は本実施形態を適用しない場合のゲート容量の差と、入力電位の差との関係を示している。
図9(A)から、本実施形態を適用しない場合には、トランジスタのゲート容量が入力電位に応じて変化しているのに対し、本実施形態を適用した場合には、トランジスタのゲート容量は、入力電位に依存せず、ほぼ一定であることがわかる。
また、図9(B)から、本実施形態を適用しない場合には、トランジスタのゲート容量同士の差は、入力電位の差に応じて変化しているのに対し、本実施形態を適用した場合には、入力電位の差に対するトランジスタのゲート容量同士の差が小さくなっていることがわかる。尚、本実施形態を適用した場合の入力電位の差に対するトランジスタのゲート容量同士の差は、本実施形態を適用しない場合の10%以下まで小さくすることができた。
尚、図9に示すグラフは、AD変換器100の仕様等に基づくシミュレーションによって得られた結果である。
次に、図10を参照して、本実施形態の効果について説明する。図10は、第一の実施形態の効果を説明する第二の図である。
図10(A)は、本実施形態のAD変換器100に正弦波を入力してデジタル信号に変換した結果の波形を示す図である。図10(B)は、図10(A)に示す波形をフーリエ変換して得た周波数領域の信号パワースペクトラム図である。
尚、図10(A)、(B)では、実線は、本実施形態のAD変換器100の出力を示し、点線は、本実施形態を適用しないAD変換器の出力を示す。
図10(A)から、本実施形態のAD変換器100と、本実施形態を適用しないAD変換器とでは、出力コードが小さいときと大きいときに、誤差が生じていることがわかる。
また、図10(B)から、本実施形態を適用しないAD変換器では、高調波成分が見られたが、本実施形態のAD変換器100では、高調波成分が大幅に減少しており、SNDR(Signal to noise and distortion ratio)が改善されていることがわかる。
SNDRは、AD変換器の雑音特性であり、悪化すると有効分解能(ENOB;Effective number of bits)が小さくなることに鑑みると、SNDRの改善は好ましい。
(第二の実施形態)
以下に図面を参照して第二の実施形態について説明する。第二の実施形態では、コンパレータが複数のプリアンプを有する点が、第一の実施形態と相違する。よって、以下の第二の実施形態の説明では、第一の実施形態との相違点について説明し、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号を付与し、その説明を省略する。
図11は、第二の実施形態のアナログ-デジタル変換器を説明する図である。本実施形態のAD変換器100Aは、入力端子VIN1、VIN2、出力端子Vout、スイッチSW1、SW2、コンパレータ200A、容量DA変換器300、400、制御回路500を有する。
本実施形態のコンパレータ200Aは、プリアンプ210、比較回路220、アンプ230を有する。
本実施形態のアンプ230は、プリアンプ210の有するトランジスタM3に相当するスイッチ部は有しておらず、一般的な増幅段である。
本実施形態では、プリアンプ210と比較回路220の間に、アンプ230を設けることで、比較回路220に入力する信号を増幅することができる。尚、本実施形態では、プリアンプ210と比較回路220との間に設けられるアンプを1段としたが、これに限定されない。プリアンプ210の後段には、複数段のアンプを設けても良い。
(第三の実施形態)
以下に図面を参照して第三の実施形態について説明する。第三の実施形態では、コンパレータの一方の入力端子に分割された基準電位が印加される点が、第一の実施形態と相違する。よって、以下の第三の実施形態の説明では、第一の実施形態との相違点について説明し、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号を付与し、その説明を省略する。
図12は、第三の実施形態のアナログ-デジタル変換器を説明する図である。本実施形態のAD変換器100Bは、入力端子VIN1、出力端子Vout、スイッチSW1、コンパレータ200、容量DA変換器300、制御回路500Aを有する。
本実施形態では、コンパレータ200のプリアンプ210の一方の入力端子にアナログ電位Vin1が印加され、他方の入力端子には、基準電位VREF/2が印加される。本実施形態では、このような構成とすることで、入力されるアナログ電位が差動入力ではない場合にも適用することができる。
(第四の実施形態)
以下に図面を参照して第四の実施形態について説明する。第四の実施形態では、トランジスタM3は有しておらず、スイッチSW1、SW2がオンされているサンプリング期間の間、接続点Aの電位をトランジスタM4がオフされる点が第一の実施形態と相違する。以下の第四の実施形態の説明では、第一の実施形態との相違点について説明し、第一の実施形態と同様の機能構成を有するものには、第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
図13は、第四の実施形態のプリアンプを説明する図である。本実施形態のプリアンプ210Aは、トランジスタM1、M2、M4と、抵抗R1、R2と、出力端子VOP、VONと、スイッチSW40と、を有する。
本実施形態のプリアンプ210Aでは、トランジスタM4のゲートに、スイッチSW40が接続される。スイッチSW40は、トランジスタM4に印加される電位を、接地電位から所定の電位VBへ、又は、所定の電位VBから接地電位へと切り替える。
スイッチSW40のオン/オフは、スイッチSW1、SW2をオン/オフさせる制御信号SAMPによって制御される。具体的には、スイッチSW40は、スイッチSW1、SW2がオン/オフされる期間は、接地電位に接続され、トランジスタM4のゲートに接地電位を印加させる。また、スイッチSW40は、スイッチSW1、SW2がオフされる期間は、所定の電位VBに接続され、トランジスタM4のゲートに所定の電位VBを印加させる。つまり、トランジスタM4を電流源として機能させる。
トランジスタM4のゲートに接地電位が印加されると、トランジスタM1の抵抗、トランジスタM2の抵抗、抵抗R1、抵抗R2の合成抵抗R′に対して、トランジスタM4の抵抗が非常に大きな値となるため、接続点Aの電位Vは電源電位VDD近くまで上昇する。
合成抵抗R′は、以下の式(1)によって示される。尚、式(1)において、RM1は、トランジスタM1の抵抗であり、RM2は、トランジスタM2の抵抗である。

R′={(R1+RM1)×(R2+RM2)}/(R1+R2+RM1+RM2) 式(1)
また、接続点Aの電位Vは、以下の式(2)によって示される。尚、式(2)において、RM4は、トランジスタM4の抵抗である。
={RM4/(R′+RM4)}×VDD]≒VDD 式(2)
このように、本実施形態では、スイッチSW1、SW2をオンさせるサンプリング期間において、トランジスタM4のゲートに接地電位を印加することで、接続点Aの電位をほぼ電源電位VDDとすることができる。つまり、本実施形態では、サンプリング期間において、トランジスタM1、M2のドレイン-ソース間電圧をほぼ0Vとすることができる。
したがって、本実施形態によれば、第一の実施形態と同様に、トランジスタM1、M2のゲート容量の入力電圧依存をほぼなくすことができる。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
100、100A、100B AD変換器
200、200A コンパレータ
210、210A プリアンプ
220 比較回路
300、400 容量DA変換器
500 制御回路

Claims (9)

  1. 少なくとも何れか一方の入力トランジスタに、入力アナログ電位が印加される第一及び第二のトランジスタと、前記入力アナログ電位が印加される期間、前記第一及び第二のトランジスタのドレイン-ソース間を短絡させる第三のトランジスタと、を有する第一の回路と、
    前記第一の回路から前記入力アナログ電位に基づいて出力される第一の出力アナログ電位と第二の出力アナログ電位との大小関係を示す信号を出力する第二の回路と、を有し、
    前記第一及び第二のトランジスタのドレインは、それぞれ抵抗を介して電源と接続され、前記第一及び第二のトランジスタのソースは、前記第三のトランジスタのドレインと接続され、前記第三のトランジスタのソースは前記電源と接続される、コンパレータ。
  2. 前記入力アナログ電位は第一の入力アナログ電位と第二の入力アナログ電位を含み、
    前記第一の回路は、
    前記第一のトランジスタと、前記第二のトランジスタの一方のゲートに、前記第一の入力アナログ電位が印加され、他方のゲートに、前記第二の入力アナログ電位が印加される差動アンプである、請求項1記載のコンパレータ。
  3. 前記第一のトランジスタと前記第二のトランジスタのうち、一方のトランジスタのゲートに前記入力アナログ電位が印加され、他方のトランジスタのゲートに、基準電位が印加される、請求項1記載のコンパレータ。
  4. 前記第一の回路は、
    前記第一、第二及び第三のトランジスタを有し、前記第一の出力アナログ電位と前記第二の出力アナログ電位とを出力する第一のアンプと、
    前記第一のアンプの後段に設けられ、前記第一の出力アナログ電位と前記第二の出力アナログ電位とを増幅し、増幅された前記第一の出力アナログ電位と前記第二の出力アナログ電位を前記第二の回路に出力する第二のアンプと、
    を有する、請求項1乃至3の何れか一項に記載のコンパレータ。
  5. 前記第三のトランジスタは、
    前記第一及び第二のトランジスタのソースと電源との間に接続されており、
    前記入力アナログ電位が印加される期間はオンされて、前記第一及び第二のトランジスタのソース電位を電源電位とし、
    前記入力アナログ電位が印加されない期間はオフされる、請求項1乃至4の何れか一項に記載のコンパレータ。
  6. 共通ノードに一方の電極を接続され、容量の大きさに重み付けされた複数の容量素子を有し、前記共通ノードに印加された入力アナログ電位に応じて、前記複数の容量素子に電荷を蓄える容量DA変換器と、
    前記共通ノードへの前記入力アナログ電位の印加と遮断を制御するスイッチと、
    前記スイッチをオン又はオフさせる制御信号を生成して前記スイッチへ供給する制御回路と、
    少なくとも何れか一方のゲートが前記共通ノードに接続される第一及び第二のトランジスタと、前記入力アナログ電位が前記共通ノードに印加される期間、前記第一及び第二のトランジスタのドレイン-ソース間を短絡させる第三のトランジスタと、を有する第一の回路と、
    前記第一の回路から前記入力アナログ電位に基づいて出力される第一の出力アナログ電位と第二の出力アナログ電位との大小関係を示す信号を出力する第二の回路と、
    を有し、
    前記第一及び第二のトランジスタのドレインは、それぞれ抵抗を介して電源と接続され、前記第一及び第二のトランジスタのソースは、前記第三のトランジスタのドレインと接続され、前記第三のトランジスタのソースは前記電源と接続される、AD変換器。
  7. 前記共通ノードは第一の共通ノードと第二の共通ノードとを含み、
    前記容量DA変換器は、前記第一の共通ノードに接続された第一の容量DA変換器と、前記第二の共通ノードに接続された第二の容量DA変換器と、を含み、
    前記入力アナログ電位は、第一の入力アナログ電位と、第二の入力アナログ電位と、を含み、
    前記スイッチは、前記第一の入力アナログ電位を前記第一の共通ノードに印加又は遮断する第一のスイッチと、前記第二の入力アナログ電位を前記第二の共通ノードに印加又は遮断する第二のスイッチと、を含み、
    前記第一の回路は、
    前記第一のトランジスタと前記第二のトランジスタの一方のトランジスタのゲートは、前記第一の共通ノードに接続され、他方のトランジスタのゲートは前記第二の共通ノードに接続される、請求項6記載のAD変換器。
  8. 前記第一のトランジスタと前記第二のトランジスタのうち、一方のトランジスタのゲートが前記共通ノードに接続されており、
    他方のトランジスタのゲートには、基準電位が印加される、請求項6記載のAD変換器。
  9. ソースまたはドレインの一方が第一のノードに接続され、少なくとも何れか一方のゲートに入力アナログ電位が印加される第一及び第二のトランジスタと、前記第一のノードと、電位が接地電位である第二のノードとの間に接続され、前記第一及び第二のトランジスタの少なくとも何れか一方のゲートに前記入力アナログ電位が印加されている期間はオフし、印加されていない期間はオンして、前記第一のノードと前記第二のノードの間に第一の電流を流す第三のトランジスタと、を有する第一の回路と、
    前記第一の回路から前記入力アナログ電位に基づいて出力される、第一の出力アナログ電位と第二の出力アナログ電位との大小関係を示す信号を出力する第二の回路と、を有し、
    前記第三のトランジスタのゲートには、前記第三のトランジスタに印加される電位を、接地電位から所定の電位へ、又は、所定の電位から接地電位へと切り替えるスイッチが接続される、コンパレータ。
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