JP5517898B2 - アナログデジタル変換器 - Google Patents

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Description

本発明は、デジタル補正を行うアナログデジタル変換器に関するものである。
次世代の高精細な医療画像診断装置では、18bit以上の極めて高い有効分解能を1MS/s以上の変換レート下で実現できるアナログデジタル変換器が要求される。このような超高分解能ADCとしては、シグマデルタADCと逐次比較ADCが知られている。
シグマデルタADCの場合は、1bitの内部量子化器を採用すればアナログ回路の精度を要求される箇所が無くなり、内部動作クロック周波数を高めることで、20bit以上の高い有効分解能を実現することも可能である。ただし、このような高分解能を実現するためには、1000倍程度のオーバーサンプル比（内部動作クロック周波数/変換レート）が必要である。シグマデルタADCでは、オペアンプが内部動作クロック周波数で動作する必要があるため、その応答速度の限界から、内部動作クロック周波数の上限は100MHz程度となる。そのため、18bit以上のシグマデルタADCでは、変換レートは100kS/s以下に留まっている。
一方、逐次比較ADCの場合は、シグマデルタADCのようなオーバーサンプル動作でない点やアナログ回路部にオペアンプを必要としない点から、同じ有効分解能でシグマデルタADCより高速の変換レートを実現できる可能性が潜在的にある。しかし、実際は、その有効分解能は、逐次比較ADCの内部に含まれるDAC(以下、内部DAC)を構成する容量素子の容量値の比精度に依存する。従来の逐次比較ADCでは、内部DACの精度を高めるために、内部DAC内の各容量素子の素子サイズ、すなわち、容量値を大きくして、各容量値間の比精度バラツキを低減することで、必要な分解能を得ていた。逐次比較ADCの変換レートは、容量値に反比例して低減してしまうため、この方法による場合、1MS/s程度の変換レートでは、有効分解能16bitが限界であった。
そのため、1MS/s以上の変換レートにおいて、18bit以上の有効分解能を得るためには、各容量素子の素子サイズを大きくすることなく、変換レートおよび有効分解能を向上する技術が必要となる。このような技術について、以下の先行技術文献がある。
非特許文献１、２では、内部DACにおける容量値の比精度バラツキをデジタル領域で補償することで、小さなサイズの容量素子と容量値を採用可能とし、それにより、変換レートを高めながら、12bit程度までの有効分解能を実現できるデジタル補正型逐次比較ADCが開示されている。
また、特許文献１では、電荷再配分型逐次比較ADCにおいて、サンプリング容量素子を互いに逆向きに並列接続された容量素子対として実装することで、容量値の電圧１次依存性を打ち消し、容量の比精度の低下を極力防止する技術が開示されている。特許文献２では、一般のADC内の容量素子において、同様の逆向き並列接続の容量素子とした技術が開示されている。
特開2006-314035号 特表2003-504912号 特開2008-118473号
W. Liu and Y. Chiu, "An equalization-based adaptive digital background calibration technique for successive approximation analog-to-digital converters," International Conference on ASIC, pp. 289-292, Oct. 2007. W. Liu, P. Huang and Y. Chiu, "A 12b 22.5/45MS/s 3.0mW 0.059mm2 CMOS SAR ADC achieving over 90dB SFDR,"IEEE International Solid-State Circuits Conference Digest of technical papers, pp. 380-381, Feb. 2010.
しかしながら本願発明者は、逐次比較ADCにおいて1MS/s以上の変換レートと18bit以上の有効分解能とを両立するためには、上述した先行技術文献に開示の発明では不十分であることを見い出した。
まず、高分解能の逐次比較ADCにおいて、非特許文献１、２のように、内部DACのバラツキをデジタル補正する技術だけでは、18bit以上の有効分解能は得られない。なぜなら、逐次比較ADCでは、サンプリング時にサンプリング用の容量素子に入力信号電圧を充電するが、その際に、容量素子の容量値が入力信号電圧に依存して変化する。その結果、A/D変換結果に歪が生じ、有効分解能が低下するためである。18bit以上の高分解能を実現するためには、この電圧依存性に起因する歪の課題を解決する必要がある。
この課題を解決するために、非特許文献１の技術に特許文献１の容量素子対を適用したとしても、容量値の電圧１次依存性は除去されるが、依然として容量値の電圧２次依存性は残る。このようにサンプリング容量値に電圧２次依存性がある場合、サンプリングした電荷は入力電圧の３次歪成分を含むこととなる（式（１）〜式（４）を用いて後述する）。検討の結果、電圧依存性の小さなMIM(Metal Insulator Metal)容量を使用したとしても、上記のサンプリング電荷の３次歪成分の生成により、17bit以上の分解能の実現が困難であることが分かった（以上の検討で用いたシミュレーション結果は、図１５〜１７を用いて後述する）。また、MIM容量より小面積で実装可能なMOS容量を使用すると、電圧依存性がMIM容量より大きいため、得られる分解能はさらに低下してしまう。
なお、ADCの３次歪を補正する技術としては、パイプラインADCの場合に関しては、特許文献３が知られている。但し、特許文献３に記載の技術は、本願発明とはADCの構造も３次歪の補正対象も相違するものである。特許文献３のADCであるパイプラインADCは、単位アナログブロックであるMDACを直列接続した構造を持ち、特許文献３の補正対象は、MDAC内のオペアンプの非線形性にともなう３次歪である。特許文献３では、各MDAC内のオペアンプの３次歪みを補正するために、現在補正中のMDACの出力を、それ以降に直列されたMDACを粗精度のADCと見立てることで、デジタル値として取得するものである。この補正方法では、MDACの出力取得精度の限界から、やはり到達できる分解能に限界がある。また、構成の異なる逐次比較ADCには適用できないし、サンプリング電荷の３次歪を補正することもできない。従って、特許文献３に記載の技術は、上述した課題の解決に寄与しうるものではない。
以上を踏まえ、本願発明の目的は、高変換レートと高分解能とを両立しうる逐次比較ADCを提供することである。
本願発明に係る課題を解決する手段のうち、代表的なものを例示すると、A/D変換器であって、外部からの受信信号または補正用信号を選択する入力信号切替スイッチと、端子が互いに逆向きに並列接続され容量値の等しい第１の容量および第２の容量を具備し入力信号切替スイッチと電気的に接続され受信信号または補正用信号をサンプリングしたサンプリング電荷を蓄積するサンプリング容量部と、複数の内部DAC用容量を具備し入力切替スイッチと電気的に接続されサンプリング電荷のA/D変換を行う逐次比較A/D変換部と、逐次比較A/D変換部と電気的に接続され複数の内部DAC用容量のそれぞれの容量ばらつきをデジタル補正する第１のデジタル補正部と、第１のデジタル補正部と電気的に接続されサンプリング電荷の電圧依存性の３次以上の係数をデジタル補正する第２のデジタル補正部と、を有することを特徴とする。
または、A/D変換器であって、外部からの受信信号または補正用信号を選択する入力信号切替スイッチと、受信信号または補正用信号をサンプリングしたサンプリング電荷を蓄積する複数の容量部を具備し、入力信号切替スイッチと電気的に接続され、サンプリング電荷のA/D変換を行う逐次比較A/D変換部と、逐次比較A/D変換部と電気的に接続され複数の容量部のそれぞれの容量ばらつきをデジタル補正する第１のデジタル補正部と、第１のデジタル補正部と電気的に接続されサンプリング電荷の電圧依存性の３次以上の係数をデジタル補正する第２のデジタル補正部と、を有し、複数の容量部のそれぞれは端子が互いに逆向きに接続され容量値の等しい第１の容量および第２の容量を有することを特徴とする。
本発明により、高変換レートと高分解能とを両立した逐次比較ADCを提供しうる。
本発明の第１の実施例の構成を示す図面である。 本発明の第１の実施例の構成を示す別の図面である。 本発明の第１の実施例の構成を示す別の図面である。 本発明の第２の実施例の構成を示す図面である。 本発明の第３の実施例の動作を示す図面である。 本発明の第４の実施例の構成を示す図面である。 本発明の第５の実施例の構成を示す図面である。 本発明の第６の実施例の構成を示す図面である。 補正用信号生成部の構成を示す図面である。 サンプリング電荷歪デジタル補正部の構成を示す図面である。 本発明の第７の実施例の構成を示す図面である。 本発明の第８の実施例の構成を示す図面である。 本発明の第９の実施例の構成を示す図面である。 本発明の第１０の実施例の構成を示す図面である。 従来技術のシミュレーション結果を示す図面である。 従来技術のシミュレーション結果を示す図面である。 本発明のシミュレーション結果を示す図面である。 本発明の第１１の実施例の構成を示す図面である。 本発明の第１２の実施例の構成を示す図面である。
図１に、本発明の第１の実施例を示す。図１のA/D変換器は、入力信号切換えスイッチ10と、サンプリングスイッチ12、サンプリング容量13、バイアス電圧源14から構成されるサンプリング部と、逐次比較A/D変換部15と、それに後続する内部DACデジタル補正部16と、それに後続するサンプリング電荷歪デジタル補正部17と、補正用の信号を生成する補正用信号生成部11とを有する。
逐次比較ADCは、サンプリング容量13でサンプリングした電荷をA/D変換する。このサンプリング容量13は、同一の容量値を持つ第１の容量と第２の容量とを互いに逆向きに並列接続された構造とする。係る構造によって、容量値の入力信号電圧への１次依存性を相殺し、それにより、サンプリング電荷の２次歪を抑圧し３次以上の次数の歪が支配的になるようにできる。すなわち、図２の通り、互いに逆向きに並列接続された容量素子の両端に印加される電圧をV12(ノード2に対するノード1の電圧として定義)すると、上側の容量素子31の容量値CTB、下側の容量素子32の容量値CBT、並列容量値CTB+CBTは、それぞれ(1)-(3)式の通りとなる。(3)より、並列接続により容量値の電圧１次依存性（および、それ以降の奇数次成分）が除去されることが分かる。
図１において、並列接続されたサンプリング容量13の両端には、入力信号電圧Vinが印加される。すなわち、V12=Vinとなる。そのため、サンプリング容量13に充電されるサンプリング電荷Qは(4)式の通り、偶数次の歪成分が抑圧され、入力信号電圧Vinの３次歪成分が支配的となる。以後、５次歪、７次歪…の項が残る。
以上を踏まえ、図１のADCの補正の手順を説明する。まず最初に、逐次比較ADC15の内部DACに含まれる各容量素子の容量値バラツキについて、デジタル補正を行う。そのために、補正用信号生成部11は内部DAC補正用信号を生成し、その出力は入力信号切換えスイッチ10により選択される。サンプリングスイッチ12がONとなって、内部DAC補正用信号電圧がサンプリング容量13に充電され、サンプリング電荷が得られる。サンプリング電荷は、逐次比較ADC15により電荷領域でA/D変換され、その多ビットデジタル出力は、内部DACデジタル補正部16に入力される。内部DACデジタル補正部16は、逐次比較ADC15の内部DACに含まれる各容量素子の容量値バラツキをデジタル演算により補正する。そのために、その多ビットデジタル入力から内部DAC補正係数を算出し、得られた内部DAC補正係数と多ビットデジタル入力の内積演算を行うことで、内部DACのデジタル補正を行う。
このようなデジタル補正によって、逐次比較ADC15内の各容量素子の容量値バラツキの影響を抑圧できる。そのため、内部DACデジタル補正部16の出力信号については、式（４）で説明したサンプリング電荷の３次以上の歪が主たるノイズになる。従って、内部DACのデジタル補正完了後に、サンプリング電荷の３次以上の歪のデジタル補正を行う。なお、３次より高次の係数のうち奇数次の係数（５次、７次…）を同様に補正していくと、より精度が向上する。
そのために、補正用信号生成部11はサンプリング電荷歪補正用信号を生成し、その出力は入力信号切換えスイッチ10により選択される。サンプリングスイッチ12がONとなって、サンプリング電荷歪補正用信号電圧がサンプリング容量13に充電され、サンプリング電荷が得られる。サンプリング電荷は逐次比較ADC15によりA/D変換され、その多ビットデジタル出力は、内部DACデジタル補正部16に入力される。内部DACデジタル補正部16は、先の内部DACのデジタル補正時に得た内部DAC補正係数を用いて、その多ビットデジタル入力に対して内積演算を行って出力する。これにより、サンプリング電荷の高精度なA/D変換結果が、内部DACデジタル補正部16の出力に得られる。内部DACデジタル補正部16の出力は、サンプリング電荷歪デジタル補正部17に入力される。サンプリング電荷歪デジタル補正部17は、その入力からサンプリング電荷歪補正係数を算出し、得られたサンプリング電荷歪補正係数にもとづいて、内部DACデジタル補正部16の出力に含まれるサンプリング電荷歪成分を減算することで、サンプリング電荷歪を抑圧する。
サンプリング電荷歪のデジタル補正完了後、通常のA/D変換動作モードとなる。すなわち、受信信号が入力信号切換えスイッチ10により選択され、サンプリングスイッチ12がONとなって、受信信号電圧がサンプリング容量13に充電され、サンプリング電荷が得られる。サンプリング電荷は逐次比較ADC15によりA/D変換され、その多ビットデジタル出力は、内部DACデジタル補正部16において、先の内部DACのデジタル補正時に得た内部DAC補正係数を用いてデジタル補正される。さらに、内部DACデジタル補正部16の出力は、サンプリング電荷歪デジタル補正部17に入力され、先のサンプリング電荷歪のデジタル補正時に得たサンプリング電荷歪補正係数を用いてデジタル補正される。
図１５に、20bitの量子化誤差レベルを持つ電荷再配分型逐次比較ADCにおいて、内部DACのデジタル補正とサンプリング電荷歪のデジタル補正をともに行わなかった場合のA/D変換のシミュレーション結果に対するスペクトルを示す。ここで、内部DAC容量値のバラツキは±2%、a2=48ppmを仮定した。同スペクトルからSNDR(Signal to Noise and Distortion Ratio)=44.1dB、有効分解能7.0 bitが得られた。図１６に、同じ条件下で内部DACのデジタル補正だけ行い、サンプリング電荷歪のデジタル補正は行わなかった場合のA/D変換のシミュレーション結果に対するスペクトルを示す。SNDR=99.9dB、有効分解能16.3 bitであった。図１６では、サンプリング電荷３次歪に相当するスプリアストーンが観測され、これが有効分解能を低下させる要因となっている。一方、図１７に示す通り、内部DACのデジタル補正とサンプリング電荷歪のデジタル補正をともに行った場合は、そのスペクトルの示す通り、サンプリング電荷３次歪は抑圧され、SNDR=113.0dB、有効分解能18.5bitが得られた。このことから、本発明は18bit以上の高分解能を実現するために有効であると考えられる。
図３に、逐次比較ADC15を特に電荷シェア型逐次比較ADC15Bとした場合を示す。電荷シェア型逐次比較ADCでは、サンプリング容量13と内部DAC容量41A-41Bは別々に存在する。
入力信号切換えスイッチ10と、サンプリングスイッチ12、サンプリング容量13、バイアス電圧源14から構成されるサンプリング部と、比較器22と、逐次比較制御部23と、内部DAC容量41A-41Bと、各順方向接続スイッチ42A-42B, 43A-43Bと、各逆方向接続スイッチ44A-44B、45A-45Bと、各電源側プリチャージスイッチ46A-46Bと、各グランド側プリチャージスイッチ47A-47Bは、全体で電荷シェア型逐次比較ADC15Bを構成し、それに後続する内部DACデジタル補正部16と、それに後続するサンプリング電荷歪デジタル補正部17と、補正用の信号を生成する補正用信号生成部11からなる。各内部DAC容量41A-41Bは、MSB(Most Significant Bit:最上位ビット)の次のビット用(41A)からLSB(Least Significant Bit:最下位ビット)用(41B)までバイナリまたは非バイナリで重み付けされた容量値を採用することで内部DAC用容量として機能する。サンプリング容量13は、同一の容量値の容量が互いに逆向きに並列接続されて実装されている。
まず最初に、電荷シェア型逐次比較ADC15Bの内部DACのデジタル補正を行う。そのために、補正用信号生成部11は内部DAC補正用信号を生成し、その出力は入力信号切換えスイッチ10により選択される。サンプリングスイッチ12がONとなって、内部DAC補正用信号電圧がサンプリング容量13に充電され、サンプリング電荷が得られる。サンプリング電荷は、電荷シェア型逐次比較ADC15Bにより、通常の方法で電荷領域においてA/D変換される。
具体的には、まず、各ビット用の電源側プリチャージスイッチ46A-46Bとグランド側プリチャージスイッチ47A-47BがONになり、各ビット用の内部DAC容量41A-41Bは、高基準電圧であるVDDと低基準電圧であるグランドに接続され、VDDの電圧が印加される。この時、各内部DAC容量41A-41Bの電圧依存性により容量値が変化するが、このプリチャージ時にこれらの容量端子間に印加される電圧は入力信号電圧に拠らず常にVDDであるため、これらの容量に充電されるプリチャージ電荷は、入力信号電圧に拠らず、各変換ごとに常に一定である。したがって、容量値の電圧依存性は、プリチャージ電荷バラツキ（すなわち容量値バラツキ）に帰着するので、後述の内部DACデジタル補正部16によりデジタル補正できる。
プリチャージ完了後、各電源側プリチャージスイッチ46A-46Bとグランド側プリチャージスイッチ47A-47BはOFFになる。そして、前記サンプリング電荷がMSBから順に下位ビットまでA/D変換される。まず、MSBの判定のために、比較器22は、サンプリング電圧の正負を判定し、その結果、正であればH電圧を、負であればL電圧を出力する。これがMSBの変換結果となる。次に、逐次比較制御部23は、比較器22の出力がHであれば、MSBの次のビット用の逆方向接続スイッチ44Aと45AをONとすることで、MSBの次のビット判定用に内部DAC容量41Aにプリチャージされた電荷を、サンプリング電荷から減算して、その結果を電圧として比較器22の正入力端子ノードに生成する。一方、比較器22の出力がLであれば、MSBの次のビット用の順方向接続スイッチ42Aと43AをONとすることで、MSBの次のビット判定用に内部DAC容量41Aにプリチャージされた電荷を、サンプリング電荷に加算して、その結果を電圧として比較器22の正入力端子ノードに生成する。比較器22は、生成された電圧の正負を判定し、その２値出力がMSBの次のビットの変換結果となる。以降同様に、順次下位ビットの変換をLSBまで行うことで、電荷シェア型逐次比較ADC15BのA/D変換出力が得られる。
以上により得られた電荷シェア型逐次比較ADC15Bの多ビットデジタル出力は、内部DACデジタル補正部16に入力される。内部DACデジタル補正部16は、電荷シェア型逐次比較ADC15Bの内部DACを構成する各内部DAC容量41A-41Bのプリチャージ電荷バラツキをデジタル演算により補正する。そのために、その多ビットデジタル入力から内部DAC補正係数を算出し、得られた内部DAC補正係数と多ビットデジタル入力の内積演算を行うことで、内部DACのデジタル補正を行う。
内部DACのデジタル補正完了後、サンプリング電荷歪のデジタル補正を行う。そのために、補正用信号生成部11はサンプリング電荷歪補正用信号を生成し、その出力は入力信号切換えスイッチ10により選択される。前記と同様に、サンプリング電荷歪補正用信号電圧がサンプリング容量13に充電され、サンプリング電荷が得られる。サンプリング電荷は前記と同様に、電荷シェア型逐次比較ADC15BによりA/D変換され、その多ビットデジタル出力は、内部DACデジタル補正部16に入力される。内部DACデジタル補正部16は、先の内部DACのデジタル補正時に得た内部DAC補正係数を用いて、その多ビットデジタル入力に対して内積演算を行って出力する。これにより、サンプリング電荷の高精度なA/D変換結果が、内部DACデジタル補正部16の出力に得られる。内部DACデジタル補正部16の出力は、サンプリング電荷歪デジタル補正部17に入力される。サンプリング電荷歪デジタル補正部17は、その入力からサンプリング電荷歪補正係数を算出し、得られたサンプリング電荷歪補正係数にもとづいて、内部DACデジタル補正部16の出力に含まれるサンプリング電荷歪成分を減算することで、サンプリング電荷歪を抑圧する。
サンプリング電荷歪のデジタル補正完了後、通常のA/D変換動作モードとなる。すなわち、受信信号が入力信号切換えスイッチ10により選択され、前記と同様に、受信信号電圧がサンプリング容量13に充電され、サンプリング電荷が得られる。サンプリング電荷は電荷シェア型逐次比較ADC15BによりA/D変換され、その多ビットデジタル出力は、内部DACデジタル補正部16において、先の内部DACのデジタル補正時に得た内部DAC補正係数を用いてデジタル補正される。さらに、内部DACデジタル補正部16の出力は、サンプリング電荷歪デジタル補正部17に入力され、先のサンプリング電荷歪のデジタル補正時に得たサンプリング電荷歪補正係数を用いてデジタル補正される。
以上を踏まえ、本実施例に係るA/D変換器は、外部からの受信信号または補正用信号を選択する入力信号切替スイッチ10と、端子が互いに逆向きに並列接続され容量値の等しい第１の容量Ctbおよび第２の容量Cbtを具備し入力信号切替スイッチと電気的に接続され受信信号または補正用信号をサンプリングしたサンプリング電荷を蓄積するサンプリング容量部13と、複数の内部DAC用容量41A-41Bを具備し入力切替スイッチと電気的に接続されサンプリング電荷のA/D変換を行う逐次比較A/D変換部15と、逐次比較A/D変換部と電気的に接続され複数の内部DAC用容量のそれぞれの容量ばらつきをデジタル補正する第１のデジタル補正部16と、第１のデジタル補正部と電気的に接続されサンプリング電荷の電圧依存性の３次以上の係数をデジタル補正する第２のデジタル補正部17と、を有することを特徴とする。これにより、内部DACのプリチャージ電荷バラツキ（すなわち、容量バラツキ）を第１のデジタル補正部16で補正し、サンプリング電荷歪（サンプリング電荷の電圧依存性）をサンプリング容量部の構成および第２のデジタル補正部で補正することが可能となるため、内部DACのプリチャージ電荷バラツキとサンプリング電荷歪がともに補正された高精度なA/D変換結果を受信信号に対して得ることができる。なお、本実施例ではシングルエンド回路構成の場合を示したが、差動回路構成の場合も同様に適用できる。
図４に、本発明の第２の実施例を示す。本実施例は、図１において、逐次比較ADC15を電荷再配分型逐次比較ADC15Aとした場合である。電荷再配分型逐次比較ADCでは、内部DAC容量21A-21Dがサンプリング容量も兼ねる。
図４のA/D変換器は、入力信号切換えスイッチ10と、サンプリング/DAC切換えスイッチ20A-20D、内部DAC用兼サンプリング用容量21A-21D、バイアス電圧源14、リセットスイッチ24から構成されるサンプリング部と、比較器22と、逐次比較制御部23は、全体で電荷再配分型逐次比較ADC15Aを構成し、それに後続する内部DACデジタル補正部16と、それに後続するサンプリング電荷歪デジタル補正部17と、補正用の信号を生成する補正用信号生成部11からなる。各内部DAC用兼サンプリング用容量21A-21Cは、MSB(21A)からLSB(21C)までバイナリまたは非バイナリで重み付けされた容量値を採用することで内部DAC用容量として機能する。また、内部DAC用兼サンプリング用容量21Dは、LSBの内部DAC用兼サンプリング用容量21Cと同じ値を持つ。各内部DAC用兼サンプリング用容量21A-21Dは、容量値の等しい容量が互いに逆向きに並列接続されて実装されている。各内部DAC用兼サンプリング用容量21A-21Cは、それぞれサンプリング/DAC切換えスイッチ20A-20Cにより、入力信号電圧Vinか高基準電圧VREFPか低基準電圧VREFNに接続される。また、内部DAC用兼サンプリング用容量21Dは、サンプリング/DAC切換えスイッチ20Dにより、入力信号電圧Vinか高基準電圧VREFPに接続される。
まず最初に、電荷再配分型逐次比較ADC15Aの内部DACのデジタル補正を行う。そのために、補正用信号生成部11は内部DAC補正用信号を生成し、その出力は入力信号切換えスイッチ10により選択される。各サンプリング/DAC切換えスイッチ20A-20Dは、各内部DAC用兼サンプリング用容量21A-21Dを入力信号側に、すなわち、補正用信号生成部11が生成する内部DAC補正用信号電圧に接続し、また、リセットスイッチ24もONとなって、内部DAC補正用信号電圧が各内部DAC用兼サンプリング用容量21A-21Dに充電され、サンプリング電荷が得られる。サンプリング電荷は、電荷再配分型逐次比較ADC15Aにより、通常の方法で電荷領域においてA/D変換される。具体的には、MSBの判定のために、まず、MSBの内部DAC用兼サンプリング用容量21AをVREFPに、それ以外の内部DAC用兼サンプリング用容量21B-21DをVREFNに接続する。これにより、電荷転送が行われ、比較器22の正入力端子には、サンプリング電荷とMSB判定用基準電荷の差分に対応した電荷が電圧として生成される。これにより、比較器22は、(サンプリング電荷)−(MSB判定用基準電荷)が正の時はロー(L)電圧を、負の時は、ハイ(H)電圧を出力する。逐次比較制御部23は、比較器22の出力がLの時は、MSBの次のビット用のサンプリング/DAC切換えスイッチ20BをVREFPに接続し、他の各サンプリング/DAC切換えスイッチ20A, 20C, 20Dは、そのままMSB判定時の接続状態を保つ。一方、比較器22の出力がHの時は、MSB用のサンプリング/DAC切換えスイッチ20AをVREFNに接続し、MSBの次のビット用のサンプリング/DAC切換えスイッチ20BをVREFPに接続し、その他の各サンプリング/DAC切換えスイッチ20C, 20Dは、そのままMSB判定時の接続状態を保つ。以下、MSBの判定時と同様に、MSBの次のビット以降の判定を行っていき、その際、逐次比較制御部23は、比較器22の２値出力にもとづいて、次のビット判定用の基準電荷を設定するために、各サンプリング兼DAC切換えスイッチ20A-20Dを適宜制御する。以上によりMSBからLSBまで得られた電荷再配分型逐次比較ADC15Aの多ビットデジタル出力は、内部DACデジタル補正部16に入力される。内部DACデジタル補正部16は、電荷再配分型逐次比較ADC15Aの内部DACを構成する各内部DAC用兼サンプリング用容量21A-21Dの容量値バラツキをデジタル演算により補正する。そのために、その多ビットデジタル入力から内部DAC補正係数を算出し、得られた内部DAC補正係数と多ビットデジタル入力の内積演算を行うことで、内部DACのデジタル補正を行う。
内部DACのデジタル補正完了後、サンプリング電荷歪のデジタル補正を行う。そのために、補正用信号生成部11はサンプリング電荷歪補正用信号を生成し、その出力は入力信号切換えスイッチ10により選択される。前記と同様に、サンプリング電荷歪補正用信号電圧が各内部DAC用兼サンプリング用容量21A-21Dに充電され、サンプリング電荷が得られる。サンプリング電荷は前記と同様に、電荷再配分型逐次比較ADC15AによりA/D変換され、その多ビットデジタル出力は、内部DACデジタル補正部16に入力される。内部DACデジタル補正部16は、先の内部DACのデジタル補正時に得た内部DAC補正係数を用いて、その多ビットデジタル入力に対して内積演算を行って出力する。これにより、サンプリング電荷の高精度なA/D変換結果が、内部DACデジタル補正部16の出力に得られる。内部DACデジタル補正部16の出力は、サンプリング電荷歪デジタル補正部17に入力される。サンプリング電荷歪デジタル補正部17は、その入力からサンプリング電荷歪補正係数を算出し、得られたサンプリング電荷歪補正係数にもとづいて、内部DACデジタル補正部16の出力に含まれるサンプリング電荷歪成分を減算することで、サンプリング電荷歪を抑圧する。
サンプリング電荷歪のデジタル補正完了後、通常のA/D変換動作モードとなる。すなわち、受信信号が入力信号切換えスイッチ10により選択され、前記と同様に、受信信号電圧が各内部DAC用兼サンプリング用容量21A-21Dに充電され、サンプリング電荷が得られる。サンプリング電荷は電荷再配分型逐次比較ADC15AによりA/D変換され、その多ビットデジタル出力は、内部DACデジタル補正部16において、先の内部DACのデジタル補正時に得た内部DAC補正係数を用いてデジタル補正される。さらに、内部DACデジタル補正部16の出力は、サンプリング電荷歪デジタル補正部17に入力され、先のサンプリング電荷歪のデジタル補正時に得たサンプリング電荷歪補正係数を用いてデジタル補正される。これにより、内部DACの容量値バラツキとサンプリング電荷歪がともに補正された高精度なA/D変換結果を受信信号に対して得ることができる。
電荷再配分型逐次比較ADCの場合、変換精度に影響を及ぼすのは、MSBからLSBに至る各変換ステップの中で、サンプリング電荷と当該ステップ判定用基準電荷が互いに近い値になる場合である。この場合、比較器22の正入力端子電圧は、ほぼバイアス電圧14(VCM)と等しくなるため、各内部DAC用兼サンプリング用容量21Aから21Dの両端子間に印加される電圧は、入力信号電圧依存の無い固定値となる。すなわち、各内部DAC用兼サンプリング用容量21A-21Dの他端がVREFP、VREFNのいずれに接続されるかにより、各端子間電圧は、(VREFP-VCM)または(VREFN-VCM)となり、これらは入力信号電圧に依存しない値である。そのため、各内部DAC用兼サンプリング用容量21A-21Dの容量値の電圧依存性は、等価的に容量値バラツキに帰着する。その結果として、前記の内部DACのデジタル補正時に、この容量値の電圧依存性の影響も含めて補正できる。一方、サンプリング時は、各内部DAC用兼サンプリング用容量21A-21Dに充電されるサンプリング電荷は、前記の通り、これらの容量値の入力信号電圧依存性により３次歪をともなうため、サンプリング電荷歪デジタル補正部17で補正を行っている。
以上を踏まえ、本実施例に係るA/D変換器は、外部からの受信信号または補正用信号を選択する入力信号切替スイッチと、受信信号または補正用信号をサンプリングしたサンプリング電荷を蓄積する複数の容量部を具備し入力信号切替スイッチと電気的に接続されサンプリング電荷のA/D変換を行う逐次比較A/D変換部と、逐次比較A/D変換部と電気的に接続され複数の容量部のそれぞれの容量ばらつきをデジタル補正する第１のデジタル補正部と、第１のデジタル補正部と電気的に接続されサンプリング電荷の電圧依存性の３次以上の係数をデジタル補正する第２のデジタル補正部と、を有し、複数の容量部のそれぞれは端子が互いに逆向きに接続され容量値の等しい第１の容量および第２の容量を有することを特徴とする。これにより、実施例１に係るA/D変換器と同様に、内部DACの容量バラツキとサンプリング電荷歪がともに補正された高精度なA/D変換結果を受信信号に対して得ることができる。なお、本実施例ではシングルエンド回路構成の場合を示したが、差動回路構成の場合も同様に適用できる。
本発明の第３の実施例として、図５に、動作タイミングの一例を示す。内部DACのデジタル補正時は、補正用信号生成部11は、内部DAC補正用信号として、三角波または正弦波などADCの入力レンジ内で値が広範に変化する波形を生成することで、内部DACデジタル補正部16における内部DAC補正係数の探索アルゴリズムを活性化し、その収束性を高めることができる。また、サンプリング電荷歪のデジタル補正時は、補正用信号生成部11は、サンプリング電荷歪補正用信号として、３種類の電圧値の直流電圧DC1、DC2、DC3を生成し、これらを用いて、サンプリング電荷歪デジタル補正部17はデジタル補正を行う。但し、特にDC1=0とすれば、DC2およびDC3の２つの電圧値の直流電圧を生成できればよい。
以下に、DC1=0V, DC2=VREF/4, DC3=3VREF/4 (VREF=VREFP-VREFN)の場合の、サンプリング電荷歪補正係数の導出方法を示す。内部DACのデジタル補正完了後は、サンプリング電荷を高精度にA/D変換できるため、入力信号電圧Vinに対する内部DACデジタル補正部16の出力ADOUT(Vin)は、(5)式で表せる。ここで、Kは、内部DACのデジタル補正完了後に残る定数倍の不確定性ファクタを、△Vは残留オフセットを示す。一般に、Kは1に十分に近い値を、△Vは0に十分に近い値をとる。サンプリング電荷歪はa2Vin3項として現れており、a2は、サンプリング容量13の電圧２次依存性係数に相当する。(5)より、DC1、DC2、DC3入力時の内部DACデジタル補正部16の出力は、それぞれ(6)〜(8)となる。
(7)-(6)、(8)-(6)により△Vを消去すると、それぞれ、(9)、(10)が得られる。
(9)*3-(10)により、右辺第一項を消去すると、(11)が得られる。
(11)式は、DC1、DC2、DC3入力時の内部DACデジタル補正部16の出力値ADOUT(0)、ADOUT(VREF/4)、ADOUT(3VREF/4)を用いて、サンプリング電荷歪補正係数K a2を算出できることを示す。このように、本実施例に係るA/D変換器は、補正用信号生成部11が電圧値の異なる少なくとも２つの直流電圧(DC2=Vref/4,DC3=3Vref/4)を生成し、デジタル補正部17は、これらに対応するデジタル補正部16の出力を用いて、サンプリング電荷の電圧依存性の３次以上の係数のデジタル補正を行う。
通常の動作モード時は、入力信号Vin印加時に得られる内部DACデジタル補正部16の出力値ADOUT(Vin)から、その３乗と先に算出したサンプリング電荷歪補正係数K a2の積を減算することで、(12)式の通り、サンプリング電荷歪が抑圧された出力ADOUT_Final(Vin)が得られる。なお、オフセット電圧も補正する場合は、DC1=0V印加時の内部DACデジタル補正部16の出力ADOUT(0)が(6)式の通り△Vに等しいため、これを(12)式の通り減算することで実現してもよい。
サンプリング電荷歪デジタル補正部17は、例えば、図１０の構成で実現でき、サンプリング電荷歪の補正時は、(11)式の演算により、DC1、DC2、DC3入力時の内部DACデジタル補正部16の出力値ADOUT(0)、ADOUT(VREF/4)、ADOUT(3VREF/4)を用いて、サンプリング電荷歪補正係数K a2を算出する機能を持つ。そのため、前段の内部DACデジタル補正部16の出力が、サンプリング電荷歪補正係数算出部105に入力されて、(11)式の演算により、サンプリング電荷歪補正係数が算出される。また、DC1=0V印加時の内部DACデジタル補正部16の出力ADOUT(0)としてオフセット△Vも算出してもよい。通常の動作モード時は、サンプリング電荷歪デジタル補正部17への入力値を３乗器103で３乗し、その結果を先に得られたサンプリング電荷歪補正係数と乗算して、減算器101により入力値から減算する。さらに、必要に応じて、先に得られたオフセット△Vを減算器102により減算してオフセットも補正してもよい。
本実施例において、図５の通り、DC1、DC2、DC3電圧をそれぞれ複数回(M回)A/D変換し、内部DACデジタル補正部16の出力のM回の平均値を、前記ADOUT(0)、ADOUT(VREF/4)、ADOUT(3VREF/4)とみなして、(11)式により、サンプリング電荷歪補正係数を算出してもよい。これにより、これらのDC電圧を生成する補正用信号生成部11や逐次比較ADC15内で生じる雑音を1/√Mに低減できる。
さらに、図５の通り、例えば同じDC1電圧をM個の同一の抵抗構成の分圧器1-Mにより生成し、前記M回の各回ごとに順次、分圧器1から分圧器Mの出力を選択して印加することで、DC1電圧値のプロセスバラツキを1/√Mに低減できる。他のDC2、DC3に関しても同様である。
図９に、前記M個の分圧器を備えた補正用信号生成部11の一例を示す。シングルエンド回路の場合の構成を示しているが、差動回路の場合も同様である。三角波生成部91と基準DC生成部92と、それらの出力を切り換える補正信号切換えスイッチ93と、バッファ94と、その出力に接続された分圧器1(95)、分圧器2(96)から分圧器M(97)と、バッファ94と各分圧器1-M(95-97)の出力を切り換えるマルチプレクサ98からなる。
内部DACのデジタル補正時は、三角波生成部91の三角波出力が補正信号切換えスイッチ93により選択され、オペアンプで構成されるバッファ94を介して、補正用信号生成部11の出力として出力される。そのために、マルチプレクサ98は一番上のスイッチだけONになる。なお、三角波は、実施例４に記載の内部DACのデジタル補正を行うために、ADCの２変換周期分ずつ出力が一定に保持された階段状の三角波波形であってもよい。
サンプリング電荷歪のデジタル補正時は、基準DC生成部92で生成された基準電圧VREFが補正信号切換えスイッチ93により選択され、バッファ94を介して分圧器1-M(95-97)に伝達される。分圧器1-M(95-97)は同一回路構成を採用し、抵抗分圧回路として実現している。図９は、分圧器1-M(95-97)がDC1=0V、DC2=VREF/4、DC3=3VREF/4を出力する場合である。各分圧器の各DC電圧出力は、マルチプレクサ98に接続され、補正用信号生成部11の出力として適宜選択される。
前記(11)式に示したサンプリング電荷歪補正係数の算出方法は、DC1、DC2、DC2電圧値に対して相対精度は要求するが、絶対精度は数%に緩和できる。また、内部DACのデジタル補正時に使用する三角波も波形精度は要求されない。そのため、バッファ94を構成するオペアンプの利得は40dB程度の低利得でもよい。
図６に、本発明の第４の実施例を示す。本実施例では、実施例２における内部DACのデジタル補正の一例を詳細に示す
入力信号切換えスイッチ10と、サンプリング/DAC切換えスイッチ20A-20D、内部DAC用兼サンプリング用容量21A-21D、バイアス電圧源14、リセットスイッチ24から構成されるサンプリング部と、比較器22と、逐次比較制御部23は、全体で電荷再配分型逐次比較ADC15Aを構成し、それに後続する内部DACデジタル補正部16と、それに後続するサンプリング電荷歪デジタル補正部17と、補正用の信号を生成する補正用信号生成部11からなる。各内部DAC用兼サンプリング用容量21A-21Cは、MSB(21A)からLSB(21C)までバイナリまたは非バイナリで重み付けされた容量値を採用することで内部DAC用容量として機能する。また、内部DAC用兼サンプリング用容量21Dは、LSBの内部DAC用兼サンプリング用容量21Cと同じ値を持つ。各内部DAC用兼サンプリング用容量21A-21Cは、それぞれサンプリング/DAC切換えスイッチ20A-20Cにより、入力信号電圧Vinか高基準電圧VREFPか低基準電圧VREFNに接続される。また、内部DAC用兼サンプリング用容量21Dは、サンプリング/DAC切換えスイッチ20Dにより、入力信号電圧Vinか高基準電圧VREFPに接続される。
以上の構成に加え、本実施例では、直流シフト用容量61と直流シフト用スイッチ60と中点電圧源62を備える。中点電圧源62は、高基準電圧VREFPと低基準電圧VREFNの平均電圧である(VREFP+VREFN)/2の直流電圧を生成する電圧源である。
ここで、各内部DAC用兼サンプリング用容量21A-21Dと直流シフト用容量61は、同一の容量値の容量が互いに逆向きに並列接続されて実装されている。また、バイアス電圧源14の電圧VCMは、中点電圧源62の電圧(VREFP+VREFN)/2と等しく選んでもよい。
まず最初に、電荷再配分型逐次比較ADC15Aの内部DACのデジタル補正を行う。例えば、非特許文献2に開示された「スプリットデジタル補正」により、内部DACのデジタル補正を行う。スプリットデジタル補正では、ADCが同じ入力電圧を互いに異なる直流シフトを印加した状態で２回A/D変換し、２回の変換出力が前記直流シフト分を除いて一致するようにデジタル補正部において、補正係数の探索を行う方法である。補正係数の探索を行うために、補正用信号生成部は、ADCにおける複数回のA/D変換に用いられる信号を補正用信号に含める。このような信号とは例えば、A/D変換の複数周期分ずつ電圧が保持された階段状波形等が考えられる。そして、ADCは、係る補正用信号を用いて、上記の２回一組のA/D変換を繰り返す。この時、サンプリング電荷に歪が生じても、２回のA/D変換において同一の歪量となるため、スプリットデジタル補正の補正係数の探索精度に影響しない。
補正用信号生成部11は、内部DAC補正用信号として、電荷再配分型逐次比較ADC15Aの２変換周期分ずつ出力が一定に保持された階段状の波形を生成することで、同じ入力電圧を２回ずつA/D変換させることができる。補正用信号生成部11の出力は入力信号切換えスイッチ10により選択される。各サンプリング/DAC切換えスイッチ20A-20Dは、各内部DAC用兼サンプリング用容量21A-21Dを入力信号側に、すなわち、補正用信号生成部11が生成する内部DAC補正用信号電圧に接続し、また、リセットスイッチ24もONとなって、内部DAC補正用信号電圧が各内部DAC用兼サンプリング用容量21A-21Dに充電され、サンプリング電荷が得られる。この時、直流シフト用スイッチ60は、中点電圧源62側に接続され、直流シフト用容量61の電荷がリセットされる。
サンプリング電荷は、電荷再配分型逐次比較ADC15Aにより、通常の方法で電荷領域においてA/D変換されるが、前記２回一組のA/D変換において、１回目と２回目で異なる直流シフトを与えた状態でA/D変換を行う。
具体的には、１回目のA/D変換の場合は、負の直流シフトを印加するために、直流シフト用スイッチ60がVREFPに接続される。一方、２回目のA/D変換の場合は、正の直流シフトを印加するために、直流シフト用スイッチ60がVREFNに接続される。この接続は、下記のMSB判定開始と同時に開始され、LSB判定が完了するまで継続しておく。
MSBからLSBに至る各変換ステップは実施例２と同様である、すなわち、MSBの判定のために、まず、MSBの内部DAC用兼サンプリング用容量21AをVREFPに、それ以外の内部DAC用兼サンプリング用容量21B-21DをVREFNに接続する。これにより、電荷転送が行われ、比較器22の正入力端子には、サンプリング電荷とMSB判定用基準電荷の差分に対応した電荷が電圧として生成される。これにより、比較器22は、(サンプリング電荷)−(MSB判定用基準電荷)が正の時はロー(L)電圧を、負の時は、ハイ(H)電圧を出力する。逐次比較制御部23は、比較器22の出力がLの時は、MSBの次のビット用のサンプリング/DAC切換えスイッチ20BをVREFPに接続し、他の各サンプリング/DAC切換えスイッチ20A, 20C, 20Dは、そのままMSB判定時の接続状態を保つ。一方、比較器22の出力がHの時は、MSB用のサンプリング/DAC切換えスイッチ20AをVREFNに接続し、MSBの次のビット用のサンプリング/DAC切換えスイッチ20BをVREFPに接続し、その他の各サンプリング/DAC切換えスイッチ20C, 20Dは、そのままMSB判定時の接続状態を保つ。以下、MSBの判定時と同様に、MSBの次のビット以降の判定を行っていき、その際、逐次比較制御部23は、比較器22の２値出力にもとづいて、次のビット判定用の基準電荷を設定するために、各サンプリング兼DAC切換えスイッチ20A-20Dを適宜制御する。
以上によりMSBからLSBまで得られた電荷再配分型逐次比較ADC15Aの多ビットデジタル出力は、内部DACデジタル補正部16に入力される。内部DACデジタル補正部16は、その多ビットデジタル入力の２回のA/D変換分を一組として処理し、両者が前記直流シフト分を除いて位置するように、内部DAC補正係数を探索する。得られた内部DAC補正係数と多ビットデジタル入力の内積演算を行うことで、内部DACのデジタル補正を行う。
内部DACのデジタル補正完了後、実施例２と同様に、サンプリング電荷歪のデジタル補正を行う。そのために、補正用信号生成部11はサンプリング電荷歪補正用信号を生成し、その出力は入力信号切換えスイッチ10により選択される。前記と同様に、サンプリング電荷歪補正用信号電圧が各内部DAC用兼サンプリング用容量21A-21Dに充電され、サンプリング電荷が得られる。この時、直流シフト用スイッチ60は中点電圧源62側に接続する。サンプリング電荷は前記と同様に、電荷再配分型逐次比較ADC15AによりA/D変換され、その多ビットデジタル出力は、内部DACデジタル補正部16に入力される。この時、直流シフト印加は不要のため、直流シフト用スイッチ60は、そのまま、中点電圧源62に接続しておく。
内部DACデジタル補正部16は、先の内部DACのデジタル補正時に得た内部DAC補正係数を用いて、その多ビットデジタル入力に対して内積演算を行って出力する。これにより、サンプリング電荷の高精度なA/D変換結果が、内部DACデジタル補正部16の出力に得られる。内部DACデジタル補正部16の出力は、サンプリング電荷歪デジタル補正部17に入力される。サンプリング電荷歪デジタル補正部17は、その入力からサンプリング電荷歪補正係数を算出し、得られたサンプリング電荷歪補正係数にもとづいて、内部DACデジタル補正部16の出力に含まれるサンプリング電荷歪成分を減算することで、サンプリング電荷歪を抑圧する。
サンプリング電荷歪のデジタル補正完了後、通常のA/D変換動作モードとなる。すなわち、受信信号が入力信号切換えスイッチ10により選択され、前記と同様に、受信信号電圧が各内部DAC用兼サンプリング用容量21A-21Dに充電され、サンプリング電荷が得られる。この時、直流シフト用スイッチ60は中点電圧源62側に接続する。サンプリング電荷は電荷再配分型逐次比較ADC15AによりA/D変換される。この時、直流シフト印加は不要のため、直流シフト用スイッチ60は、そのまま、中点電圧源62に接続しておく。電荷再配分型逐次比較器15Aの多ビットデジタル出力は、内部DACデジタル補正部16において、先の内部DACのデジタル補正時に得た内部DAC補正係数を用いてデジタル補正される。さらに、内部DACデジタル補正部16の出力は、サンプリング電荷歪デジタル補正部17に入力され、先のサンプリング電荷歪のデジタル補正時に得たサンプリング電荷歪補正係数を用いてデジタル補正される。これにより、内部DACの容量値バラツキとサンプリング電荷歪がともに補正された高精度なA/D変換結果を受信信号に対して得ることができる。
なお、本実施例ではシングルエンド回路構成の場合を示したが、差動回路構成の場合も同様に適用できる。
図７に本発明の第５の実施例を示す。本実施例は、実施例２において、補正用信号生成部11から内部DAC補正用信号を印加して内部DACのデジタル補正を行うかわりに、各内部DAC用兼サンプリング用容量21A-21Dの容量値を直接計測し、その結果に基づいて、内部DAC補正係数を決定する。本実施例では、説明を簡単にするため、内部DAC用兼サンプリング用容量21Dの容量値だけを計測する場合を示すが、全ての容量値を計測してもよい。
内部DAC用兼サンプリング用容量21Dの容量値を計測するために、実施例２の構成に加えて、内部DAC用兼サンプリング用容量21Dの下側電極に接続された容量値計測用スイッチ72と、電流源71と、容量値計測用スイッチ72と電流源71の間に接続された電圧検出部73からなり、電圧検出部73の出力は、内部DACデジタル補正部16に接続されている。
内部DACのデジタル補正時に、例えば、内部DAC用兼サンプリング用容量21Dの容量値を計測する場合、リセットスイッチ24と容量値計測用スイッチ72をONにして、内部DAC用兼サンプリング用容量21Dに、電流源71から供給される所定の直流電流を所定期間だけ充電する。電圧検出部73は、この充電電圧値を検出し、その結果に基づいて、内部DAC用兼サンプリング用容量21Dに対応する内部DAC補正係数を算出し、得られた補正係数を内部DACデジタル補正部16に供給する。内部DACデジタル補正部16は、これを用いてデジタル補正を行う。電圧検出部73は、前記充電電圧の検出用に、低速高分解能のADCを備えてもよい。その他の動作は実施例２と同様である。
図８に本発明の第６の実施例を示す。本実施例は、実施例１において、補正用信号生成部11から内部DAC補正用信号を印加して内部DACのデジタル補正を行うかわりに、各内部DAC容量41A-41Bの容量値を直接計測し、その結果に基づいて、内部DAC補正係数を決定する。本実施例では、説明を簡単にするため、内部DAC容量41Bの容量値だけを計測する場合を示すが、全ての容量値を計測してもよい。
内部DAC容量41Bの容量値を計測するために、実施例１の構成に加えて、内部DAC容量41Bの上側電極に接続された容量値計測用スイッチ72と、電流源71と、容量値計測用スイッチ72と電流源71の間に接続された電圧検出部73からなり、電圧検出部73の出力は、内部DACデジタル補正部16に接続されている。
内部DACのデジタル補正時に、例えば、内部DAC容量41Bの容量値を計測する場合、グランド側プリチャージスイッチ47Bと容量値計測用スイッチ72をONにして、内部DAC容量41Bに、電流源71から供給される所定の直流電流を所定期間だけ充電する。電圧検出部73は、この充電電圧値を検出し、その結果に基づいて、内部DAC容量41Bに対応する内部DAC補正係数を算出し、得られた補正係数を内部DACデジタル補正部16に供給する。内部DACデジタル補正部16は、これを用いてデジタル補正を行う。電圧検出部73は、前記充電電圧の検出用に、低速高分解能のADCを備えてもよい。その他の動作は実施例１と同様である。
図１１に本発明の第７の実施例を示す。本実施例は、実施例１などに示されたADCを、BiCMOSシングルチップADC112として実現する場合を開示している。特に、ADCを駆動するための入力バッファとして、バイポーラ入力バッファ111を適用している。18bit以上の高分解能の場合、サンプリング容量13の容量値は1nF以上となる。入力バッファは、この大きな負荷容量を駆動できる必要があるため、高速応答性が要求される。
バイポーラ入力バッファ111は、バイポーラトランジスタをベースに構成されることで、CMOSによるバッファの場合より高速応答性や低雑音を実現できる。一方、ADCは、スイッチを多用する点や、内部DACデジタル補正部16とサンプリング電荷歪デジタル補正部17がデジタル回路である点から、CMOSで構成するのが有利である。動作は実施例１〜３などと同様である。
図１２に本発明の第８の実施例を示す。本実施例は、実施例１などに示されたADCを、シングルチップADC122として実現し、特に、ADCを駆動するための入力バッファを、シングルチップADC122内に搭載せず、外付け入力バッファ121とする。外付け入力バッファ121は、シングルチップADC122が適用する半導体プロセスより高速応答性を実現しやすい半導体プロセス、例えば、バイポーラプロセスや高電源電圧プロセスなどにより製造することで、必要な性能を確保できる。動作は実施例１〜３などと同様である。
図１３に本発明の第９の実施例を示す。本実施例は、実施例１などに示されたADCを、シングルチップADC131として実現し、特に、デジタル回路である内部DACデジタル補正部132とサンプリング電荷歪デジタル補正部133を、シングルチップADC131が適用している半導体プロセスで利用できる最小のゲート長のMOSを用いて実現する場合である。これにより、内部DACデジタル補正部132とサンプリング電荷歪デジタル補正部133の回路面積と消費電力を低減できる。動作は実施例１〜３などと同様である。
図１４に本発明の第１０の実施例を示す。本実施例は、実施例１などに示されたADCを含む、医療装置など向けのシングルチップアナログフロントエンドICを開示している。シングルチップアナログフロントエンドIC141は、ADC以外に、その入力バッファ143と低雑音増幅器142を含んでいる。必要に応じてフィルタなどを含んでもよい。センサなどから受信した受信信号は、低雑音増幅器142で増幅される。受信信号は微弱であるため、低雑音増幅器142の熱雑音や低周波(1/f)雑音は十分に小さく設計されている。低雑音増幅器142の出力は入力バッファ143に入力され、入力バッファ143の出力がADCに入力される。ADCの動作は実施例１〜３などと同様である。
特に、シングルチップアナログフロントエンドIC141にBiCMOSプロセスを適用し、低雑音増幅器142と入力バッファ143をバイポーラトランジスタベースで、ADCをCMOSで実現することで、全体として高性能を実現できると考えられる。
内部DACのデジタル補正やサンプリング電荷歪のデジタル補正は、装置のトレーニング期間を利用して行ってもよい。
図１８に本発明の第１１の実施例を示す。本実施例は、補正用信号生成部11の別の実現方法を開示する。デジタル三角波生成部181は、内部DAC補正用信号である三角波をデジタル領域で生成する。デジタルDC生成部182は、サンプリング電荷歪補正用信号であるDC信号をデジタル領域で生成する。デジタル三角波生成部181やデジタルDC生成部182は、その信号生成にROM(Read Only Memory)を使用しても良い。デジタル三角波生成部181とデジタルDC生成部182の出力はともにセレクタ183に接続され、セレクタ183は、内部DAC補正期間の場合は、デジタル三角波生成部181の出力を、サンプリング電荷歪補正期間の場合は、デジタルDC生成部182の出力を選択して出力する。セレクタ183の出力はデジタルシグマデルタ変調器184に入力され、その量子化されたデジタル出力は、アナログフィルタ185に入力される。アナログフィルタ185は、デジタルシグマデルタ変調器184内で高周波側に拡散された量子化雑音を抑圧することで、その出力に高精度なアナログ出力を得ることができる。アナログフィルタ185の出力には、オペアンプからなるバッファ94をさらに接続しても良い。特に、デジタルシグマデルタ変調器184の内部の量子化器を1bitとすることで、デジタルシグマデルタ変調器184の出力はハイかローの２値となるため、素子ばらつきの影響を回避できる。
図１９に本発明の第１２の実施例を示す。本実施例は、補正用信号生成部11のさらに別の実現方法を開示する。三角波生成部91は、内部DAC補正用信号である三角波を生成する。DC生成用CLK発生部191は、サンプリング電荷歪補正用信号であるDC信号を生成するための所定のデューティ比(ハイ期間とロー期間の比)を持つクロック信号を生成する。DC生成用CLK発生部191の出力は、アナログフィルタ185に接続され、その高周波成分が抑圧されることで、上記クロック信号のデューティ比に対応したDC電圧を、アナログフィルタ185の出力に得ることができる。三角波生成部91の出力とアナログフィルタ185の出力はともに、補正信号切換えスイッチ93に接続される。補正信号切換えスイッチ93は、内部DAC補正期間の場合は、三角波生成部91の出力を、サンプリング電荷歪補正期間の場合は、アナログフィルタ185の出力を選択して出力する。補正信号切換えスイッチ93の出力には、オペアンプからなるバッファ94をさらに接続しても良い。本実施例では、サンプリング電荷歪補正用信号として得られるDC電圧の精度がDC生成用CLK発生部191で生成されるクロック信号のデューティ比だけで決まるため、素子ばらつきの影響を回避できる。
１０：入力信号切換えスイッチ
１１：補正用信号生成部
１２：サンプリングスイッチ
１３：サンプリング容量
１４：バイアス電圧源
１５：逐次比較ADC
１５Ａ：電荷再配分型逐次比較ADC
１５Ｂ：電荷シェア型逐次比較ADC
１６、１３２：内部DACデジタル補正部
１７、１３３：サンプリング電荷歪デジタル補正部
２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ：サンプリング/DAC切換えスイッチ
２１Ａ、２１Ｂ，２１Ｃ，２１Ｄ：内部DAC用兼サンプリング用容量
２２：比較器
２３：逐次比較制御部
２４：リセットスイッチ
３１、３２：容量素子
４１Ａ，４１Ｂ：内部DAC容量
４２Ａ、４２Ｂ、４３Ａ、４３Ｂ：順方向接続スイッチ
４４Ａ、４４Ｂ、４５Ａ、４５Ｂ：逆方向接続スイッチ
４６Ａ、４６Ｂ：電源側プリチャージスイッチ
４７Ａ、４７Ｂ：グランド側プリチャージスイッチ
６０：直流シフト用スイッチ
６１：直流シフト用容量
６２：中点電圧源
７１：電流源
７２：容量値計測用スイッチ
７３：電圧検出部
９１：三角波生成部
９２：基準ＤＣ生成部
９３：補正信号切換えスイッチ
９４：バッファ
９５：分圧器１、９６：分圧器２、９７：分圧器３
９８：マルチプレクサ
１０１、１０２：減算器
１０３：３乗器
１０４：乗算器
１０５：サンプリング電荷歪補正係数算出部
１１１：バイポーラ入力バッファ
１１２：BiCMOSシングルチップADC
１２１：外付け入力バッファ
１２２、１３１：シングルチップADC
１４１：シングルチップアナログフロントエンドIC
１４２：低雑音増幅器
１４３：入力バッファ
１８１：デジタル三角波生成部
１８２：デジタルDC生成部
１８３：セレクタ
１８４：デジタルシグマデルタ変調器
１８５：アナログフィルタ
１９１：DC生成用CLK発生部

Claims (13)

  1. 外部からの受信信号または補正用信号を選択する入力信号切替スイッチと、
    端子が互いに逆向きに並列接続され容量値の等しい第１の容量および第２の容量を具備し、前記入力信号切替スイッチと電気的に接続され、前記受信信号または前記補正用信号をサンプリングしたサンプリング電荷を蓄積するサンプリング容量部と、
    複数の内部DAC用容量を具備し、前記入力切替スイッチと電気的に接続され、前記サンプリング電荷のA/D変換を行う逐次比較A/D変換部と、
    前記逐次比較A/D変換部と電気的に接続され、前記複数の内部DAC用容量のそれぞれの容量ばらつきをデジタル補正する第１のデジタル補正部と、
    前記第１のデジタル補正部と電気的に接続され、前記サンプリング電荷の電圧依存性の３次以上の係数をデジタル補正する第２のデジタル補正部と、を有することを特徴とするA/D変換器。
  2. 請求項１において、
    前記入力信号切替スイッチと電気的に接続され、前記補正用信号を生成する補正用信号生成部をさらに有し、
    前記補正用信号生成部は、前記補正用信号として電圧値の異なる第１および第２の直流電圧を生成し、
    前記第２のデジタル補正部は、前記第１の直流電圧に対応する前記第１のデジタル補正部の出力、および、前記第２の直流電圧に対応する前記第１のデジタル補正部の出力を用いて、前記サンプリング電荷の電圧依存性の３次以上の係数のデジタル補正を行うことを特徴とするA/D変換器。
  3. 請求項２において、
    前記補正用信号生成部は、前記第１の直流電圧および前記第２の直流電圧を、それぞれ複数回生成し、
    前記第２のデジタル補正部は、前記複数の第１の直流電圧に対応する複数の前記第１のデジタル補正部の出力、および、前記複数の第２の直流電圧に対応する複数の前記第１のデジタル補正部の出力を用いて、前記サンプリング電荷の電圧依存性の３次以上の係数のデジタル補正を行うことを特徴とするA/D変換器。
  4. 請求項３において、
    前記補正用信号生成部は、基準DC電圧源と、前記基準DC電圧源に接続され同一の抵抗から構成される複数の電圧分圧器とを有し、前記複数の第１の直流電圧および前記複数の第２の直流電圧を生成する際に、前記複数の電圧分圧器のうち異なるものを用いることを特徴とするA/D変換器。
  5. 請求項１において、
    前記第２のデジタル補正部は、前記サンプリング電荷の電圧依存性の３次の係数、および、３次より高次の係数のうち奇数次の係数を補正することを特徴とするA/D変換器。
  6. 請求項１において、
    前記複数の内部DAC用容量のいずれかの容量値を測定するための電圧検出部および電流源をさらに有することを特徴とするA/D変換器。
  7. 外部からの受信信号または補正用信号を選択する入力信号切替スイッチと、
    前記受信信号または前記補正用信号をサンプリングしたサンプリング電荷を蓄積する複数の容量部を具備し、前記入力信号切替スイッチと電気的に接続され、前記サンプリング電荷のA/D変換を行う逐次比較A/D変換部と、
    前記逐次比較A/D変換部と電気的に接続され、前記複数の容量部のそれぞれの容量ばらつきをデジタル補正する第１のデジタル補正部と、
    前記第１のデジタル補正部と電気的に接続され、前記サンプリング電荷の電圧依存性の３次以上の係数をデジタル補正する第２のデジタル補正部と、を有し、
    前記複数の容量部のそれぞれは、端子が互いに逆向きに接続され容量値の等しい第１の容量および第２の容量を有することを特徴とするA/D変換器。
  8. 請求項７において、
    前記入力信号切替スイッチと電気的に接続され、前記補正用信号を生成する補正用信号生成部をさらに有し、
    前記補正用信号生成部は、前記補正用信号として電圧値の異なる第１および第２の直流電圧を生成し、
    前記第２のデジタル補正部は、前記第１の直流電圧に対応する前記第１のデジタル補正部の出力、および、前記第２の直流電圧に対応する前記第１のデジタル補正部の出力を用いて、前記サンプリング電荷の電圧依存性の３次以上の係数のデジタル補正を行うことを特徴とするA/D変換器。
  9. 請求項８において、
    前記補正用信号生成部は、前記第１の直流電圧および前記第２の直流電圧を、それぞれ複数回生成し、
    前記第２のデジタル補正部は、前記複数の第１の直流電圧に対応する複数の前記第１のデジタル補正部の出力、および、前記複数の第２の直流電圧に対応する複数の前記第１のデジタル補正部の出力を用いて、前記サンプリング電荷の電圧依存性の３次以上の係数のデジタル補正を行うことを特徴とするA/D変換器。
  10. 請求項９において、
    前記補正用信号生成部は、基準DC電圧源と、前記基準DC電圧源に接続され同一の抵抗から構成される複数の電圧分圧器とを有し、前記複数の第１の直流電圧および前記複数の第２の直流電圧を生成する際に、前記複数の電圧分圧器のうち異なるものを用いることを特徴とするA/D変換器。
  11. 請求項７において、
    前記第２のデジタル補正部は、前記サンプリング電荷の電圧依存性の３次の係数、および、３次より高次の係数のうち奇数次の係数を補正することを特徴とするA/D変換器。
  12. 請求項７において、
    前記逐次比較A/D変換部は、前記サンプリング電荷のA/D変換を行う際に前記複数の容量部のそれぞれがどちらか一方に接続される第１および第２の電源と、前記第１の電源と前記第２の電源の平均の電位である第３の電源と、第３の容量を有する直流シフト用容量部とをさらに有し、
    前記補正用信号には、前記逐次比較A/D変換部における複数回のA/D変換に用いられる信号が含まれ、
    前記直流シフト用容量部は、前記複数回のA/D変換のうち第１回目のA/D変換に用いられる信号が前記逐次比較A/D変換部に供給される際と、前記複数回のA/D変換のうち第２回目のA/D変換に用いられる信号が前記逐次比較A/D変換部に供給される際とで、前記第１、第２、または第３の電源のうち異なるものに接続されることを特徴とするA/D変換器。
  13. 請求項７において、
    前記複数の容量部のいずれかの容量値を測定するための電圧検出部および電流源をさらに有することを特徴とするA/D変換器。
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