JP2008118473A - デジタル回路、並びにそれを備えたアナログ／デジタル変換回路 - Google Patents

Abstract

【課題】ゲイン誤差および歪みによる出力の誤差の補正を行い、ＡＤ変換回路のＡＤ変換精度を向上させるデジタル回路、並びにそれを備えたＡＤ変換回路を実現する。
【解決手段】ＡＤ変換回路３０は、デジタル回路２０を備えている。デジタル回路２０は、ゲイン誤差および歪みによる誤差を補正するための補正係数Ｓを算出する解算出部１４と、この解算出部１４にて算出された補正係数Ｓを用いて、上記誤差を補正するＡＤ出力補正部１６とを備えている。
【選択図】図１

Description

本発明は、アナログ入力値をデジタル値に変換して出力するアナログ／デジタル変換回路（以下、単にＡＤ変換回路と記載）において、アナログ回路の誤差を補正するデジタル回路、並びにそれを備えたＡＤ変換回路に関する。

アナログ入力値をデジタル値に変換して出力するＡＤ変換回路のうち、百Ｍサンプル程度までの１０〜１２ビット程度のＡＤ変換回路としては、パイプラインＡＤ変換回路が最もよく用いられる。このパイプラインＡＤ変換回路の動作原理について、図を用いて簡単に説明する。なお、詳細は、非特許文献１に開示されている。

図１２は、パイプラインＡＤ変換回路１２０の構成を示している。

パイプラインＡＤ変換回路１２０は、ＡＤ変換を行う複数段のステージ（Ｓｔａｇｅ１〜ＳｔａｇｅＮ）を備えている。１段目のステージ（Ｓｔａｇｅ１）には、アナログ入力Ｖｉｎが入力され、このアナログ入力ＶｉｎをＡＤ変換したデジタル値Ｄ（Ｄ１）とアナログ出力Ｖｏ（Ｖｏ１）とを出力する。２段目以降のステージ（Ｓｔａｇｅ２〜ＳｔａｇｅＮ）には、前段のステージからのアナログ出力Ｖｏが入力され、このアナログ出力ＶｏをＡＤ変換したデジタル値Ｄとアナログ出力Ｖｏとを出力する。

また、パイプラインＡＤ変換回路１２０は、各ステージから得られるデジタル値Ｄを統合し、パイプラインＡＤ変換回路１２０のデジタル出力Ｄｃとするエラー訂正回路１１０を備えている。

図１３は、各ステージの構成を示している。なお、図１３では、各ステージを代表して、１段目のステージ（Ｓｔａｇｅ１）および２段目のステージ（Ｓｔａｇｅ２）の構成を示している。

図示のように、各ステージは、アナログ入力（アナログ入力Ｖｉｎまたはアナログ出力Ｖｏ）をＡＤ変換してデジタル値Ｄを出力するｓｕｂ−ＡＤＣ１０２と、ｓｕｂ−ＡＤＣ１０２から出力されたデジタル値ＤをＤＡ変換するｓｕｂ−ＤＡＣ１０３と、上記アナログ入力とｓｕｂ−ＤＡＣ１０３から出力されたアナログ値とを加算する（上記アナログ入力から上記アナログ値を減算することに等しい）加算器１０４と、加算器１０４の加算結果をＧ倍（以下、ゲインと称す）してアナログ出力Ｖｏとして出力する増幅器１０５とを備えている。上記ゲインは、通常「２」として設計されている。なお、図示していないが、通常上記各回路を動作させるためのバイアス電圧や参照電圧Ｖｒ、さらには各種制御クロックが与えられる。

パイプラインＡＤ変換回路１２０では、１段目のステージ（Ｓｔａｇｅ１）のデジタル値Ｄ１が、デジタル出力ＤｃのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）となる。２段目のステージ（Ｓｔａｇｅ２）のデジタル値Ｄ２は、アナログ入力Ｖｉｎとデジタル値Ｄ１により決まるアナログ値（±Ｖｒ，０）との差を２倍したアナログ出力ＶｏのＡＤ変換結果であるため、ＭＳＢの１／２の重みを持つことになる。以降、最終段のステージ（ＳｔａｇｅＮ）まで、アナログ出力Ｖｏを伝播していき、各ステージでデジタル値Ｄを出力する。上記ステージは、要求精度（ビット数）に応じて必要な段数が接続されている。以上のようなパイプラインＡＤ変換回路１２０は、パイプライン処理のため各ステージを変換速度に等しい動作速度で動作させれば良く、変換速度、変換精度、および消費電流のバランスが優れている。

次に、各ステージの加算器１０４および増幅器１０５の機能を実現するスイッチトキャパシタ器１０８について説明する。図１４は、このスイッチトキャパシタ器１０８の構成を示しており、（ａ）は、スイッチトキャパシタ器１０８のサンプル時を示しており、（ｂ）は、スイッチトキャパシタ器１０８の出力時を示している。

スイッチトキャパシタ器１０８は、増幅器１０６と、スイッチＳＷ１・ＳＷ２・ＳＷ３と、サンプル容量Ｃｆ・Ｃｓとを備えており、サンプル時と出力時とでスイッチＳＷ１〜ＳＷ３を図示のように切り替え、上記アナログ入力とｓｕｂ―ＤＡＣ１０３から出力されるアナログ値との差を２倍に増幅して、差動出力のアナログ出力Ｖｏを出力する構成である。このアナログ出力Ｖｏは、以下の数１によって表される。

ここで、
Ｃｆ・Ｃｓ：サンプル容量
Ａ ：増幅器１０６のＤＣゲイン
ｆ ：帰還係数
Ｄ ：ｓｕｂ−ＡＤＣ１０２のデジタル値Ｄ（−１、０、＋１）
ｇ ：ｓｕｂ−ＤＡＣ１０３のゲイン
Ｖｒ ：参照電圧
Ａｉｎ ：上記アナログ入力
Ａｆ ：増幅器１０６の有限ゲイン
Ｃｓ／Ｃｆ：容量マッチング
数１は、理想的に、Ｃｆ＝Ｃｓ、Ａ＝∞、ｆ＝０．５、ｇ＝０．５であれば、以下の数２となる。

ところで、上述のようなパイプラインＡＤ変換回路１２０では、増幅器１０６の高次の歪み、およびサンプル容量Ｃｆ・Ｃｓの容量マッチングと増幅器１０６のＤＣゲイン誤差とによるステージのゲイン誤差がステージ毎に生じ、これに起因したパイプラインＡＤ変換回路１２０のＡＤ変換精度の低下が問題となっている。
"A 10b, 20Msample/s, 35mW Pipeline A/D Converter", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.30, NO.3, MARCH 1995 "A 15b, 1-Msample/s Digitally self-Calibrated Pipeline ADC", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.28, NO.12, DECEMBER 1993 "A Digitally Self-Calibrating 14-bit 10-MHz CMOS Pipelined A/D Converter", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.37, NO.6, JUNE 2002 "A 12b 75MS/s Pipelined ADC using Open-Loop Residue Amplification", in ISSCC Dig. Tech. Papers, Feb. 2003 特開２００６−１０９４１５号公報（２００６年４月２０日公開）

上記問題を解決するために、非特許文献２および非特許文献３では、デジタル回路による処理によって上記ゲイン誤差によるＡＤ変換出力の誤差を補正する方法を提案している。また、非特許文献４および特許文献１では、デジタル回路による処理によって上記歪みによるＡＤ変換出力の誤差を補正する方法を提案している。

しかしながら、現在のところ、上記ゲイン誤差および歪みによるＡＤ変換出力の誤差の双方を補正する技術は考案されていない。従って、上記問題の完全な解決には至っていない。

また、非特許文献４のＡＤ変換回路では、補正が行なわれる１段の処理回路にオープンループの増幅回路を用いており、バラツキ制御が困難であるという問題を生じている。さらに、特許文献１のＡＤ変換回路では、原理上、補正係数算出時に正確な参照電圧が必要であるという問題を生じている。

本発明は、上記問題点に鑑みてなされたものであり、その目的は、ゲイン誤差および歪みによるＡＤ変換出力の誤差の補正を行い、ＡＤ変換回路のＡＤ変換精度を向上させるデジタル回路、並びにそれを備えたＡＤ変換回路を実現することにある。

本発明に係るデジタル回路は、上記課題を解決するために、アナログ入力をデジタル値に変換して出力するアナログ／デジタル変換器と、当該アナログ／デジタル変換器から出力されたデジタル値をアナログ値に変換して出力するデジタル／アナログ変換器と、当該デジタル／アナログ変換器から出力されたアナログ値と上記アナログ入力とを加算し、その加算結果をゲイン分増幅して出力する、２つのコンデンサと増幅器とを有するスイッチトキャパシタ器とを備え、上記２つのコンデンサの容量マッチングと上記増幅器の有限ゲインとで表される上記ゲインを有するステージを１つまたは複数有するアナログ／デジタル変換回路の上記ステージのデジタル出力の誤差を補正するデジタル回路であって、上記ステージのゲイン誤差および上記ステージの増幅器の歪みによる誤差を補正するための補正係数を算出する補正係数算出部と、上記補正係数算出部により算出された上記補正係数を用いて、上記ゲイン誤差および歪みによる誤差を補正する補正部とを備えることを特徴としている。

上記の構成によれば、本発明に係るデジタル回路は、補正係数算出部にてゲイン誤差および歪みによる誤差を補正するための補正係数を算出し、この算出した補正係数を用いて補正部にて上記ゲイン誤差および歪みによる誤差を補正する。これにより、ゲイン誤差および高次の歪みによる出力の誤差の補正を行い、ＡＤ変換回路のＡＤ変換精度を向上させるデジタル回路を実現することができるという効果を奏する。

本発明に係るデジタル回路は、上記課題を解決するために、アナログ入力をデジタル値に変換して出力するアナログ／デジタル変換器と、当該アナログ／デジタル変換器から出力されたデジタル値をアナログ値に変換して出力するデジタル／アナログ変換器と、当該デジタル／アナログ変換器から出力されたアナログ値と上記アナログ入力とを加算し、その加算結果をゲイン分増幅して出力する、２つのコンデンサと増幅器とを有するスイッチトキャパシタ器とを備え、上記２つのコンデンサの容量マッチングと上記増幅器の有限ゲインとで表される上記ゲインを有するステージを複数有するアナログ／デジタル変換回路の上記ステージのデジタル出力の誤差を補正するデジタル回路であって、上記ステージのうち、所定のステージにおいてステージのゲイン誤差およびステージの増幅器の歪みによる誤差を補正するための補正係数を算出し、残りのステージにおいてステージのゲイン誤差による誤差を補正するための補正係数を算出する補正係数算出部と、上記補正係数算出部により算出された上記補正係数を用いて、上記誤差を補正する補正部とを備えることを特徴としている。

上記の構成によれば、本発明に係るデジタル回路は、補正係数算出部にてゲイン誤差および歪みによる誤差を補正するための補正係数を算出し、この算出した補正係数を用いて、補正部にて上記ゲイン誤差および歪みによる誤差を補正する。これにより、ゲイン誤差および高次の歪みによる出力の誤差の補正を行い、パイプラインＡＤ変換回路のＡＤ変換精度を向上させるデジタル回路を実現することができるという効果を奏する。

本発明に係るアナログ／デジタル変換回路は、上記補正部が、補正係数のうち少なくとも１つの補正係数を、当該補正係数が補正に用いられるデジタル出力とは異なるデジタル出力の補正に用いることが好ましい。

上記の構成によれば、許容された精度によって、例えば、所定のステージにおいてゲイン誤差および歪みによる誤差を補正するための補正係数の算出を行い、この所定のステージにおいて算出した補正係数を用いて、残りのステージの補正を行う構成とすることができる。これにより、補正係数を算出する処理を減らすことができ、回路構成の簡略化、処理時間の短縮、消費電力および回路面積の削減等のさらなる効果を奏する。

本発明に係るアナログ／デジタル変換回路は、上記課題を解決するために、アナログ入力をデジタル値に変換して出力するアナログ／デジタル変換器と、当該アナログ／デジタル変換器から出力されたデジタル値をアナログ値に変換して出力するデジタル／アナログ変換器と、当該デジタル／アナログ変換器から出力されたアナログ値と上記アナログ入力とを加算し、その加算結果をゲイン分増幅して出力する、２つのコンデンサと増幅器とを有するスイッチトキャパシタ器とを備え、上記２つのコンデンサの容量マッチングと上記増幅器の有限ゲインとで表される上記ゲインを有する１つのステージと、上記デジタル回路とを備えていることを特徴としている。

上記の構成によれば、本発明に係るアナログ／デジタル回路は、上記デジタル回路を備えている。これにより、ゲイン誤差および高次の歪みによる誤差の補正を行い、ＡＤ変換精度の向上が可能なＡＤ変換回路を実現することができるという効果を奏する。また、デジタル回路による補正であるため、アナログ回路のみで要求精度を実現するのに対して、消費電力や回路面積を増加させることなくＡＤ変換精度を向上させることができる。上記ＡＤ変換回路としては、サイクリック型ＡＤ変換回路が挙げられる。

本発明に係るアナログ／デジタル変換回路は、上記課題を解決するために、アナログ入力をデジタル値に変換して出力するアナログ／デジタル変換器と、当該アナログ／デジタル変換器から出力されたデジタル値をアナログ値に変換して出力するデジタル／アナログ変換器と、当該デジタル／アナログ変換器から出力されたアナログ値と上記アナログ入力とを加算し、その加算結果をゲイン分増幅して出力する、２つのコンデンサと増幅器とを有するスイッチトキャパシタ器とを備え、上記２つのコンデンサの容量マッチングと上記増幅器の有限ゲインとで表される上記ゲインを有する複数のステージと、上記デジタル回路とを備えていることを特徴としている。

上記の構成によれば、本発明に係るアナログ／デジタル回路は、上記デジタル回路を備えている。これにより、ゲイン誤差および高次の歪みによる誤差の補正を行い、ＡＤ変換精度の向上が可能なＡＤ変換回路を実現することができるという効果を奏する。また、デジタル回路による補正であるため、アナログ回路のみで要求精度を実現するのに対して、消費電力や回路面積を増加させることなくＡＤ変換精度を向上させることができる。上記ＡＤ変換回路としては、パイプライン型ＡＤ変換回路が挙げられる。

本発明に係るアナログ／デジタル変換回路は、上記の構成に加えて、上記アナログ／デジタル変換回路は、上記複数のステージのうち全ステージまたは所定のステージが、補正用アナログ入力の入力が可能であると共に、上記アナログ入力および上記補正用アナログ入力のいずれをステージの入力とするかを切り替える入力切替部を備え、上記デジタル回路は、上記アナログ入力または上記補正用アナログ入力に対するデジタル値を獲得する出力獲得部を備え、上記補正係数算出部は、上記出力獲得部にて獲得した上記補正用アナログ入力に対するデジタル値に基づいて、上記各ステージのアナログ入出力特性を示す式の連立方程式の解を算出することにより上記補正係数を算出し、上記補正部は、上記補正係数を用いて、上記出力獲得部にて獲得した上記アナログ入力に対するデジタル値を補正することが好ましい。

上記の構成によれば、上記補正係数算出部は、上記各ステージのアナログ入出力特性を示す式の連立方程式の解を算出することにより上記補正係数を算出する。これにより、上記補正係数を正確に求めることができ、より緻密なＡＤ変換精度の向上を達成できるというさらなる効果を奏する。

また、上記の構成によれば、上記補正は、全ステージまたは所定のステージで行われる。全ステージで行われる場合は、より大きなＡＤ変換精度の向上を達成でき、所定のステージで行われる場合は、回路構成の簡略化、処理時間の短縮、消費電力および回路面積の削減等のさらなる効果を奏する。

さらに、上記の構成によれば、ゲイン誤差を補正するための補正係数のみ算出するステージと、ゲイン誤差および歪みによる誤差を補正するための補正係数を算出するステージとが混在する。例えば、１段目のステージでゲイン誤差および歪みによる誤差を補正するための補正係数を算出して補正を行い、残りのステージでゲイン誤差を補正するための補正係数のみ算出して補正を行う場合、全ステージでゲイン誤差および歪みによる誤差の補正を行う場合と比較して、回路構成の簡略化、処理時間の短縮、消費電力および回路面積の削減が可能である。また、例えば所定のステージのうち、１段目のステージのみゲイン誤差および歪みによる誤差を補正するための補正係数を算出して補正を行い、残りのステージはゲイン誤差を補正するための補正係数のみ算出して補正を行う場合、所定のステージ全体でゲイン誤差および歪みによる誤差の補正を行う場合と比較して、回路構成の簡略化、処理時間の短縮、消費電力および回路面積の削減が可能である。

本発明に係るアナログ／デジタル変換回路は、上記ゲイン誤差による誤差を補正するための補正係数は、上記ステージのゲイン、もしくはその指標であり、上記歪みによる誤差を補正するための補正係数は、上記各ステージに備えられている増幅器の高次の歪み、もしくはその指標であるが好ましい。

上記の構成によれば、上記ゲイン誤差による誤差を補正するための補正係数は、上記各ステージのゲイン、もしくはその指標であり、上記歪みによる誤差を補正するための補正係数は、増幅器の高次の歪み、もしくはその指標である。これにより、上記誤差に対して適切な補正を行うことができるというさらなる効果を奏する。

本発明に係るデジタル回路は、ステージのゲイン誤差およびステージに備えられている増幅器の歪みによる誤差を補正するための補正係数を算出する補正係数算出部と、上記補正係数算出部により算出された上記補正係数を用いて、上記誤差を補正する補正部とを備えることを特徴としている。また、本発明に係るデジタル回路は、複数のステージのうち、所定のステージにおいてステージのゲイン誤差およびステージに備えられている増幅器の歪みによる誤差を補正するための補正係数を算出し、残りのステージにおいてゲイン誤差を補正するための補正係数を算出する補正係数算出部と、上記補正係数算出部により算出された上記補正係数を用いて、上記誤差を補正する補正部とを備えることを特徴としている。これにより、ゲイン誤差および高次の歪みによる出力の誤差の補正を行い、ＡＤ変換回路のＡＤ変換精度を向上させるデジタル回路を実現することができるという効果を奏する。

〔実施の形態１〕
本発明に係る一実施形態について、図１〜図８に基づいて説明すると以下の通りである。

図１は、本実施形態１に係るＡＤ変換回路３０の構成を示している。ＡＤ変換回路３０は、パイプラインＡＤ変換回路１０とデジタル回路２０とを備えている。

パイプラインＡＤ変換回路１０は、ＡＤ変換を行う複数段のステージ（Ｓｔａｇｅ１〜ＳｔａｇｅＮ）を備えている。１段目のステージ（Ｓｔａｇｅ１）には、アナログ入力Ｖｉｎが入力され、このアナログ入力ＶｉｎをＡＤ変換したデジタル値Ｄ（Ｄ１）とアナログ出力Ｖｏ（Ｖｏ１）とを出力する。２段目以降のステージ（Ｓｔａｇｅ２〜ＳｔａｇｅＮ）には、前段のステージからのアナログ出力Ｖｏが入力され、このアナログ出力ＶｏをＡＤ変換したデジタル値Ｄとアナログ出力Ｖｏとを出力する。

図２は、各ステージの構成を示している。なお、図２では、各ステージを代表して、１段目のステージおよび２段目のステージの構成を示している。

図示のように、各ステージは、各ステージの入力を切り替える（アナログ入力Ａｉｎおよび補正用アナログ入力Ｖｃｏのいずれかを入力とする）スイッチ（入力切替部）１と、アナログ入力Ａｉｎまたは補正用アナログ入力ＶｃｏをＡＤ変換してデジタル値Ｄを出力するｓｕｂ−ＡＤＣ２（アナログ／デジタル変換器）と、ｓｕｂ−ＡＤＣ２から出力されたデジタル値ＤをＤＡ変換するｓｕｂ−ＤＡＣ３（デジタル／アナログ変換器）と、アナログ入力Ａｉｎまたは補正用アナログ入力Ｖｃｏとｓｕｂ−ＤＡＣ３から出力されたアナログ値とを加算する（アナログ入力Ａｉｎまたは補正用アナログ入力Ｖｃｏから上記アナログ値を減算することに等しい）加算器４と、その加算結果をＧ倍（以下、ゲインと称す）してアナログ出力Ｖｏとして出力する増幅器５とを備えている。

加算器４と増幅器５とは、図１４に示すようなスイッチトキャパシタ器により構成される。上記ゲインは、通常「２」として設計され、上記スイッチトキャパシタ器のサンプル容量の容量マッチングと増幅器の有限ゲインとで表される。より具体的には、上記ゲインは、上記数１における（１＋Ｃｓ／Ｃｆ）（１−１／Ａｆ）で求められる。なお、（１＋Ｃｓ／Ｃｆ）と（１−１／Ａｆ）とは、個々に求めることは不可能である。

なお、アナログ入力Ａｉｎは、１段目のステージ（Ｓｔａｇｅ１）の場合はアナログ入力Ｖｉｎであり、２段目以降のステージ（Ｓｔａｇｅ２〜ＳｔａｇｅＮ）の場合は、アナログ出力Ｖｏである。また、図示していないが、通常上記各回路を動作させるためのバイアス電圧や参照電圧Ｖｒ、さらには各種制御クロックが与えられる。

図３は、あるステージの入出力特性（アナログ入力Ａｉｎ―アナログ出力Ｖｏ）を示している。図中の点線は、理想の入出力特性を示しており、図中の実線は、実際の入出力特性を示している。図示のように、実際のステージでは、理想の状態と比べて入出力特性に誤差が生じる。上記従来技術で述べたように、この誤差は、上記スイッチトキャパシタ器のサンプル容量の容量マッチングと増幅器のＤＣゲイン誤差とによるステージのゲイン誤差、および上記増幅器の高次の歪み（主に３次歪み）に起因するものであり、これにより、パイプラインＡＤ変換回路１０のＡＤ変換精度が低下する。

デジタル回路２０は、上記両誤差を補正し、ＡＤ変換精度を向上させるものであり、具体的には、上記両誤差を補正するための補正係数Ｓをステージ毎に求め、この補正係数Ｓを用いてパイプラインＡＤ変換回路１０の各デジタル値Ｄを補正する。補正係数Ｓは、各ステージの入出力特性の式の連立方程式の解を算出することにより求める。以下、詳細に説明する。

上記図３における曲線ｃ１〜ｃ３は以下の数３で表される。また、上記図３において、アナログ入力Ａｉｎが０．２５のときの曲線ｃ２上の点をＡ点、アナログ入力Ａｉｎが０．２５のときの曲線ｃ１上の点をＢ点、アナログ入力Ａｉｎが−０．２５のときの曲線ｃ３上の点をＣ点、アナログ入力Ａｉｎが−０．２５のときの曲線ｃ２上の点をＤ点、アナログ入力Ａｉｎが１のときの曲線ｃ１上の点をＥ点、アナログ入力Ａｉｎが−１のときの曲線ｃ３上の点をＦ点とする。これらＡ点〜Ｆ点のアナログ出力Ｖｏ（Ｖｏａ〜Ｖｏｆ）は、上記数３に基づき、以下の数４で表される。なお、説明を簡単化するため、ｓｕｂ−ＤＡＣ３の参照電圧Ｖｒは１としている。

補正係数Ｓは、曲線ｃ１，ｃ２および曲線ｃ２，ｃ３がそれぞれ誤差なく接続されるように求める。上記各場合のゲイン誤差を補正するための補正係数Ｓは、補正係数Ｓｐ＝Ｖｏａ−Ｖｏｂ，補正係数Ｓｍ＝Ｖｏｃ−Ｖｏｄで表される。ここで、上記曲線を誤差なく接続させるためには、Ａ点、Ｂ点およびＣ点、Ｄ点が同様の特性を有している必要がある。そこで、Ａ点Ｅ点、Ｂ点Ｅ点およびＣ点Ｆ点、Ｄ点Ｆ点の連立方程式からゲインＧおよび歪み係数ａ（歪みによる誤差を補正するための補正係数Ｓ）を求め、Ａ点Ｅ点、Ｂ点Ｅ点からそれぞれ求まるゲインＧおよび歪み係数ａが一致することにより、また、Ｃ点Ｆ点、Ｄ点Ｆ点からそれぞれ求まるゲインＧおよび歪み係数ａが一致することにより、Ａ点、Ｂ点およびＣ点、Ｄ点が同様の特性を有しているか否かを確認する。

図４は、上記各点のアナログ出力Ｖｏを示しており、（ａ）は上記理想の場合（ゲインＧ＝２、歪み係数ａ＝０）を示しており、（ｂ）は上記実際の場合の一例（ゲインＧ＝１．９９、歪み係数ａ＝０．１）を示している。以下、上記図４（ｂ）の場合を例として、ゲインＧおよび歪み係数ａを求める。

上記数４および上記図４（ｂ）より、Ａ点、Ｂ点、Ｅ点は、それぞれ以下の数５によって表される。

Ａ点の式およびＥ点の式の連立方程式を解くことにより、ゲインＧ＝１．９９、歪み係数ａ＝０．１が簡単に得られる。また、Ｂ点の式およびＥ点の式の連立方程式を解くことにより、ゲインＧ＝１．９９、歪み係数ａ＝０．１が簡単に得られる。なお、Ｃ点Ｄ点も同様に連立方程式を解くことで、同様な結果を得る。

上述のように、それぞれの場合において求まるゲインＧおよび歪み係数ａが一致したため、補正係数Ｓを用いて補正することにより、上記各曲線を誤差なく接続できる、すなわち上記誤差を補正できる。このデジタル補正ＡＤ変換では、上記各曲線の間でコード欠けやコード重複は起こらない。

なお、ここでは、Ａ点〜Ｆ点を使用して補正係数Ｓを求めたが、これに限らず、Ａ点、Ｂ点、Ｅ点のみを使用して、またはＣ点、Ｄ点、Ｆ点のみを使用して補正係数Ｓを求める構成としてもよい。

次に、デジタル回路２０の具体的な構成について、図５を用いて説明する。図５は、デジタル回路２０の構成を示している。図示のように、デジタル回路２０は、制御部１１と、スイッチ制御部１２と、ＡＤ出力獲得部（出力獲得部）１３と、解算出部（補正係数算出部）１４と、記憶部１５と、ＡＤ出力補正部（補正部）１６とを備えている。

制御部１１は、上記各部を全体として正しく動作させるためのタイミング調整等の制御を行う。制御部１１は、大略的に、補正係数Ｓを求める補正係数算出モードＭ１と、この補正係数算出モードＭ１で求めた補正係数Ｓを用いてアナログ入力Ａｉｎに対するデジタル値Ｄを補正するＡＤ変換モードＭ２とで動作する。以下、図６を用いて詳細に説明する。図６は、制御部１１の各種制御を示しており、（ａ）が補正係数算出モードＭ１での制御を、（ｂ）がＡＤ変換モードＭ２での制御を示している。

制御部１１は、補正係数算出モードＭ１では、（１ａ）スイッチ制御部１２を制御し、（２ａ）ＡＤ出力獲得部１３を制御し、（３ａ）解算出部１４を制御し、次いで、（４ａ）記憶部１５を制御する。次に、ＡＤ変換モードＭ２では、（１ｂ）スイッチ制御部１２を制御し、（２ｂ）ＡＤ出力獲得部１３を制御し、次いで、（３ｂ）ＡＤ出力補正部１６を制御する。

なお、補正係数算出モードＭ１は、ＡＤ変換回路３０の起動時に毎回行われる構成としてもよいし、例えば、ＡＤ変換回路３０の最初の起動時のみ行われる構成としてもよい。また、外部からの指示（Ｃａｌ＿ＯＮ）に応じて、行われる構成としてもよい。

スイッチ制御部１２は、制御部１１の制御に応じて、各ステージのスイッチ１を制御し、アナログ入力Ａｉｎおよび補正用アナログ入力Ｖｃｏのいずれかを各ステージの入力とする。すなわち、スイッチ制御部１２は、補正係数算出モードＭ１での制御部１１の制御
（１ａ）に対して、補正用アナログ入力Ｖｃｏを各ステージの入力とし、ＡＤ変換モードＭ２での制御部１１の制御（１ｂ）に対して、アナログ入力Ａｉｎを各ステージの入力とする。

本実施形態では、上述のように、補正係数Ｓを求めるために４種類のアナログ入力を使用する。従って、補正用アナログ入力Ｖｃｏとしては、４種類（補正用アナログ入力Ｖｃｏ１〜補正用アナログ入力Ｖｃｏ４）用意する。なお、上述のように、いずれかの点のみを使用して補正係数Ｓを求める構成であれば、２種類でよい。スイッチ制御部１２は、制御部１１の制御（１ａ）に対して、これら補正用アナログ入力Ｖｃｏを適宜切り替えて、各ステージの入力とする。

ＡＤ出力獲得部１３は、制御部１１の制御に応じて、補正係数Ｓの算出に用いられるデジタル値Ｄを獲得して解算出部１４に入力すると共に、デジタル値Ｄの補正に用いられるデジタル値Ｄを獲得してＡＤ出力補正部１６に入力する。

補正係数Ｓの算出に用いられる各点のアナログ出力Ｖｏは、該当ステージ（補正係数Ｓの算出を行うステージ）以降のステージを理想的とみなしてＡＤ変換器として使用することで、デジタル値Ｄとして得る。理想的とみなすためには、通常後段（ＬＳＢ側）から補正係数Ｓの算出を行ない、前段（ＭＳＢ側）へと進めて行く。

また、各点のアナログ出力Ｖｏであるデジタル値Ｄを得るために、ステージのｓｕｂ−ＡＤＣ２から出力されるデジタル値Ｄを設定する。例えば、Ａ点のアナログ出力Ｖｏに対応するデジタル値Ｄを得るためには、ｓｕｂ−ＡＤＣ２から出力されるデジタル値Ｄを０に設定し、Ｂ点のアナログ出力Ｖｏに対応するデジタル値Ｄを得るためには、ｓｕｂ−ＡＤＣ２から出力されるデジタル値Ｄを１に設定する。

すなわち、ＡＤ出力獲得部１３は、補正係数算出モードＭ１での制御部１１の制御（２ａ）に対して、補正用アナログ入力Ｖｃｏに応じて該当ステージのｓｕｂ−ＡＤＣ２から出力されるデジタル値Ｄを設定し、上記該当ステージの後段のステージのｓｕｂ−ＡＤＣ２から出力されたデジタル値Ｄを獲得して解算出部１４に入力する。また、ＡＤ出力獲得部１３は、ＡＤ変換モードＭ２での制御部１１の制御（２ｂ）に対して、アナログ入力Ａｉｎに対する該当ステージのｓｕｂ−ＡＤＣ２から出力されるデジタル値Ｄを獲得し、ＡＤ出力補正部１６に入力する。

解算出部１４は、補正係数算出モードＭ１での制御部１１の制御（３ａ）に応じて、ＡＤ出力獲得部１３から入力されたデジタル値Ｄに基づいて上述のように補正係数Ｓを算出すると共に、この算出した補正係数Ｓを記憶部１５に入力する。

記憶部１５は、補正係数算出モードＭ１での制御部１１の制御（４ａ）に応じて、解算出部１４から入力された補正係数Ｓを記憶する。

ＡＤ出力補正部１６は、ＡＤ変換モードＭ２での制御部１１の制御（３ｂ）に応じて、記憶部１５に記憶されている補正係数Ｓを読み出し、この読み出した補正係数Ｓを用いて、また、ＡＤ変換モードＭ２においてＡＤ出力獲得部１３から入力されたデジタル値Ｄに基づいて、補正係数算出モードＭ１においてＡＤ出力獲得部１３から入力されたデジタル値Ｄを補正し、パイプラインＡＤ変換回路１０のデジタル出力Ｄｃとする。以下、図７を用いて詳細に説明する。

図７は、ＡＤ出力補正部１６の補正処理を示しており、（ａ）は、あるステージのｓｕｂ−ＡＤＣ２の入出力特性を示しており、（ｂ）は、その補正処理を示しており、（ｃ）は、補正された入出力特性を示している。なお、図中の点線は、理想の入出力特性を示しており、図中の実線は、実際の入出力特性を示しており、図中の一点鎖線は、補正後の入出力特性を示している。

ＡＤ出力補正部１６は、ゲイン誤差を補正するため、ＡＤ変換モードＭ２においてＡＤ出力獲得部１３から入力されたデジタル値Ｄに基づいて、記憶部１５から読み出した補正係数Ｓとアナログ出力Ｖｏ（上述のように、実際は、補正係数算出モードＭ１においてデジタル値Ｄとして得る）とを、以下に示すように演算する。なお、ここでは、補正係数Ｓとして、補正係数Ｓｐ，Ｓｍ双方を用いている。また、アナログ出力Ｖｏｃは、補正後のアナログ出力Ｖｏであり、デジタル出力Ｄｃとなる。

Ｄ＝−１のとき、Ｖｏｃ＝Ｖｏ−Ｓｍ ：負側ゲインを減算
Ｄ＝ ０のとき、Ｖｏｃ＝Ｖｏ ：何もしない
Ｄ＝ １のとき、Ｖｏｃ＝Ｖｏ＋Ｓｐ ：正側ゲインを加算
また、ステージ全体のオフセットＯｆを考慮すると、
Ｄ＝−１のとき、Ｖｏｃ＝Ｖｏ−Ｓｍ＋Ｏｆ ：負側ゲインを減算
Ｄ＝ ０のとき、Ｖｏｃ＝Ｖｏ＋Ｏｆ ：何もしない
Ｄ＝ １のとき、Ｖｏｃ＝Ｖｏ＋Ｓｐ＋Ｏｆ ：正側ゲインを加算
次に、ＡＤ出力補正部１６は、歪みによる誤差を補正するため、記憶部１５から読み出した補正係数Ｓ（歪み係数ａ）により、３次曲線を推定する。そして、ある区間において、上記３次曲線を直線に近似し、歪み量を推定し、この推定した歪み量をデジタル値Ｄに加算することにより補正する。

以上のように、ＡＤ変換回路３０は、デジタル回路２０によりゲイン誤差および歪みによる誤差の補正を行うことができ、これにより、従来にないＡＤ変換精度の向上を達成できる。また、デジタル回路による補正であるため、アナログ回路のみで要求精度を実現するのに対して、消費電力や回路面積を増加させることなくＡＤ変換精度を向上させることができる。

ところで、上述した補正係数Ｓの算出方法は、補正用アナログ入力Ｖｃｏが正確に入力できた場合である。実際の回路では、正確な直流電圧を生成することは非常に困難である。以下、このような場合において、正確な補正係数Ｓを算出するための工程を図８を用いて説明する。なお、ここでは、Ａ点、Ｂ点、Ｅ点を用いて補正係数Ｓを算出する場合において、Ａ点Ｂ点の補正用アナログ入力Ｖｃｏとして０．２５を入力したが、実際には０．２５６であった場合を例として説明する。

図８は、正確な補正係数Ｓを調べる過程のゲインＧおよび歪み係数ａを示しており、（ａ）は、補正用アナログ入力Ｖｃｏとして０．２５を入力した場合を示しており、（ｂ）は、補正用アナログ入力Ｖｃｏとして０．２６を入力した場合示しており、（ｃ）は、補正用アナログ入力Ｖｃｏとして０．２５５を入力した場合を示しており、（ｄ）は、補正用アナログ入力Ｖｃｏとして０．２５６を入力した場合を示している。

図４（ｃ）に示す、補正用アナログ入力Ｖｃｏが０．２５６の場合の各点のアナログ出力Ｖｏ（ゲインＧ＝１．９９、歪み係数ａ＝０．１）、および上記数４から、Ａ点、Ｂ点、Ｅ点は、それぞれ以下の数６によって表される。

Ａ点の式およびＥ点の式の連立方程式を解くことにより、ゲインＧ＝2.053065、歪み係数ａ＝0.352262が得られる。また、Ｂ点の式およびＥ点の式の連立方程式を解くことにより、ゲインＧ＝1.926906、歪み係数ａ-＝-0.15238が得られる。両者のゲインＧおよび歪み係数ａが異なるため（図８（ａ）の矢印下線部参照）、曲線ｃ１と曲線ｃ２との接続時にコード欠けやコード重複が生じ、正確に補正できない。これは、Ａ点Ｂ点の補正用アナログ入力Ｖｃｏが元々０．２５でなかったことに起因する。

次に、補正用アナログ入力Ｖｃｏを０．２６にして同様の計算を行なう。この場合、Ａ点、Ｂ点、Ｅ点は、それぞれ以下の数７によって表される。

Ａ点の式およびＥ点の式の連立方程式を解くことにより、ゲインＧ＝1.948459、歪み係数ａ＝-0.06616が得られる。また、Ｂ点の式およびＥ点の式の連立方程式を解くことにより、ゲインＧ＝2.032715、歪み係数ａ＝0.270862が得られる。先ほどとは結果が逆になっているが、両者のゲインＧおよび歪み係数ａがやはり異なるため（図８（ｂ）矢印下線部参照）、曲線ｃ１と曲線ｃ２との接続時にコード欠けやコード重複が生じ、正確に補正できない。これは、Ａ点Ｂ点の補正用アナログ入力Ｖｃｏが元々０．２６でなかったことに起因する。

さらに、補正用アナログ入力Ｖｃｏを０．２５５にして同様の計算を行なう。この場合、Ａ点、Ｂ点、Ｅ点は、それぞれ以下の数８によって表される。

Ａ点の式およびＥ点の式の連立方程式を解くことにより、ゲインＧ＝2.000443、歪み係数ａ＝0.141774が得られる。また、Ｂ点の式およびＥ点の式の連立方程式を解くことにより、ゲインＧ＝1.979407、歪み係数ａ＝0.05763が得られる。まだ、両者のゲインＧおよび歪み係数ａが異なるが（図８（ｃ）矢印下線部参照）、前２例よりは実際の値にかなり近づく。

最後に、補正用アナログ入力Ｖｃｏを０．２５６にして同様の計算を行なう。この場合、Ａ点、Ｂ点、Ｅ点は、それぞれ以下の数９によって表される。

Ａ点の式およびＥ点の式の連立方程式を解くことにより、ゲインＧ＝１．９９、歪み係数ａ＝０．１が得られる。また、Ｂ点の式およびＥ点の式の連立方程式を解くことにより、ゲインＧ＝１．９９、歪み係数ａ＝０．１が得られる。両者のゲインＧおよび歪み係数ａが一致し（図８（ｄ）矢印下線部参照）、補正用アナログ入力Ｖｃｏが０．２５６であったことがわかる。この場合、コード欠けやコード重複は起こらず、適切な補正を行うことができる。

なお、当然ながら、ここでの「一致」とは、デジタル回路の演算精度のフルビットで一致する必要は無く、要求されている精度内での「一致」を指す。また一致点を探索するための、収束アルゴリズムに関しても従来から多種多様なものが存在するため、収束アルゴリズムを問わないのはもちろんである。

以上のように、本発明では、各ステージの入出力特性を示す式の連立方程式の解を算出することにより補正係数Ｓを算出するため、補正係数Ｓを正確に求めることができる。これにより、適切な補正を行うことができ、より緻密にＡＤ変換精度の向上を達成できる。

なお、本実施形態では、３次の歪みを補正しているが、これに限らず、同様な方法で、例えば５次の歪みも補正することが可能である。また、本実施形態では、ゲイン誤差を補正するための補正係数Ｓとして、補正係数Ｓｐ，Ｓｍを用いたが、これに限らず、例えば（２×Ｓｐ）または（１−Ｓｐ）等の指標を用いることも可能である。このような指標を用いることにより、記憶部１５のメモリ容量の節約、以降の処理の簡便化が可能である。

〔実施の形態２〕
本発明に係る他の実施形態について、図９に基づいて説明すると以下の通りである。

上記実施の形態１では、全ステージで補正係数Ｓを求めそれぞれ補正を行う構成であったが、十数ビット程度のＡＤ変換回路において歪みの影響が現れるのは、１、２段目のステージ程度である。従って、１段目または１段目および２段目のステージでゲイン誤差および歪みによる誤差を補正するための補正係数Ｓを算出して補正を行い、２段目または３段目以降のステージでゲイン誤差を補正するための補正係数のみ算出して補正を行う構成とすることも可能である。このような構成は、１段目以降または２段目以降の歪みが精度的に無視しても良いアプリケーションに好適に用いることができる。以下、上記構成について説明する。

図９は、本実施形態におけるステージの構成を示している。なお、図９に示すステージは、１段目のステージでゲイン誤差および歪みによる誤差の補正を行い、２段目以降のステージでゲイン誤差の補正のみを行う場合のステージを示している。また、図２と同様、各ステージを代表して、１段目のステージおよび２段目のステージの構成を示している。さらに、図２に示すステージの部材と同一の符号を付した部材は、特に説明しない限り同一の機能を有するものとし、その説明を省略する。

本実施形態の構成は、基本的には上記実施の形態１の構成と同様であるが、ゲイン誤差の補正のみを行うステージは、図示のように、スイッチ１がスイッチ１ａとなる。なお、図中のスイッチ１ａは、Ａ点〜Ｆ点を使用して補正係数を算出する場合である。Ａ点、Ｂ点、Ｅ点またはＣ点、Ｄ点、Ｆ点を使用して補正係数を算出する場合は、補正用アナログ出力Ｖｃｏは１種類でよい。補正係数の算出方法、補正方法等は、上記実施の形態１で示した通りであるので、省略する。

本実施形態の構成は、上記実施の形態１と比較して、ステージによって補正内容が異なるため、回路構成の簡略化、処理時間の短縮、消費電力および回路面積の削減を可能とする。なお、本実施形態の構成は、１段目のステージで求めた歪みによる誤差を補正するための補正係数ａを用いて、２段目以降のステージを補正する構成とすることも可能である。

〔実施の形態３〕
本発明に係る他の実施形態について説明すると以下の通りである。

上記実施の形態２では、１段目または１段目および２段目のステージでゲイン誤差および歪みによる誤差を補正し、２段目または３段目以降のステージでゲイン誤差を補正する構成であったが、ＬＳＢ側からの数段（ステージが１０段構成であると仮定すると、１０段目、９段目、８段目、７段目…）では、ゲイン誤差もほとんど現れない。従って、上記実施の形態２の構成は、ＬＳＢ側からの数段を補正なしとすることも可能である。

具体的には、例えばステージが１０段構成であると仮定すると、１段目のステージでゲイン誤差および歪みによる誤差の補正を行い、２段目〜４段目のステージでゲイン誤差の補正を行い、５段目〜１０段目のステージでは補正なし、すなわち通常のパイプラインＡＤ変換動作のみ、となる。いずれの段まで補正を行うかは、各ステージの容量マッチング精度や増幅器５のＤＣゲインに影響されるため、設計したパイプラインＡＤ変換回路１０毎に決定すればよい。

本実施形態の構成は、上記実施の形態２と比較して、所定のステージでのみ補正を行うため、回路構成の簡略化、処理時間の短縮、消費電力および回路面積の削減をより可能とする。なお、上記実施の形態２と同様、求めた歪みによる誤差を補正するための補正係数ａを用いて、補正を行うステージを補正する構成としてもよい。

〔実施の形態４〕
上記各実施形態では、パイプラインＡＤ変換回路１０を備えたＡＤ変換回路３０にデジタル回路２０を適応した場合を説明したが、これに限られるわけではなく、例えば、サイクリック型ＡＤ変換回路を備えたＡＤ変換回路に適応可能である。以下、図を用いて説明するが、基本的にＡＤ変換回路３０と異なる部分についてのみ説明する。

図１０は、ＡＤ変換回路５０の構成を示している。ＡＤ変換回路５０は、サイクリック型ＡＤ変換回路４０とデジタル回路２０とを備えている。

サイクリック型ＡＤ変換回路４０は、パイプラインＡＤ変換回路１０の１段目のステージと同様な構成のステージを１段備え、ステージのアナログ出力Ｖｏを次の入力値としてステージの入力に帰還させる。要求される解像度分アナログ出力Ｖｏを帰還させることにより、ＡＤ変換結果を得る。

図１１は、上記ステージ（Ｓｔａｇｅ１）の具体的な構成を示している。パイプラインＡＤ変換回路１０における１段目のステージのスイッチ１に代えて、スイッチ１の機能に、アナログ出力Ｖｏを帰還して入力とするための機能を加えたスイッチ１Ａを備えている。

このように、１つのステージで要求されるＡＤ変換結果を得ることができるため、ＡＤ変換回路３０と比較して回路面積の削減が可能である。

デジタル回路２０による補正係数Ｓの算出、補正処理等は、上記実施の形態１で説明した方法と同様に行えばよいため、ここでは省略する。補正処理は、全デジタル値Ｄにおいて、ゲイン誤差および歪みによる誤差を補正するものであってもよいし、例えば所定のデジタル値Ｄのみゲイン誤差による誤差を補正するものであってもよい。

最後に、デジタル回路２０は、ハードウェアロジックによって構成してもよいし、次のようにＣＰＵを用いてソフトウェアによって実現してもよい。

すなわち、デジタル回路２０は、各機能を実現する制御プログラムの命令を実行するＣＰＵ（central processing unit）、上記プログラムを格納したＲＯＭ（read only memory）、上記プログラムを展開するＲＡＭ（random access memory）、上記プログラムおよび各種データを格納するメモリ等の記憶装置（記録媒体）などを備えている。そして、本発明の目的は、上述した機能を実現するソフトウェアであるデジタル回路２０の制御プログラムのプログラムコード（実行形式プログラム、中間コードプログラム、ソースプログラム）をコンピュータで読み取り可能に記録した記録媒体を、ＡＤ変換回路３０に供給し、そのコンピュータ（またはＣＰＵやＭＰＵ）が記録媒体に記録されているプログラムコードを読み出し実行することによっても、達成可能である。

上記記録媒体としては、例えば、磁気テープやカセットテープ等のテープ系、フロッピー（登録商標）ディスク／ハードディスク等の磁気ディスクやＣＤ−ＲＯＭ／ＭＯ／ＭＤ／ＤＶＤ／ＣＤ−Ｒ等の光ディスクを含むディスク系、ＩＣカード（メモリカードを含む）／光カード等のカード系、あるいはマスクＲＯＭ／ＥＰＲＯＭ／ＥＥＰＲＯＭ／フラッシュＲＯＭ等の半導体メモリ系などを用いることができる。

また、ＡＤ変換回路３０を通信ネットワークと接続可能に構成し、上記プログラムコードを通信ネットワークを介して供給してもよい。この通信ネットワークとしては、特に限定されず、例えば、インターネット、イントラネット、エキストラネット、ＬＡＮ、ＩＳＤＮ、ＶＡＮ、ＣＡＴＶ通信網、仮想専用網（virtual private network）、電話回線網、移動体通信網、衛星通信網等が利用可能である。また、通信ネットワークを構成する伝送媒体としては、特に限定されず、例えば、ＩＥＥＥ１３９４、ＵＳＢ、電力線搬送、ケーブルＴＶ回線、電話線、ＡＤＳＬ回線等の有線でも、ＩｒＤＡやリモコンのような赤外線、Ｂｌｕｅｔｏｏｔｈ（登録商標）、８０２．１１無線、ＨＤＲ、携帯電話網、衛星回線、地上波デジタル網等の無線でも利用可能である。なお、本発明は、上記プログラムコードが電子的な伝送で具現化された、搬送波に埋め込まれたコンピュータデータ信号の形態でも実現され得る。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、ＡＤ変換回路を備える回路、特にパイプラインＡＤ変換回路を備える回路に好適に用いることができる。

本発明の一実施形態を示すものであり、ＡＤ変換回路の構成を示すブロック図である。 上記ＡＤ変換回路に備えられているパイプラインＡＤ変換回路のステージの構成を示す図である。 ステージの入出力特性を示すグラフである。 上記入出力特性における各点のアナログ出力Ｖｏを示す図であり、（ａ）は上記入出力特性が理想の状態にある場合であり、（ｂ）は上記入出力特性の実際の状態の場合であり、（ｃ）は上記入出力特性の実際の状態の場合であると共に、アナログ入力が０．２５６である場合である。 上記ＡＤ変換回路に備えられているデジタル回路の構成を示すブロック図である。 上記デジタル回路の制御部の各種制御を示す図であり、（ａ）は補正係数算出モードでの制御を示しており、（ｂ）はＡＤ変換モードでの制御を示している。 上記デジタル回路のＡＤ出力補正部の補正処理を示す図であり、（ａ）はあるステージのｓｕｂ−ＡＤＣの入出力特性を示しており、（ｂ）はその補正処理を示しており、（ｃ）は補正された入出力特性を示している。 正確な補正係数を調べる過程のゲインおよび歪み係数を示す図であり、（ａ）は、補正用アナログ入力として０．２５を入力した場合を示しており、（ｂ）は、補正用アナログ入力として０．２６を入力した場合示しており、（ｃ）は、補正用アナログ入力として０．２５５を入力した場合を示しており、（ｄ）は、補正用アナログ入力として０．２５６を入力した場合を示している。 本発明の他の実施形態におけるステージの構成を示す図である。 本発明の他の実施形態を示すものであり、ＡＤ変換回路の構成を示すブロック図である。 上記ＡＤ変換回路に備えられているサイクリック型ＡＤ変換回路のステージの構成を示す図である。 従来技術を示すものであり、パイプラインＡＤ変換回路の構成を示すブロック図である。 上記パイプラインＡＤ変換回路のステージの構成を示す図である。 上記ステージのスイッチトキャパシタ回路の構成を示す図である。

符号の説明

１ スイッチ（入力切替部）
５ 増幅器
１０、１２０ パイプラインＡＤ変換回路
１３ ＡＤ出力獲得部（出力獲得部）
１４ 解算出部（補正係数算出部）
１６ 補正部（ＡＤ出力補正部）
２０ デジタル回路
３０ ＡＤ変換回路
４０ サイクリック型ＡＤ変換回路
５０ ＡＤ変換回路
ｓｔａｇｅ ステージ

Claims (7)

1. アナログ入力をデジタル値に変換して出力するアナログ／デジタル変換器と、当該アナログ／デジタル変換器から出力されたデジタル値をアナログ値に変換して出力するデジタル／アナログ変換器と、当該デジタル／アナログ変換器から出力されたアナログ値と上記アナログ入力とを加算し、その加算結果をゲイン分増幅して出力する、２つのコンデンサと増幅器とを有するスイッチトキャパシタ器とを備え、上記２つのコンデンサの容量マッチングと上記増幅器の有限ゲインとで表される上記ゲインを有するステージを１つまたは複数有するアナログ／デジタル変換回路の上記ステージのデジタル出力の誤差を補正するデジタル回路であって、
   上記ステージのゲイン誤差および上記ステージの増幅器の歪みによる誤差を補正するための補正係数を算出する補正係数算出部と、
   上記補正係数算出部により算出された上記補正係数を用いて、上記ゲイン誤差および歪みによる誤差を補正する補正部とを備えることを特徴とするデジタル回路。
2. アナログ入力をデジタル値に変換して出力するアナログ／デジタル変換器と、当該アナログ／デジタル変換器から出力されたデジタル値をアナログ値に変換して出力するデジタル／アナログ変換器と、当該デジタル／アナログ変換器から出力されたアナログ値と上記アナログ入力とを加算し、その加算結果をゲイン分増幅して出力する、２つのコンデンサと増幅器とを有するスイッチトキャパシタ器とを備え、上記２つのコンデンサの容量マッチングと上記増幅器の有限ゲインとで表される上記ゲインを有するステージを複数有するアナログ／デジタル変換回路の上記ステージのデジタル出力の誤差を補正するデジタル回路であって、
   上記ステージのうち、所定のステージにおいてステージのゲイン誤差およびステージの増幅器の歪みによる誤差を補正するための補正係数を算出し、残りのステージにおいてステージのゲイン誤差による誤差を補正するための補正係数を算出する補正係数算出部と、
   上記補正係数算出部により算出された上記補正係数を用いて、上記誤差を補正する補正部とを備えることを特徴とするデジタル回路。
3. 上記補正部は、補正係数のうち少なくとも１つの補正係数を、当該補正係数が補正に用いられるデジタル出力とは異なるデジタル出力の補正に用いることを特徴とする請求項１または２に記載のデジタル回路。
4. アナログ入力をデジタル値に変換して出力するアナログ／デジタル変換器と、当該アナログ／デジタル変換器から出力されたデジタル値をアナログ値に変換して出力するデジタル／アナログ変換器と、当該デジタル／アナログ変換器から出力されたアナログ値と上記アナログ入力とを加算し、その加算結果をゲイン分増幅して出力する、２つのコンデンサと増幅器とを有するスイッチトキャパシタ器とを備え、上記２つのコンデンサの容量マッチングと上記増幅器の有限ゲインとで表される上記ゲインを有する１つのステージと、請求項１または３に記載のデジタル回路とを備えていることを特徴とするアナログ／デジタル変換回路。
5. アナログ入力をデジタル値に変換して出力するアナログ／デジタル変換器と、当該アナログ／デジタル変換器から出力されたデジタル値をアナログ値に変換して出力するデジタル／アナログ変換器と、当該デジタル／アナログ変換器から出力されたアナログ値と上記アナログ入力とを加算し、その加算結果をゲイン分増幅して出力する、２つのコンデンサと増幅器とを有するスイッチトキャパシタ器とを備え、上記２つのコンデンサの容量マッチングと上記増幅器の有限ゲインとで表される上記ゲインを有する複数のステージと、請求項１〜３のいずれか１項に記載のデジタル回路とを備えていることを特徴とするアナログ／デジタル変換回路。
6. 上記アナログ／デジタル変換回路は、上記ステージのうち全ステージまたは所定のステージが、補正用アナログ入力の入力が可能であると共に、上記アナログ入力および上記補正用アナログ入力のいずれをステージの入力とするかを切り替える入力切替部を備え、
   上記デジタル回路は、上記アナログ入力または上記補正用アナログ入力に対するデジタル値を獲得する出力獲得部を備え、
   上記補正係数算出部は、上記出力獲得部にて獲得した上記補正用アナログ入力に対するデジタル値に基づいて、上記各ステージのアナログ入出力特性を示す式の連立方程式の解を算出することにより上記補正係数を算出し、
   上記補正部は、上記補正係数を用いて、上記出力獲得部にて獲得した上記アナログ入力に対するデジタル値を補正することを特徴とする請求項４または５に記載のアナログ／デジタル変換回路。
7. 上記ゲイン誤差による誤差を補正するための補正係数は、上記ステージのゲイン、もしくはその指標であり、上記歪みによる誤差を補正するための補正係数は、上記増幅器の高次の歪み、もしくはその指標であることを特徴とする請求項６に記載のアナログ／デジタル変換回路。

Images