JP3964739B2

JP3964739B2 - パイプライン制御アナログ・デジタル変換器の演算増幅器の利得誤差を訂正する装置

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Publication number: JP3964739B2
Application number: JP2002166321A
Authority: JP
Inventors: アリアーメド
Original assignee: テキサスインスツルメンツインコーポレイテッド
Priority date: 2001-05-02
Filing date: 2002-05-01
Publication date: 2007-08-22
Anticipated expiration: 2022-05-01
Also published as: JP2002368618A; EP1255357A3; DE60229689D1; EP1255357A2; EP1255357B1

Description

【０００１】
【従来の技術】
パイプライン制御アナログ・デジタル変換器（ＡＤＣ）は、当業者には公知である。代表的なパイプライン制御ＡＤＣは複数のＡＤＣステージを含み、各ＡＤＣステージはアナログ入力の一部を１つまたは複数のビットに変換する。第１のＡＤＣステージはアナログ入力信号を受信し、第１の出力は１つまたは複数のデジタルビットを含み、第２の出力はアナログ残留電圧（ｒｅｓｉｄｕｅｖｏｌｔａｇｅ）である２つの出力を与える。１つまたは複数のデジタルビットは、デジタルフォーマットに変換されたアナログ入力信号の一部を表す。アナログ残留電圧は、ＡＤＣステージによって１つまたは複数のデジタルビットに変換された部分が除去された後に残るアナログ入力信号の量を表す。後続の各ＡＤＣステージは、前のＡＤＣステージからアナログ残留電圧を受信して、その一部を１つまたは複数のデジタルビットに変換する。ＡＤＣステージは、受信したアナログ入力残留電圧からデジタルフォーマットに変換されたその部分を除去して、次の隣接ステージにアナログ残留信号を出力する。普通、パイプライン制御ＡＤＣの最初のＡＤＣステージは最上位ビットを与え、最後のステージは最低位ビットを与える。各ＡＤＣステージから一緒に取り出されたデジタルビットは、ＡＤＣに与えられた入力信号のデジタル値を表す。
【０００２】
図１は、複数Ｎ個のステージ１０２、１０４、１０６、１０８および１１０を含む主パイプライン１０１を備えた先行技術による代表的なパイプライン制御ＡＤＣ１００を示している。第１のステージ１０２は、入力ライン１１１で入力信号Ｖ_inを受信する。各ステージ１０２〜１１０は、ライン１０３〜１１１にそれぞれ１つまたは複数のデジタル出力ビットを与える。ステージ１０８は、代表的なＡＤＣステージとして、より詳細に示されている。
【０００３】
ステージ１０８は、ライン１０９を介して入力信号Ｖ_inを受信するＭビットのＡＤＣ１１２を含む。入力信号Ｖ_inは、アナログ入力信号または前のステージの残留信号のいずれかである。ＭビットＡＤＣ１１２は、デジタル出力信号としてＭビットをライン１１４に与える。Ｍビット・デジタル・アナログ変換器１１６は、このＭビットの出力を読みとり、ＡＤＣ１１２によって与えられたＭビット語に対応するアナログ電圧をライン１１７に与える。減算モジュール１１９は、ライン１１８でライン１０９の入力電圧Ｖ_inからこのアナログ電圧を減算する。結果として生じた差は、ＡＤＣステージ１１２によって変換された入力電圧の一部が除去された後に残る入力信号の残留電圧である。増幅器の利得が２^Mに等しく、ある場合には２^M−１に等しい増幅器１２０は、この残留電圧を増幅する。増幅された残留信号は、ライン１２２を介して次の隣接ＡＤＣステージに与えられる。
【０００４】
【発明が解決しようとする課題】
理論的には、パイプライン制御ＡＤＣ１００は、入力信号のほぼ完全なデジタル表現を与えなければならない。しかし、実際には、パイプライン制御ＡＤＣに使用されている構成要素および増幅器は理想的ではない。たとえば、各ＡＤＣステージの増幅器モジュールに使用されている演算増幅器（ｏｐ−ａｍｐ）の開ループ利得（ｏｐｅｎ−ｌｏｏｐｇａｉｎ）は有限である。利得が有限であるため、各増幅器モジュールの利得は２^Mではない。したがって、増幅器によって与えられる残留信号は、デジタル部分が入力から除去された後のアナログ信号の量を正確に反映していない。前のステージからの誤差を増幅して伝搬するだけでなく、各ステージは、主パイプラインの下流の増幅器によってさらに増幅される全体の誤差に有限利得誤差（ｆｉｎｉｔｅｇａｉｎｅｒｒｏｒ）を加算する。
【０００５】
図２は、図１に示す増幅器１２０として機能するように構成されて配置される代表的な演算増幅器回路である。この増幅器の利得は、
【数１】

によって与えられる。ここで、増幅器の公称利得、Ｇは、（Ｃ１＋Ｃ２）／Ｃ２に等しい。しかし、式（１）に示されているように、誤差項Ｇ／Ａは、増幅器の実際の利得を低下させる。この誤差項が非常に小さく無視できるほど、開ループ利得Ａが十分に大きくない場合は、増幅器ステージの実際の利得は、期待した値より小さい。したがって、残留信号は予期した値より小さく、後続の各残留信号のアナログ・デジタル変換によって不正確な出力が生じる。上に注意したように、この不正確な出力は、後続の各ＡＤＣステージによって増幅されかつ伝搬される。各ＡＤＣステージは、ＡＤＣステージを含む増幅器モジュールに固有な有限利得誤差（ｆｉｎｉｔｅｇａｉｎｅｒｒｏｒ）に起因する全体の誤差に加えられる。したがって、残留信号がステージからステージへと伝搬するのに伴って、上流のＡＤＣステージからの誤差が、下流の各ＡＤＣステージによって増幅されて加算される。パイプライン制御ＡＤＣを実行する場合に要求されるサイズの制約と処理のため、演算増幅器の開ループ利得の値は１０００またはそれ以下のことが多いので、有限利得誤差を無視することはきない。
【０００６】
したがって、パイプライン制御ＡＤＣの増幅器モジュールの内部で使用される演算増幅器の有限な利得によって発生する誤差を低減するパイプライン制御アナログ・デジタル変換器を提供することは利点がある。
【０００７】
【課題を解決する手段】
パイプライン制御アナログ・デジタル変換器は、複数のアナログ・デジタル変換器ステージを含む主パイプラインと、主パイプラインの出力を補償するシャドー（ｓｈａｄｏｗ）パイプラインを含む。主パイプラインの各アナログ・デジタル変換器ステージは、デジタル出力とアナログ残留信号を与える。シャドー・パイプラインは、主パイプラインのアナログ・デジタル変換器ステージの１つから、少なくとも１つの利得誤差信号を受信する１つまたは複数のステージを含む。シャドー・パイプラインは、利得誤差信号を処理して補償信号（ｃｏｍｐｅｎｓａｔｉｏｎｓｉｇｎａｌ）を形成するように構成されて配置されている。補償信号は、アナログ残留信号と結合して、有限な誤差利得がほぼ除去されている補償された残留信号を与える。代替方法として、補償信号をデジタルフォーマットに変換し、主パイプラインのアナログ・デジタル変換器ステージの１つまたは複数のデジタル出力ビットと結合して、利得誤差のすべてがほぼ除去されている補償されたデジタル出力を与えてもよい。
【０００８】
一実施例においては、主パイプラインの複数のアナログ・デジタル変換器ステージは、シャドー・パイプラインに１つまたは複数の利得誤差信号を与える複数の誤差訂正ステージを形成する。シャドー・パイプラインは、受信した利得誤差信号を処理して、補償信号を与える。補償信号は、アナログ残留信号と結合して、前の増幅器ステージからの有限利得誤差が殆どない入力を後続のステージに与える。
【０００９】
他の実施例におけるシャドー・パイプラインは、複数のアナログ・デジタル変換器ステージから複数の利得誤差信号を受信し、これらの利得誤差信号を処理して補償信号を与える。この補償信号は、対応するアナログ残留信号と結合させて有限利得誤差項を除去してもよいし、補償信号をデジタルフォーマットに変換し、主パイプラインの１つまたは複数のアナログ・デジタル変換器ステージからの出力として与えられたデジタルビットと結合させて、それに含まれる有限利得誤差を除去してもよい。
【００１０】
【発明の実施の形態】
添付の図面とともに以下に続く本発明の詳細な説明を参照すれば、本発明をより十分に理解できるであろう。
【００１１】
図３は、パイプライン制御ＡＤＣの増幅器チェーン内の１つまたは複数の増幅器の有限利得誤差を訂正する装置の一実施例を示すブロック図である。この装置は、主増幅器パイプライン内の増幅器チェーンに含まれる４つの増幅器利得ステージ３０２、３０４、３０６および３０８を含む誤差訂正部分３００を含む。増幅器ステージ３０２〜３０８の少なくとも１つは、シャドー・パイプライン４００に利得誤差信号を与える。利得補償信号Ｖ₀₁／Ａ、Ｖ₀₂／Ａ、Ｖ₀₃／ＡおよびＶ₀₄／Ａは、特定のステージ内で使用される演算増幅器の開ループ利得Ａで除算された特定のステージの出力に等しい。利得誤差は、演算増幅器の加算ノードの入力から標本化される。シャドー・パイプライン４００は、少なくとも１つの利得誤差信号を受信してこの信号を処理し、出力としてアナログ補償信号を与えるように構成されて配置されている。アナログ補償信号は、ステージ３０８のアナログ残留信号である出力、Ｖ₀₄／Ａと結合する。一緒に結合すると、アナログ補償信号は、主パイプラインの下流のアナログ・デジタル変換器ステージによってデジタルフォーマットに変換されるＶ₀₄信号からほぼすべての有限利得誤差を除去する。
【００１２】
上に注意したように、増幅器ステージからの出力は、
【数２】

によって与えられる。ここでＧ（１−Ｇ／Ａ）の項は、増幅器ステージの利得に等しい。したがって、増幅器の出力信号は２つの成分を含む。第１の成分は、理想的な出力信号、Ｖ_in*Ｇ²であり、第２の成分は、誤差信号−Ｖ_in*Ｇ²／Ａである。ここで、Ｇは増幅器ステージの公称利得に等しく、Ａは増幅器ステージの内部で使用される演算増幅器の開ループ利得に等しく、Ｖ_inは増幅器ステージへの入力信号に等しい。したがって、後続の各ステージは、追加する有限利得誤差を与えながら、前のステージの理想的出力信号と誤差信号の両方を増幅する。このように、アナログ・デジタル変換器の主パイプラインの任意の増幅器ステージの出力は、開ループ利得Ａに関する級数展開（ｓｅｒｉｅｓｅｘｐａｎｓｉｏｎ）、
【数３】

で近似することができる。ここで分母の開ループ利得の値がＡ²かそれより大きいすべての項は無視できると考えられるので、この級数展開の２つの項以降を切り捨てた（ｔｈｅｓｅｒｉｅｓｅｘｐａｎｓｉｏｎｈａｓｂｅｅｎｔｒｕｎｃａｔｅｄａｆｔｅｒｔｗｏｔｅｒｍｓ）。式（３）におけるＮは、パイプライン制御ＡＤＣの増幅器ステージの個数に等しく、Ｇは、各ステージに含まれる各増幅器の利得に等しい。式（３）でＧは不変であると考えられているが、Ｇはステージごとに変わるかもしれない。Ｇがステージによって変わる場合、式（３）を、
【数４】

に修正することができる。ここで、Ｇ₁、Ｇ₂、Ｇ₃およびＧ₄の項は、パイプラインＡＤＣの誤差訂正部分３００内の４つの増幅器ステージの増幅器の利得に等しい。したがって、パイプラインＡＤＣに含まれる増幅器で使用される演算増幅器の有限利得に起因する誤差は、式（３）または式（３Ａ）の第２の項によって与えられる。
【００１３】
以下に示す実施例では、パイプラインＡＤＣの４つのステージが、パイプラインＡＤＣの誤差訂正部分３００として使用されている。４つのステージは例示のために与えられているにすぎないのであって、パイプラインＡＤＣのアーキテクチャの誤差訂正部分３００の中にいかなる個数の増幅器ステージを含めてもよいことを理解すべきである。その上、式（３）および（３Ａ）中の１つの誤差項だけが以下に示す式の中で使用されている。１つの誤差項は例示のためにのみ使用されているのであって、式（３）および（３Ａ）に示す級数展開の中では、任意の個数の誤差項を使用すれば、次第に正確な結果を得ることができることを理解すべきである。
【００１４】
図４〜図７は、シャドー・パイプラインを含む本発明の実施例を示している。シャドー・パイプラインは、主パイプラインの増幅器ステージの誤差訂正部分の中の増幅器ステージの１つによって与えられる入力誤差信号を処理する。入力誤差信号は、シャドー・パイプラインによって処理されると、補償信号４０８を与える。アナログ補償信号４０８は、主パイプラインの誤差訂正部分３００のアナログ残留出力信号と結合されると、主パイプラインの増幅器チェーンの中で使用される演算増幅器の有限な開ループ利得を補償する。各図のシャドー・パイプラインによって与えられる処理された入力利得誤差信号は、主パイプラインの誤差訂正部分によって与えられる信号出力と算術的に結合されて出力信号３１２を与える。図示されている実施例では、処理された入力誤差信号が、主パイプラインの誤差訂正部分３００によって与えられる出力信号３１２に加算される。何故ならば、式（２）、（３）および（３Ａ）に示されている誤差項は負だからである。補償された出力信号３１２は、主パイプラインの誤差訂正部分３００からの出力として与えられる。
【００１５】
図４に示す実施例において、主パイプラインの誤差訂正部分３００の第１のステージ３０２は、シャドー・パイプライン４００によって処理される利得誤差信号Ｖ₀₁／Ａをライン４０１に与える。この誤差信号は、シャドー・パイプライン４００の利得を表す利得Ｋと乗算される。アナログ残留信号から有限利得誤差をほぼ除去する利得Ｋの値を決定するためには、誤差信号をＫと乗算し、式（３）および（３Ａ）の誤差項に等しく設定すると、利得Ｋについて解かれる。上に注意したように、主パイプラインの誤差訂正部分３００のライン３１０上の出力は、切り捨てられた級数展開によって近似することができ、主パイプラインの誤差訂正部分３００の各ステージの不変の利得がＧであると想定すると、
【数５】

となる。ここで、Ｎは主パイプラインの誤差訂正部分３００の中のステージの個数に等しく、Ｇは各誤差訂正ステージの各増幅器ステージの不変の利得である。したがって、図４に示すように、Ｋの値、つまりシャドー・パイプラインの利得は６４であり、この場合はＧ＝２、Ｎ＝４である。
【００１６】
一般にＮ個のステージがあり、各ステージの利得がＧである誤差訂正部分３００の中のｊ番目の増幅器ステージによって与えられる利得誤差信号に対するシャドー・パイプラインの利得Ｋの値は、
【数６】

である。したがって、図５に示すように、第２のステージ３０６からとられた利得誤差信号、Ｖ₀₂／Ａに対するシャドー・パイプラインの総利得Ｋは、Ｇ^4+1-2*４＝３２である。図６に示すように、第３のステージ３０８からとられた利得誤差信号、Ｖ₀₃／Ａに対するシャドー・パイプラインの総利得Ｋは、Ｇ^4+1-3*４＝１６である。図７に示すように、第４のステージ３１０からとられた利得誤差信号、Ｖ₀₄／Ａに対するシャドー・パイプラインの総利得Ｋは、Ｇ^4+1-4*４＝８である。図７は、加算器４１２に正しい信号が存在することを保証するために必要な、利得が「１」の遅延ステージをさらに含む。
【００１７】
図示されている実施例では４つの誤差訂正ステージだけが使用されているが、どんな個数の誤差訂正ステージを使用してもよい。一般に、各ステージの誤差の寄与度（ｃｏｎｔｒｉｂｕｔｉｏｎ）は、最上位ビットステージから最低位ビットステージへと低下する。主パイプライン内で使用すべき誤差訂正ステージの個数の選択は、ユーザーが要求する精度の関数である。最終デジタル出力の精度を上げるには、より多くの誤差訂正ステージを使用することが必要である。
【００１８】
図４〜図７に示す各実施例におけるシャドー・パイプラインは、シャドー・パイプラインの総利得が、式（４）または式（５）で決定された値Ｋに等しいように設計者の所望する適当な個数のステージでよい。シャドー・パイプラインの増幅器ステージの個数に対して考慮すべきことには、増幅器モジュールに利用可能なＡＤＣチップ上で使用可能な面積と、使用可能なチップ面積で使用できる増幅器モジュールを形成する演算増幅器とそれに使用する構成部品のサイズと電気的特性を含めることができる。
【００１９】
或る状態では、ＡＤＣの誤差訂正ステージの増幅器の利得はそれぞれ違っているかもしれない。たとえば、パイプライン制御ＡＤＣのいくつかのステージの出力は１ビットであり、いくつかのステージの出力は１．５ビットであり、いくつかのステージの出力は２ビットかもしれない。この場合、以下に示すように、パイプライン制御ＡＤＣの各ステージの利得を乗算してパイプライン制御増幅器ステージの総利得を計算する。
【数７】

ここで、ｊの項は主パイプラインＡＤＣの誤差訂正部分３００内の誤差訂正ステージの位置に等しく、Ｎは誤差訂正部分内のステージの個数に等しい。
【００２０】
図８はシャドー・パイプライン８００の他の実施例を示しており、この中で主パイプラインの誤差訂正部分３００の各ステージは、上に説明したように利得誤差信号を与える。シャドー・パイプライン８００は、これらの誤差を累積してライン８１０に出力されたアナログ補償信号に結合する。補償信号は、誤差訂正部分３００の最終ステージ３０８からライン３１０に出力された信号と結合して、この出力から有限利得誤差を除去する。
【００２１】
図８に示す実施例におけるシャドー・パイプライン８００は、４つの誤差累積・処理ステージ８０２、８０４、８０６および８０８を含む。各誤差累積・処理ステージは、主パイプラインの誤差訂正部分３００内の対応するステージから利得誤差信号を受信する。したがって、ステージ３０２はＶ₀₁／Ａに等しいアナログ利得誤差信号をステージ８０２に与える。ステージ３０４はＶ₀₂／Ａに等しいアナログ利得誤差信号をステージ８０４に与える。ステージ３０６はＶ₀₃／Ａに等しいアナログ利得誤差信号をステージ８０６に与え、ステージ３０８はＶ₀₄／Ａに等しいアナログ利得誤差信号をステージ８０８に与える。誤差累積・処理ステージ８０２〜８０８のそれぞれは、前のステージに利得誤差信号があれば前のステージからこの信号を受信して、処理された信号に加算し、この合計と利得因子Ｇを乗算して出力信号を与える。したがって、パイプライン制御ステージの各ステージの利得がＧ_iであり、かつシャドー・パイプラインの各ステージの利得がＫであれば、誤差の中の類似の項を等しいとしてＫについて解くと、
【数８】

が生じる。図８に示すように、式（６）の１つの解はＧ＝２かつＫ＝２の場合である。一般に、どのシャドー・パイプライン・ステージの利得Ｋも、シャドー・パイプライン・ステージに利得誤差信号を与える対応する増幅器ステージの利得Ｇに等しい。しかし、次に示す式（６）の一般化された式が満足されるかぎり、Ｋはシャドー・パイプライン制御利得ステージの各ステージごとに変わるかもしれない。
【数９】

ここで、Ｋ_iの項はシャドー・パイプライン・ステージｉの利得の値に等しく、Ｇ_jの項はパイプライン制御利得ステージｊのそれぞれの利得に等しい。
【００２２】
図９は、１つまたは複数の誤差累積・処理ステージを含むシャドー・パイプライン９０２の他の実施例を示している。この実施例において、誤差累積・処理ステージ９０４によって与えられる補償信号は、アナログ・デジタル変換器ステージ９０６によってデジタルフォーマットに変換される。デジタル補償信号は、主パイプラインのあらかじめ選択されたステージからのデジタル出力ビットと算術的に結合されると、デジタル出力から有限利得誤差を除去する。
【００２３】
図９に示す実施例において、主パイプライン９０８は、１０ビットのパイプライン制御ＡＤＣを形成する１０個のＡＤＣステージ９１０〜９２８を含み、各ステージは、デジタル出力として１つまたは複数のデジタルビットＤ_iを与える。ここで、ｉは、各ＡＤＣステージの位置である。シャドー・パイプライン９０２は２つの部分に分割される。第１の部分は、シャドー・パイプライン９０２の４つのステージ９２０、９２２、９２４および９２６を含む誤差累積ステージ９０４である。誤差累積ステージ９０４は、出力としてライン９３７にアナログ補償信号を与える。シャドー・パイプライン９０２の第２の部分は、アナログ補償信号を受信して、それを１つまたは複数のデジタル誤差訂正ビットに変換するアナログ・デジタル出力ステージ９０６である。
【００２４】
図示されている実施例では、誤差累積ステージ９０４が主パイプライン９０８の第１の４つのステージ９１０〜９１６から誤差信号を受信する。第１の４つのステージのみが使用される。何故ならば、これらのステージで発生する誤差が総誤差の最大の成分になるからである。誤差累積ステージ１００４の４つのステージ９２０〜９２６のそれぞれは、主パイプライン９０８のステージ９１０〜９１６から利得誤差信号Ｖ₀₁／Ａ、Ｖ₀₂／Ａ、Ｖ₀₃／ＡおよびＶ₀₄／Ａをそれぞれ受信する。
【００２５】
誤差累積ステージ９０４の第１のステージ９３０は、第１の利得誤差信号Ｖ₀₁／Ａを受信する。第１のステージ９３０は、受信した利得誤差Ｖ₀₁／Ａと不変の利得因子Ｋ₁を乗算する。利得因子Ｋ₁は、対応するＡＤＣステージ９１０で使用される増幅器の利得に等しい。誤差累積ステージ９０４の後続の各ステージは、主パイプライン９０８の対応する増幅器ステージから受信した利得誤差信号に前のステージの出力を加算する。この合計は、主パイプライン９０８の対応するＡＤＣステージ内で使用される増幅器の利得Ｇに等しい不変の利得因子Ｋ₁と乗算される。したがって、ステージ９３２は、ステージ９３０の出力と利得誤差信号Ｖ₀₂／Ａを受信する。これら２つの信号は一緒に加算され、その合計は、主パイプライン９０８のステージ９１２で使用される増幅器の利得に等しい不変の利得因子Ｋと乗算される。ステージ９３４は、ステージ９３２の出力を受信しステージ９１４から利得誤差信号Ｖ₀₃／Ａを受信して、上に説明したようにこれらの信号を処理する。この２つの信号の合計を乗算する場合に使用される不変の利得因子は、ステージ９１４の利得に等しい。ステージ９３６は、ステージ９３４の出力と利得誤差信号Ｖ₀₄／Ａをステージ９１６から受信して、上に説明したようにこれらの信号を処理する。この２つの信号の合計を乗算する場合に使用される不変の利得因子は、ステージ９１６の利得に等しい。
【００２６】
誤差累積ステージ９０４の最終ステージ９２６からのアナログ補償出力信号は、少なくとも１ビットのアナログ・デジタル変換器を含むアナログ・デジタル変換器ステージ９０６に与えられる。図示されている実施例における第１のアナログ・デジタル変換器ステージ９２８は、誤差累積ステージ９０４の最終ステージ９３６から出力を受信し、主パイプライン９０８の増幅器ステージ９１８から利得誤差信号Ｖ₀₄／Ａを受信する。これらの信号は、一緒に加算され、ステージ９３８、９４０，９４２、９４４および９４６によってデジタルフォーマットに変換される。シャドー・パイプライン９０２のアナログ・デジタル変換器ステージ９３８〜９４６のそれぞれは、１つまたは複数のデジタル誤差訂正出力ビットを与える。ステージ９３８、９４０，９４２、９４４および９４６からのデジタル誤差訂正出力ビットは、主パイプライン９０８内の対応するステージ９２０、９２２、９２４、９２６および９２８のデジタル出力と加算することによって、それぞれ結合される。同様に、アナログ・デジタル変換器ステージ９３８−９４０−９４２、９４４および９４６によって与えられるデジタル誤差訂正ビットは、５ビットのフラッシュ・アナログ・デジタル変換器、サブレンジング（ｓｕｂｒａｎｇｉｎｇ）ＡＤＣ、２ステップまたはマルチ・ステップＡＤＣ、シグマ・デルタＡＤＣ、周期的アルゴリズム的（ｃｙｃｌｉｃａｎｄａｌｇｏｒｉｔｈｍｉｃ）ＡＤＣ、単一または２重スロープ（ｓｉｎｇｌｅｏｒｄｕａｌｓｌｏｐｅ）ＡＤＣ、または逐次近似ＡＤＣ、または適切な出力分解能と速度を備えた任意の形式のアナログ・デジタル変換器によって与えられてもよい。
【００２７】
図１２は、シャドー・パイプライン１２０２の各ステージが誤差累積アナログ・デジタル変換器（ｅｒｒｏｒ−ａｃｃｕｍｕｌａｔｉｎｇ−ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ−ｃｏｎｖｅｒｔｅｒ）ステージである代替実施例を示している。シャドー・パイプラインの第１のステージ１２２８は、主パイプライン１２０４の第１のステージ１２０６から出力誤差信号１２４６を受信する。第１のシャドー・ステージ１２２８は、この出力誤差信号１２４８をＭビットのデジタル語に変換し、シャドー・パイプライン１２０２の第２のステージ１２３２に残留信号を与える。第２のステージ１２３２は、第１のステージ１２３０から残留信号１２４８を受信し、主パイプライン１２０８の第２のステージ１２１２から出力誤差信号１２５０を受信する。
第２のステージ１２１２は、この２つの誤差信号を一緒に累積し、この累積された誤差をＭビットのデジタル語に変換して、シャドー・パイプライン１２０２の第３のステージ１２３４に残留信号１２５２を与える。後続の各ステージ１２３２〜１２４４は、前のステージから残留信号１２５２〜１２６６をそれぞれ受信して、主パイプライン１２０４の対応するアナログ・デジタル・ステージの出力誤差信号１２５４〜１２６５とともにこの残留誤差信号を累積する。シャドー・パイプライン１２０２によって与えられる出力誤差ビットＤｅ１〜Ｄｅ１０は、主パイプライン１２０４によって与えられる出力ビットＤ１〜Ｄ１０にそれぞれ加算され、デジタル出力から出力利得誤差の項を除去する。上に説明したように、出力誤差ビットＤｅ１〜Ｄｅ１０は、パイプライン制御アナログ・デジタル変換器によって与えられてはならない。出力誤差ビットＤｅ１〜Ｄｅ１０は、１０ビットのフラッシュ・アナログ・デジタル変換器、サブレンジングＡＤＣ、２ステップまたはマルチ・ステップＡＤＣ、シグマ・デルタＡＤＣ、周期的アルゴリズム的ＡＤＣ、単一または２重スロープＡＤＣ、または逐次近似ＡＤＣ、または適切な出力分解能と速度を備えた任意の形式のアナログ・デジタル変換器によって与えられてもよい。
【００２８】
或る状態では、利得誤差信号が大きくて、誤差累積ステージ１００４でオーバーフローが発生するかもしれない。このことは、たとえば、開ループ利得が５００〜１０００ではなく、５０〜１００のオーダーである演算増幅器によって起こるかもしれない。この場合、図１０に示すように、シャドー・パイプラインは、第１のシャドー・パイプライン１００２と第２のシャドー・パイプライン１００４の少なくとも２つの部分に分割される。第１のシャドー・パイプライン１００２は、主パイプライン９０８の第１の３個のステージ９１０〜９１４から第１組の利得誤差信号Ｖ₀₁／Ａ、Ｖ₀₂／ＡおよびＶ₀₃／Ａを受信する誤差累積ステージ１００６を含む。この第１組の利得誤差信号は、図９について上に説明したように、誤差累積ステージ１００６によって処理される。第１の利得誤差信号Ｖ₀₁／Ａを受信するのは、誤差累積ステージ１００６の第１のステージ１０１４である。第１のステージ１０１４は、受信した利得誤差Ｖ₀₁／Ａと、不変の利得因子Ｋ₁を乗算する。利得因子Ｋは、対応するＡＤＣステージ９１０で使用される増幅器の利得に等しい。誤差累積ステージ１００６の後続の各ステージは、主パイプライン９０８の対応する増幅器ステージから受信した利得誤差信号に前のステージの出力を加算する。この合計は、主パイプライン９０８の対応するＡＤＣステージで使用される増幅器の利得Ｇに等しい不変の利得因子Ｋと乗算される。したがって、ステージ１０１６は、ステージ１０１４の出力と利得誤差信号Ｖ₀₃／Ａを受信する。これら２つの信号は一緒に加算され、その合計は、主パイプライン９０８のステージ９１２で使用される増幅器の利得に等しい不変の利得因子と乗算される。ステージ１０１８は、ステージ１０１６の出力を受信し、ステージ９１４から利得誤差信号Ｖ₀₃／Ａを受信して、上に説明したようにこれらの信号を処理する。ステージ１０１８が第１のデジタル誤差出力ステージ１０１４に第１のアナログ補償信号を与えると、ここで第１のアナログ補償信号は１つまたは複数の第１のデジタル誤差訂正ビットに変換される。第１のデジタル誤差出力ステージ１０１４は、パイプライン制御アナログ・デジタル変換器またはフラッシュ・アナログ・デジタル変換器ステージ、サブレンジングＡＤＣ、２ステップまたはマルチ・ステップＡＤＣ、シグマ・デルタＡＤＣ、周期的アルゴリズム的ＡＤＣ、単一または２重スロープＡＤＣ、または逐次近似ＡＤＣ、つまり適切な出力分解能と速度を備えた任意の形式のアナログ・デジタル変換器でよい。
【００２９】
第２のシャドウ・パイプライン１００４は、主パイプライン９０８の第２グループの誤差訂正ステージ９１６〜９２０から第２組の利得誤差信号Ｖ₀₄／Ａ、Ｖ₀₅／ＡおよびＶ₀₆／Ａを受信する誤差累積ステージ１００６を含む。この第２組の利得誤差信号は、上に説明したように、誤差累積ステージ１００６によって処理される。即ち、誤差累積ステージ１００４の第２のステージ１００４が第１の利得誤差信号Ｖ₀₄／Ａを受信する。第１のステージ１０３２は、受信した利得誤差Ｖ₀₄／Ａと不変の利得因子Ｋ₁を乗算する。利得因子Ｋは、対応するＡＤＣステージ９１６で使用される増幅器の利得に等しい。誤差累積ステージ１０１０の後続の各ステージは、主パイプライン９０８の対応する増幅器ステージから受信した利得誤差信号に前のステージの出力を加算する。この合計は、主パイプライン９０８の対応するＡＤＣステージで使用される増幅器の利得Ｇに等しい不変の利得因子Ｋと乗算される。したがって、ステージ１０３４は、ステージ１０３２の出力と利得誤差信号Ｖ₀₅／Ａを受信する。これら２つの信号は一緒に加算され、その合計は、主パイプライン９０８のステージ９１８で使用される増幅器の利得に等しい不変の利得因子と乗算される。ステージ１０３６は、ステージ１０３４の出力を受信しステージ９２０から利得誤差信号Ｖ₀₆／Ａを受信して、上に説明したようにこれらの信号を処理する。ステージ１０３６が第２のデジタル誤差出力ステージ１０１２に第２のアナログ補償信号を与えると、ここで第２のアナログ補償信号は１つまたは複数の第２のデジタル誤差訂正ビットに変換される。第１と第２のデジタル誤差出力ステージ１０１２および１００８からの対応するデジタル誤差訂正ビットのそれぞれは、デジタル出力の有限利得誤差をほぼ除去するため、主パイプライン１００２によって与えられる対応するデジタル出力ビットに加算される。第２のデジタル誤差出力ステージ１０１２は、パイプライン制御アナログ・デジタル変換器またはフラッシュ・アナログ・デジタル変換器ステージ、サブレンジングＡＤＣ、２ステップまたはマルチ・ステップＡＤＣ、シグマ・デルタＡＤＣ、周期的アルゴリズム的ＡＤＣ、単一または２重スロープＡＤＣ、または逐次近似ＡＤＣ、つまり適切な出力分解能と速度を備えた任意の形式のアナログ・デジタル変換器でよい。
【００３０】
図１１は、本明細書で説明して実施例のシャドー・パイプライン内の使用に適したスイッチドキャパシタ増幅器（ｓｗｉｔｃｈｅｄｃａｐａｃｉｔｏｒａｍｐｌｉｆｉｅｒ）を示している。その出力は、
【数１０】

によって与えられる。ここでＣ１、Ｃ２およびＣ３はそれぞれコンデンサ９０６、９０４および９０８の値であり、Ａは、演算増幅器９０２の開ループ利得である。上式からＣ１およびＣ３を消去することによって、利得が「１」の遅延回路が与えられる。Ｃ１を消去すると、利得のない加算回路になる。コンデンサの比を調整することによって、入力に適当な利得因子が与えられる。
【００３１】
ここに開示した本発明の考え方から逸脱することなく、上に説明したパイプラインＡＤＣの有限利得誤差を訂正する方法と装置の変形と修正をつくることができることは、当業者はさらによく理解できるはずである。したがって、特許請求に示す範囲と趣旨によってのみ限定されるものとして本発明を考察すべきである。
【図面の簡単な説明】
【図１】従来の技術によるパイプライン制御アナログ・デジタル変換器のブロック図。
【図２】図１に示すパイプライン制御アナログ・デジタル変換器に使用される従来の技術によるスイッチドキャパシタ増幅器（ｓｗｉｔｃｈｅｄｃａｐａｃｉｔｏｒａｍｐｌｉｆｉｅｒ）の模式的回路図。
【図３】本発明による、誤差訂正部分とシャドー・パイプラインを備えたパイプライン制御アナログ・デジタル変換器の一実施例の機能的ブロック図。
【図４】図３に示す機能的ブロック図の実施例を示す機能的ブロック図。
【図５】図３に示す機能的ブロック図の他の実施例を示す機能的ブロック図。
【図６】図３に示す機能的ブロック図の他の実施例を示す機能的ブロック図。
【図７】図３に示す機能的ブロック図の他の実施例を示す機能的ブロック図。
【図８】誤差累積部分を含むシャドー・パイプラインを示す機能的ブロック図。
【図９】誤差累積部分とアナログ・デジタル変換部分を含むシャドー・パイプラインを示す機能的ブロック図。
【図１０】２つのシャドー・パイプラインを使用するパイプライン制御アナログ・デジタル変換器を示す機能的ブロック図
【図１１】本発明における使用に適したスイッチドキャパシタ回路の模式図。
【図１２】アナログ・デジタル変換シャドー・パイプラインを使用するパイプライン制御アナログ・デジタル変換器を示す機能的ブロック図。
【符号の説明】
３００、９０８、１２０４主パイプライン
３０３入力信号
３０２、３０４、３０６、３０８主パイプラインの増幅器ステージ
３１０主パイプラインの出力ライン
３１２出力信号
４００、５００、６００、７００、８００、９０２、１２０２シャドー・パイプライン
４０８補償信号
４１２、６０４加算器
９１０−９２８、１２０６−１２２４主パイプラインのＡＤＣステージ
１００２、１００４第１と第２のシャドー・パイプライン
８０２−８０８、９３０−９４６、１０１４−１０４２シャドー・パイプラインのＡＤＣステージ
９０４、１００６、１０１０誤差累積ステージ
１２００スイッチドキャパシタ増幅器

Claims

対応する利得をもつ増幅器が各ステージにある複数のアナログ・デジタル変換器ステージを含む主パイプラインを備えたパイプライン制御アナログ・デジタル変換器において、増幅器の利得誤差を補償する装置であって、
前記主パイプライン内に所定の個数の隣接するアナログ・デジタル変換器ステージを含むとともに残留出力信号を与える複数の誤差訂正ステージと、
少なくとも１つのシャドウ・ステージを有し、前記複数の訂正ステージの少なくとも１つの誤差から利得誤差信号を受信し、補償信号を与えるように構成されて配置されたシャドー・パイプラインであって、前記複数の誤差訂正ステージの前記少なくとも１つから受信した前記利得誤差信号と、利得因子を乗算するように構成されて配置され、前記利得因子は、前記後続の誤差訂正ステージのそれぞれに対応する前記利得に、前記複数の誤差訂正ステージ内のステージのそれぞれに対応する各利得の合計を乗算した積にほぼ等しい前記シャドー・パイプラインと、
前記補償信号と前記残留出力信号を結合して、誤差が補償された信号を与えるように構成されて配置された結合モジュールと、
を含む装置。
請求項１に記載の装置において、前記主パイプラインの各ステージの前記増幅器に対応する前記利得は「２」であり、前記複数の誤差訂正ステージの個数はＮであり、前記少なくとも１つのシャドー利得ステージの利得はＮ*２^Nである前記装置。
請求項１に記載の装置において、前記複数の誤差訂正ステージの少なくとも１つは、前記第１の誤差訂正ステージである前記装置。
請求項１に記載の装置において、前記結合モジュールは、前記残留出力信号からの前記補償信号を加算するように構成されて配置された加算モジュールである前記装置。
請求項２に記載の装置において、前記複数の誤差訂正ステージの前記第１のステージは、前記主パイプラインの前記第１のアナログ・デジタル変換器ステージである前記装置。
請求項１に記載の装置において、前記少なくとも１つのシャドー・ステージは、アナログ・デジタル変換器を含み、前記補償信号は、少なくとも１つのデジタル誤差ビットである前記装置。
対応する利得をもつ増幅器が各ステージにある複数のアナログ・デジタル変換器ステージを含む主パイプラインを備えたパイプライン制御アナログ・デジタル変換器において、増幅器の利得誤差を補償する装置であって、
前記主パイプライン内に所定の個数の隣接するステージを含み、第１の誤差訂正ステージと、複数の後続誤差訂正ステージを含み、残留出力信号を与える複数の誤差訂正ステージと、
少なくとも１つのシャドウ・パイプライン・ステージを含み、前記シャドー・パイプライン・ステージは複数の誤差訂正ステージから複数の利得誤差信号を受信し、前記少なくとも１つのシャドウ・ステージは、前記複数の利得誤差信号を結合し、出力信号として補償信号を与えるように構成されて配置されたシャドー・パイプラインであって、前記主パイプ・ライン内の各ステージの増幅器に対応する利得がＧであり、前記シャドウ・パイプライン内の各対応するステージの利得が少なくともＧである、前記シャドー・パイプラインと、
前記補償信号を前記残留出力信号と結合して、誤差が補償された信号を与えるように構成されて配置された結合モジュールと、
を含む装置。
請求項７に記載の装置において、前記少なくとも１つのシャドウ・ステージは複数のシャドウ・ステージを含み、第１のシャドウ・ステージは前記複数の誤差訂正ステージ内の前記第１のステージから第１の利得誤差信号を受信し、前記第１の利得誤差信号と第１の利得定数を乗算して第１のシャドウ信号を与えるように校正されて配置され、後続の各シャドー・パイプライン・ステージは、前記前のシャドー・パイプライン・ステージからシャドウ信号を受信し、前記複数の誤差訂正ステージの対応する訂正ステージから利得誤差信号を受信し、前記シャドウ信号と前記利得誤差信号を一緒に加算して、前記合計と利得因子を乗算し、前記複数のシャドウ・ステージは前記補償信号を与える前記装置。
請求項８に記載の装置において、前記複数のシャドウ・ステージのそれぞれの前記利得は、前記複数の誤差訂正ステージ内の前記アナログ・デジタル変換器ステージ内に含まれ、前記利得誤差信号を誤差訂正ステージに与える対応する増幅器の前記利得に等しい前記装置。
請求項９に記載の装置において、前記主パイプラインの各ステージの増幅器に対応する利得は「２」である前記装置。
請求項８に記載の装置において、前記最初の誤差訂正ステージは、前記パイプライン制御アナログ・デジタル変換器の第１のステージである前記装置。
請求項７に記載の装置において、前記少なくとも１つのシャドウ・ステージはアナログ・デジタル変換器を含み、前記補償信号は、少なくとも１つのデジタル誤差ビットである前記装置。
各ステージが少なくとも１つのデジタルビットを与え、対応する利得をもつ増幅器が各ステージにある複数のアナログ・デジタル変換器ステージを含む主パイプラインを備えたパイプライン制御アナログ・デジタル変換器において、増幅器の利得誤差を補償する装置であって、
複数のシャドー・パイプライン・ステージを含み、誤差累積部分とシャドウ・アナログ・デジタル補償出力部分を含むシャドー・パイプラインと、
前記主パイプライン内に含まれる前記複数のアナログ・デジタル変換器ステージのサブセットから複数の利得誤差入力を受信し、前記受信した複数の利得誤差を累積して処理するとともに、出力としてアナログ補償信号を与えるように構成されて配置された前記誤差累積部分と、
前記アナログ補償信号を受信し、前記アナログ補償誤差信号に応答してＭビットの出力デジタル信号を与えるように構成されて配置された前記シャドウ・プロセッサの前記シャドウ・アナログ・デジタル出力部分と、
前記Ｍビットの出力デジタル信号と、前記主パイプラインの前記複数のアナログ・デジタル変換器ステージによって与えられる前記最低位のＭビットを加算するように構成されて配置された加算器ステージと、
を含む装置。
請求項１３に記載の装置において、前記シャドウ・プロセッサの前記シャドウ・アナログ・デジタル出力部分は、パイプライン制御アナログ・デジタル変換器を含む前記装置。
請求項１３に記載の装置において、前記シャドウ・プロセッサの前記シャドウ・アナログ・デジタル出力部分は、フラッシュ・アナログ・デジタル変換器、サブレンジング・アナログ・デジタル変換器、２ステップまたはマルチ・ステップ・アナログ・デジタル変換器、シグマ・デルタ・アナログ・デジタル変換器、周期的アルゴリズム的アナログ・デジタル変換器、単一または２重スロープ・アナログ・デジタル変換器または逐次近似アナログ・デジタル変換器、つまり適切な出力分解能と速度を備えた任意の形式のアナログ・デジタル変換器のグループからの１つを含む前記装置。
各ステージが少なくとも１つのデジタルビットを与え、対応する利得をもつ増幅器が各ステージにある複数のアナログ・デジタル変換器ステージを含む主パイプラインを備えたパイプライン制御アナログ・デジタル変換器において、増幅器の利得誤差を補償する装置であって、
それぞれが複数のシャドー・パイプライン・ステージと、誤差累積部分およびアナログ・デジタル補償出力部分を含む少なくとも第１と第２のシャドー・パイプラインと、
前記主パイプラインに含まれる前記複数のアナログ・デジタル変換器ステージの第１のサブセットから複数の利得誤差入力を受信し、前記受信した複数の利得誤差を累積して処理し、出力として第１のアナログ補償信号を与えるように構成されて配置された前記第１のシャドー・パイプラインの前記誤差累積部分と、
前記主パイプラインの前記複数のアナログ・デジタル変換器ステージの第２のサブセットから複数の利得誤差入力を受信し、前記受信した複数の利得誤差を累積して処理し、出力として第２のアナログ補償信号を与えるように構成されて配置された前記第２のシャドー・パイプラインの前記誤差累積部分と、
前記第１のアナログ補償信号を受信し、前記アナログ補償誤差信号に応答して、Ｍビットの出力デジタル信号を与えるように構成されて配置された前記第１のシャドウ・プロセッサの前記誤差のアナログ・デジタル出力部分と、
前記第２のアナログ補償信号を受信し、前記アナログ補償誤差信号に応答して、Ｌビットの出力デジタル信号を与えるように構成されて配置された前記第２のシャドウ・プロセッサの前記誤差のアナログ・デジタル出力部分と、
前記Ｍビットの出力デジタル信号と、前記主パイプラインの前記複数のアナログ・デジタル変換器ステージによって与えられる前記最低位のＭビットを加算し、さらに前記Ｌビットの出力デジタル信号と、前記主パイプラインの前記複数のアナログ・デジタル変換器ステージによって与えられる前記最低位のＬビットを加算するように構成されて配置された加算器ステージと、
を含む装置。
請求項１６に記載の装置において、前記第１のシャドウ・プロセッサの前記誤差のアナログ・デジタル出力部分は、パイプライン制御アナログ・デジタル変換器を含む前記装置。
請求項１６に記載の装置において、前記第１のシャドウ・プロセッサの前記誤差のアナログ・デジタル出力部分は、フラッシュ・アナログ・デジタル変換器、サブレンジング・アナログ・デジタル変換器、２ステップまたはマルチ・ステップ・アナログ・デジタル変換器、シグマ・デルタ・アナログ・デジタル変換器、周期的アルゴリズム的アナログ・デジタル変換器、単一または２重スロープ・アナログ・デジタル変換器または逐次近似アナログ・デジタル変換器、つまり適切な出力分解能と速度を備えた任意の形式のアナログ・デジタル変換器のグループからの１つを含む前記装置。
請求項１６に記載の装置において、前記第２のシャドウ・プロセッサの前記誤差のアナログ・デジタル出力部分は、パイプライン制御アナログ・デジタル変換器を含む前記装置。
請求項１６に記載の装置において、前記第２のシャドウ・プロセッサの前記誤差のアナログ・デジタル出力部分は、フラッシュ・アナログ・デジタル変換器、サブレンジング・アナログ・デジタル変換器、２ステップまたはマルチ・ステップ・アナログ・デジタル変換器、シグマ・デルタ・アナログ・デジタル変換器、周期的アルゴリズム的アナログ・デジタル変換器、単一または２重スロープ・アナログ・デジタル変換器または逐次近似アナログ・デジタル変換器、つまり適切な出力分解能と速度を備えた任意の形式のアナログ・デジタル変換器のグループからの１つを含む前記装置。