JP2004128995A - 信号変換方法とこの方法を利用可能な信号変換回路およびアナログ−デジタル変換回路 - Google Patents
信号変換方法とこの方法を利用可能な信号変換回路およびアナログ−デジタル変換回路 Download PDFInfo
- Publication number
- JP2004128995A JP2004128995A JP2002291720A JP2002291720A JP2004128995A JP 2004128995 A JP2004128995 A JP 2004128995A JP 2002291720 A JP2002291720 A JP 2002291720A JP 2002291720 A JP2002291720 A JP 2002291720A JP 2004128995 A JP2004128995 A JP 2004128995A
- Authority
- JP
- Japan
- Prior art keywords
- value
- input
- signal
- circuit
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
- H03M1/186—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedforward mode, i.e. by determining the range to be selected directly from the input signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/44—Sequential comparisons in series-connected stages with change in value of analogue signal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
【課題】アナログデジタル変換回路において、変換性能の維持と低電圧化の要求を満たすことが望まれていた。
【解決手段】アナログ−デジタル変換回路１００の第１変換部１０において、第１ＡＤ変換部２０は入力電圧をデジタル値に変換し、第１ＤＡ変換部２２はそのデジタル値を再度アナログ値に変換する。比較部１２は入力電圧の範囲を判定し、その結果に応じて調整した値をサンプルホールド回路１６が保持する。第１ＤＡ変換部２２はデジタル値に同様の調整を加える。第１増幅回路１８は保持された値と第１ＤＡ変換部２２の出力の差分を増幅して次段へ送る。
【選択図】 図１
【解決手段】アナログ−デジタル変換回路１００の第１変換部１０において、第１ＡＤ変換部２０は入力電圧をデジタル値に変換し、第１ＤＡ変換部２２はそのデジタル値を再度アナログ値に変換する。比較部１２は入力電圧の範囲を判定し、その結果に応じて調整した値をサンプルホールド回路１６が保持する。第１ＤＡ変換部２２はデジタル値に同様の調整を加える。第１増幅回路１８は保持された値と第１ＤＡ変換部２２の出力の差分を増幅して次段へ送る。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ−デジタル変換器に関する。本発明は特に、パイプライン型アナログ−デジタル変換器の性能を向上させる技術に関する。
【０００２】
【従来の技術】
従来より、多段パイプライン型のアナログ−デジタル変換器（以下、「ＡＤ変換器」という。）は、その内部にサンプルホールド回路や増幅回路が利用されるが（例えば、特許文献１参照。）、これらの出力可能な電圧範囲はそれぞれの特性としてあらかじめ決まっている。
【０００３】
【特許文献１】
特開平９−２７５３４２号公報 （第９−１６頁、第１図）
【特許文献２】
特開平９−６９７７６号公報 （第４−６頁、第１図）
【０００４】
【発明が解決しようとする課題】
上記回路の出力電圧は理論的に入力電圧に比例するが、回路の特性として定まる有効な出力範囲を超えると必ずしも比例した出力が得られない。したがって入力電圧値によっては正確な値を次の段へ伝達できず、全体の変換精度が低下してしまうおそれがあった。
【０００５】
一方、ＡＤ変換器全体の設計として低電圧化は一つの大きなテーマであり、構成する回路の出力範囲を大きくとることは課題に逆行する。装置全体の低電圧化が進むに伴い、出力範囲の狭い回路を採用する必要性はより高まっていくものと考えられる。
【０００６】
本発明はこうした状況に鑑みなされたものであり、その目的はＡＤ変換器の変換精度を高める点にある。別の目的は、出力範囲の狭いサンプルホールド回路や差動増幅回路を用いても変換精度を維持できる設計を実現する点にある。さらに別の目的は、回路の省電力化にある。さらに別の目的は、低電圧でも動作可能なＡＤ変換器を実現する点にある。
【０００７】
【課題を解決するための手段】
本発明のある実施の形態は信号変換方法である。この方法は、入力信号の範囲を判定するステップと、その入力信号が変換性能の良好な範囲に収まるよう判定の結果に応じて参照信号のレベルを設定するステップと、その参照信号を用いて入力信号に調整を加えた値を保持するステップと、その保持するステップと並行して入力信号を目的の信号に変換するステップと、保持する入力信号に生じた一時的な値の変動を解消するステップと、を有する。
【０００８】
入力信号の範囲の判定は、例えば入力信号の電圧値が正であるか負であるかの判定であってもよいし、入力信号が所定の範囲に属するか否かの判定であってもよい。「変換性能」とは、入力信号を所望の形式に変換する際の精度や効率などの能力であってもよい。「良好な範囲」は、例えば、変換回路を構成する素子がもつ入出力特性において理想的な値または期待通りの値が得られる範囲である。「参照信号」は、基準電圧をもとに設定される信号であって、例えば上記の変換を処理するとき入力信号の値を取得して一時的に保持するための回路が参照してもよい。
【０００９】
参照信号は入力信号の範囲に応じて異なる値が設定される。参照信号が０Ｖ以外に設定されると、回路によって保持される値が一時的に変動して本来の値をなさない。その代わりに、回路が保持する値は変換性能を良好に保つ範囲に属する。一時的な変動は、変換の途上において別の調整を行うことによって解消する。以上の方法により、変換性能を良好に保った状態のまま入力信号を目的の信号に変換することができる。入力信号の電圧値が所定の範囲を超えないのでより低電圧での変換が可能となり、消費電力を低減できる。
【００１０】
本発明の別の形態は信号変換回路である。この回路は、入力信号の値が変換性能の良好な範囲に収まるようその入力信号の範囲に応じて参照信号のレベルを設定する第１調整ユニットと、入力信号を目的の信号へ変換する途上で、参照信号の作用によって入力信号に生じた一時的な値の変動を解消する第２調整ユニットと、を有する。
【００１１】
第１調整ユニットは、参照信号に基づいて信号をサンプリングしてこれを保持するサンプルホールド回路、または参照信号に基づいて信号を増幅する増幅回路を含んでもよい。これらの回路の出力は、レベルが調整された参照信号の作用によって一定範囲に収まるよう変動してもよい。これにより、出力値と入力値の比例関係が維持される。第２調整ユニットによる変動の解消方法は、例えば保持され値を加減するときに、その加減する値を調整する方法がある。
【００１２】
以上の回路により、信号変換性能を良好に保った状態のまま入力信号を目的の信号に変換することができる。また入力信号が一定範囲を超えないのでより低電圧にて変換が可能となり、消費電力を低減できる。
【００１３】
本発明のさらに別の形態はアナログ−デジタル変換回路である。この回路は、入力アナログ電圧の値が変換性能の良好な範囲に収まるよう入力アナログ電圧の範囲に応じて参照信号のレベルを設定する第１調整ユニットと、入力アナログ電圧の値をデジタル値へ変換するＡＤ変換部と、参照信号を作用させた結果として変換途上に生じる入力アナログ電圧の値の一時的な変動を解消する第２調整ユニットと、を有する。
【００１４】
ＡＤ変換部は、入力アナログ電圧の値を所定ビット数で表現されるデジタル値に変換するための複数のコンパレータとエンコーダなどにより構成される点で狭義のアナログ−デジタル変換回路といえる。このようなＡＤ変換部を複数段設け、入力アナログ電圧をもとにそれぞれが段階的に上位から数ビットずつのデジタル値を生成するパイプライン構成としてもよい。その場合、各段が何ビットずつ生成するかの配分は設計思想に基づいて任意に設定できる。第１調整ユニットおよび第２調整ユニットをいずれの段に設けてもよい。
【００１５】
第１調整ユニットは、入力アナログ電圧の範囲を判定する少なくとも一つのコンパレータと、調整された参照信号をもとに良好な範囲に収まるよう入力アナログ電圧の値に一時的な変動を加えた値を保持するサンプルホールド部と、を含んでもよい。第２調整ユニットは、ＡＤ変換部の出力に一時的な変動を解消する調整を加えてアナログ値に変換するＤＡ変換回路と、そのアナログ値をサンプルホールド部に保持されるアナログ電圧の値から差し引いて信号増幅する差動増幅回路と、を含んでもよい。
【００１６】
サンプルホールド回路が保持する値において意図しない誤差があると全体的なＡＤ変換の精度も低下してしまう。したがって、サンプルホールド回路の出力に誤差が生じてしまうような入力電圧に対しては、後に相殺することを前提として意図的な変動をあらかじめ加えておくことにより全体の誤差を低減させる。その変動と同じ変動をＤＡ変換回路の出力値にも反映させることで相殺が実現される。
【００１７】
以上の回路により、ＡＤ変換性能を良好に保つとともに、より低電圧にて変換が可能となり、消費電力を低減できる。また、調整のための回路は、サンプルホールド回路およびＤＡ変換回路の内部設計において実現でき、必要な構成を最小限に留める。
【００１８】
本発明のさらに別の形態もまたアナログ−デジタル変換回路である。この回路は、アナログ信号をデジタル信号へ変換する回路であって、入力アナログ電圧の値を取得して所定ビット数のデジタル値に変換するＡＤ変換部と、ＡＤ変換部が取得すべき入力アナログ電圧が変換性能の良好な範囲に収まるよう調整された値を取得して保持するサンプルホールド部と、を有する。
【００１９】
この回路は、サンプルホールド回路の入力と出力の関係が理想的に保たれるよう調整する点で目的や思想における他の形態との共通点がある。一方、この回路で着目すべき点は、ＡＤ変換部によって変換されるべき値と、サンプルホールド部によって保持されるべき値が相違することである。すなわち、ＡＤ変換部には入力アナログ値がそのまま入力されるのに対し、サンプルホールド部へはいったん調整された値が入力される。したがって、ＡＤ変換部はサンプルホールド部が保持する前のアナログ値を変換対象とする。また、ＡＤ変換部のデジタル出力を再度アナログ値に変換するときにサンプルホールド部に対する調整と同様の調整を施すことにより、全体の変換精度は良好に保たれる。
【００２０】
サンプルホールド部へ入力されるべき値は、ＡＤ変換部の出力を再度アナログ値に変換してその値を元の入力アナログ値から差し引いた値であってもよい。この場合、サンプルホールド部へ入力される前にある程度電圧値が小さくなるので、変換性能が良好な範囲に収まりやすい。これらの構成によってもＡＤ変換性能を良好に保ち、低電圧での変換、消費電力の低減を実現できる。
【００２１】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、などの間で変換したものもまた、本発明の態様として有効である。
【００２２】
【発明の実施の形態】
（第１実施形態）
図１は、第１実施形態におけるアナログ−デジタル変換回路の構成を示す。アナログ−デジタル変換回路１００は、第１変換部１０、第２変換部３０、第３変換部５０、および第４変換部７０を有するパイプライン型ＡＤ変換回路である。この回路は、第１変換部１０から第４変換部７０までの４段にわたり、４ビット、２ビット、２ビット、２ビットの順で計１０ビットのＡＤ変換を処理する。
【００２３】
第１変換部１０において、第１ＡＤ変換部２０は入力アナログ電圧Ｖｉｎを４ビットのデジタル値に変換する。そのデジタル値は、４段構成である第１ラッチ回路２４によって４クロック遅延された上でデジタル出力回路２６へ入力される。第１ＡＤ変換部２０の出力は、第１ＤＡ変換部２２によって再度アナログ値に変換され、第１増幅回路１８へ入力される。
【００２４】
入力アナログ電圧Ｖｉｎは、サンプルホールド回路１６によってサンプリングされ、第１ＡＤ変換部２０および第１ＤＡ変換部２２の処理が終わるまで保持される。第１増幅回路１８は、サンプルホールド回路１６が保持する値から第１ＤＡ変換部２２が出力した値を差し引いた差分を増幅する。増幅された値は次段の第２変換部３０へ送られる。なお、本実施形態ではサンプルホールド回路１６が２倍の増幅率に設定され、第１増幅回路１８が１倍の増幅率に設定される。
【００２５】
ここで、サンプルホールド回路１６の出力電圧値が理論的には入力電圧値に比例するよう構成された場合であっても、所定の範囲を超えた電圧が入力されると、必ずしも比例した出力が得られない。例えば図２に示すように、理論的には増幅率１倍のサンプルホールド回路であっても、電圧値ａからｂの範囲を超えた電圧が入力されたときには、入出力が比例しない結果となり得る。
【００２６】
入力に比例しない出力が次段の第２変換部３０に伝達されると、アナログ−デジタル変換回路１００全体としての変換精度が低下する。これを調整するために図１の第１調整ユニット１１は、入力アナログ電圧Ｖｉｎが所定の範囲に収まるようあらかじめ調整を加える。サンプルホールド回路１６の出力は結果的に変動した値となるが、第２調整ユニット２１がＤＡ変換の値に同様の調整を加えることにより、変動を相殺する。
【００２７】
比較部１２は、入力アナログ電圧Ｖｉｎが正負いずれの値であるかを判定する。入力アナログ電圧Ｖｉｎが正の値であれば１を出力し、負の値であれば０を出力する。この出力は、サンプルホールド回路１６および第１ＤＡ変換部２２に送られる。この判定結果に応じて、サンプルホールド回路１６は入力アナログ電圧Ｖｉｎに調整を加える。第１ＤＡ変換部２２は、変換する値にサンプルホールド回路１６と同様の調整を加える。第１増幅回路１８によって差動増幅されると、サンプルホールド回路１６および第１ＤＡ変換部２２による調整分が相殺されて、調整がなかった場合と同じ電圧値が得られる。これにより、精度を維持したＡＤ変換が実現される。
【００２８】
第２変換部３０においては、第１増幅回路１８によって増幅された値を第２ＡＤ変換部４０が２ビットのデジタル値に変換する。そのデジタル値が３段構成である第２ラッチ回路４４により３クロック遅延されてデジタル出力回路２６に入力される。第２ＡＤ変換部４０が出力するデジタル値は、第２ＤＡ変換部４２によって再びアナログ値に変換され、第３増幅回路３８へ入力される。第１増幅回路１８からの出力は第２増幅回路３６によってさらに増幅される。第３増幅回路３８は、第２増幅回路３６の出力から第２ＤＡ変換部４２の出力を差し引いた差分を増幅して、次段の第３変換部５０へ送る。
【００２９】
第３変換部５０において、第３ＡＤ変換部６０は第３増幅回路３８の出力を２ビットのデジタル値に変換する。そのデジタル値は、２段構成である第３ラッチ回路６４により２クロック遅延されてデジタル出力回路２６に入力される。第３ＡＤ変換部６０の出力を第３ＤＡ変換部６２が再びアナログ値に変換して第５増幅回路５８へ入力する。第４増幅回路５６は、第３増幅回路３８の出力をさらに増幅する。第５増幅回路５８は、第４増幅回路５６の出力から第３ＤＡ変換部６２の出力を差し引いた差分を増幅して、次段の第４変換部７０へ送る。
【００３０】
第４変換部７０においては、第５増幅回路５８の出力が第４ＡＤ変換部７２により２ビットのデジタル値に変換される。そのデジタル値は、１段構成である第４ラッチ回路８４により１クロック遅延されてデジタル出力回路２６に入力される。デジタル出力回路２６は、第１ＡＤ変換部２０、第２ＡＤ変換部４０、第３ＡＤ変換部６０、および第４ＡＤ変換部７２の出力を受け取って、１０ビットのデジタル値Ｄｏｕｔを合成して出力する。各段のＡＤ変換部からの出力は、第１ラッチ回路２４、第２ラッチ回路４４、第３ラッチ回路６４、第４ＡＤ変換部７２による遅延で同期がとられる。
【００３１】
なお、サンプルホールド回路１６、第１ＡＤ変換部２０、第１ＤＡ変換部２２、第２ＡＤ変換部４０、第２ＤＡ変換部４２、第３ＡＤ変換部６０、第３ＤＡ変換部６２、第４ＡＤ変換部７２は、それぞれ第１、２基準電圧ＶＲＴ、ＶＲＢを参照する。
【００３２】
図３は、サンプルホールド回路の構成を示す。第１調整回路１７は、サンプルホールド回路１６が取得する電圧値が所定の範囲に収まるよう調整するための信号を生成する。第１調整回路１７には第１、２電源供給線ＶＤＤ、ＶＳＳと、比較部１２から出力された判定結果ＣＰｏｕｔが入力される。これらの信号を用いて第１調整回路１７は第１〜８調整信号ＣＤＳ１０１〜ＣＤＳ１０８を生成して出力する。第１〜８スイッチＳＷＡ１０１〜ＳＷＡ１０８は、第１〜８調整信号ＣＤＳ１０１〜ＣＤＳ１０８がハイのときにオンとなって第１基準電圧ＶＲＴが導通する。第９〜１６スイッチＳＷＢ１０１〜ＳＷＢ１０８は、第１〜８調整信号ＣＤＳ１０１〜ＣＤＳ１０８がローのときにオンとなって第２基準電圧ＶＲＢが導通する。第１〜８スイッチＳＷＡ１０１〜ＳＷＡ１０８と第９〜１６スイッチＳＷＢ１０１〜ＳＷＢ１０８のいずれがオンになるかにより、参照される電圧が第１基準電圧ＶＲＴと第２基準電圧ＶＲＢで切り替わる。参照する電圧に応じた電荷が第１〜８コンデンサＣ１０１〜Ｃ１０８のそれぞれに蓄積される。
【００３３】
第１７〜２４スイッチＳＷＡ１２１〜ＳＷＡ１２８は、第１〜８調整信号ＣＤＳ１０１〜ＣＤＳ１０８がハイのときにオンとなって第２基準電圧ＶＲＢが導通する。第２５〜３２スイッチＳＷＢ１２１〜ＳＷＢ１２８は、第１〜８調整信号ＣＤＳ１０１〜ＣＤＳ１０８がローのときにオンとなって第１基準電圧ＶＲＴが導通する。第１７〜２４スイッチＳＷＡ１２１〜ＳＷＡ１２８と第２５〜３２スイッチＳＷＢ１２１〜ＳＷＢ１２８のいずれがオンになるかにより、参照される電圧が第２基準電圧ＶＲＢと第１基準電圧ＶＲＴで切り替わる。参照する電圧に応じた電荷が第９〜１６コンデンサＣ１２１〜Ｃ１２８のそれぞれに蓄積される。
【００３４】
第１〜８コンデンサＣ１０１〜Ｃ１０８、第９〜１６コンデンサＣ１２１〜１２８は、すべて同じ容量値である。第３３〜４０スイッチＳＷＣ１０１〜ＳＷＣ１０８と、第４１〜４８スイッチＳＷＣ１２１〜ＳＷＣ１２８がすべてオフの状態を考える。第１〜８コンデンサＣ１０１〜Ｃ１０８の容量アレイから第１オペアンプ１９へ差動入力される正側電圧Ｖｒｅｆ＋は、電荷保存則より次式（１）に示される。
Ｖｒｅｆ＋＝ＶＲＴ−Ｋ（ＶＲＴ−ＶＲＢ）／８ ・・・（１）
【００３５】
第９〜１６コンデンサＣ１２１〜Ｃ１２８の容量アレイから第１オペアンプ１９へ差動入力される負側電圧Ｖｒｅｆ−は、電荷保存則より次式（２）に示される。
Ｖｒｅｆ−＝ＶＲＢ＋Ｋ（ＶＲＴ−ＶＲＢ）／８ ・・・（２）
【００３６】
正側電圧Ｖｒｅｆ＋と負側電圧Ｖｒｅｆ−は第１オペアンプ１９に差動入力される。これらの差分は次式（３）に示される。
Ｖｒｅｆ＋−Ｖｒｅｆ−＝（ＶＲＴ−ＶＲＢ）−Ｋ（ＶＲＴ−ＶＲＢ）／４ ・・・（３）
ここで、Ｋは第１〜８調整信号ＣＤＳ１０１〜ＣＤＳ１０８のうちローである信号の数を示す。第９〜１６スイッチＳＷＢ１０１〜ＳＷＢ１０８のうちＫ個のスイッチがオンされて第２基準電圧ＶＲＢと導通し、第１〜８スイッチＳＷＡ１０１〜ＳＷＡ１０８のうち（８−Ｋ）個のスイッチがオンされて第１基準電圧ＶＲＴと導通する。また、第２５〜３２スイッチＳＷＢ１２１〜ＳＷＢ１２８のうちＫ個のスイッチがオンされて第１基準電圧ＶＲＴと導通し、第１７〜２４スイッチＳＷＡ１２１〜ＳＷＡ１２８のうち（８−Ｋ）個のスイッチがオンされて第２基準電圧ＶＲＢと導通する。
【００３７】
第３３〜４０スイッチＳＷＣ１０１〜ＳＷＣ１０８と、第４１〜４８スイッチＳＷＣ１２１〜ＳＷＣ１２８がオンになると、第１〜８コンデンサＣ１０１〜Ｃ１０８と第９〜１６コンデンサＣ１２１〜Ｃ１２８のそれぞれの一端に入力アナログ電圧Ｖｉｎがかかる。その結果、正側電圧Ｖ＋と負側電圧Ｖ−は次式（４）（５）の通りになる。
【００３８】
第１オペアンプ１９に差動入力される電圧ΔＶは、次式（６）に示される。
第１調整回路１７は、参照電圧の値を示す（Ｖｒｅｆ＋−Ｖｒｅｆ−）の値を調整信号によって設定する。従来は、（Ｖｒｅｆ＋−Ｖｒｅｆ−）＝０になっていたが、これを調整することによりサンプルホールド回路１６の出力を変動させる。
【００３９】
図４は、第１調整回路の構成を示す。第１調整回路１７は、第１〜８調整信号ＣＤＳ１０１〜ＣＤＳ１０８を生成して出力する。第１、２調整信号ＣＤＳ１０１、ＣＤＳ１０２は、第１電源供給線ＶＤＤと接続されてつねにハイが出力される。第３、４調整信号ＣＤＳ１０３、ＣＤＳ１０４は、第２電源供給線ＶＳＳと接続されてつねにローが出力される。第５〜８調整信号ＣＤＳ１０５〜ＣＤＳ１０８としては、比較部１２から出力される判定結果ＣＰｏｕｔがそのまま出力される。
【００４０】
図５は、入力アナログ電圧の値と比較部による判定結果の関係を示す。入力アナログ電圧Ｖｉｎが正の値、すなわち０Ｖより大きい場合、比較部１２による判定結果ＣＰｏｕｔはハイになる。このとき、図４の第１調整回路１７において、第１、２、５〜８調整信号ＣＤＳ１０１、ＣＤＳ１０２、ＣＤＳ１０５〜ＣＤＳ１０８の６本がハイになり、第３、４調整信号ＣＤＳ１０３、ＣＤＳ１０４の２本がローになる。したがって、Ｋ＝２となり、Ｖ＋−Ｖ−＝（ＶＲＴ−ＶＲＢ）／２となる。すなわち、入力アナログ電圧Ｖｉｎから（ＶＲＴ−ＶＲＢ）／２を差し引いた値がサンプルホールド回路１６に保持され、第１オペアンプ１９によって２倍に増幅される。
【００４１】
一方、入力アナログ電圧Ｖｉｎが負の値、すなわち０Ｖより小さい場合、比較部１２による判定結果ＣＰｏｕｔはローになる。このとき、図４の第１調整回路１７において、第１、２調整信号ＣＤＳ１０１、ＣＤＳ１０２の２本がハイになり、第３〜６調整信号ＣＤＳ１０３〜ＣＤＳ１０８の６本がローになる。したがって、Ｋ＝６となり、Ｖ＋−Ｖ−＝（ＶＲＴ−ＶＲＢ）／２となる。入力アナログ電圧Ｖｉｎから（ＶＲＢ−ＶＲＴ）／２を差し引いた値がサンプルホールド回路１６に保持され、第１オペアンプ１９によって２倍に増幅される。
【００４２】
図６は、入力アナログ電圧が正の値をとる場合におけるサンプルホールド回路の入出力電圧の関係を示す。本実施形態におけるサンプルホールド回路１６は、入力アナログ電圧Ｖｉｎが０Ｖより大きい場合にはその値から（ＶＲＴ−ＶＲＢ）／２を差し引くとともに、これを２倍に増幅する。図の左側の軸はアナログ−デジタル変換回路１００へ入力可能なアナログ電圧の範囲を示す。中央の軸はサンプルホールド回路１６に入力可能な電圧範囲を示す。右側の軸はサンプルホールド回路１６が出力可能な電圧範囲を示す。
【００４３】
例えば、入力アナログ電圧Ｖｉｎの最大値は、第１基準電圧ＶＲＴと第２基準電圧ＶＲＢの差であるが、（ＶＲＴ−ＶＲＢ）／２から（ＶＲＴ−ＶＲＢ）までの間の入力値は、そのまま２倍に増幅してしまうと本実施形態のサンプルホールド回路１６の出力可能範囲を超えてしまう。そこで、入力値を（ＶＲＴ−ＶＲＢ）／２から（ＶＲＢ−ＶＲＴ）／２までの範囲に収めるために入力アナログ電圧Ｖｉｎから（ＶＲＴ−ＶＲＢ）／２を差し引く。（ＶＲＴ−ＶＲＢ）／２から（ＶＲＢ−ＶＲＴ）／２までの範囲の値であれば２倍に増幅してもサンプルホールド回路１６が出力可能な電圧範囲を超えない。
【００４４】
図７は、入力アナログ電圧が負の値をとる場合におけるサンプルホールド回路の入出力電圧の関係を示す。入力アナログ電圧Ｖｉｎが０Ｖより小さい場合にはその値から（ＶＲＢ−ＶＲＴ）／２を差し引くとともに、これを２倍に増幅する。入力アナログ電圧Ｖｉｎの最小値は、第２基準電圧ＶＲＢと第１基準電圧ＶＲＴの差であるが、（ＶＲＢ−ＶＲＴ）／２から（ＶＲＢ−ＶＲＴ）までの間の入力値は、そのまま２倍に増幅してしまうと本実施形態のサンプルホールド回路１６の出力可能範囲を超えてしまう。そこで、入力値を（ＶＲＢ−ＶＲＴ）／２から（ＶＲＴ−ＶＲＢ）／２までの範囲に収めるために入力アナログ電圧Ｖｉｎから（ＶＲＢ−ＶＲＴ）／２を差し引く。（ＶＲＢ−ＶＲＴ）／２から（ＶＲＴ−ＶＲＢ）／２までの範囲の値であれば２倍に増幅してもサンプルホールド回路１６が出力可能な電圧範囲を超えない。
【００４５】
図８は、サンプルホールド回路に含まれるスイッチなどの構成を示す。調整信号ＣＤＳは第１否定論理積回路ＮＡＮＤ１０に入力されるとともに、第１否定回路ＮＯＴ１０により反転されて第２否定論理積回路ＮＡＮＤ１１にも入力される。第１、２否定論理積回路ＮＡＮＤ１０、ＮＡＮＤ１１には第１タイミング信号ＤＡＣが入力される。
【００４６】
第１、２トランジスタＴｒ１０、Ｔｒ１１が図３の第１〜８スイッチＳＷＡ１０１〜ＳＷＡ１０８を示す場合、第１入力ＩＮ１として第１基準電圧ＶＲＴが接続される。第３、４トランジスタＴｒ１２、Ｔｒ１３が図３の第９〜１６スイッチＳＷＢ１０１〜ＳＷＢ１０８を示す場合、第２入力ＩＮ２として第２基準電圧ＶＲＢが接続される。
【００４７】
第１、２トランジスタＴｒ１０、Ｔｒ１１が図３の第１７〜２４スイッチＳＷＡ１２１〜ＳＷＡ１２８を示す場合、第１入力ＩＮ１として第２基準電圧ＶＲＢが接続される。第３、４トランジスタＴｒ１２、Ｔｒ１３が図３の第２５〜３２スイッチＳＷＢ１２１〜ＳＷＢ１２８を示す場合、第２入力ＩＮ２として第１基準電圧ＶＲＴが接続される。
【００４８】
調整信号ＣＤＳとタイミング信号ＤＡＣがともにハイになったとき、第１否定論理積回路ＮＡＮＤ１０はローを出力し、これに基づいて第１トランジスタＴｒ１０がオンするとともに、第２否定回路ＮＯＴ１１を介して第２トランジスタＴｒ１１もオンし、第１入力ＩＮ１として第１基準電圧ＶＲＴが導通する。
【００４９】
調整信号ＣＤＳがローになり、第１タイミング信号ＤＡＣがハイになったとき、第２否定論理積回路ＮＡＮＤ１１はローを出力し、これに基づいて第３トランジスタＴｒ１２がオンするとともに、第３否定回路ＮＯＴ１２を介して第４トランジスタＴｒ１３もオンし、第２入力ＩＮ２として第２基準電圧ＶＲＢが導通する。
【００５０】
第５、６トランジスタＴｒ１４、Ｔｒ１５は図３の第３３〜４０スイッチＳＷＣ１０１〜ＳＷＣ１０８と、第４１〜４８スイッチＳＷＣ１２１〜ＳＷＣ１２８を示す。第２タイミング信号ＳＨＰがローになり、第３タイミング信号ＳＨＮがハイになったときに第５、６トランジスタＴｒ１４、Ｔｒ１５がオンして入力アナログ電圧Ｖｉｎが導通する。このように、調整信号ＣＤＳ、第１〜３タイミング信号ＤＡＣ、ＳＨＰ、ＳＨＮのそれぞれの値に応じて、第１、２基準電圧ＶＲＴ、ＶＲＢ、入力アナログ電圧Ｖｉｎのいずれが導通して出力が決まる。これら回路を一組として、＋側と−側のそれぞれ８組の回路がサンプルホールド回路１６に含まれる。
【００５１】
図９は、第１ＡＤ変換部の構成を示す。第１ＡＤ変換部２０において、第１基準電圧ＶＲＴと第２基準電圧ＶＲＢは、第１〜１６抵抗Ｒ２０１〜Ｒ２１６によって分圧される。分圧された電圧は第１〜１６コンパレータＣＰ２０１〜ＣＰ２１６によってそれぞれ入力アナログ電圧Ｖｉｎと比較される。比較の結果、入力アナログ電圧Ｖｉｎの方が大きい場合はハイを出力し、小さい場合はローを出力する。第１〜１６コンパレータＣＰ２０１〜ＣＰ２１６の出力は、エンコーダ２３に入力されて４ビットのデジタル値として第１ラッチ回路２４へ送られる。第２〜１６コンパレータＣＰ２０２〜ＣＰ２１６の出力は、第２〜１６ＡＤ信号Ｚ２〜Ｚ１６として第１ＤＡ変換部２２へ送られる。
【００５２】
図１０は、第１ＤＡ変換部および第１増幅回路の構成を示す。第１ＤＡ変換部２２において、第２調整回路２７は、比較部１２による判定結果ＣＰｏｕｔと第１、２電源供給線ＶＤＤ、ＶＳＳ、第２〜１６ＡＤ信号Ｚ２〜Ｚ１６が入力され、第９〜２６調整信号ＣＤＳ２０１〜ＣＤＳ２１６、ＣＤＳ２２１、ＣＤＳ２２２を生成して出力する。
【００５３】
第４９〜６４スイッチＳＷＡ２０１〜ＳＷＡ２１６は、第９〜２４調整信号ＣＤＳ２０１〜ＣＤＳ２１６がハイのときにオンされて第１基準電圧ＶＲＴが導通する。第６５〜８０スイッチＳＷＢ２０１〜ＳＷＢ２１６は、第９〜２４調整信号ＣＤＳ２０１〜ＣＤＳ２１６がローのときにオンされて第２基準電圧ＶＲＢが導通する。第４９〜６４スイッチＳＷＡ２０１〜ＳＷＡ２１６と第６５〜８０スイッチＳＷＢ２０１〜ＳＷＢ２１６のいずれがオンになるかにより、参照される電圧が第１基準電圧ＶＲＴと第２基準電圧ＶＲＢで切り替わる。
【００５４】
第８１〜９６スイッチＳＷＡ２２１〜ＳＷＡ２３６は、第１１〜２６調整信号ＣＤＳ２０３〜ＣＤＳ２１６、ＣＤＳ２２１、ＣＤＳ２２２がハイのときにオンされて第２基準電圧ＶＲＢが導通する。第９７〜１１２スイッチＳＷＢ２２１〜ＳＷＢ２３６は、第１１〜２６調整信号ＣＤＳ２０３〜ＣＤＳ２１６、ＣＤＳ２２１、ＣＤＳ２２２がローのときにオンされて第１基準電圧ＶＲＴが導通する。第８１〜９６スイッチＳＷＡ２２１〜ＳＷＡ２３６と第９７〜１１２スイッチＳＷＢ２２１〜ＳＷＢ２３６のいずれがオンになるかによって参照される電圧が第２基準電圧ＶＲＢと第１基準電圧ＶＲＴで切り替わる。
【００５５】
第１７〜３２コンデンサＣ２０１〜Ｃ２１６、第３３〜４８コンデンサＣ２２１〜２３６は、すべて同じ容量値である。第１１３〜１２８スイッチＳＷＣ２０１〜ＳＷＣ２１６と、第１２９〜１４４スイッチＳＷＣ２２１〜ＳＷＣ２３６がすべてオフの状態を考える。第１７〜３２コンデンサＣ２０１〜Ｃ２１６の容量アレイから第２オペアンプ２５へ差動入力される正側電圧Ｖｒｅｆ＋は、電荷保存則より次式（７）に示される。
Ｖｒｅｆ＋＝ＶＲＴ−Ｋ＋（ＶＲＴ−ＶＲＢ）／１６ ・・・（７）
ここで、Ｋ＋は、第９〜２４調整信号ＣＤＳ２０１〜ＣＤＳ２１６のうちローである信号の数を示す。第６５〜８０スイッチＳＷＢ２０１〜ＳＷＢ２１６のうちＫ＋個のスイッチがオンされて第２基準電圧ＶＲＢと導通し、第４９〜６４スイッチＳＷＡ２０１〜ＳＷＡ２１６のうち（１６−Ｋ＋）個のスイッチがオンされて第１基準電圧ＶＲＴと導通する。
【００５６】
第３３〜４８コンデンサＣ２２１〜Ｃ２３６の容量アレイから第２オペアンプ２５へ差動入力される負側電圧Ｖｒｅｆ−は、電荷保存則より次式（８）に示される。
Ｖｒｅｆ−＝ＶＲＢ＋Ｋ−（ＶＲＴ−ＶＲＢ）／１６ ・・・（８）
正側電圧Ｖｒｅｆ＋と負側電圧Ｖｒｅｆ−は第２オペアンプ２５に差動入力される。これらの差分は（Ｖｒｅｆ＋−Ｖｒｅｆ−）である。ここで、Ｋ−は、第１１〜２６調整信号ＣＤＳ２０３〜ＣＤＳ２１６、ＣＤＳ２２１、ＣＤＳ２２２のうちローである信号の数を示す。第９７〜１１２スイッチＳＷＢ２２１〜ＳＷＢ２３６のうちＫ−個のスイッチがオンされて第１基準電圧ＶＲＴと導通し、第８１〜９６スイッチＳＷＡ２２１〜ＳＷＡ２３６のうち（１６−Ｋ−）個のスイッチがオンされて第２基準電圧ＶＲＢと導通する。
【００５７】
第１１３〜１２８スイッチＳＷＣ２０１〜ＳＷＣ２１６と、第１２９〜１４４スイッチＳＷＣ２２１〜ＳＷＣ２３６がオンになると、第１７〜３２コンデンサＣ２０１〜Ｃ２１６と第３３〜４８コンデンサＣ２２１〜Ｃ２３６のそれぞれの一端に、サンプルホールド回路１６の出力電圧ＶＳＨが導通される。その結果、正側電圧Ｖ＋と負側電圧Ｖ−は次式（９）（１０）の通りになる。
【００５８】
第２オペアンプ２５に差動入力される電圧ΔＶは、次式（１１）で示される。
第２調整ユニット２１は、参照電圧の値を示す（Ｖｒｅｆ＋−Ｖｒｅｆ−）の値を調整信号によって設定する。従来は、（Ｖｒｅｆ＋−Ｖｒｅｆ−）＝０になっていたが、これを調整することにより第１ＤＡ変換部２２の出力を変動させる。
【００５９】
図１１は、判定結果ＣＰｏｕｔと第２調整回路が生成する調整信号ＣＤＳの値の関係を示す表である。第９、１０調整信号ＣＤＳ２０１、ＣＤＳ２０２は、比較部１２による判定結果ＣＰｏｕｔの値と関係なくつねに第１電源供給線ＶＤＤと同電位となる。第２５、２６調整信号ＣＤＳ２２１、ＣＤＳ２２２は、判定結果ＣＰｏｕｔの値と関係なくつねに第２電源供給線ＶＳＳと同電位となる。
【００６０】
判定結果ＣＰｏｕｔ＝０の場合、第１１調整信号ＣＤＳ２０３から第２４調整信号ＣＤＳ２１６までの１４本の各信号として、それぞれ第２ＡＤ信号Ｚ２、第２ＡＤ信号Ｚ２、第３ＡＤ信号Ｚ３、第３ＡＤ信号Ｚ３、第４ＡＤ信号Ｚ４、第４ＡＤ信号Ｚ４、第５ＡＤ信号Ｚ５、第５ＡＤ信号Ｚ５、第６ＡＤ信号Ｚ６、第６ＡＤ信号Ｚ６、第７ＡＤ信号Ｚ７、第７ＡＤ信号Ｚ７、第８ＡＤ信号Ｚ８、第８ＡＤ信号Ｚ８を出力する。
【００６１】
判定結果ＣＰｏｕｔ＝１の場合、第１１調整信号ＣＤＳ２０３から第２４調整信号ＣＤＳ２１６までの１４本の各信号として、それぞれ第１０ＡＤ信号Ｚ１０、第１０ＡＤ信号Ｚ１０、第１１ＡＤ信号Ｚ１１、第１１ＡＤ信号Ｚ１１、第１２ＡＤ信号Ｚ１２、第１２ＡＤ信号Ｚ１２、第１３ＡＤ信号Ｚ１３、第１３ＡＤ信号Ｚ１３、第１４ＡＤ信号Ｚ１４、第１４ＡＤ信号Ｚ１４、第１５ＡＤ信号Ｚ１５、第１５ＡＤ信号Ｚ１５、第１６ＡＤ信号Ｚ１６、第１６ＡＤ信号Ｚ１６を出力する。
【００６２】
図１２は、入力アナログ電圧Ｖｉｎが正の値であった場合の第１ＤＡ変換部における入力電圧と出力電圧の関係を示す。第１ＤＡ変換部２２に入力される値はデジタル値であり、左側の軸の目盛りに示されるデジタル値のうち「１０００」から「１１１１」までの各値が入力される。右側の軸の目盛りにおいて、第１ＤＡ変換部２２によるＤＡ変換後の値はＡ〜Ｈである。すなわち、第１ＤＡ変換部２２の出力アナログ値の範囲は入力デジタル値の範囲の２倍に増幅されている。またその範囲は第１増幅回路１８において良好な出力範囲に収まるよう調整された値になっている。
【００６３】
例えば、入力デジタル値が「１０１１」であった場合、判定結果ＣＰｏｕｔ＝１、第９〜１４調整信号ＣＤＳ２０１〜ＣＤＳ２０８がハイであり、第１５〜２６調整信号ＣＤＳ２０９〜ＣＤＳ２１６、ＣＤＳ２２１、ＣＤＳ２２２がローとなる。したがって、Ｋ＋＝８、Ｋ−＝１０なので、式（７）（８）より、
となる。
【００６４】
図１３は、入力アナログ電圧Ｖｉｎが負の値であった場合の第１ＤＡ変換部における入力電圧と出力電圧の関係を示す。左側の軸の目盛りに示されるデジタル値のうち「０１１１」から「００００」までの各値が第１ＡＤ変換部２０によって出力されたデジタル値である。右側の軸の目盛りにおいて、第１ＤＡ変換部２２によるＤＡ変換後の値はＡ〜Ｈである。すなわち、第１ＤＡ変換部２２の出力アナログ値の範囲は入力デジタル値の範囲の２倍に増幅されている。またその範囲は第１増幅回路１８において良好な出力範囲に収まるよう調整された値になっている。
【００６５】
例えば、入力デジタル値が「００１１」であった場合、判定結果ＣＰｏｕｔ＝０、第９〜１６調整信号ＣＤＳ２０１〜ＣＤＳ２０８がハイであり、第１７〜２６調整信号ＣＤＳ２０９〜ＣＤＳ２１６、ＣＤＳ２２１、ＣＤＳ２２２がローとなる。したがって、Ｋ＋＝８、Ｋ−＝１０なので、式（７）（８）より、
となる。
【００６６】
図１４は、第２調整回路の構成を示す。第２調整回路２７において、第９、１０調整信号ＣＤＳ２０１、ＣＤＳ２０２は、第１電源供給線ＶＤＤに接続され、つねにハイにされている。第２５、２６調整信号ＣＤＳ２２１、ＣＤＳ２２２は、第２電源供給線ＶＳＳに接続され、つねにローにされている。第１１〜２４調整信号ＣＤＳ２０３〜ＣＤＳ２１６は、判定結果ＣＰｏｕｔと第２〜１６ＡＤ信号Ｚ２〜Ｚ１６に基づいて生成される。図においては第１１調整信号ＣＤＳ２０３を生成する詳細な回路を代表的に示す。
【００６７】
比較部１２からの判定結果ＣＰｏｕｔがハイのとき、第９、１０トランジスタＴｒ１８、Ｔｒ１９がオンされ、第１０ＡＤ信号Ｚ１０が第１１調整信号ＣＤＳ２０３として出力される。判定結果ＣＰｏｕｔがローのとき、第７、８トランジスタＴｒ１６、Ｔｒ１７がオンされ、第２ＡＤ信号Ｚ２が第１１調整信号ＣＤＳ２０３として出力される。このように、判定結果ＣＰｏｕｔに応じて第２ＡＤ信号Ｚ２と第１０ＡＤ信号Ｚ１０のいずれかが選択される。これら第７〜１０トランジスタＴｒ１６〜Ｔｒ１９と第４、５否定回路ＮＯＴ１３、ＮＯＴ１４などの素子で構成される選択回路２９は、第１１〜２４調整信号ＣＤＳ２０３〜ＣＤＳ２１６と同数設けられる。それぞれの回路において選択される信号の組み合わせは図１１の表に示される通りである。
【００６８】
（第２実施形態）
図１５は、第２実施形態におけるアナログ−デジタル変換回路の構成を示す。本実施形態のアナログ−デジタル変換回路２００は、サンプルホールド回路２１６に入力されるアナログ電圧が良好な範囲にあるかどうかを判定するために比較部を２個設けた点で第１実施形態と異なる。第１実施形態における比較部１２は、入力アナログ電圧Ｖｉｎが正負いずれの値であるかを判定していたが、本実施形態では、入力アナログ電圧Ｖｉｎが良好な範囲の下限よりも低いかどうかを第１比較部２１２が判定し、上限よりも高いかどうかを第２比較部２１４が判定する。また、第１実施形態では入力アナログ電圧Ｖｉｎの値如何にかかわらず必ず参照信号のレベル調整が行われるが、本実施形態では必要な場合にだけ参照信号のレベル調整が行われる点でも相違する。
【００６９】
第１調整ユニット２１１において、第１比較部２１２および第２比較部２１４による判定結果に応じて、サンプルホールド回路２１６が入力アナログ電圧Ｖｉｎを良好な範囲に収まるよう値を調整する。入力アナログ電圧Ｖｉｎを第１ＡＤ変換部２２０がデジタル値に変換して第１ラッチ回路２４へ送る。そのデジタル値は第２調整ユニット２２１によって第１調整ユニット２１１と同様の調整が施される。第１ＤＡ変換部２２２はデジタル値を再びアナログ値に変換し、第１増幅回路２１８へ送る。第１増幅回路２１８は、サンプルホールド回路２１６が保持する値と第１ＤＡ変換部２２２の出力の差分を増幅する。このとき、第１調整ユニット２１１による調整と第２調整ユニット２２１による調整が相殺される。
【００７０】
本実施形態においても、高い精度を維持しながらパイプライン式にＡＤ変換を実行できる。また、変換性能が良好となる範囲の上限と下限を超えないよう第１比較部２１２および第２比較部２１４が判定するので、より低電圧にてＡＤ変換を実行でき、電力消費を低減できる。さらに、第１実施形態よりも比較部がひとつ多いものの、依然として少ない構成にて精度を維持できる。
【００７１】
（第３実施形態）
図１６は、第３実施形態におけるアナログ−デジタル変換回路の構成を示す。本実施形態のアナログ−デジタル変換回路３００は、第２変換部３３０において電圧値の調整とその相殺を処理する点で第１、２実施形態と異なる。第１変換部３１０では、第１ＡＤ変換部３２０が入力アナログ電圧Ｖｉｎをデジタル値に変換して第１ラッチ回路２４へ送り、そのデジタル値を第１ＤＡ変換部３２２が再度アナログ値に変換する。第１増幅回路３１６は、入力アナログ電圧Ｖｉｎを増幅し、第２増幅回路３１８は第１増幅回路３１６の出力と第１ＤＡ変換部３２２の出力の差分を増幅する。
【００７２】
第２変換部３３０においては、第２増幅回路３１８の出力を第２ＡＤ変換部３４０がデジタル値に変換して第２ラッチ回路４４へ送る。そのデジタル値を第２ＤＡ変換部３４２が再度アナログ値に変換する。第１調整ユニット３１１は、第２増幅回路３１８の出力の範囲を判定して、その判定結果に基づいて調整を加える。その調整と同様の調整を第２調整ユニット３２１が第２ＡＤ変換部３４０の出力に加える。第３増幅回路３３８は、サンプルホールド回路３３６の出力と第２ＤＡ変換部３４２の出力の差分を増幅する。そのとき、第１調整ユニット３１１による調整と第２調整ユニット３２１による調整が相殺される。
【００７３】
本実施形態においても、高い精度を維持しながらパイプライン式にＡＤ変換を実行できる。また、より低電圧の下でのＡＤ変換を実現し、電力消費を低減させる。さらに、少ない構成にて精度を維持できる。
【００７４】
（第４実施形態）
図１７は、第４実施形態におけるアナログ−デジタル変換回路の構成を示す。本実施形態のアナログ−デジタル変換回路４００は、５段構成のパイプライン型ＡＤ変換回路である点で第１〜３実施形態と異なる。この回路は、第１変換部１１０から第５変換部１９０の５段にわたり、１ビット、３ビット、２ビット、２ビット、２ビットの順で計１０ビットのＡＤ変換を処理する。
【００７５】
第１変換部１１０は、入力アナログ電圧Ｖｉｎを第１ＡＤ変換部１２０が１ビットのデジタル値に変換して第１ラッチ回路１２４へ送る。そのデジタル値は、５段構成である第１ラッチ回路１２４によって５クロック遅延されてデジタル出力回路１２６へ入力される。第１ＡＤ変換部１２０の出力は第１ＤＡ変換部１２２によって再びアナログ値に変換され第１増幅回路１１８に入力される。第１増幅回路１１８は、入力アナログ電圧Ｖｉｎから第１ＤＡ変換部１２２の出力を減算して次段の第２変換部１３０へ送る。これら第１変換部１１０による一連の処理は１クロック内に処理される。したがって入力アナログ電圧Ｖｉｎをサンプリングして保持しておく必要がないので、第１変換部１１０はサンプルホールド回路を含まない構成となっている。
【００７６】
第２変換部１３０〜第５変換部１９０は、図１の第２変換部３０〜第４変換部７０とほぼ同じ構成である。以上の構成においても、第１変換部１１０によって比較的大きな電圧値が減算されるので、その分、２段目以降の増幅回路にはより小さな電圧値が入力される。これにより、変換性能の維持、低電圧での動作、消費電力低減を実現できる。
【００７７】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００７８】
上記の実施形態においては、入力アナログ電圧Ｖｉｎの範囲を判定するための比較部が１〜２個設けられていたが、変形例においてはこのような比較部を３個以上設けて、より広い範囲にわたって入力アナログ電圧値を判定してもよい。
【００７９】
実施の形態に含まれるサンプルホールド回路や差動増幅回路の増幅率は任意に設定でき、その設定に応じて第１調整回路１７と第２調整回路２７の構成が定まる。
【００８０】
【発明の効果】
本発明によれば、信号変換における性能を維持することができる。
【図面の簡単な説明】
【図１】第１実施形態におけるアナログ−デジタル変換回路の構成を示す図である。
【図２】サンプルホールド回路の入力電圧と出力電圧の関係を示す図である。
【図３】サンプルホールド回路の構成を示す図である。
【図４】第１調整回路の構成を示す図である。
【図５】入力アナログ電圧の値と比較部による判定結果の関係を示す図である。
【図６】入力アナログ電圧が正の値をとる場合におけるサンプルホールド回路の入出力電圧の関係を示す図である。
【図７】入力アナログ電圧が負の値をとる場合におけるサンプルホールド回路の入出力電圧の関係を示す図である。
【図８】サンプルホールド回路に含まれるスイッチなどの構成を示す図である。
【図９】第１ＡＤ変換部の構成を示す図である。
【図１０】第１ＤＡ変換部および第１増幅回路の構成を示す図である。
【図１１】判定結果ＣＰｏｕｔと第２調整回路が生成する調整信号ＣＤＳの値の関係表を示す図である。
【図１２】入力アナログ電圧Ｖｉｎが正の値であった場合の第１ＤＡ変換部における入力電圧と出力電圧の関係を示す図である。
【図１３】入力アナログ電圧Ｖｉｎが負の値であった場合の第１ＤＡ変換部における入力電圧と出力電圧の関係を示す図である。
【図１４】第２調整回路の構成を示す図である。
【図１５】第２実施形態におけるアナログ−デジタル変換回路の構成を示す図である。
【図１６】第３実施形態におけるアナログ−デジタル変換回路の構成を示す図である。
【図１７】第４実施形態におけるアナログ−デジタル変換回路の構成を示す図である。
【符号の説明】
１０ 第１変換部、 １１ 第１調整ユニット、 １２ 比較部、 １６ サンプルホールド回路、 １８ 第１増幅回路、 ２０ 第１ＡＤ変換部、 ２１第２調整ユニット、 ２２ 第１ＤＡ変換部、 ３０ 第２変換部、 ５０ 第３変換部、 ７０ 第４変換部、 １００ アナログ−デジタル変換回路。
【発明の属する技術分野】
本発明は、アナログ−デジタル変換器に関する。本発明は特に、パイプライン型アナログ−デジタル変換器の性能を向上させる技術に関する。
【０００２】
【従来の技術】
従来より、多段パイプライン型のアナログ−デジタル変換器（以下、「ＡＤ変換器」という。）は、その内部にサンプルホールド回路や増幅回路が利用されるが（例えば、特許文献１参照。）、これらの出力可能な電圧範囲はそれぞれの特性としてあらかじめ決まっている。
【０００３】
【特許文献１】
特開平９−２７５３４２号公報 （第９−１６頁、第１図）
【特許文献２】
特開平９−６９７７６号公報 （第４−６頁、第１図）
【０００４】
【発明が解決しようとする課題】
上記回路の出力電圧は理論的に入力電圧に比例するが、回路の特性として定まる有効な出力範囲を超えると必ずしも比例した出力が得られない。したがって入力電圧値によっては正確な値を次の段へ伝達できず、全体の変換精度が低下してしまうおそれがあった。
【０００５】
一方、ＡＤ変換器全体の設計として低電圧化は一つの大きなテーマであり、構成する回路の出力範囲を大きくとることは課題に逆行する。装置全体の低電圧化が進むに伴い、出力範囲の狭い回路を採用する必要性はより高まっていくものと考えられる。
【０００６】
本発明はこうした状況に鑑みなされたものであり、その目的はＡＤ変換器の変換精度を高める点にある。別の目的は、出力範囲の狭いサンプルホールド回路や差動増幅回路を用いても変換精度を維持できる設計を実現する点にある。さらに別の目的は、回路の省電力化にある。さらに別の目的は、低電圧でも動作可能なＡＤ変換器を実現する点にある。
【０００７】
【課題を解決するための手段】
本発明のある実施の形態は信号変換方法である。この方法は、入力信号の範囲を判定するステップと、その入力信号が変換性能の良好な範囲に収まるよう判定の結果に応じて参照信号のレベルを設定するステップと、その参照信号を用いて入力信号に調整を加えた値を保持するステップと、その保持するステップと並行して入力信号を目的の信号に変換するステップと、保持する入力信号に生じた一時的な値の変動を解消するステップと、を有する。
【０００８】
入力信号の範囲の判定は、例えば入力信号の電圧値が正であるか負であるかの判定であってもよいし、入力信号が所定の範囲に属するか否かの判定であってもよい。「変換性能」とは、入力信号を所望の形式に変換する際の精度や効率などの能力であってもよい。「良好な範囲」は、例えば、変換回路を構成する素子がもつ入出力特性において理想的な値または期待通りの値が得られる範囲である。「参照信号」は、基準電圧をもとに設定される信号であって、例えば上記の変換を処理するとき入力信号の値を取得して一時的に保持するための回路が参照してもよい。
【０００９】
参照信号は入力信号の範囲に応じて異なる値が設定される。参照信号が０Ｖ以外に設定されると、回路によって保持される値が一時的に変動して本来の値をなさない。その代わりに、回路が保持する値は変換性能を良好に保つ範囲に属する。一時的な変動は、変換の途上において別の調整を行うことによって解消する。以上の方法により、変換性能を良好に保った状態のまま入力信号を目的の信号に変換することができる。入力信号の電圧値が所定の範囲を超えないのでより低電圧での変換が可能となり、消費電力を低減できる。
【００１０】
本発明の別の形態は信号変換回路である。この回路は、入力信号の値が変換性能の良好な範囲に収まるようその入力信号の範囲に応じて参照信号のレベルを設定する第１調整ユニットと、入力信号を目的の信号へ変換する途上で、参照信号の作用によって入力信号に生じた一時的な値の変動を解消する第２調整ユニットと、を有する。
【００１１】
第１調整ユニットは、参照信号に基づいて信号をサンプリングしてこれを保持するサンプルホールド回路、または参照信号に基づいて信号を増幅する増幅回路を含んでもよい。これらの回路の出力は、レベルが調整された参照信号の作用によって一定範囲に収まるよう変動してもよい。これにより、出力値と入力値の比例関係が維持される。第２調整ユニットによる変動の解消方法は、例えば保持され値を加減するときに、その加減する値を調整する方法がある。
【００１２】
以上の回路により、信号変換性能を良好に保った状態のまま入力信号を目的の信号に変換することができる。また入力信号が一定範囲を超えないのでより低電圧にて変換が可能となり、消費電力を低減できる。
【００１３】
本発明のさらに別の形態はアナログ−デジタル変換回路である。この回路は、入力アナログ電圧の値が変換性能の良好な範囲に収まるよう入力アナログ電圧の範囲に応じて参照信号のレベルを設定する第１調整ユニットと、入力アナログ電圧の値をデジタル値へ変換するＡＤ変換部と、参照信号を作用させた結果として変換途上に生じる入力アナログ電圧の値の一時的な変動を解消する第２調整ユニットと、を有する。
【００１４】
ＡＤ変換部は、入力アナログ電圧の値を所定ビット数で表現されるデジタル値に変換するための複数のコンパレータとエンコーダなどにより構成される点で狭義のアナログ−デジタル変換回路といえる。このようなＡＤ変換部を複数段設け、入力アナログ電圧をもとにそれぞれが段階的に上位から数ビットずつのデジタル値を生成するパイプライン構成としてもよい。その場合、各段が何ビットずつ生成するかの配分は設計思想に基づいて任意に設定できる。第１調整ユニットおよび第２調整ユニットをいずれの段に設けてもよい。
【００１５】
第１調整ユニットは、入力アナログ電圧の範囲を判定する少なくとも一つのコンパレータと、調整された参照信号をもとに良好な範囲に収まるよう入力アナログ電圧の値に一時的な変動を加えた値を保持するサンプルホールド部と、を含んでもよい。第２調整ユニットは、ＡＤ変換部の出力に一時的な変動を解消する調整を加えてアナログ値に変換するＤＡ変換回路と、そのアナログ値をサンプルホールド部に保持されるアナログ電圧の値から差し引いて信号増幅する差動増幅回路と、を含んでもよい。
【００１６】
サンプルホールド回路が保持する値において意図しない誤差があると全体的なＡＤ変換の精度も低下してしまう。したがって、サンプルホールド回路の出力に誤差が生じてしまうような入力電圧に対しては、後に相殺することを前提として意図的な変動をあらかじめ加えておくことにより全体の誤差を低減させる。その変動と同じ変動をＤＡ変換回路の出力値にも反映させることで相殺が実現される。
【００１７】
以上の回路により、ＡＤ変換性能を良好に保つとともに、より低電圧にて変換が可能となり、消費電力を低減できる。また、調整のための回路は、サンプルホールド回路およびＤＡ変換回路の内部設計において実現でき、必要な構成を最小限に留める。
【００１８】
本発明のさらに別の形態もまたアナログ−デジタル変換回路である。この回路は、アナログ信号をデジタル信号へ変換する回路であって、入力アナログ電圧の値を取得して所定ビット数のデジタル値に変換するＡＤ変換部と、ＡＤ変換部が取得すべき入力アナログ電圧が変換性能の良好な範囲に収まるよう調整された値を取得して保持するサンプルホールド部と、を有する。
【００１９】
この回路は、サンプルホールド回路の入力と出力の関係が理想的に保たれるよう調整する点で目的や思想における他の形態との共通点がある。一方、この回路で着目すべき点は、ＡＤ変換部によって変換されるべき値と、サンプルホールド部によって保持されるべき値が相違することである。すなわち、ＡＤ変換部には入力アナログ値がそのまま入力されるのに対し、サンプルホールド部へはいったん調整された値が入力される。したがって、ＡＤ変換部はサンプルホールド部が保持する前のアナログ値を変換対象とする。また、ＡＤ変換部のデジタル出力を再度アナログ値に変換するときにサンプルホールド部に対する調整と同様の調整を施すことにより、全体の変換精度は良好に保たれる。
【００２０】
サンプルホールド部へ入力されるべき値は、ＡＤ変換部の出力を再度アナログ値に変換してその値を元の入力アナログ値から差し引いた値であってもよい。この場合、サンプルホールド部へ入力される前にある程度電圧値が小さくなるので、変換性能が良好な範囲に収まりやすい。これらの構成によってもＡＤ変換性能を良好に保ち、低電圧での変換、消費電力の低減を実現できる。
【００２１】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、などの間で変換したものもまた、本発明の態様として有効である。
【００２２】
【発明の実施の形態】
（第１実施形態）
図１は、第１実施形態におけるアナログ−デジタル変換回路の構成を示す。アナログ−デジタル変換回路１００は、第１変換部１０、第２変換部３０、第３変換部５０、および第４変換部７０を有するパイプライン型ＡＤ変換回路である。この回路は、第１変換部１０から第４変換部７０までの４段にわたり、４ビット、２ビット、２ビット、２ビットの順で計１０ビットのＡＤ変換を処理する。
【００２３】
第１変換部１０において、第１ＡＤ変換部２０は入力アナログ電圧Ｖｉｎを４ビットのデジタル値に変換する。そのデジタル値は、４段構成である第１ラッチ回路２４によって４クロック遅延された上でデジタル出力回路２６へ入力される。第１ＡＤ変換部２０の出力は、第１ＤＡ変換部２２によって再度アナログ値に変換され、第１増幅回路１８へ入力される。
【００２４】
入力アナログ電圧Ｖｉｎは、サンプルホールド回路１６によってサンプリングされ、第１ＡＤ変換部２０および第１ＤＡ変換部２２の処理が終わるまで保持される。第１増幅回路１８は、サンプルホールド回路１６が保持する値から第１ＤＡ変換部２２が出力した値を差し引いた差分を増幅する。増幅された値は次段の第２変換部３０へ送られる。なお、本実施形態ではサンプルホールド回路１６が２倍の増幅率に設定され、第１増幅回路１８が１倍の増幅率に設定される。
【００２５】
ここで、サンプルホールド回路１６の出力電圧値が理論的には入力電圧値に比例するよう構成された場合であっても、所定の範囲を超えた電圧が入力されると、必ずしも比例した出力が得られない。例えば図２に示すように、理論的には増幅率１倍のサンプルホールド回路であっても、電圧値ａからｂの範囲を超えた電圧が入力されたときには、入出力が比例しない結果となり得る。
【００２６】
入力に比例しない出力が次段の第２変換部３０に伝達されると、アナログ−デジタル変換回路１００全体としての変換精度が低下する。これを調整するために図１の第１調整ユニット１１は、入力アナログ電圧Ｖｉｎが所定の範囲に収まるようあらかじめ調整を加える。サンプルホールド回路１６の出力は結果的に変動した値となるが、第２調整ユニット２１がＤＡ変換の値に同様の調整を加えることにより、変動を相殺する。
【００２７】
比較部１２は、入力アナログ電圧Ｖｉｎが正負いずれの値であるかを判定する。入力アナログ電圧Ｖｉｎが正の値であれば１を出力し、負の値であれば０を出力する。この出力は、サンプルホールド回路１６および第１ＤＡ変換部２２に送られる。この判定結果に応じて、サンプルホールド回路１６は入力アナログ電圧Ｖｉｎに調整を加える。第１ＤＡ変換部２２は、変換する値にサンプルホールド回路１６と同様の調整を加える。第１増幅回路１８によって差動増幅されると、サンプルホールド回路１６および第１ＤＡ変換部２２による調整分が相殺されて、調整がなかった場合と同じ電圧値が得られる。これにより、精度を維持したＡＤ変換が実現される。
【００２８】
第２変換部３０においては、第１増幅回路１８によって増幅された値を第２ＡＤ変換部４０が２ビットのデジタル値に変換する。そのデジタル値が３段構成である第２ラッチ回路４４により３クロック遅延されてデジタル出力回路２６に入力される。第２ＡＤ変換部４０が出力するデジタル値は、第２ＤＡ変換部４２によって再びアナログ値に変換され、第３増幅回路３８へ入力される。第１増幅回路１８からの出力は第２増幅回路３６によってさらに増幅される。第３増幅回路３８は、第２増幅回路３６の出力から第２ＤＡ変換部４２の出力を差し引いた差分を増幅して、次段の第３変換部５０へ送る。
【００２９】
第３変換部５０において、第３ＡＤ変換部６０は第３増幅回路３８の出力を２ビットのデジタル値に変換する。そのデジタル値は、２段構成である第３ラッチ回路６４により２クロック遅延されてデジタル出力回路２６に入力される。第３ＡＤ変換部６０の出力を第３ＤＡ変換部６２が再びアナログ値に変換して第５増幅回路５８へ入力する。第４増幅回路５６は、第３増幅回路３８の出力をさらに増幅する。第５増幅回路５８は、第４増幅回路５６の出力から第３ＤＡ変換部６２の出力を差し引いた差分を増幅して、次段の第４変換部７０へ送る。
【００３０】
第４変換部７０においては、第５増幅回路５８の出力が第４ＡＤ変換部７２により２ビットのデジタル値に変換される。そのデジタル値は、１段構成である第４ラッチ回路８４により１クロック遅延されてデジタル出力回路２６に入力される。デジタル出力回路２６は、第１ＡＤ変換部２０、第２ＡＤ変換部４０、第３ＡＤ変換部６０、および第４ＡＤ変換部７２の出力を受け取って、１０ビットのデジタル値Ｄｏｕｔを合成して出力する。各段のＡＤ変換部からの出力は、第１ラッチ回路２４、第２ラッチ回路４４、第３ラッチ回路６４、第４ＡＤ変換部７２による遅延で同期がとられる。
【００３１】
なお、サンプルホールド回路１６、第１ＡＤ変換部２０、第１ＤＡ変換部２２、第２ＡＤ変換部４０、第２ＤＡ変換部４２、第３ＡＤ変換部６０、第３ＤＡ変換部６２、第４ＡＤ変換部７２は、それぞれ第１、２基準電圧ＶＲＴ、ＶＲＢを参照する。
【００３２】
図３は、サンプルホールド回路の構成を示す。第１調整回路１７は、サンプルホールド回路１６が取得する電圧値が所定の範囲に収まるよう調整するための信号を生成する。第１調整回路１７には第１、２電源供給線ＶＤＤ、ＶＳＳと、比較部１２から出力された判定結果ＣＰｏｕｔが入力される。これらの信号を用いて第１調整回路１７は第１〜８調整信号ＣＤＳ１０１〜ＣＤＳ１０８を生成して出力する。第１〜８スイッチＳＷＡ１０１〜ＳＷＡ１０８は、第１〜８調整信号ＣＤＳ１０１〜ＣＤＳ１０８がハイのときにオンとなって第１基準電圧ＶＲＴが導通する。第９〜１６スイッチＳＷＢ１０１〜ＳＷＢ１０８は、第１〜８調整信号ＣＤＳ１０１〜ＣＤＳ１０８がローのときにオンとなって第２基準電圧ＶＲＢが導通する。第１〜８スイッチＳＷＡ１０１〜ＳＷＡ１０８と第９〜１６スイッチＳＷＢ１０１〜ＳＷＢ１０８のいずれがオンになるかにより、参照される電圧が第１基準電圧ＶＲＴと第２基準電圧ＶＲＢで切り替わる。参照する電圧に応じた電荷が第１〜８コンデンサＣ１０１〜Ｃ１０８のそれぞれに蓄積される。
【００３３】
第１７〜２４スイッチＳＷＡ１２１〜ＳＷＡ１２８は、第１〜８調整信号ＣＤＳ１０１〜ＣＤＳ１０８がハイのときにオンとなって第２基準電圧ＶＲＢが導通する。第２５〜３２スイッチＳＷＢ１２１〜ＳＷＢ１２８は、第１〜８調整信号ＣＤＳ１０１〜ＣＤＳ１０８がローのときにオンとなって第１基準電圧ＶＲＴが導通する。第１７〜２４スイッチＳＷＡ１２１〜ＳＷＡ１２８と第２５〜３２スイッチＳＷＢ１２１〜ＳＷＢ１２８のいずれがオンになるかにより、参照される電圧が第２基準電圧ＶＲＢと第１基準電圧ＶＲＴで切り替わる。参照する電圧に応じた電荷が第９〜１６コンデンサＣ１２１〜Ｃ１２８のそれぞれに蓄積される。
【００３４】
第１〜８コンデンサＣ１０１〜Ｃ１０８、第９〜１６コンデンサＣ１２１〜１２８は、すべて同じ容量値である。第３３〜４０スイッチＳＷＣ１０１〜ＳＷＣ１０８と、第４１〜４８スイッチＳＷＣ１２１〜ＳＷＣ１２８がすべてオフの状態を考える。第１〜８コンデンサＣ１０１〜Ｃ１０８の容量アレイから第１オペアンプ１９へ差動入力される正側電圧Ｖｒｅｆ＋は、電荷保存則より次式（１）に示される。
Ｖｒｅｆ＋＝ＶＲＴ−Ｋ（ＶＲＴ−ＶＲＢ）／８ ・・・（１）
【００３５】
第９〜１６コンデンサＣ１２１〜Ｃ１２８の容量アレイから第１オペアンプ１９へ差動入力される負側電圧Ｖｒｅｆ−は、電荷保存則より次式（２）に示される。
Ｖｒｅｆ−＝ＶＲＢ＋Ｋ（ＶＲＴ−ＶＲＢ）／８ ・・・（２）
【００３６】
正側電圧Ｖｒｅｆ＋と負側電圧Ｖｒｅｆ−は第１オペアンプ１９に差動入力される。これらの差分は次式（３）に示される。
Ｖｒｅｆ＋−Ｖｒｅｆ−＝（ＶＲＴ−ＶＲＢ）−Ｋ（ＶＲＴ−ＶＲＢ）／４ ・・・（３）
ここで、Ｋは第１〜８調整信号ＣＤＳ１０１〜ＣＤＳ１０８のうちローである信号の数を示す。第９〜１６スイッチＳＷＢ１０１〜ＳＷＢ１０８のうちＫ個のスイッチがオンされて第２基準電圧ＶＲＢと導通し、第１〜８スイッチＳＷＡ１０１〜ＳＷＡ１０８のうち（８−Ｋ）個のスイッチがオンされて第１基準電圧ＶＲＴと導通する。また、第２５〜３２スイッチＳＷＢ１２１〜ＳＷＢ１２８のうちＫ個のスイッチがオンされて第１基準電圧ＶＲＴと導通し、第１７〜２４スイッチＳＷＡ１２１〜ＳＷＡ１２８のうち（８−Ｋ）個のスイッチがオンされて第２基準電圧ＶＲＢと導通する。
【００３７】
第３３〜４０スイッチＳＷＣ１０１〜ＳＷＣ１０８と、第４１〜４８スイッチＳＷＣ１２１〜ＳＷＣ１２８がオンになると、第１〜８コンデンサＣ１０１〜Ｃ１０８と第９〜１６コンデンサＣ１２１〜Ｃ１２８のそれぞれの一端に入力アナログ電圧Ｖｉｎがかかる。その結果、正側電圧Ｖ＋と負側電圧Ｖ−は次式（４）（５）の通りになる。
第１オペアンプ１９に差動入力される電圧ΔＶは、次式（６）に示される。
【００３９】
図４は、第１調整回路の構成を示す。第１調整回路１７は、第１〜８調整信号ＣＤＳ１０１〜ＣＤＳ１０８を生成して出力する。第１、２調整信号ＣＤＳ１０１、ＣＤＳ１０２は、第１電源供給線ＶＤＤと接続されてつねにハイが出力される。第３、４調整信号ＣＤＳ１０３、ＣＤＳ１０４は、第２電源供給線ＶＳＳと接続されてつねにローが出力される。第５〜８調整信号ＣＤＳ１０５〜ＣＤＳ１０８としては、比較部１２から出力される判定結果ＣＰｏｕｔがそのまま出力される。
【００４０】
図５は、入力アナログ電圧の値と比較部による判定結果の関係を示す。入力アナログ電圧Ｖｉｎが正の値、すなわち０Ｖより大きい場合、比較部１２による判定結果ＣＰｏｕｔはハイになる。このとき、図４の第１調整回路１７において、第１、２、５〜８調整信号ＣＤＳ１０１、ＣＤＳ１０２、ＣＤＳ１０５〜ＣＤＳ１０８の６本がハイになり、第３、４調整信号ＣＤＳ１０３、ＣＤＳ１０４の２本がローになる。したがって、Ｋ＝２となり、Ｖ＋−Ｖ−＝（ＶＲＴ−ＶＲＢ）／２となる。すなわち、入力アナログ電圧Ｖｉｎから（ＶＲＴ−ＶＲＢ）／２を差し引いた値がサンプルホールド回路１６に保持され、第１オペアンプ１９によって２倍に増幅される。
【００４１】
一方、入力アナログ電圧Ｖｉｎが負の値、すなわち０Ｖより小さい場合、比較部１２による判定結果ＣＰｏｕｔはローになる。このとき、図４の第１調整回路１７において、第１、２調整信号ＣＤＳ１０１、ＣＤＳ１０２の２本がハイになり、第３〜６調整信号ＣＤＳ１０３〜ＣＤＳ１０８の６本がローになる。したがって、Ｋ＝６となり、Ｖ＋−Ｖ−＝（ＶＲＴ−ＶＲＢ）／２となる。入力アナログ電圧Ｖｉｎから（ＶＲＢ−ＶＲＴ）／２を差し引いた値がサンプルホールド回路１６に保持され、第１オペアンプ１９によって２倍に増幅される。
【００４２】
図６は、入力アナログ電圧が正の値をとる場合におけるサンプルホールド回路の入出力電圧の関係を示す。本実施形態におけるサンプルホールド回路１６は、入力アナログ電圧Ｖｉｎが０Ｖより大きい場合にはその値から（ＶＲＴ−ＶＲＢ）／２を差し引くとともに、これを２倍に増幅する。図の左側の軸はアナログ−デジタル変換回路１００へ入力可能なアナログ電圧の範囲を示す。中央の軸はサンプルホールド回路１６に入力可能な電圧範囲を示す。右側の軸はサンプルホールド回路１６が出力可能な電圧範囲を示す。
【００４３】
例えば、入力アナログ電圧Ｖｉｎの最大値は、第１基準電圧ＶＲＴと第２基準電圧ＶＲＢの差であるが、（ＶＲＴ−ＶＲＢ）／２から（ＶＲＴ−ＶＲＢ）までの間の入力値は、そのまま２倍に増幅してしまうと本実施形態のサンプルホールド回路１６の出力可能範囲を超えてしまう。そこで、入力値を（ＶＲＴ−ＶＲＢ）／２から（ＶＲＢ−ＶＲＴ）／２までの範囲に収めるために入力アナログ電圧Ｖｉｎから（ＶＲＴ−ＶＲＢ）／２を差し引く。（ＶＲＴ−ＶＲＢ）／２から（ＶＲＢ−ＶＲＴ）／２までの範囲の値であれば２倍に増幅してもサンプルホールド回路１６が出力可能な電圧範囲を超えない。
【００４４】
図７は、入力アナログ電圧が負の値をとる場合におけるサンプルホールド回路の入出力電圧の関係を示す。入力アナログ電圧Ｖｉｎが０Ｖより小さい場合にはその値から（ＶＲＢ−ＶＲＴ）／２を差し引くとともに、これを２倍に増幅する。入力アナログ電圧Ｖｉｎの最小値は、第２基準電圧ＶＲＢと第１基準電圧ＶＲＴの差であるが、（ＶＲＢ−ＶＲＴ）／２から（ＶＲＢ−ＶＲＴ）までの間の入力値は、そのまま２倍に増幅してしまうと本実施形態のサンプルホールド回路１６の出力可能範囲を超えてしまう。そこで、入力値を（ＶＲＢ−ＶＲＴ）／２から（ＶＲＴ−ＶＲＢ）／２までの範囲に収めるために入力アナログ電圧Ｖｉｎから（ＶＲＢ−ＶＲＴ）／２を差し引く。（ＶＲＢ−ＶＲＴ）／２から（ＶＲＴ−ＶＲＢ）／２までの範囲の値であれば２倍に増幅してもサンプルホールド回路１６が出力可能な電圧範囲を超えない。
【００４５】
図８は、サンプルホールド回路に含まれるスイッチなどの構成を示す。調整信号ＣＤＳは第１否定論理積回路ＮＡＮＤ１０に入力されるとともに、第１否定回路ＮＯＴ１０により反転されて第２否定論理積回路ＮＡＮＤ１１にも入力される。第１、２否定論理積回路ＮＡＮＤ１０、ＮＡＮＤ１１には第１タイミング信号ＤＡＣが入力される。
【００４６】
第１、２トランジスタＴｒ１０、Ｔｒ１１が図３の第１〜８スイッチＳＷＡ１０１〜ＳＷＡ１０８を示す場合、第１入力ＩＮ１として第１基準電圧ＶＲＴが接続される。第３、４トランジスタＴｒ１２、Ｔｒ１３が図３の第９〜１６スイッチＳＷＢ１０１〜ＳＷＢ１０８を示す場合、第２入力ＩＮ２として第２基準電圧ＶＲＢが接続される。
【００４７】
第１、２トランジスタＴｒ１０、Ｔｒ１１が図３の第１７〜２４スイッチＳＷＡ１２１〜ＳＷＡ１２８を示す場合、第１入力ＩＮ１として第２基準電圧ＶＲＢが接続される。第３、４トランジスタＴｒ１２、Ｔｒ１３が図３の第２５〜３２スイッチＳＷＢ１２１〜ＳＷＢ１２８を示す場合、第２入力ＩＮ２として第１基準電圧ＶＲＴが接続される。
【００４８】
調整信号ＣＤＳとタイミング信号ＤＡＣがともにハイになったとき、第１否定論理積回路ＮＡＮＤ１０はローを出力し、これに基づいて第１トランジスタＴｒ１０がオンするとともに、第２否定回路ＮＯＴ１１を介して第２トランジスタＴｒ１１もオンし、第１入力ＩＮ１として第１基準電圧ＶＲＴが導通する。
【００４９】
調整信号ＣＤＳがローになり、第１タイミング信号ＤＡＣがハイになったとき、第２否定論理積回路ＮＡＮＤ１１はローを出力し、これに基づいて第３トランジスタＴｒ１２がオンするとともに、第３否定回路ＮＯＴ１２を介して第４トランジスタＴｒ１３もオンし、第２入力ＩＮ２として第２基準電圧ＶＲＢが導通する。
【００５０】
第５、６トランジスタＴｒ１４、Ｔｒ１５は図３の第３３〜４０スイッチＳＷＣ１０１〜ＳＷＣ１０８と、第４１〜４８スイッチＳＷＣ１２１〜ＳＷＣ１２８を示す。第２タイミング信号ＳＨＰがローになり、第３タイミング信号ＳＨＮがハイになったときに第５、６トランジスタＴｒ１４、Ｔｒ１５がオンして入力アナログ電圧Ｖｉｎが導通する。このように、調整信号ＣＤＳ、第１〜３タイミング信号ＤＡＣ、ＳＨＰ、ＳＨＮのそれぞれの値に応じて、第１、２基準電圧ＶＲＴ、ＶＲＢ、入力アナログ電圧Ｖｉｎのいずれが導通して出力が決まる。これら回路を一組として、＋側と−側のそれぞれ８組の回路がサンプルホールド回路１６に含まれる。
【００５１】
図９は、第１ＡＤ変換部の構成を示す。第１ＡＤ変換部２０において、第１基準電圧ＶＲＴと第２基準電圧ＶＲＢは、第１〜１６抵抗Ｒ２０１〜Ｒ２１６によって分圧される。分圧された電圧は第１〜１６コンパレータＣＰ２０１〜ＣＰ２１６によってそれぞれ入力アナログ電圧Ｖｉｎと比較される。比較の結果、入力アナログ電圧Ｖｉｎの方が大きい場合はハイを出力し、小さい場合はローを出力する。第１〜１６コンパレータＣＰ２０１〜ＣＰ２１６の出力は、エンコーダ２３に入力されて４ビットのデジタル値として第１ラッチ回路２４へ送られる。第２〜１６コンパレータＣＰ２０２〜ＣＰ２１６の出力は、第２〜１６ＡＤ信号Ｚ２〜Ｚ１６として第１ＤＡ変換部２２へ送られる。
【００５２】
図１０は、第１ＤＡ変換部および第１増幅回路の構成を示す。第１ＤＡ変換部２２において、第２調整回路２７は、比較部１２による判定結果ＣＰｏｕｔと第１、２電源供給線ＶＤＤ、ＶＳＳ、第２〜１６ＡＤ信号Ｚ２〜Ｚ１６が入力され、第９〜２６調整信号ＣＤＳ２０１〜ＣＤＳ２１６、ＣＤＳ２２１、ＣＤＳ２２２を生成して出力する。
【００５３】
第４９〜６４スイッチＳＷＡ２０１〜ＳＷＡ２１６は、第９〜２４調整信号ＣＤＳ２０１〜ＣＤＳ２１６がハイのときにオンされて第１基準電圧ＶＲＴが導通する。第６５〜８０スイッチＳＷＢ２０１〜ＳＷＢ２１６は、第９〜２４調整信号ＣＤＳ２０１〜ＣＤＳ２１６がローのときにオンされて第２基準電圧ＶＲＢが導通する。第４９〜６４スイッチＳＷＡ２０１〜ＳＷＡ２１６と第６５〜８０スイッチＳＷＢ２０１〜ＳＷＢ２１６のいずれがオンになるかにより、参照される電圧が第１基準電圧ＶＲＴと第２基準電圧ＶＲＢで切り替わる。
【００５４】
第８１〜９６スイッチＳＷＡ２２１〜ＳＷＡ２３６は、第１１〜２６調整信号ＣＤＳ２０３〜ＣＤＳ２１６、ＣＤＳ２２１、ＣＤＳ２２２がハイのときにオンされて第２基準電圧ＶＲＢが導通する。第９７〜１１２スイッチＳＷＢ２２１〜ＳＷＢ２３６は、第１１〜２６調整信号ＣＤＳ２０３〜ＣＤＳ２１６、ＣＤＳ２２１、ＣＤＳ２２２がローのときにオンされて第１基準電圧ＶＲＴが導通する。第８１〜９６スイッチＳＷＡ２２１〜ＳＷＡ２３６と第９７〜１１２スイッチＳＷＢ２２１〜ＳＷＢ２３６のいずれがオンになるかによって参照される電圧が第２基準電圧ＶＲＢと第１基準電圧ＶＲＴで切り替わる。
【００５５】
第１７〜３２コンデンサＣ２０１〜Ｃ２１６、第３３〜４８コンデンサＣ２２１〜２３６は、すべて同じ容量値である。第１１３〜１２８スイッチＳＷＣ２０１〜ＳＷＣ２１６と、第１２９〜１４４スイッチＳＷＣ２２１〜ＳＷＣ２３６がすべてオフの状態を考える。第１７〜３２コンデンサＣ２０１〜Ｃ２１６の容量アレイから第２オペアンプ２５へ差動入力される正側電圧Ｖｒｅｆ＋は、電荷保存則より次式（７）に示される。
Ｖｒｅｆ＋＝ＶＲＴ−Ｋ＋（ＶＲＴ−ＶＲＢ）／１６ ・・・（７）
ここで、Ｋ＋は、第９〜２４調整信号ＣＤＳ２０１〜ＣＤＳ２１６のうちローである信号の数を示す。第６５〜８０スイッチＳＷＢ２０１〜ＳＷＢ２１６のうちＫ＋個のスイッチがオンされて第２基準電圧ＶＲＢと導通し、第４９〜６４スイッチＳＷＡ２０１〜ＳＷＡ２１６のうち（１６−Ｋ＋）個のスイッチがオンされて第１基準電圧ＶＲＴと導通する。
【００５６】
第３３〜４８コンデンサＣ２２１〜Ｃ２３６の容量アレイから第２オペアンプ２５へ差動入力される負側電圧Ｖｒｅｆ−は、電荷保存則より次式（８）に示される。
Ｖｒｅｆ−＝ＶＲＢ＋Ｋ−（ＶＲＴ−ＶＲＢ）／１６ ・・・（８）
正側電圧Ｖｒｅｆ＋と負側電圧Ｖｒｅｆ−は第２オペアンプ２５に差動入力される。これらの差分は（Ｖｒｅｆ＋−Ｖｒｅｆ−）である。ここで、Ｋ−は、第１１〜２６調整信号ＣＤＳ２０３〜ＣＤＳ２１６、ＣＤＳ２２１、ＣＤＳ２２２のうちローである信号の数を示す。第９７〜１１２スイッチＳＷＢ２２１〜ＳＷＢ２３６のうちＫ−個のスイッチがオンされて第１基準電圧ＶＲＴと導通し、第８１〜９６スイッチＳＷＡ２２１〜ＳＷＡ２３６のうち（１６−Ｋ−）個のスイッチがオンされて第２基準電圧ＶＲＢと導通する。
【００５７】
第１１３〜１２８スイッチＳＷＣ２０１〜ＳＷＣ２１６と、第１２９〜１４４スイッチＳＷＣ２２１〜ＳＷＣ２３６がオンになると、第１７〜３２コンデンサＣ２０１〜Ｃ２１６と第３３〜４８コンデンサＣ２２１〜Ｃ２３６のそれぞれの一端に、サンプルホールド回路１６の出力電圧ＶＳＨが導通される。その結果、正側電圧Ｖ＋と負側電圧Ｖ−は次式（９）（１０）の通りになる。
第２オペアンプ２５に差動入力される電圧ΔＶは、次式（１１）で示される。
【００５９】
図１１は、判定結果ＣＰｏｕｔと第２調整回路が生成する調整信号ＣＤＳの値の関係を示す表である。第９、１０調整信号ＣＤＳ２０１、ＣＤＳ２０２は、比較部１２による判定結果ＣＰｏｕｔの値と関係なくつねに第１電源供給線ＶＤＤと同電位となる。第２５、２６調整信号ＣＤＳ２２１、ＣＤＳ２２２は、判定結果ＣＰｏｕｔの値と関係なくつねに第２電源供給線ＶＳＳと同電位となる。
【００６０】
判定結果ＣＰｏｕｔ＝０の場合、第１１調整信号ＣＤＳ２０３から第２４調整信号ＣＤＳ２１６までの１４本の各信号として、それぞれ第２ＡＤ信号Ｚ２、第２ＡＤ信号Ｚ２、第３ＡＤ信号Ｚ３、第３ＡＤ信号Ｚ３、第４ＡＤ信号Ｚ４、第４ＡＤ信号Ｚ４、第５ＡＤ信号Ｚ５、第５ＡＤ信号Ｚ５、第６ＡＤ信号Ｚ６、第６ＡＤ信号Ｚ６、第７ＡＤ信号Ｚ７、第７ＡＤ信号Ｚ７、第８ＡＤ信号Ｚ８、第８ＡＤ信号Ｚ８を出力する。
【００６１】
判定結果ＣＰｏｕｔ＝１の場合、第１１調整信号ＣＤＳ２０３から第２４調整信号ＣＤＳ２１６までの１４本の各信号として、それぞれ第１０ＡＤ信号Ｚ１０、第１０ＡＤ信号Ｚ１０、第１１ＡＤ信号Ｚ１１、第１１ＡＤ信号Ｚ１１、第１２ＡＤ信号Ｚ１２、第１２ＡＤ信号Ｚ１２、第１３ＡＤ信号Ｚ１３、第１３ＡＤ信号Ｚ１３、第１４ＡＤ信号Ｚ１４、第１４ＡＤ信号Ｚ１４、第１５ＡＤ信号Ｚ１５、第１５ＡＤ信号Ｚ１５、第１６ＡＤ信号Ｚ１６、第１６ＡＤ信号Ｚ１６を出力する。
【００６２】
図１２は、入力アナログ電圧Ｖｉｎが正の値であった場合の第１ＤＡ変換部における入力電圧と出力電圧の関係を示す。第１ＤＡ変換部２２に入力される値はデジタル値であり、左側の軸の目盛りに示されるデジタル値のうち「１０００」から「１１１１」までの各値が入力される。右側の軸の目盛りにおいて、第１ＤＡ変換部２２によるＤＡ変換後の値はＡ〜Ｈである。すなわち、第１ＤＡ変換部２２の出力アナログ値の範囲は入力デジタル値の範囲の２倍に増幅されている。またその範囲は第１増幅回路１８において良好な出力範囲に収まるよう調整された値になっている。
【００６３】
例えば、入力デジタル値が「１０１１」であった場合、判定結果ＣＰｏｕｔ＝１、第９〜１４調整信号ＣＤＳ２０１〜ＣＤＳ２０８がハイであり、第１５〜２６調整信号ＣＤＳ２０９〜ＣＤＳ２１６、ＣＤＳ２２１、ＣＤＳ２２２がローとなる。したがって、Ｋ＋＝８、Ｋ−＝１０なので、式（７）（８）より、
【００６４】
図１３は、入力アナログ電圧Ｖｉｎが負の値であった場合の第１ＤＡ変換部における入力電圧と出力電圧の関係を示す。左側の軸の目盛りに示されるデジタル値のうち「０１１１」から「００００」までの各値が第１ＡＤ変換部２０によって出力されたデジタル値である。右側の軸の目盛りにおいて、第１ＤＡ変換部２２によるＤＡ変換後の値はＡ〜Ｈである。すなわち、第１ＤＡ変換部２２の出力アナログ値の範囲は入力デジタル値の範囲の２倍に増幅されている。またその範囲は第１増幅回路１８において良好な出力範囲に収まるよう調整された値になっている。
【００６５】
例えば、入力デジタル値が「００１１」であった場合、判定結果ＣＰｏｕｔ＝０、第９〜１６調整信号ＣＤＳ２０１〜ＣＤＳ２０８がハイであり、第１７〜２６調整信号ＣＤＳ２０９〜ＣＤＳ２１６、ＣＤＳ２２１、ＣＤＳ２２２がローとなる。したがって、Ｋ＋＝８、Ｋ−＝１０なので、式（７）（８）より、
【００６６】
図１４は、第２調整回路の構成を示す。第２調整回路２７において、第９、１０調整信号ＣＤＳ２０１、ＣＤＳ２０２は、第１電源供給線ＶＤＤに接続され、つねにハイにされている。第２５、２６調整信号ＣＤＳ２２１、ＣＤＳ２２２は、第２電源供給線ＶＳＳに接続され、つねにローにされている。第１１〜２４調整信号ＣＤＳ２０３〜ＣＤＳ２１６は、判定結果ＣＰｏｕｔと第２〜１６ＡＤ信号Ｚ２〜Ｚ１６に基づいて生成される。図においては第１１調整信号ＣＤＳ２０３を生成する詳細な回路を代表的に示す。
【００６７】
比較部１２からの判定結果ＣＰｏｕｔがハイのとき、第９、１０トランジスタＴｒ１８、Ｔｒ１９がオンされ、第１０ＡＤ信号Ｚ１０が第１１調整信号ＣＤＳ２０３として出力される。判定結果ＣＰｏｕｔがローのとき、第７、８トランジスタＴｒ１６、Ｔｒ１７がオンされ、第２ＡＤ信号Ｚ２が第１１調整信号ＣＤＳ２０３として出力される。このように、判定結果ＣＰｏｕｔに応じて第２ＡＤ信号Ｚ２と第１０ＡＤ信号Ｚ１０のいずれかが選択される。これら第７〜１０トランジスタＴｒ１６〜Ｔｒ１９と第４、５否定回路ＮＯＴ１３、ＮＯＴ１４などの素子で構成される選択回路２９は、第１１〜２４調整信号ＣＤＳ２０３〜ＣＤＳ２１６と同数設けられる。それぞれの回路において選択される信号の組み合わせは図１１の表に示される通りである。
【００６８】
（第２実施形態）
図１５は、第２実施形態におけるアナログ−デジタル変換回路の構成を示す。本実施形態のアナログ−デジタル変換回路２００は、サンプルホールド回路２１６に入力されるアナログ電圧が良好な範囲にあるかどうかを判定するために比較部を２個設けた点で第１実施形態と異なる。第１実施形態における比較部１２は、入力アナログ電圧Ｖｉｎが正負いずれの値であるかを判定していたが、本実施形態では、入力アナログ電圧Ｖｉｎが良好な範囲の下限よりも低いかどうかを第１比較部２１２が判定し、上限よりも高いかどうかを第２比較部２１４が判定する。また、第１実施形態では入力アナログ電圧Ｖｉｎの値如何にかかわらず必ず参照信号のレベル調整が行われるが、本実施形態では必要な場合にだけ参照信号のレベル調整が行われる点でも相違する。
【００６９】
第１調整ユニット２１１において、第１比較部２１２および第２比較部２１４による判定結果に応じて、サンプルホールド回路２１６が入力アナログ電圧Ｖｉｎを良好な範囲に収まるよう値を調整する。入力アナログ電圧Ｖｉｎを第１ＡＤ変換部２２０がデジタル値に変換して第１ラッチ回路２４へ送る。そのデジタル値は第２調整ユニット２２１によって第１調整ユニット２１１と同様の調整が施される。第１ＤＡ変換部２２２はデジタル値を再びアナログ値に変換し、第１増幅回路２１８へ送る。第１増幅回路２１８は、サンプルホールド回路２１６が保持する値と第１ＤＡ変換部２２２の出力の差分を増幅する。このとき、第１調整ユニット２１１による調整と第２調整ユニット２２１による調整が相殺される。
【００７０】
本実施形態においても、高い精度を維持しながらパイプライン式にＡＤ変換を実行できる。また、変換性能が良好となる範囲の上限と下限を超えないよう第１比較部２１２および第２比較部２１４が判定するので、より低電圧にてＡＤ変換を実行でき、電力消費を低減できる。さらに、第１実施形態よりも比較部がひとつ多いものの、依然として少ない構成にて精度を維持できる。
【００７１】
（第３実施形態）
図１６は、第３実施形態におけるアナログ−デジタル変換回路の構成を示す。本実施形態のアナログ−デジタル変換回路３００は、第２変換部３３０において電圧値の調整とその相殺を処理する点で第１、２実施形態と異なる。第１変換部３１０では、第１ＡＤ変換部３２０が入力アナログ電圧Ｖｉｎをデジタル値に変換して第１ラッチ回路２４へ送り、そのデジタル値を第１ＤＡ変換部３２２が再度アナログ値に変換する。第１増幅回路３１６は、入力アナログ電圧Ｖｉｎを増幅し、第２増幅回路３１８は第１増幅回路３１６の出力と第１ＤＡ変換部３２２の出力の差分を増幅する。
【００７２】
第２変換部３３０においては、第２増幅回路３１８の出力を第２ＡＤ変換部３４０がデジタル値に変換して第２ラッチ回路４４へ送る。そのデジタル値を第２ＤＡ変換部３４２が再度アナログ値に変換する。第１調整ユニット３１１は、第２増幅回路３１８の出力の範囲を判定して、その判定結果に基づいて調整を加える。その調整と同様の調整を第２調整ユニット３２１が第２ＡＤ変換部３４０の出力に加える。第３増幅回路３３８は、サンプルホールド回路３３６の出力と第２ＤＡ変換部３４２の出力の差分を増幅する。そのとき、第１調整ユニット３１１による調整と第２調整ユニット３２１による調整が相殺される。
【００７３】
本実施形態においても、高い精度を維持しながらパイプライン式にＡＤ変換を実行できる。また、より低電圧の下でのＡＤ変換を実現し、電力消費を低減させる。さらに、少ない構成にて精度を維持できる。
【００７４】
（第４実施形態）
図１７は、第４実施形態におけるアナログ−デジタル変換回路の構成を示す。本実施形態のアナログ−デジタル変換回路４００は、５段構成のパイプライン型ＡＤ変換回路である点で第１〜３実施形態と異なる。この回路は、第１変換部１１０から第５変換部１９０の５段にわたり、１ビット、３ビット、２ビット、２ビット、２ビットの順で計１０ビットのＡＤ変換を処理する。
【００７５】
第１変換部１１０は、入力アナログ電圧Ｖｉｎを第１ＡＤ変換部１２０が１ビットのデジタル値に変換して第１ラッチ回路１２４へ送る。そのデジタル値は、５段構成である第１ラッチ回路１２４によって５クロック遅延されてデジタル出力回路１２６へ入力される。第１ＡＤ変換部１２０の出力は第１ＤＡ変換部１２２によって再びアナログ値に変換され第１増幅回路１１８に入力される。第１増幅回路１１８は、入力アナログ電圧Ｖｉｎから第１ＤＡ変換部１２２の出力を減算して次段の第２変換部１３０へ送る。これら第１変換部１１０による一連の処理は１クロック内に処理される。したがって入力アナログ電圧Ｖｉｎをサンプリングして保持しておく必要がないので、第１変換部１１０はサンプルホールド回路を含まない構成となっている。
【００７６】
第２変換部１３０〜第５変換部１９０は、図１の第２変換部３０〜第４変換部７０とほぼ同じ構成である。以上の構成においても、第１変換部１１０によって比較的大きな電圧値が減算されるので、その分、２段目以降の増幅回路にはより小さな電圧値が入力される。これにより、変換性能の維持、低電圧での動作、消費電力低減を実現できる。
【００７７】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００７８】
上記の実施形態においては、入力アナログ電圧Ｖｉｎの範囲を判定するための比較部が１〜２個設けられていたが、変形例においてはこのような比較部を３個以上設けて、より広い範囲にわたって入力アナログ電圧値を判定してもよい。
【００７９】
実施の形態に含まれるサンプルホールド回路や差動増幅回路の増幅率は任意に設定でき、その設定に応じて第１調整回路１７と第２調整回路２７の構成が定まる。
【００８０】
【発明の効果】
本発明によれば、信号変換における性能を維持することができる。
【図面の簡単な説明】
【図１】第１実施形態におけるアナログ−デジタル変換回路の構成を示す図である。
【図２】サンプルホールド回路の入力電圧と出力電圧の関係を示す図である。
【図３】サンプルホールド回路の構成を示す図である。
【図４】第１調整回路の構成を示す図である。
【図５】入力アナログ電圧の値と比較部による判定結果の関係を示す図である。
【図６】入力アナログ電圧が正の値をとる場合におけるサンプルホールド回路の入出力電圧の関係を示す図である。
【図７】入力アナログ電圧が負の値をとる場合におけるサンプルホールド回路の入出力電圧の関係を示す図である。
【図８】サンプルホールド回路に含まれるスイッチなどの構成を示す図である。
【図９】第１ＡＤ変換部の構成を示す図である。
【図１０】第１ＤＡ変換部および第１増幅回路の構成を示す図である。
【図１１】判定結果ＣＰｏｕｔと第２調整回路が生成する調整信号ＣＤＳの値の関係表を示す図である。
【図１２】入力アナログ電圧Ｖｉｎが正の値であった場合の第１ＤＡ変換部における入力電圧と出力電圧の関係を示す図である。
【図１３】入力アナログ電圧Ｖｉｎが負の値であった場合の第１ＤＡ変換部における入力電圧と出力電圧の関係を示す図である。
【図１４】第２調整回路の構成を示す図である。
【図１５】第２実施形態におけるアナログ−デジタル変換回路の構成を示す図である。
【図１６】第３実施形態におけるアナログ−デジタル変換回路の構成を示す図である。
【図１７】第４実施形態におけるアナログ−デジタル変換回路の構成を示す図である。
【符号の説明】
１０ 第１変換部、 １１ 第１調整ユニット、 １２ 比較部、 １６ サンプルホールド回路、 １８ 第１増幅回路、 ２０ 第１ＡＤ変換部、 ２１第２調整ユニット、 ２２ 第１ＤＡ変換部、 ３０ 第２変換部、 ５０ 第３変換部、 ７０ 第４変換部、 １００ アナログ−デジタル変換回路。
Claims (7)
- 入力信号の範囲を判定するステップと、
前記入力信号が変換性能の良好な範囲に収まるよう前記判定の結果に応じて参照信号のレベルを設定するステップと、
前記参照信号を用いて前記入力信号に調整を加えた値を保持するステップと、
前記保持するステップと並行して前記入力信号を目的の信号に変換するステップと、
前記保持する入力信号に生じた一時的な値の変動を解消するステップと、
を有することを特徴とする信号変換方法。 - 入力信号の値が変換性能の良好な範囲に収まるよう前記入力信号の範囲に応じて参照信号のレベルを設定する第１調整ユニットと、
前記入力信号を目的の信号へ変換する途上で、前記参照信号の作用によって前記入力信号に生じた一時的な値の変動を解消する第２調整ユニットと、
を有することを特徴とする信号変換回路。 - 入力アナログ電圧の値が変換性能の良好な範囲に収まるよう前記入力アナログ電圧の範囲に応じて参照信号のレベルを設定する第１調整ユニットと、
前記入力アナログ電圧の値をデジタル値へ変換するＡＤ変換部と、
前記参照信号を作用させた結果として変換途上に生じる前記入力アナログ電圧の値の一時的な変動を解消する第２調整ユニットと、
を有することを特徴とするアナログ−デジタル変換回路。 - 前記第１調整ユニットは、前記入力アナログ電圧の範囲を判定する比較部と、前記設定された参照信号をもとに前記良好な範囲に収まるよう前記入力アナログ電圧の値に一時的な変動を加えた値を保持するサンプルホールド部と、を含むことを特徴とする請求項３に記載のアナログ−デジタル変換回路。
- 前記ＡＤ変換部は、前記入力アナログ電圧の値を所定ビット数で表現されるデジタル値に変換し、
前記第２調整ユニットは、前記デジタル値に対し前記一時的な変動を解消する調整を加えてアナログ値に変換するＤＡ変換部と、そのアナログ値を前記サンプルホールド部に保持されるアナログ電圧の値から差し引く減算部と、を含むことを特徴とする請求項４に記載のアナログ−デジタル変換回路。 - 入力アナログ電圧をもとにそれぞれが段階的に上位から数ビットずつのデジタル値を生成する複数段の変換ユニットを有するとともに、それらの変換ユニットのうちいずれかが前記第１調整ユニットおよび第２調整ユニットを含むことを特徴とする請求項３から５のいずれかに記載のアナログ−デジタル変換回路。
- アナログ信号をデジタル信号へ変換する回路であって、
入力アナログ電圧の値を取得して所定ビット数のデジタル値に変換するＡＤ変換部と、
前記ＡＤ変換部が取得すべき入力アナログ電圧が変換性能の良好な範囲に収まるよう調整された値を取得して保持するサンプルホールド部と、
を有することを特徴とするアナログ−デジタル変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002291720A JP4039928B2 (ja) | 2002-10-03 | 2002-10-03 | アナログ−デジタル変換回路 |
| US10/673,137 US6822598B2 (en) | 2002-10-03 | 2003-09-30 | Multi-stage pipeline type analog-to-digital conversion circuit for adjusting input signals |
| CNB2003101015260A CN100345384C (zh) | 2002-10-03 | 2003-10-08 | 信号转换方法和信号转换电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002291720A JP4039928B2 (ja) | 2002-10-03 | 2002-10-03 | アナログ−デジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004128995A true JP2004128995A (ja) | 2004-04-22 |
| JP4039928B2 JP4039928B2 (ja) | 2008-01-30 |
Family
ID=32040689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002291720A Expired - Fee Related JP4039928B2 (ja) | 2002-10-03 | 2002-10-03 | アナログ−デジタル変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6822598B2 (ja) |
| JP (1) | JP4039928B2 (ja) |
| CN (1) | CN100345384C (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041993A (ja) * | 2004-07-28 | 2006-02-09 | Renesas Technology Corp | Ａ／ｄ変換回路を内蔵した半導体集積回路および通信用半導体集積回路 |
| US7187318B1 (en) * | 2005-08-08 | 2007-03-06 | National Semiconductor Corporation | Pipeline ADC using multiplying DAC and analog delay circuits |
| JP2010268349A (ja) * | 2009-05-18 | 2010-11-25 | Renesas Electronics Corp | アナログ／デジタル変換回路及びアナログ／デジタル変換方法 |
| US8390487B2 (en) | 2011-06-14 | 2013-03-05 | Analog Devices, Inc. | System and method of analog-to-digital converters |
| CN113721692B (zh) * | 2021-07-30 | 2023-05-26 | 沈阳智核医疗科技有限公司 | 偏压电路、偏置电压调节电路、偏置电压调节方法和装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047772A (en) * | 1990-06-04 | 1991-09-10 | General Electric Company | Digital error correction system for subranging analog-to-digital converters |
| JP3086636B2 (ja) | 1995-08-31 | 2000-09-11 | 三洋電機株式会社 | アナログ−デジタル変換回路 |
| JP3641523B2 (ja) | 1996-04-05 | 2005-04-20 | 株式会社ルネサステクノロジ | パイプライン型ａ／ｄコンバータ |
| SE516675C2 (sv) * | 1996-05-07 | 2002-02-12 | Ericsson Telefon Ab L M | Förfarande och anordning för att omvandla en analog ström till en digital signal |
| US6304206B1 (en) * | 1997-09-04 | 2001-10-16 | Sanyo Electric Co., Ltd. | Voltage comparator, operational amplifier and analog-to-digital conversion circuit employing the same |
| WO1999029042A1 (en) * | 1997-12-02 | 1999-06-10 | Maxim Integrated Products, Inc. | Efficient error correction in pipelined analog-to-digital converters |
| US6456211B2 (en) * | 2000-01-11 | 2002-09-24 | Texas Instruments Incorporated | Method and system for calibrating a data converter |
| US6683554B2 (en) * | 2001-06-18 | 2004-01-27 | Sanyo Electric Co., Ltd. | Analog-to-digital conversion circuit having increased conversion speed and high conversion accuracy |
-
2002
- 2002-10-03 JP JP2002291720A patent/JP4039928B2/ja not_active Expired - Fee Related
-
2003
- 2003-09-30 US US10/673,137 patent/US6822598B2/en not_active Expired - Lifetime
- 2003-10-08 CN CNB2003101015260A patent/CN100345384C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6822598B2 (en) | 2004-11-23 |
| CN1497854A (zh) | 2004-05-19 |
| JP4039928B2 (ja) | 2008-01-30 |
| US20040066320A1 (en) | 2004-04-08 |
| CN100345384C (zh) | 2007-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7978117B2 (en) | Multi-stage dual successive approximation register analog-to-digital convertor and method of performing analog-to-digital conversion using the same | |
| US7999719B2 (en) | Multi-stage successive approximation register analog-to-digital converter and analog-to-digital converting method using the same | |
| US9331706B1 (en) | High-speed analog-to-digital conversion system with flash assisted parallel SAR architecture | |
| US5861832A (en) | Analog-to-digital converter having amplifier and comparator stages | |
| US9059730B2 (en) | Pipelined successive approximation analog-to-digital converter | |
| US20080129567A1 (en) | Multi-bit pipeline analog-to-digital converter capable of altering operating mode | |
| JP2014506773A (ja) | パイプラインａｄｃ内部ステージ誤差キャリブレーション | |
| US6229472B1 (en) | A/D converter | |
| WO2013036204A1 (en) | An analog-to-digital converter for a multi-channel signal acquisition system | |
| US7154426B2 (en) | Analog-digital converter with advanced scheduling | |
| US6791484B1 (en) | Method and apparatus of system offset calibration with overranging ADC | |
| KR20130026627A (ko) | 클럭 딜레이를 이용한 아날로그-디지털 변환장치 및 변환방법 | |
| US7002507B2 (en) | Pipelined and cyclic analog-to-digital converters | |
| TWI685209B (zh) | 流水線類比數位轉換器 | |
| KR101168047B1 (ko) | 파이프라인 아날로그-디지털 컨버터 및 그의 구동 방법 | |
| US7522085B1 (en) | Pipelined analog to digital converter without input sample/hold | |
| KR100688512B1 (ko) | 2개의 기준 전압들을 사용하는 파이프라인 구조의아날로그-디지털 변환 장치 | |
| EP1398880A2 (en) | Analog-digital conversion circuit | |
| JP4039928B2 (ja) | アナログ−デジタル変換回路 | |
| JP2002314420A (ja) | Ａ／ｄ変換器および半導体集積回路 | |
| KR20140008713A (ko) | 혼합형 아날로그 디지털 변환 장치 및 그것의 동작 방법 | |
| JP2005252940A (ja) | アナログデジタル変換器 | |
| JP4083101B2 (ja) | アナログデジタル変換器 | |
| JP2005223460A (ja) | アナログデジタル変換方法およびアナログデジタル変換器 | |
| JP2010021918A (ja) | パイプライン型ａ／ｄコンバータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050301 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070110 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070116 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070226 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070731 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070810 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070914 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071009 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071106 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131116 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |