JP2005223460A - アナログデジタル変換方法およびアナログデジタル変換器 - Google Patents
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Abstract
【解決手段】第1増幅回路11は、入力信号をα倍に増幅する。第1AD変換回路12は、LSB電圧がVAであり、入力されたアナログ信号を任意のN1ビットのデジタル値に変換する。第1DA変換回路13は、第1AD変換回路12から出力されたデジタル値をアナログ信号に変換する。減算回路14は、第1増幅回路11の出力から、第1DA変換回路13の出力を減算する。第2増幅回路15は、減算回路14の出力をβ倍に増幅する。第2AD変換回路16は、LSB電圧がVAであり、入力されたアナログ信号を任意のN2ビットのデジタル値に変換する。この回路において、VA×α×β=VB×2N2が成り立つ。
【選択図】図1
Description
図1は、本発明の基本構成を示す。図1は、パイプライン型に限られることなく、サイクリック型のAD変換回路における、ある周期とその次の周期の処理も示している。その場合、第1AD変換回路12と第2AD変換回路16は、物理的に1個である。
VA×α×β=VB×2N2…(A1)
本実施形態は、前段のAD変換回路で4ビットを変換し、後段のサイクリック型のAD変換回路で3ビットずつ変換し、後段が3周回することにより合計13ビットを出力するAD変換器の例である。
VA×α×β=VB×2N2
VA×1×4=VB×23
VA=2VB
となり、第1AD変換回路12のLSB電圧を、第2AD変換回路16のLSB電圧の2倍に設定する必要がある。逆に、第2AD変換回路16のLSB電圧を1/2倍に設定すれば、第2増幅回路15の増幅率を8倍から4倍に下げることができる。従来、後段で3ビット変換するためには、前段の第1増幅回路11および第2増幅回路15の増幅率の積が8倍になっていなければならなかったため、1倍および8倍と設定されていた。この点、本実施形態は、第1増幅回路11の増幅率を1倍に維持したことにより、第1増幅回路11の出力電圧範囲が狭いものを使用でき、第2増幅回路15の増幅率を4倍にしたことにより、第2増幅回路15を高速化することができる。
VA×α×β=VB×2N2
VA×2×4=VB×23
となり、(A1)の式が成り立つことが分かる。また、左辺の第3増幅回路18の増幅率αと第4増幅回路20の増幅率βとの積が8になればよく、他の増幅率の組み合わせでもよい。例えば、2.5と3.2といった設定も可能である。
本実施形態は、前段のAD変換回路で4ビットを変換し、後段のサイクリック型のAD変換回路で2ビットずつ変換し、後段が3周回することにより合計10ビットを出力するAD変換器の例である。
VA×α×β=VB×2N2
VA×1×2=VB×22
VA=2VB
となり、第1AD変換回路12のLSB電圧を、第2AD変換回路16のLSB電圧の2倍に設定する必要がある。逆に、第2AD変換回路16のLSB電圧を1/2倍に設定すれば、第2増幅回路15の増幅率を4倍から2倍に下げることができる。
VA×α×β=VB×2N2
VA×2×2=VB×22
となり、(A1)の式が成り立つことが分かる。また、左辺の第3増幅回路18の増幅率αと第4増幅回路20の増幅率βとの積が4になればよく、他の増幅率の組み合わせでもよい。例えば、1.6と2.5といった設定も可能である。
本実施形態は、前段のサイクリック型のAD変換回路で1周目3ビット、2周目2ビット変換し、後段のサイクリック型のAD変換回路で2ビットずつ3周回で変換することにより、合計11ビットを出力するAD変換器の例である。
VA×α×β=VB×2N2
VA×1×4=VB×22
VA=VB
となり、第1AD変換回路12のLSB電圧と、第2AD変換回路16のLSB電圧とが等しく設定されている。
VA×α×β=VB×2N2
VA×1×4=VB×22
となり、(A1)の式が成り立つことが分かる。また、左辺の第1増幅回路11の増幅率αと第2増幅回路15の増幅率βとの積が4になればよく、他の増幅率の組み合わせでもよい。例えば、1.6と2.5といった設定も可能である。
VA×α×β=VB×2N2
VA×2×2=VB×22
となり、(A1)の式が成り立つことが分かる。また、左辺の第3増幅回路18の増幅率αと第4増幅回路20の増幅率βとの積が4になればよく、他の増幅率の組み合わせでもよい。例えば、1.6と2.5といった設定も可能である。
本実施形態は、4段構成のパイプライン型のAD変換器の例であり、1段目のAD変換回路で4ビット変換し、2段目〜4段目のAD変換回路で2ビットずつ変換することにより、合計10ビットを出力する。
VA×α×β=VB×2N2
VA×1×2=VB×22
VA=2VB
となり、第1AD変換回路12のLSB電圧を、第2AD変換回路16のLSB電圧の2倍に設定する必要がある。逆に、第2AD変換回路16のLSB電圧を1/2倍に設定すれば、第1増幅回路および第2増幅回路15の合計増幅率を2倍に下げることができる。
VA×α×β=VB×2N2
VA×2×2=VB×22
となり、第2AD変換回路16のLSB電圧と、第3AD変換回路162のLSB電圧とが等しくなることが分かる。この関係は、第3AD変換回路162のLSB電圧をVA、第4AD変換回路163のLSB電圧をVB、第5増幅回路182の増幅率をα、第6増幅回路202の増幅率をβ、および第4AD変換回路163の変換ビット数をN2とした場合にも成立する。
本実施形態は、前段のAD変換回路で3ビットを変換し、後段のサイクリック型のAD変換回路で3ビットずつ変換し、後段が3周回することにより合計12ビットを出力するAD変換器の例であり、後段のAD変換回路のLSBおよびリファレンス電圧が可変である。
VA×α×β=VB×2N2
VA×1×4=VB×23
VA=2VB
となり、第1AD変換回路12のLSB電圧を、第2AD変換回路16のLSB電圧の2倍に設定する必要がある。逆に、第2AD変換回路16のLSB電圧を1/2倍に設定すれば、第1増幅回路11および第2増幅回路15の合計増幅率を4倍に下げることができる。
VA×α×β=VB×2N2
1×2×2=1/2×23
となり、(A1)の式が成り立つことが分かる。また、左辺の第3増幅回路18の増幅率αと第4増幅回路20の増幅率βとの積が4になればよく、他の増幅率の組み合わせでもよい。例えば、1.6と2.5といった設定も可能である。
VA×α×β=VB×2N2
1/2×2×2=1/4×23
となり、(A1)の式が成り立つことが分かる。
Claims (8)
- アナログ信号を、上位ビットから順番に複数回に分けて所定ビットのデジタル値に変換するアナログデジタル変換方法であって、
所定の基準電圧値と第1LSB電圧値とにより生成されるリファレンス電圧値と比較して、所定のアナログ信号から1以上のビットを変換する第1変換工程と、
所定の基準電圧値と第2LSB電圧値とにより生成されるリファレンス電圧値と比較して、前記第1変換工程により変換されたビット成分が取り除かれ所定の増幅率で増幅されたアナログ信号から、前記第1変換工程の変換ビットの下位の1以上のビットを変換する第2変換工程と、を有し、
前記第1LSB電圧値と前記所定の増幅率とを掛けた値と、
前記第2LSB電圧値に、2の前記第2変換工程の冗長ビットを除く変換ビット数乗を掛けた値と、が実質的に等しく、
前記第1LSB電圧値と、前記第2LSB電圧値とが異なる値であることを特徴とするアナログデジタル変換方法。 - 入力アナログ信号を所定ビット数のデジタル値に変換する第1AD変換回路と、
前記第1AD変換回路の出力をアナログ信号に変換するDA変換回路と、
前記入力アナログ信号から、前記DA変換回路の出力を減算する減算回路と、
前記減算回路の出力を所定の増幅率で増幅する増幅回路と、
前記増幅回路の出力アナログ信号を所定ビット数のデジタル値に変換する第2AD変換回路と、を有し、
前記第1AD変換回路のLSB電圧値および前記増幅回路の増幅率を掛けた値と、
前記第2AD変換回路のLSB電圧値に、2の前記第2AD変換回路の冗長ビットを除く変換ビット数乗を掛けた値と、が実質的に等しく、
前記第1AD変換回路のLSB電圧値と、前記第2AD変換回路のLSB電圧値とが異なる値であることを特徴とするアナログデジタル変換器。 - 入力アナログ信号を所定ビット数のデジタル値に変換する第1AD変換回路と、
前記第1AD変換回路の出力をアナログ信号に変換するDA変換回路と、
前記第1AD変換回路と並列に設けられ、前記入力アナログ信号を所定の増幅率で増幅する第1増幅回路と、
前記第1増幅回路の出力から、前記第1増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅された前記DA変換回路の出力を減算する減算回路と、
前記減算回路の出力を所定の増幅率で増幅する第2増幅回路と、
前記第2増幅回路の出力アナログ信号を所定ビット数のデジタル値に変換する第2AD変換回路と、を有し、
前記第1AD変換回路のLSB電圧値、前記第1増幅回路の増幅率、および前記第2増幅回路の増幅率を掛けた値と、
前記第2AD変換回路のLSB電圧値に、2の前記第2AD変換回路の冗長ビットを除く変換ビット数乗を掛けた値と、が実質的に等しく、
前記第1AD変換回路のLSB電圧値と、前記第2AD変換回路のLSB電圧値とが異なる値であることを特徴とするアナログデジタル変換器。 - 前記第2AD変換回路のLSB電圧値は、前記第1AD変換回路のLSB電圧値よりも小さいことを特徴とする請求項2または3に記載のアナログデジタル変換器。
- 入力アナログ信号を所定ビット数のデジタル値に変換するAD変換回路と、
前記AD変換回路の出力をアナログ信号に変換するDA変換回路と、
前記AD変換回路と並列に設けられ、前記入力アナログ信号を所定の増幅率で増幅する第1増幅回路と、
前記第1増幅回路の出力から、前記第1増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅された前記DA変換回路の出力を減算する減算回路と、
前記減算回路の出力を所定の増幅率で増幅して、前記AD変換回路の入力にフィードバックする第2増幅回路と、を有し、
前記入力アナログ信号を複数回循環させて前記所定ビット数を超えるビット数のデジタル値を得る際、
前記AD変換回路のある周回のLSB電圧値、前記第1増幅回路の増幅率、および前記第2増幅回路の増幅率を掛けた値と、
前記AD変換回路の前記ある周回の次の周回のLSB電圧値に、2の前記AD変換回路の冗長ビットを除く変換ビット数乗を掛けた値と、が実質的に等しく、
前記ある周回のAD変換回路のLSB電圧値と、前記ある周回の次の周回のAD変換回路のLSB電圧値とが異なる値であることを特徴とするアナログデジタル変換器。 - 前記ある周回の次の周回のLSB電圧値は、前記ある周回のLSB電圧値よりも小さいことを特徴とする請求項5に記載のアナログデジタル変換器。
- 前記第1増幅回路の増幅率と前記第2増幅回路の増幅率との関係が、1/2倍以上2倍以下であることを特徴とする請求項3から6のいずれかに記載のアナログデジタル変換器。
- 前記第1増幅回路の増幅率は、前記第2増幅回路の増幅率より小さいことを特徴とする請求項3から6のいずれかに記載のアナログデジタル変換器。
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