JP2005223460A - アナログデジタル変換方法およびアナログデジタル変換器 - Google Patents

Abstract

【課題】パイプライン型およびサイクリック型のＡＤ変換器を高速化する。
【解決手段】第１増幅回路１１は、入力信号をα倍に増幅する。第１ＡＤ変換回路１２は、ＬＳＢ電圧がＶＡであり、入力されたアナログ信号を任意のＮ１ビットのデジタル値に変換する。第１ＤＡ変換回路１３は、第１ＡＤ変換回路１２から出力されたデジタル値をアナログ信号に変換する。減算回路１４は、第１増幅回路１１の出力から、第１ＤＡ変換回路１３の出力を減算する。第２増幅回路１５は、減算回路１４の出力をβ倍に増幅する。第２ＡＤ変換回路１６は、ＬＳＢ電圧がＶＡであり、入力されたアナログ信号を任意のＮ２ビットのデジタル値に変換する。この回路において、ＶＡ×α×β＝ＶＢ×２^Ｎ２が成り立つ。
【選択図】図１

Description

本発明は、アナログデジタル変換方法およびアナログデジタル変換器に関する。本発明は特に、パイプライン型およびサイクリック型のアナログデジタル方法およびアナログデジタル変換器に関する。

近年、携帯電話等の携帯機器に画像撮影機能、画像再生機能、動画撮影機能、および動画再生機能等、様々な付加機能が搭載されるようになってきている。これに伴い、アナログデジタル変換器（以下、「ＡＤ変換器」という。）の小型化や省電力化の要求が高まっている。そうしたＡＤ変換器の形態として、循環型に構成されたサイクリック型のＡＤ変換器が知られている（例えば、特許文献１参照）。
特開平４−２６２２９号公報

上記特許文献１の第１図のサイクリックＡＤ変換器において、並列型Ａ／Ｄ変換器ＡＤ２が３ビットの変換を行うため、減算回路ＳＵＢ２またはサンプルホールド回路Ｓ／Ｈ４は、８倍という高い増幅率で増幅しなければならなかった。

しかしながら、増幅回路にはＧＢ積（Gain Bandwidth product）の限界が存在する。即ち、高い増幅率を得ようとすると増幅回路の動作周波数が低くなってしまい、高速動作が困難となる。したがって、増幅回路によりＡＤ変換器全体の高速化が阻害されていた。

本発明はこうした状況に鑑みなされたものであり、その目的は、パイプライン型およびサイクリック型のＡＤ変換器を高速化する点にある。

本発明のある態様は、アナログデジタル変換方法である。アナログ信号を、上位ビットから順番に複数回に分けて所定ビットのデジタル値に変換するアナログデジタル変換方法であって、所定の基準電圧値と第１ＬＳＢ電圧値とにより生成されるリファレンス電圧値と比較して、所定のアナログ信号から１以上のビットを変換する第１変換工程と、所定の基準電圧値と第２ＬＳＢ電圧値とにより生成されるリファレンス電圧値と比較して、第１変換工程により変換されたビット成分が取り除かれ所定の増幅率で増幅されたアナログ信号から、第１変換工程の変換ビットの下位の１以上のビットを変換する第２変換工程と、を有し、第１ＬＳＢ電圧値と所定の増幅率とを掛けた値と、第２ＬＳＢ電圧値に、２の第２変換工程の冗長ビットを除く変換ビット数乗を掛けた値と、が実質的に等しく、第１ＬＳＢ電圧値と、第２ＬＳＢ電圧値とが異なる値である。

本態様によれば、第１ＬＳＢ電圧値と第２ＬＳＢ電圧値とが異なるため、第１変換工程での増幅率を操作することができる。第１ＬＳＢ電圧値を、第２ＬＳＢ電圧値より下げれば、増幅率を下げることができ、高速化することができる。

本態様の別の態様は、アナログデジタル変換器である。入力アナログ信号を所定ビット数のデジタル値に変換する第１ＡＤ変換回路と、第１ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、入力アナログ信号から、ＤＡ変換回路の出力を減算する減算回路と、減算回路の出力を所定の増幅率で増幅する増幅回路と、増幅回路の出力アナログ信号を所定ビット数のデジタル値に変換する第２ＡＤ変換回路と、を有し、第１ＡＤ変換回路のＬＳＢ電圧値および増幅回路の増幅率を掛けた値と、第２ＡＤ変換回路のＬＳＢ電圧値に、２の第２ＡＤ変換回路の冗長ビットを除く変換ビット数乗を掛けた値と、が実質的に等しく、第１ＡＤ変換回路のＬＳＢ電圧値と、第２ＡＤ変換回路のＬＳＢ電圧値とが異なる値である。

本態様によれば、第１ＡＤ変換回路のＬＳＢ電圧値と第２ＡＤ変換回路のＬＳＢ電圧値とが異なるため、増幅回路の増幅率を操作することができる。第１ＡＤ変換回路のＬＳＢ電圧値を、第２ＡＤ変換回路のＬＳＢ電圧値より下げれば、増幅回路の増幅率を下げることができ、高速化することができる。

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換する第１ＡＤ変換回路と、第１ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、第１ＡＤ変換回路と並列に設けられ、入力アナログ信号を所定の増幅率で増幅する第１増幅回路と、第１増幅回路の出力から、第１増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅されたＤＡ変換回路の出力を減算する減算回路と、減算回路の出力を所定の増幅率で増幅する第２増幅回路と、第２増幅回路の出力アナログ信号を所定ビット数のデジタル値に変換する第２ＡＤ変換回路と、を有し、第１ＡＤ変換回路のＬＳＢ電圧値、第１増幅回路の増幅率、および第２増幅回路の増幅率を掛けた値と、第２ＡＤ変換回路のＬＳＢ電圧値に、２の第２ＡＤ変換回路の冗長ビットを除く変換ビット数乗を掛けた値と、が実質的に等しく、第１ＡＤ変換回路のＬＳＢ電圧値と、第２ＡＤ変換回路のＬＳＢ電圧値とが異なる値である。

本態様において、第１ＡＤ変換回路のＬＳＢ電圧値、第１増幅回路の増幅率、第２増幅回路の増幅率、第２ＡＤ変換回路のＬＳＢ電圧値、および第２ＡＤ変換回路の変換ビット数の各種パラメータを任意に設定することにより、高速化のネックとなる第１増幅回路の増幅率および第２増幅回路の増幅率を容易に操作することができる。なお、第１増幅回路の増幅率には１倍も含まれる。

第２ＡＤ変換回路のＬＳＢ電圧値は、第１ＡＤ変換回路のＬＳＢ電圧値よりも小さくてもよい。これによれば、第１増幅回路の増幅率および第２増幅回路の増幅率を掛けた値を下げることができ、第１増幅回路および第２増幅回路が高速化し、ＡＤ変換器全体を高速化することができる。

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、ＡＤ変換回路と並列に設けられ、入力アナログ信号を所定の増幅率で増幅する第１増幅回路と、第１増幅回路の出力から、第１増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅されたＤＡ変換回路の出力を減算する減算回路と、減算回路の出力を所定の増幅率で増幅して、ＡＤ変換回路の入力にフィードバックする第２増幅回路と、を有し、入力アナログ信号を複数回循環させて前記の所定ビット数を超えるビット数のデジタル値を得る際、ＡＤ変換回路のある周回のＬＳＢ電圧値、第１増幅回路の増幅率、および第２増幅回路の増幅率を掛けた値と、ＡＤ変換回路のある周回の次の周回のＬＳＢ電圧値に、２のＡＤ変換回路の冗長ビットを除く変換ビット数乗を掛けた値と、が実質的に等しく、ある周回のＡＤ変換回路のＬＳＢ電圧値と、前記ある周回の次の周回のＡＤ変換回路のＬＳＢ電圧値とが異なる値である。

本態様において、ＡＤ変換回路のある周回のＬＳＢ電圧値、第１増幅回路の増幅率、第２増幅回路の増幅率、ＡＤ変換回路のある周回の次の周回のＬＳＢ電圧値、およびＡＤ変換回路の変換ビット数の各種パラメータを任意に設定することにより、高速化のネックとなる第１増幅回路の増幅率および第２増幅回路の増幅率を容易に操作することができる。なお、第１増幅回路の増幅率には１倍も含まれる。

ある周回の次の周回のＬＳＢ電圧値は、前記のある周回のＬＳＢ電圧値よりも小さくてもよい。これによれば、第１増幅回路の増幅率および第２増幅回路の増幅率を掛けた値を下げることができ、第１増幅回路および第２増幅回路が高速化し、ＡＤ変換器全体を高速化することができる。

第１増幅回路の増幅率と第２増幅回路の増幅率との関係が、１／２倍以上２倍以下であってもよい。これによれば、高い増幅率の増幅回路がなくなり、ＡＤ変換器全体を高速化することができる。

第１増幅回路の増幅率は、第２増幅回路の増幅率より小さくてもよい。これによれば、低電圧の入力アナログ信号に対しても特性を保証することができる。即ち、第１増幅回路の増幅率を下げれば、その出力電圧範囲に収まるようになる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、パイプライン型およびサイクリック型のＡＤ変換器を高速化することができる。さらに、高速化する際の設計の自由度を高めることができる。

（基本構成）
図１は、本発明の基本構成を示す。図１は、パイプライン型に限られることなく、サイクリック型のＡＤ変換回路における、ある周期とその次の周期の処理も示している。その場合、第１ＡＤ変換回路１２と第２ＡＤ変換回路１６は、物理的に１個である。

図１において、入力アナログ信号Ｖｉｎは、第１増幅回路１１および第１ＡＤ変換回路１２に入力される。第１ＡＤ変換回路１２は、入力されたアナログ信号を任意のＮ１ビットのデジタル値に変換して、図示しないエンコーダおよび第１ＤＡ変換回路１３に出力する。第１ＡＤ変換回路１２内には複数の電圧比較素子が設けられている。各電圧比較素子には、第１ＡＤ変換回路１２のＬＳＢ（Least Significant Bit）に相当する電圧（以下、ＬＳＢ電圧と呼ぶ）ＶＡ［Ｖ］毎のリファレンス電圧が供給されている。第１ＤＡ変換回路１３は、第１ＡＤ変換回路１２から出力されたデジタル値をアナログ信号に変換する。

第１増幅回路１１は、入力されたアナログ信号をサンプリングして、α倍に増幅する。減算回路１４は、第１増幅回路１１が増幅して保持するアナログ値から、第１ＤＡ変換回路１３から出力されたアナログ値を減算する。ここで、第１ＤＡ変換回路１３の出力は、第１増幅回路１１の増幅率αに対応して、α倍になっている。第２増幅回路１５は、減算回路１４の出力をβ倍に増幅する。第２増幅回路１５の出力は、第２ＡＤ変換回路１６に入力される。また、第２増幅回路１５の出力は、図示しない後段の回路またはフィードバック回路に入力される。

第２ＡＤ変換回路１６は、入力されたアナログ信号を任意のＮ２ビットのデジタル値に変換して、図示しないエンコーダおよび図示しないＤＡ変換回路に出力する。ここで、Ｎ２ビットは、冗長ビットを含まないビット数である。以下、本明細書中のＮ２ビットには、冗長ビットを含まないものとする。第２ＡＤ変換回路１６内には複数の電圧比較素子が設けられている。各電圧比較素子には、第２ＡＤ変換回路１６のＬＳＢ電圧ＶＢ［Ｖ］毎のリファレンス電圧が供給されている。

第２ＡＤ変換回路１６に入力される信号は、ＶＡ×α×βと表すことができる。一方、第２ＡＤ変換回路１６はＮ２ビットのデジタル値を出力するため、第２ＡＤ変換回路１６が信号を受け取るレンジは、ＶＢ×２^Ｎ２である。したがって、以下の（Ａ１）が成り立てば、当該信号の受け渡しが成功する。
ＶＡ×α×β＝ＶＢ×２^Ｎ２…（Ａ１）

このように本発明は、上記（Ａ１）の式が成り立つように、パラメータを比較的自由に設定変更することができる。よって、増幅率α，増幅率βを下げることもできる。なお、第１増幅回路１１の増幅率αには１倍も含まれる。即ち、第１ＡＤ変換回路１２と並列にサンプルホールド回路を設ける構成においても、上記式Ａ１の関係が成り立つ。

また上記において、第１増幅回路１１および第２増幅回路１５による２ステップの増幅の例を説明した。この点、第１増幅回路１１およびサンプルホールド回路を設けずに、減算回路１４を介して直接第２増幅回路１５に、入力アナログ信号Ｖｉｎを入力する構成においても、上記式Ａ１の関係が成り立つ。この場合、αは１とみなすことができる。

（第１実施形態）
本実施形態は、前段のＡＤ変換回路で４ビットを変換し、後段のサイクリック型のＡＤ変換回路で３ビットずつ変換し、後段が３周回することにより合計１３ビットを出力するＡＤ変換器の例である。

図２は、第１実施形態におけるＡＤ変換器の構成を示す。このＡＤ変換器において、入力アナログ信号Ｖｉｎは、第１増幅回路１１および第１ＡＤ変換回路１２に入力される。第１ＡＤ変換回路１２は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ１２〜Ｄ９）を取り出す。第１ＤＡ変換回路１３は、第１ＡＤ変換回路１２により変換されたデジタル値をアナログ値に変換する。第１増幅回路１１は、入力されたアナログ信号をサンプルホールドして所定のタイミングで第１減算回路１４に出力する。第１増幅回路１１は、アナログ信号を増幅しない。第１減算回路１４は、第１増幅回路１１の出力から、第１ＤＡ変換回路１３の出力を減算する。第２増幅回路１５は、第１減算回路１４の出力を４倍に増幅する。

第１スイッチＳＷ１を介して入力されるアナログ信号は、第３増幅回路１８および第２ＡＤ変換回路１６に入力される。第２ＡＤ変換回路１６は、入力されるアナログ信号をデジタル値に変換し、上位から５〜７ビット（Ｄ８〜Ｄ６）を取り出す。第２ＤＡ変換回路１７は、第２ＡＤ変換回路１６により変換されたデジタル値をアナログ値に変換する。

第３増幅回路１８は、入力されるアナログ信号を２倍に増幅して、第２減算回路１９に出力する。第２減算回路１９は、第３増幅回路１８の出力から第２ＤＡ変換回路１７の出力を減算する。第２ＤＡ変換回路１７の出力は、２倍に増幅されている。

ここで、第２ＤＡ変換回路１７の出力を２倍に増幅する手法について簡単に説明する。第２ＡＤ変換回路１６および第２ＤＡ変換回路１７には、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢが供給されている。第２ＡＤ変換回路１６は、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとにより生成される基準電圧レンジを利用してリファレンス電圧を生成する。第２ＤＡ変換回路１７は、図示しない複数設けられる各々の容量に高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとを、第２ＡＤ変換回路１６からの制御により選択的に供給することで、出力電圧を得ている。第２ＡＤ変換回路１６の基準電圧レンジと、第２ＤＡ変換回路１７の基準電圧レンジ（ＶＲＴ−ＶＲＢ）との比を１：２に設定すればよい。

第４増幅回路２０は、第２減算回路１９の出力を４倍に増幅する。増幅されたアナログ信号は、第２スイッチＳＷ２を介して第３増幅回路１８および第２ＡＤ変換回路１６へフィードバックされる。なお、第２減算回路１９および第４増幅回路２０の代わりに、減算機能を備えた増幅回路である減算増幅回路を用いてもよい。これによれば、回路を簡素化することができる。以下、上記の処理が繰り返され、第２ＡＤ変換回路１６は、上位から８〜１０ビット（Ｄ５〜Ｄ３）、上位から１１〜１３ビット（Ｄ２〜Ｄ０）を取り出す。このようにして、１３ビットのデジタル値を得ている。上位から５〜１３ビット（Ｄ８〜Ｄ０）をサイクリック構成により得ている。

上述したＡＤ変換器において、第１ＡＤ変換回路１２のＬＳＢ電圧をＶＡ、第１増幅回路１１の増幅率をα、第２増幅回路１５の増幅率をβ、第２ＡＤ変換回路１６のＬＳＢ電圧をＶＢ、および第２ＡＤ変換回路１６の変換ビット数をＮ２とし、上記（Ａ１）の式に代入すると、
ＶＡ×α×β＝ＶＢ×２^Ｎ２
ＶＡ×１×４＝ＶＢ×２^３
ＶＡ＝２ＶＢ
となり、第１ＡＤ変換回路１２のＬＳＢ電圧を、第２ＡＤ変換回路１６のＬＳＢ電圧の２倍に設定する必要がある。逆に、第２ＡＤ変換回路１６のＬＳＢ電圧を１／２倍に設定すれば、第２増幅回路１５の増幅率を８倍から４倍に下げることができる。従来、後段で３ビット変換するためには、前段の第１増幅回路１１および第２増幅回路１５の増幅率の積が８倍になっていなければならなかったため、１倍および８倍と設定されていた。この点、本実施形態は、第１増幅回路１１の増幅率を１倍に維持したことにより、第１増幅回路１１の出力電圧範囲が狭いものを使用でき、第２増幅回路１５の増幅率を４倍にしたことにより、第２増幅回路１５を高速化することができる。

次に、ある周回の第２ＡＤ変換回路１６のＬＳＢ電圧をＶＡ、その次の周回の第２ＡＤ変換回路１６のＬＳＢ電圧をＶＢ、第３増幅回路１８の増幅率をα、第４増幅回路２０の増幅率をβ、および第２ＡＤ変換回路１６の変換ビット数をＮ２とし、上記の（Ａ１）の式に代入すると、本実施形態における第２ＡＤ変換回路１６のＬＳＢ電圧は固定であるため、即ちＶＡ＝ＶＢであるため、
ＶＡ×α×β＝ＶＢ×２^Ｎ２
ＶＡ×２×４＝ＶＢ×２^３
となり、（Ａ１）の式が成り立つことが分かる。また、左辺の第３増幅回路１８の増幅率αと第４増幅回路２０の増幅率βとの積が８になればよく、他の増幅率の組み合わせでもよい。例えば、２.５と３.２といった設定も可能である。

このように第１実施形態によれば、第２増幅回路１５の増幅率および第４増幅回路２０の増幅率を下げることにより、これらを高速化することができ、ＡＤ変換器全体を高速化することができる。

（第２実施形態）
本実施形態は、前段のＡＤ変換回路で４ビットを変換し、後段のサイクリック型のＡＤ変換回路で２ビットずつ変換し、後段が３周回することにより合計１０ビットを出力するＡＤ変換器の例である。

図３は、第２実施形態におけるＡＤ変換器の構成を示す。このＡＤ変換器において、入力アナログ信号Ｖｉｎは、第１増幅回路１１および第１ＡＤ変換回路１２に入力される。第１ＡＤ変換回路１２は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出す。第１ＤＡ変換回路１３は、第１ＡＤ変換回路１２により変換されたデジタル値をアナログ値に変換する。第１増幅回路１１は、入力されたアナログ信号をサンプルホールドして所定のタイミングで第１減算回路１４に出力する。第１増幅回路１１は、アナログ信号を増幅しない。第１減算回路１４は、第１増幅回路１１の出力から、第１ＤＡ変換回路１３の出力を減算する。第２増幅回路１５は、第１減算回路１４の出力を２倍に増幅する。

第１スイッチＳＷ１を介して入力されるアナログ信号は、第３増幅回路１８および第２ＡＤ変換回路１６に入力される。第２ＡＤ変換回路１６は、入力されるアナログ信号をデジタル値に変換し、上位から４〜５ビット（Ｄ５〜Ｄ４）を取り出す。第２ＤＡ変換回路１７は、第２ＡＤ変換回路１６により変換されたデジタル値をアナログ値に変換する。

第３増幅回路１８は、入力されるアナログ信号を２倍に増幅して、第２減算回路１９に出力する。第２減算回路１９は、第３増幅回路１８の出力から第２ＤＡ変換回路１７の出力を減算する。第２ＤＡ変換回路１７の出力は、２倍に増幅されている。第４増幅回路２０は、第２減算回路１９の出力を２倍に増幅する。増幅されたアナログ信号は、第２スイッチＳＷ２を介して第３増幅回路１８および第２ＡＤ変換回路１６へフィードバックされる。以下、上記の処理が繰り返され、第２ＡＤ変換回路１６は、上位から７〜８ビット（Ｄ３〜Ｄ２）、上位から９〜１０ビット（Ｄ１〜Ｄ０）を取り出す。このようにして、１０ビットのデジタル値を得ている。上位から５〜１０ビット（Ｄ５〜Ｄ０）をサイクリック構成により得ている。

上述したＡＤ変換器において、第１ＡＤ変換回路１２のＬＳＢ電圧をＶＡ、第１増幅回路１１の増幅率をα、第２増幅回路１５の増幅率をβ、第２ＡＤ変換回路１６のＬＳＢ電圧をＶＢ、および第２ＡＤ変換回路１６の変換ビット数をＮ２とし、上記の（Ａ１）の式に代入すると、
ＶＡ×α×β＝ＶＢ×２^Ｎ２
ＶＡ×１×２＝ＶＢ×２^２
ＶＡ＝２ＶＢ
となり、第１ＡＤ変換回路１２のＬＳＢ電圧を、第２ＡＤ変換回路１６のＬＳＢ電圧の２倍に設定する必要がある。逆に、第２ＡＤ変換回路１６のＬＳＢ電圧を１／２倍に設定すれば、第２増幅回路１５の増幅率を４倍から２倍に下げることができる。

次に、ある周回の第２ＡＤ変換回路１６のＬＳＢ電圧をＶＡ、その次の周回の第２ＡＤ変換回路１６のＬＳＢ電圧をＶＢ、第３増幅回路１８の増幅率をα、第４増幅回路２０の増幅率をβ、および第２ＡＤ変換回路１６の変換ビット数をＮ２とし、上記（Ａ１）の式に代入すると、本実施形態における第２ＡＤ変換回路１６のＬＳＢ電圧は固定であるため、即ちＶＡ＝ＶＢであるため、
ＶＡ×α×β＝ＶＢ×２^Ｎ２
ＶＡ×２×２＝ＶＢ×２^２
となり、（Ａ１）の式が成り立つことが分かる。また、左辺の第３増幅回路１８の増幅率αと第４増幅回路２０の増幅率βとの積が４になればよく、他の増幅率の組み合わせでもよい。例えば、１.６と２.５といった設定も可能である。

第２実施形態のように、前段が３ビット変換、後段がサイクリック型２ビット変換のＡＤ変換器の設計も容易に行うことができる。

（第３実施形態）
本実施形態は、前段のサイクリック型のＡＤ変換回路で１周目３ビット、２周目２ビット変換し、後段のサイクリック型のＡＤ変換回路で２ビットずつ３周回で変換することにより、合計１１ビットを出力するＡＤ変換器の例である。

図４は、第３実施形態におけるＡＤ変換器の構成を示す。このＡＤ変換器において、入力アナログ信号Ｖｉｎは、第３スイッチＳＷ３を介して、第１増幅回路１１および第１ＡＤ変換回路１２に入力される。第１ＡＤ変換回路１２は、入力されるアナログ信号をデジタル値に変換し、上位３ビット（Ｄ１０〜Ｄ８）を取り出す。第１ＤＡ変換回路１３は、第１ＡＤ変換回路１２により変換されたデジタル値をアナログ値に変換する。第１増幅回路１１は、入力されたアナログ信号をサンプルホールドして所定のタイミングで第１減算回路１４に出力する。第１増幅回路１１は、アナログ信号を増幅しない。第１減算回路１４は、第１増幅回路１１の出力から、第１ＤＡ変換回路１３の出力を減算する。第２増幅回路１５は、第１減算回路１４の出力を２倍に増幅する。

この段階において、第４スイッチＳＷ４がオン、第３スイッチＳＷ３がオフになっている。第４スイッチＳＷ４を介して、第２増幅回路１５の出力は、再び第１増幅回路１１および第１ＡＤ変換回路１２に入力される。第１ＡＤ変換回路１２は、入力されるアナログ信号をデジタル値に変換し、上位から４〜５ビット（Ｄ７〜Ｄ６）を取り出す。

第２増幅回路１５の出力は、第１増幅回路１１および第１ＡＤ変換回路１２に入力されるとともに、第１スイッチＳＷ１を介して、第３増幅回路１８および第２ＡＤ変換回路１６にも入力される。第２ＡＤ変換回路１６は、入力されるアナログ信号をデジタル値に変換し、上位から６〜７ビット（Ｄ５〜Ｄ４）を取り出す。第２ＤＡ変換回路１７は、第２ＡＤ変換回路１６により変換されたデジタル値をアナログ値に変換する。

第３増幅回路１８は、入力されるアナログ信号を２倍に増幅して、第２減算回路１９に出力する。第２減算回路１９は、第３増幅回路１８の出力から第２ＤＡ変換回路１７の出力を減算する。第２ＤＡ変換回路１７の出力は、２倍に増幅されている。第４増幅回路２０は、第２減算回路１９の出力を２倍に増幅する。増幅されたアナログ信号は、第２スイッチＳＷ２を介して第３増幅回路１８および第２ＡＤ変換回路１６へフィードバックされる。以下、上記の処理が繰り返され、第２ＡＤ変換回路１６は、上位から８〜９ビット（Ｄ３〜Ｄ２）、上位から１０〜１１ビット（Ｄ１〜Ｄ０）を取り出す。このようにして、１１ビットのデジタル値を得ている。上位から１〜５ビット（Ｄ１０〜Ｄ６）を前段のサイクリック構成により、上位から６〜１１ビット（Ｄ５〜Ｄ０）を後段のサイクリック構成により得ている。

上述したＡＤ変換器において、第１ＡＤ変換回路１２のＬＳＢ電圧をＶＡ、第１増幅回路１１の増幅率をα、第２増幅回路１５の増幅率をβ、第２ＡＤ変換回路１６のＬＳＢ電圧をＶＢ、および第２ＡＤ変換回路１６の変換ビット数をＮ２とし、上記の（Ａ１）の式に代入すると、
ＶＡ×α×β＝ＶＢ×２^Ｎ２
ＶＡ×１×４＝ＶＢ×２^２
ＶＡ＝ＶＢ
となり、第１ＡＤ変換回路１２のＬＳＢ電圧と、第２ＡＤ変換回路１６のＬＳＢ電圧とが等しく設定されている。

次に、１周目の第１ＡＤ変換回路１２のＬＳＢ電圧をＶＡ、２周目の第１ＡＤ変換回路１２のＬＳＢ電圧をＶＢ、第１増幅回路１１の増幅率をα、第２増幅回路１５の増幅率をβ、２周目の第１ＡＤ変換回路１２の変換ビット数をＮ２とし、上記（Ａ１）の式に代入すると、本実施形態における第１ＡＤ変換回路１２のＬＳＢ電圧は固定であるため、即ちＶＡ＝ＶＢであるため、
ＶＡ×α×β＝ＶＢ×２^Ｎ２
ＶＡ×１×４＝ＶＢ×２^２
となり、（Ａ１）の式が成り立つことが分かる。また、左辺の第１増幅回路１１の増幅率αと第２増幅回路１５の増幅率βとの積が４になればよく、他の増幅率の組み合わせでもよい。例えば、１.６と２.５といった設定も可能である。

次に、ある周期の第２ＡＤ変換回路１６のＬＳＢ電圧をＶＡ、その次の周期の第２ＡＤ変換回路１６のＬＳＢ電圧をＶＢ、第３増幅回路１８の増幅率をα、第４増幅回路２０の増幅率をβ、および第２ＡＤ変換回路１６の変換ビット数をＮ２とし、上記（Ａ１）の式に代入すると、本実施形態における第２ＡＤ変換回路１６のＬＳＢ電圧は固定であるため、即ちＶＡ＝ＶＢであるため、
ＶＡ×α×β＝ＶＢ×２^Ｎ２
ＶＡ×２×２＝ＶＢ×２^２
となり、（Ａ１）の式が成り立つことが分かる。また、左辺の第３増幅回路１８の増幅率αと第４増幅回路２０の増幅率βとの積が４になればよく、他の増幅率の組み合わせでもよい。例えば、１.６と２.５といった設定も可能である。

第３実施形態のように、複数のサイクリック型のＡＤ変換回路を含むＡＤ変換器の設計も容易に行うことができる。

（第４実施形態）
本実施形態は、４段構成のパイプライン型のＡＤ変換器の例であり、１段目のＡＤ変換回路で４ビット変換し、２段目〜４段目のＡＤ変換回路で２ビットずつ変換することにより、合計１０ビットを出力する。

図５は、第４実施形態におけるＡＤ変換器の構成を示す。このＡＤ変換器において、入力アナログ信号Ｖｉｎは、第１増幅回路１１および第１ＡＤ変換回路１２に入力される。第１ＡＤ変換回路１２は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出す。第１ＤＡ変換回路１３は、第１ＡＤ変換回路１２により変換されたデジタル値をアナログ値に変換する。第１増幅回路１１は、入力されたアナログ信号をサンプルホールドして所定のタイミングで第１減算回路１４に出力する。第１増幅回路１１は、アナログ信号を増幅しない。第１減算回路１４は、第１増幅回路１１の出力から、第１ＤＡ変換回路１３の出力を減算する。第２増幅回路１５は、第１減算回路１４の出力を２倍に増幅する。

第２増幅回路１５の出力は、第３増幅回路１８および第２ＡＤ変換回路１６に入力される。第２ＡＤ変換回路１６は、入力されるアナログ信号をデジタル値に変換し、上位から５〜６ビット（Ｄ５〜Ｄ４）を取り出す。第２ＤＡ変換回路１７は、第２ＡＤ変換回路１６により変換されたデジタル値をアナログ値に変換する。第３増幅回路１８は、入力されるアナログ信号を２倍に増幅して、第２減算回路１９に出力する。第２減算回路１９は、第３増幅回路１８の出力から第２ＤＡ変換回路１７の出力を減算する。第２ＤＡ変換回路１７の出力は、２倍に増幅されている。第４増幅回路２０は、第２減算回路１９の出力を２倍に増幅する。

第４増幅回路２０の出力は、第５増幅回路１８２および第３ＡＤ変換回路１６２に入力される。第３ＡＤ変換回路１６２は、入力されるアナログ信号をデジタル値に変換し、上位から７〜８ビット（Ｄ３〜Ｄ２）を取り出す。第３ＤＡ変換回路１７２は、第３ＡＤ変換回路１６２により変換されたデジタル値をアナログ値に変換する。第５増幅回路１８２は、入力されるアナログ信号を２倍に増幅して、第３減算回路１９２に出力する。第３減算回路１９２は、第５増幅回路１８２の出力から第３ＤＡ変換回路１７２の出力を減算する。第３ＤＡ変換回路１７２の出力は、２倍に増幅されている。第６増幅回路２０２は、第３減算回路１９２の出力を２倍に増幅する。

最後に、第６増幅回路２０２の出力は、第４ＡＤ変換回路１６３に入力される。第４ＡＤ変換回路１６３は、入力されるアナログ信号をデジタル値に変換し、上位から９〜１０ビット（Ｄ１〜Ｄ０）を取り出す。このようにして、１０ビットのデジタル値を得ている。

上述したＡＤ変換器において、第１ＡＤ変換回路１２のＬＳＢ電圧をＶＡ、第１増幅回路１１の増幅率をα、第２増幅回路１５の増幅率をβ、第２ＡＤ変換回路１６のＬＳＢ電圧をＶＢ、および第２ＡＤ変換回路１６の変換ビット数をＮ２とし、上記の（Ａ１）の式に代入すると、
ＶＡ×α×β＝ＶＢ×２^Ｎ２
ＶＡ×１×２＝ＶＢ×２^２
ＶＡ＝２ＶＢ
となり、第１ＡＤ変換回路１２のＬＳＢ電圧を、第２ＡＤ変換回路１６のＬＳＢ電圧の２倍に設定する必要がある。逆に、第２ＡＤ変換回路１６のＬＳＢ電圧を１／２倍に設定すれば、第１増幅回路および第２増幅回路１５の合計増幅率を２倍に下げることができる。

次に、第２ＡＤ変換回路１６のＬＳＢ電圧をＶＡ、第３ＡＤ変換回路１６２のＬＳＢ電圧をＶＢ、第３増幅回路１８の増幅率をα、第４増幅回路２０の増幅率をβ、および第３ＡＤ変換回路１６２の変換ビット数をＮ２とし、上記（Ａ１）の式に代入すると、
ＶＡ×α×β＝ＶＢ×２^Ｎ２
ＶＡ×２×２＝ＶＢ×２^２
となり、第２ＡＤ変換回路１６のＬＳＢ電圧と、第３ＡＤ変換回路１６２のＬＳＢ電圧とが等しくなることが分かる。この関係は、第３ＡＤ変換回路１６２のＬＳＢ電圧をＶＡ、第４ＡＤ変換回路１６３のＬＳＢ電圧をＶＢ、第５増幅回路１８２の増幅率をα、第６増幅回路２０２の増幅率をβ、および第４ＡＤ変換回路１６３の変換ビット数をＮ２とした場合にも成立する。

第４実施形態のように、複数段のパイプライン型のＡＤ変換器の設計も容易に行うことができる。

（第５実施形態）
本実施形態は、前段のＡＤ変換回路で３ビットを変換し、後段のサイクリック型のＡＤ変換回路で３ビットずつ変換し、後段が３周回することにより合計１２ビットを出力するＡＤ変換器の例であり、後段のＡＤ変換回路のＬＳＢおよびリファレンス電圧が可変である。

図６は、第５実施形態におけるＡＤ変換器の構成を示す。このＡＤ変換器において、入力アナログ信号Ｖｉｎは、第１増幅回路１１および第１ＡＤ変換回路１２に入力される。第１ＡＤ変換回路１２は、入力されるアナログ信号をデジタル値に変換し、上位３ビット（Ｄ１１〜Ｄ９）を取り出す。第１ＤＡ変換回路１３は、第１ＡＤ変換回路１２により変換されたデジタル値をアナログ値に変換する。第１増幅回路１１は、入力されたアナログ信号をサンプルホールドして所定のタイミングで第１減算回路１４に出力する。第１増幅回路１１は、アナログ信号を増幅しない。第１減算回路１４は、第１増幅回路１１の出力から、第１ＤＡ変換回路１３の出力を減算する。第２増幅回路１５は、第１減算回路１４の出力を４倍に増幅する。

第２増幅回路１５の出力は、第１スイッチＳＷ１を介して、第３増幅回路１８および第２ＡＤ変換回路１６に入力される。第２ＡＤ変換回路１６は、入力されるアナログ信号をデジタル値に変換し、上位から４〜６ビット（Ｄ８〜Ｄ６）を取り出す。リファレンス電圧制御回路２１は、周回毎に第２ＡＤ変換回路１６の基準電圧レンジを１／２に制御する。これにより、第２ＡＤ変換回路１６のＬＳＢおよびリファレンス電圧は、周回毎に１／２になっていく。

第２ＤＡ変換回路１７は、第２ＡＤ変換回路１６により変換されたデジタル値をアナログ値に変換する。第３増幅回路１８は、入力されるアナログ信号を２倍に増幅して、第２減算回路１９に出力する。第２減算回路１９は、第３増幅回路１８の出力から第２ＤＡ変換回路１７の出力を減算する。第２ＤＡ変換回路１７の出力は、２倍に増幅されている。第４増幅回路２０は、第２減算回路１９の出力を２倍に増幅する。増幅されたアナログ信号は、第２スイッチＳＷ２を介して、第３増幅回路１８および第２ＡＤ変換回路１６へフィードバックされる。タイミング制御回路２２は、第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。また、リファレンス電圧制御回路２１に周回単位のタイミングを供給する。

以下、上記の処理が繰り返され、第２ＡＤ変換回路１６は、上位から７〜９ビット（Ｄ５〜Ｄ３）、上位から１０〜１２ビット（Ｄ２〜Ｄ０）を取り出す。このようにして、１２ビットのデジタル値を得ている。上位から４〜１２ビット（Ｄ８〜Ｄ０）をサイクリック構成により得ている。第２ＡＤ変換回路１６のリファレンス電圧は、１周目の上位から４〜６ビット（Ｄ８〜Ｄ６）を取り出す際を１とすると、２周目の上位から７〜９ビット（Ｄ５〜Ｄ３）を取り出す際に１／２となり、３周目の上位から１０〜１２ビット（Ｄ２〜Ｄ０）を取り出す際にさらに１／２となる。１周目からは１／４となっている。

上述したＡＤ変換器において、第１ＡＤ変換回路１２のＬＳＢ電圧をＶＡ、第１増幅回路１１の増幅率をα、第２増幅回路１５の増幅率をβ、第２ＡＤ変換回路１６のＬＳＢ電圧をＶＢ、および第２ＡＤ変換回路１６の変換ビット数をＮ２とし、上記の（Ａ１）の式に代入すると、
ＶＡ×α×β＝ＶＢ×２^Ｎ２
ＶＡ×１×４＝ＶＢ×２^３
ＶＡ＝２ＶＢ
となり、第１ＡＤ変換回路１２のＬＳＢ電圧を、第２ＡＤ変換回路１６のＬＳＢ電圧の２倍に設定する必要がある。逆に、第２ＡＤ変換回路１６のＬＳＢ電圧を１／２倍に設定すれば、第１増幅回路１１および第２増幅回路１５の合計増幅率を４倍に下げることができる。

次に、１周目の第２ＡＤ変換回路１６のＬＳＢ電圧をＶＡ、２周目の第２ＡＤ変換回路１６のＬＳＢ電圧をＶＢ、第３増幅回路１８の増幅率をα、第４増幅回路２０の増幅率をβ、および第２ＡＤ変換回路１６の変換ビット数をＮ２とし、上記（Ａ１）の式に代入すると、本実施形態における第２ＡＤ変換回路１６のＬＳＢ電圧は、２周目に１／２となるため、
ＶＡ×α×β＝ＶＢ×２^Ｎ２
１×２×２＝１／２×２^３
となり、（Ａ１）の式が成り立つことが分かる。また、左辺の第３増幅回路１８の増幅率αと第４増幅回路２０の増幅率βとの積が４になればよく、他の増幅率の組み合わせでもよい。例えば、１.６と２.５といった設定も可能である。

次に、２周目の第２ＡＤ変換回路１６のＬＳＢ電圧をＶＡ、３周目の第２ＡＤ変換回路１６のＬＳＢ電圧をＶＢ、第３増幅回路１８の増幅率をα、第４増幅回路２０の増幅率をβ、および第２ＡＤ変換回路１６の変換ビット数をＮ２とし、上記（Ａ１）の式に代入すると、本実施形態における第２ＡＤ変換回路１６のＬＳＢ電圧は、３周目にさらに１／２となるため、
ＶＡ×α×β＝ＶＢ×２^Ｎ２
１／２×２×２＝１／４×２^３
となり、（Ａ１）の式が成り立つことが分かる。

このように第５実施形態によれば、第２ＡＤ変換回路１６のＬＳＢ電圧を周回毎に下げていくことにより、第３増幅回路１８および第４増幅回路２０の合計増幅率を下げることができる。よって、これらを高速化することができ、ＡＤ変換器全体を高速化することができる。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。

各実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率、ＬＳＢ、およびリファレンス電圧等のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。

本発明の基本構成を示す図である。 第１実施形態におけるＡＤ変換器の構成を示す図である。 第２実施形態におけるＡＤ変換器の構成を示す図である。 第３実施形態におけるＡＤ変換器の構成を示す図である。 第４実施形態におけるＡＤ変換器の構成を示す図である。 第５実施形態におけるＡＤ変換器の構成を示す図である。

符号の説明

ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４ スイッチ、 １１ 第１増幅回路、 １２ 第１ＡＤ変換回路、 １３ 第１ＤＡ変換回路、 １４ （第１）減算回路、 １５ 第２増幅回路、 １６ 第２ＡＤ変換回路、 １７ 第２ＤＡ変換回路、 １８ 第３増幅回路、 １９ 第２減算回路、 ２０ 第４増幅回路、 ２１ リファレンス電圧制御回路、 ２２ タイミング制御回路、 １６２ 第３ＡＤ変換回路、 １６３ 第４ＡＤ変換回路、 １７２ 第３ＤＡ変換回路、 １８２ 第５増幅回路、 １９２ 第３減算回路、 ２０２ 第６増幅回路。

Claims (8)

1. アナログ信号を、上位ビットから順番に複数回に分けて所定ビットのデジタル値に変換するアナログデジタル変換方法であって、
   所定の基準電圧値と第１ＬＳＢ電圧値とにより生成されるリファレンス電圧値と比較して、所定のアナログ信号から１以上のビットを変換する第１変換工程と、
   所定の基準電圧値と第２ＬＳＢ電圧値とにより生成されるリファレンス電圧値と比較して、前記第１変換工程により変換されたビット成分が取り除かれ所定の増幅率で増幅されたアナログ信号から、前記第１変換工程の変換ビットの下位の１以上のビットを変換する第２変換工程と、を有し、
   前記第１ＬＳＢ電圧値と前記所定の増幅率とを掛けた値と、
   前記第２ＬＳＢ電圧値に、２の前記第２変換工程の冗長ビットを除く変換ビット数乗を掛けた値と、が実質的に等しく、
   前記第１ＬＳＢ電圧値と、前記第２ＬＳＢ電圧値とが異なる値であることを特徴とするアナログデジタル変換方法。
2. 入力アナログ信号を所定ビット数のデジタル値に変換する第１ＡＤ変換回路と、
   前記第１ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
   前記入力アナログ信号から、前記ＤＡ変換回路の出力を減算する減算回路と、
   前記減算回路の出力を所定の増幅率で増幅する増幅回路と、
   前記増幅回路の出力アナログ信号を所定ビット数のデジタル値に変換する第２ＡＤ変換回路と、を有し、
   前記第１ＡＤ変換回路のＬＳＢ電圧値および前記増幅回路の増幅率を掛けた値と、
   前記第２ＡＤ変換回路のＬＳＢ電圧値に、２の前記第２ＡＤ変換回路の冗長ビットを除く変換ビット数乗を掛けた値と、が実質的に等しく、
   前記第１ＡＤ変換回路のＬＳＢ電圧値と、前記第２ＡＤ変換回路のＬＳＢ電圧値とが異なる値であることを特徴とするアナログデジタル変換器。
3. 入力アナログ信号を所定ビット数のデジタル値に変換する第１ＡＤ変換回路と、
   前記第１ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
   前記第１ＡＤ変換回路と並列に設けられ、前記入力アナログ信号を所定の増幅率で増幅する第１増幅回路と、
   前記第１増幅回路の出力から、前記第１増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅された前記ＤＡ変換回路の出力を減算する減算回路と、
   前記減算回路の出力を所定の増幅率で増幅する第２増幅回路と、
   前記第２増幅回路の出力アナログ信号を所定ビット数のデジタル値に変換する第２ＡＤ変換回路と、を有し、
   前記第１ＡＤ変換回路のＬＳＢ電圧値、前記第１増幅回路の増幅率、および前記第２増幅回路の増幅率を掛けた値と、
   前記第２ＡＤ変換回路のＬＳＢ電圧値に、２の前記第２ＡＤ変換回路の冗長ビットを除く変換ビット数乗を掛けた値と、が実質的に等しく、
   前記第１ＡＤ変換回路のＬＳＢ電圧値と、前記第２ＡＤ変換回路のＬＳＢ電圧値とが異なる値であることを特徴とするアナログデジタル変換器。
4. 前記第２ＡＤ変換回路のＬＳＢ電圧値は、前記第１ＡＤ変換回路のＬＳＢ電圧値よりも小さいことを特徴とする請求項２または３に記載のアナログデジタル変換器。
5. 入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
   前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
   前記ＡＤ変換回路と並列に設けられ、前記入力アナログ信号を所定の増幅率で増幅する第１増幅回路と、
   前記第１増幅回路の出力から、前記第１増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅された前記ＤＡ変換回路の出力を減算する減算回路と、
   前記減算回路の出力を所定の増幅率で増幅して、前記ＡＤ変換回路の入力にフィードバックする第２増幅回路と、を有し、
   前記入力アナログ信号を複数回循環させて前記所定ビット数を超えるビット数のデジタル値を得る際、
   前記ＡＤ変換回路のある周回のＬＳＢ電圧値、前記第１増幅回路の増幅率、および前記第２増幅回路の増幅率を掛けた値と、
   前記ＡＤ変換回路の前記ある周回の次の周回のＬＳＢ電圧値に、２の前記ＡＤ変換回路の冗長ビットを除く変換ビット数乗を掛けた値と、が実質的に等しく、
   前記ある周回のＡＤ変換回路のＬＳＢ電圧値と、前記ある周回の次の周回のＡＤ変換回路のＬＳＢ電圧値とが異なる値であることを特徴とするアナログデジタル変換器。
6. 前記ある周回の次の周回のＬＳＢ電圧値は、前記ある周回のＬＳＢ電圧値よりも小さいことを特徴とする請求項５に記載のアナログデジタル変換器。
7. 前記第１増幅回路の増幅率と前記第２増幅回路の増幅率との関係が、１／２倍以上２倍以下であることを特徴とする請求項３から６のいずれかに記載のアナログデジタル変換器。
8. 前記第１増幅回路の増幅率は、前記第２増幅回路の増幅率より小さいことを特徴とする請求項３から６のいずれかに記載のアナログデジタル変換器。

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