JP2005223757A - アナログデジタル変換器 - Google Patents
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Abstract
【課題】サイクリック型のAD変換器を高速化する。
【解決手段】入力アナログ信号Vinは、第1増幅回路11およびAD変換回路12に入力される。AD変換回路12は、入力されたアナログ信号を所定のビット数のデジタル値に変換して、図示しないエンコーダに出力する。DA変換回路13は、AD変換回路12から出力された所定ビットのデジタル値をアナログ信号に変換する。増幅回路11は、入力されたアナログ信号をサンプリングしてα(1を超える値)倍に増幅する。減算回路14は、増幅回路11の出力から、α倍に増幅されたDA変換回路13の出力を減算する。第2増幅回路15は、DA変換回路13の出力をβ倍に増幅してAD変換回路12にフィードバックする。αとβとの値を近い値に設定する。
【選択図】図1
【解決手段】入力アナログ信号Vinは、第1増幅回路11およびAD変換回路12に入力される。AD変換回路12は、入力されたアナログ信号を所定のビット数のデジタル値に変換して、図示しないエンコーダに出力する。DA変換回路13は、AD変換回路12から出力された所定ビットのデジタル値をアナログ信号に変換する。増幅回路11は、入力されたアナログ信号をサンプリングしてα(1を超える値)倍に増幅する。減算回路14は、増幅回路11の出力から、α倍に増幅されたDA変換回路13の出力を減算する。第2増幅回路15は、DA変換回路13の出力をβ倍に増幅してAD変換回路12にフィードバックする。αとβとの値を近い値に設定する。
【選択図】図1
Description
本発明は、アナログデジタル変換器に関する。本発明は特にサイクリック型の構成を含むアナログデジタル変換器に関する。
近年、携帯電話等の携帯機器に画像撮影機能、画像再生機能、動画撮影機能、および動画再生機能等、様々な付加機能が搭載されるようになってきている。これに伴い、アナログデジタル変換器(以下、「AD変換器」という。)の小型化や省電力化の要求が高まっている。そうしたAD変換器の形態として、循環型に構成されたサイクリックAD変換器が知られている(例えば、特許文献1参照)。特許文献1には、サイクリック型の変換部分を含む2ステージからなるAD変換器が開示されている。
特開平4−26229号公報
上記特許文献1の第1図のサイクリック型AD変換部分において、並列型A/D変換器AD2が3ビットの変換を行うため、並列型A/D変換器AD2への次の入力までに8倍という高い増幅率で信号を増幅しなければならない。並列型A/D変換器AD2と並列に設けられているサンプルホールド回路S/H3は信号を増幅していないので、減算回路SUB2およびサンプルホールド回路S/H4で8倍に増幅しなければならなかった。
しかしながら、増幅回路にはGB積(Gain Bandwidth product)の限界が存在する。したがって、増幅回路によりAD変換器全体の高速化が阻害されていた。即ち、高い増幅率を得ようとすると増幅回路の動作周波数が低くなってしまい、高速動作が困難となる。
本発明はこうした状況に鑑みなされたものであり、その目的は、サイクリック型のAD変換器を高速化する点にある。
本発明のある態様は、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するAD変換回路と、AD変換回路の出力をアナログ信号に変換するDA変換回路と、AD変換回路と並列に設けられ、入力アナログ信号を第1の増幅率で増幅する第1増幅回路と、第1増幅回路の出力から、第1増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅されたDA変換回路の出力を減算する減算回路と、減算回路の出力を第2の増幅率で増幅してAD変換回路にフィードバックする第2増幅回路と、を有し、第1の増幅率および第2の増幅率の合計増幅率で、必要増幅率を満たし、第1の増幅率を第2の増幅率の値に近い値に設定した。例えば、第1の増幅率の値と第2の増幅率の値との関係が、1/2倍以上2倍以下の関係であってもよい。
本態様により、サイクリック型のAD変換部分を構成している2つの増幅回路の増幅率を近づけると、大きい増幅率を必要とする増幅回路が必要なくなる。そのため、上記したGB積の関係から動作周波数を上げることができ、増幅回路を高速化することができる。よって、AD変換器全体を高速化することができる。また、増幅回路に使用される増幅用の単位容量値が近くなるため、容量のレイアウトバランスも向上する。
第1の増幅率の値と第2の増幅率の値とが実質的に同一であってもよい。実質的に同一にすることにより、2つ合わせた増幅回路の増幅速度を最高速にし、AD変換器全体を最高速にすることができる。また、同じ仕様の増幅回路を使用することができ、設計の容易化、効率化を実現することができる。
本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、複数ステージからなるパイプライン型のアナログデジタル変換器であって、複数ステージの中の少なくとも1つのステージが、上述したいずれかの態様のアナログデジタル変換器を含むサイクリック型のステージであるものである。
本態様によれば、パイプライン型にして上位ビットの変換精度を高めながら、サイクリック部分で高速化することができ、AD変換器全体を高速化することができる。
第1の増幅率の値は、2倍であるとよい。これによれば、DA変換回路の出力も2倍に増幅することになるが、この2倍の増幅は比較的簡易に行うことができる。例えば、AD変換回路にシングルで入力し、DA変換回路から差動で出力すればよい。AD変換回路とDA変換回路との基準電圧レンジの比が、1:2になり、余分な基準電圧を生成する必要がない。
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明によれば、サイクリック型のAD変換器を高速化することができる。
(第1実施形態)
図1は、第1実施形態におけるサイクリック型のAD変換器の構成を示す図である。このAD変換器は、10ビットのデジタル値をサイクリックすることにより3回に分けて変換する。初めの段階は、第1スイッチSW1がオン、第2スイッチSW2がオフ状態である。入力アナログ信号Vinは、第1スイッチSW1を介して第1増幅回路11およびAD変換回路12に入力される。AD変換回路12は、入力されたアナログ信号を最大4ビットのデジタル値に変換して図示しないエンコーダに出力する。最初は、10ビット中の上位4ビット(D9〜D6)を出力する。
図1は、第1実施形態におけるサイクリック型のAD変換器の構成を示す図である。このAD変換器は、10ビットのデジタル値をサイクリックすることにより3回に分けて変換する。初めの段階は、第1スイッチSW1がオン、第2スイッチSW2がオフ状態である。入力アナログ信号Vinは、第1スイッチSW1を介して第1増幅回路11およびAD変換回路12に入力される。AD変換回路12は、入力されたアナログ信号を最大4ビットのデジタル値に変換して図示しないエンコーダに出力する。最初は、10ビット中の上位4ビット(D9〜D6)を出力する。
DA変換回路13は、AD変換回路12から出力された最大4ビットのデジタル値をアナログ信号に変換する。第1増幅回路11は、入力されたアナログ信号Vinをサンプリングして増幅する。その増幅率はα倍である。減算回路14は、第1増幅回路11の出力から、DA変換回路13の出力を減算する。これにより、上位4ビットの成分が取り除かれたアナログ信号が生成される。ここで、第1増幅回路11の出力が入力アナログ信号Vinのα倍になっている。それに対応して、DA変換回路13の出力もα倍にする必要がある。
ここで、DA変換回路13の出力をα倍に増幅する手法について簡単に説明する。AD変換回路12およびDA変換回路13には、高電位側基準電圧VRTと低電位側基準電圧VRBが供給されている。AD変換回路12は、高電位側基準電圧VRTと低電位側基準電圧VRBとを基に生成される基準電圧レンジを利用してリファレンス電圧を生成する。容量アレイ方式において、DA変換回路13は、図示しない複数設けられる各々の容量に高電位側基準電圧VRTと低電位側基準電圧VRBとを、AD変換回路12からの制御により選択的に供給することで、出力電圧を得ている。DA変換回路13の基準電圧レンジも、高電位側基準電圧VRTと低電位側基準電圧VRBとを基に生成される。このとき、AD変換回路12の基準電圧レンジと、DA変換回路13の基準電圧レンジとの比を1:αに設定すればよい。例えば、第1増幅回路11の増幅率が2倍の場合、AD変換回路12の基準電圧レンジと、DA変換回路13の基準電圧レンジとの比を1:2に設定する。
第2増幅回路15は、減算回路14の出力をβ倍の増幅率で増幅する。ここで、減算回路14および第2増幅回路15は、一体型の減算増幅回路16であってもよい。
この段階においては、第1スイッチSW1がオフ、第2スイッチSW2がオン状態に遷移している。第2増幅回路15は、増幅した信号を、第2スイッチSW2を介して第1増幅回路11およびAD変換回路12へフィードバックする。AD変換回路12のリファレンス電位が同一であることを前提とすると、次の3ビット(D5〜D3)を取り出すためには、上位4ビットの成分が取り除かれた後のアナログ信号が実質8(2の3乗)倍になっていなければならない。そこで、第1増幅回路11の増幅率αおよび第2増幅回路15の増幅率βを合わせた合計増幅率が実質8倍になっていなければならない。
AD変換回路12は、2循目に3ビット(D5〜D3)を図示しないエンコーダに出力する。DA変換回路13は、AD変換回路12から出力された3ビット(D5〜D3)のデジタル値をアナログ信号に変換する。以下、1周目の処理と同様に繰り返される。
まとめると、第1段階においては、第1スイッチSW1がオンされて第2スイッチSW2がオフされ、AD変換回路12は、最終的に変換する10ビットの上位1〜4ビットの値(D9〜D6)を変換する。第2,3段階においては、第1スイッチSW1がオフされて第2スイッチSW2がオンされ、AD変換回路12は、10ビット中の上位から5〜7ビットの値(D5〜D3)と、8〜10ビットの値(D2〜D0)とを変換する。
次に、第1増幅回路11の増幅率αおよび第2増幅回路15の増幅率βの設定例について説明する。第1増幅回路11の増幅率を、1倍を超える値に設定することができる。これによれば、第1増幅回路11の出力信号が増幅されているため、ランダムなノイズ等への耐性が向上する。つまり、第2増幅回路15に大きな信号が入力されるため、熱雑音対策が容易になる。第2増幅回路15の増幅用の容量値が小さくなるためである。また、減算回路14に大きな信号が入力されるため、減算回路14の絶対的な精度要求、例えばスイッチ部のノイズ抑制要求等が軽減される。さらに、DA変換回路13の出力信号に多少誤差があっても影響が少なくなる。
次に、第1増幅回路11の増幅率を2.5倍、第2増幅回路15の増幅率を3.2倍に設定することができる。このように、両者の増幅率の関係を1/2以上2倍以下に設定すると、大きい増幅率を必要とする増幅回路が必要なくなるため、AD変換器全体が高速化する。また、第1増幅回路11と第2増幅回路15とで同じ仕様の増幅回路を使用できる可能性が高くなり、設計の容易化、効率化を実現することができる。また、第1増幅回路11および第2増幅回路15に使用される増幅用の単位容量値が近くなるため、容量のレイアウトバランスも向上する。
次に、第1増幅回路11の増幅率を2倍、第2増幅回路15の増幅率を4倍に設定することができる。また、第1増幅回路11の増幅率を4倍、第2増幅回路15の増幅率を2倍に設定することができる。このように、両者の増幅率を2の倍数の関係に設定すると、第1増幅回路11および第2増幅回路15に使用される増幅用の単位容量値が決定している場合、設計の容易化、効率化を実現することができる。即ち、第1増幅回路11および第2増幅回路15の合計増幅率は、2ビットの変換の場合で4倍、3ビット変換の場合で8倍、4ビット変換の場合で16倍であるから、当該両者の増幅率を2の倍数の関係に設定すると、改良等が容易になり、設計の容易化、効率化が実現される。
次に、第1増幅回路11の増幅率を2√2倍、第2増幅回路15の増幅率を2√2倍に設定することができる。このように、両者の増幅率を同一に設定すると、AD変換器全体が最も高速化する。また、第1増幅回路11と第2増幅回路15とで同じ仕様の増幅回路を使用することができる。さらに、第1増幅回路11および第2増幅回路15に使用される容量のレイアウトが同じになる。
図2は、第1実施形態におけるサイクリック型のAD変換器の構成を他の設定値例で示す図である。この例は、10ビットのデジタル値をサイクリックすることにより4回に分けて変換する例である。AD変換回路12が2回目の変換以降、2ビットずつ変換する場合は、第1増幅回路11および第2増幅回路15の合計増幅率は、8倍ではなく4倍になる。この場合も、第1増幅回路11の増幅率αおよび第2増幅回路15の増幅率βを任意に設定することができる。
(第2実施形態)
図3は、第2実施形態におけるサイクリック型のAD変換部分を含むパイプライン型のAD変換器の構成を示す図である。本実施形態は、前段の第1AD変換回路22で4ビットを変換し、後段のサイクリック型の第2AD変換回路27で3ビットずつ3回に分けて変換することにより合計13ビットを変換するAD変換器の例である。
図3は、第2実施形態におけるサイクリック型のAD変換部分を含むパイプライン型のAD変換器の構成を示す図である。本実施形態は、前段の第1AD変換回路22で4ビットを変換し、後段のサイクリック型の第2AD変換回路27で3ビットずつ3回に分けて変換することにより合計13ビットを変換するAD変換器の例である。
初めの段階は、第1スイッチSW1がオン、第2スイッチSW2がオフ状態である。入力アナログ信号Vinは、第1増幅回路21および第1AD変換回路22に入力される。第1AD変換回路22は、入力されるアナログ信号をデジタル値に変換し、上位4ビット(D12〜D9)を図示しないエンコーダに出力する。第1DA変換回路23は、第1AD変換回路22により変換されたデジタル値をアナログ値に変換する。第1増幅回路21は、入力されたアナログ信号をサンプルして所定のタイミングで第1減算回路24に出力する。第1増幅回路21は、アナログ信号を増幅しない。第1減算回路24は、第1増幅回路21の出力から、第1DA変換回路23の出力を減算する。第2増幅回路25は、第1減算回路24の出力を8倍に増幅する。なお、第1減算回路24および第2増幅回路25は、一体型の減算増幅回路であってもよい。
第1スイッチSW1を介して入力されるアナログ信号は、第3増幅回路26および第2AD変換回路27に入力される。第2AD変換回路27は、入力されるアナログ信号をデジタル値に変換し、上位から5〜7ビット(D8〜D6)を図示しないエンコーダに出力する。第2DA変換回路28は、第2AD変換回路27により変換されたデジタル値をアナログ値に変換する。
第3増幅回路26は、入力されるアナログ信号をα倍に増幅して、第2減算回路29に出力する。第2減算回路29は、第3増幅回路26の出力から第2DA変換回路28の出力を減算する。第2DA変換回路28の出力は、α倍に増幅されている。第4増幅回路30は、第2減算回路29の出力をβ倍に増幅する。なお、第2減算回路29および第4増幅回路30は、一体型の減算増幅回路であってもよい。
この段階においては、第1スイッチSW1がオフ、第2スイッチSW2がオン状態に遷移している。第4増幅回路30に増幅されたアナログ信号は、第2スイッチSW2を介して第3増幅回路26および第2AD変換回路27へフィードバックされる。第2AD変換回路27のリファレンス電位が同一であることを前提とすると、次の3ビット(D5〜D3)を取り出すためには、上位7ビットの成分が取り除かれた後のアナログ信号が実質8(2の3乗)倍になっていなければならない。そこで、第3増幅回路26の増幅率αおよび第4増幅回路30の増幅率βを合わせた合計増幅率が8倍になっていなければならない。以下、上記の処理が繰り返され、第2AD変換回路27は、上位から8〜10ビット(D5〜D3)、上位から11〜13ビット(D2〜D0)を取り出す。このようにして、13ビットのデジタル値を得ている。上位から5〜13ビット(D8〜D0)をサイクリック構成により得ている。
次に、第3増幅回路26の増幅率αおよび第4増幅回路30の増幅率βの設定例について説明する。まず、第3増幅回路26の増幅率を、1倍を超える値に設定することができる。次に、第3増幅回路26の増幅率を2.5倍、第4増幅回路30の増幅率を3.2倍といったように、両者の増幅率の関係を1/2以上2倍以下に設定することができる。次に、第3増幅回路26の増幅率を2倍、第4増幅回路30の増幅率を4倍、または第3増幅回路26の増幅率を4倍、第4増幅回路30の増幅率を2倍といったように、両者の増幅率の関係を2の倍数に設定することができる。次に、第3増幅回路26の増幅率を2√2倍、第4増幅回路30の増幅率を2√2倍と両者を同一の増幅率に設定することができる。これらの設定の効果は、第1実施形態において説明したものと同様である。
なお、図3において、第1増幅回路21の増幅率を2倍に、第2増幅率の増幅率を4倍に設定してもよい。これによれば、前段を高速化することができ、第2AD変換回路27への入力が早くなる。さらに、第2AD変換回路27のリファレンス電圧を、第1AD変換回路22のリファレンス電圧の1/2に設定すれば、第2増幅率の増幅率を2倍に設定でき、さらに高速化することができる。
このように第2実施形態によれば、高い精度を必要する上位ビットの変換を前段で行い、比較的高い精度を必要としない中位から下位のビットの変換をサイクリック型のAD変換回路で行い、このAD変換器の各増幅回路の設定増幅率を上述した設定にすることにより、AD変換器全体を高速化し、変換精度も高めることができる。同時に、第1実施形態において説明した設計の容易性、効率性の効果も得られる。
(第3実施形態)
図4は、第3実施形態におけるサイクリック型のAD変換部分を複数段含むパイプライン型のAD変換器の構成を示す図である。本実施形態は、前段のサイクリック型の第1AD変換回路22で最初4ビット、次に3ビットを変換し、後段のサイクリック型の第2AD変換回路27で3ビットずつ3回に分けて変換することにより合計16ビットを変換するAD変換器の例である。
図4は、第3実施形態におけるサイクリック型のAD変換部分を複数段含むパイプライン型のAD変換器の構成を示す図である。本実施形態は、前段のサイクリック型の第1AD変換回路22で最初4ビット、次に3ビットを変換し、後段のサイクリック型の第2AD変換回路27で3ビットずつ3回に分けて変換することにより合計16ビットを変換するAD変換器の例である。
初めの段階は、第1スイッチSW11がオン、第2スイッチSW12がオフ状態である。入力アナログ信号Vinは、第1増幅回路21および第1AD変換回路22に入力される。第1AD変換回路22は、入力されるアナログ信号をデジタル値に変換し、上位4ビット(D15〜D12)を図示しないエンコーダに出力する。第1DA変換回路23は、第1AD変換回路22により変換されたデジタル値をアナログ値に変換する。第1増幅回路21は、入力されたアナログ信号を2倍に増幅して所定のタイミングで第1減算回路24に出力する。第1減算回路24は、第1増幅回路21の出力から、第1DA変換回路23の出力を減算する。第1DA変換回路23の出力は、2倍に増幅されている。第2増幅回路25は、第1減算回路24の出力を4倍に増幅する。なお、第1減算回路24および第2増幅回路25は、一体型の減算増幅回路であってもよい。
この段階においては、第1スイッチSW11がオフ、第2スイッチSW12がオン、第3スイッチSW13がオン、第4スイッチSW14がオフ状態に遷移している。第2増幅回路25の出力アナログ信号は、第2スイッチSW12を介して第1増幅回路21および第1AD変換回路22に入力される。
第1AD変換回路22が次の3ビット(D11〜D9)を取り出すためには、前回入力されたアナログ信号の実質8(2の3乗)倍になっていなければならない。そこで、第1増幅回路21の増幅率2倍および第2増幅回路25の増幅率4倍を合わせた合計増幅率を8倍に設定している。第1AD変換回路22は、入力されるアナログ信号をデジタル値に再び変換し、16ビット中の上位から5〜7ビット(D11〜D9)を図示しないエンコーダに出力する。
一方、第2増幅回路25の出力アナログ信号は、同時に第3スイッチSW13を介して第3増幅回路26および第2AD変換回路27に入力される。第2AD変換回路27は、入力されるアナログ信号をデジタル値に変換し、16ビット中の上位から8〜10ビット(D8〜D6)を図示しないエンコーダに出力する。第2DA変換回路28は、第2AD変換回路27により変換されたデジタル値をアナログ値に変換する。
第3増幅回路26は、入力されるアナログ信号を2倍に増幅して、第2減算回路29に出力する。第2減算回路29は、第3増幅回路26の出力から第2DA変換回路28の出力を減算する。第2DA変換回路28の出力は、2倍に増幅されている。第4増幅回路30は、第2減算回路29の出力を4倍に増幅する。なお、第2減算回路29および第4増幅回路30は、一体型の減算増幅回路であってもよい。
この段階においては、第3スイッチSW13がオフ、第4スイッチSW14がオン状態に遷移している。第4増幅回路30に増幅されたアナログ信号は、第4スイッチSW14を介して第3増幅回路26および第2AD変換回路27へフィードバックされる。第2AD変換回路27のリファレンス電位が同一であることを前提とすると、次の3ビット(D5〜D3)を取り出すためには、前回入力されたアナログ信号の実質8(2の3乗)倍になっていなければならない。そこで、第3増幅回路26の増幅率2倍および第4増幅回路30の増幅率4倍を合わせた合計増幅率を8倍に設定している。以下、上記の処理が繰り返され、第2AD変換回路27は、上位から11〜13ビット(D5〜D3)、上位から14〜16ビット(D2〜D0)を取り出す。このようにして、前段のサイクリック型の第1AD変換回路12から、16ビット中の上位から1〜7ビット(D15〜D9)を取り出し、後段のサイクリック型の第2AD変換回路27から、16ビット中の上位から8〜16ビット(D8〜D0)を取り出し、合計16ビットのデジタル値を得ている。
第1増幅回路21の増幅率および第2増幅回路25の増幅率の設定例について2倍、4倍の例で説明した。この点、第1増幅回路21の増幅率を4倍、第2増幅回路25の増幅率を2倍に設定してもよい。これらは、両者の増幅率の関係を2の倍数に設定するものである。次に、第1増幅回路21の増幅率を2.5倍、第2増幅回路25の増幅率を3.2倍といったように、両者の増幅率の関係を1/2以上2倍以下に設定することができる。次に、第1増幅回路21の増幅率を2√2倍、第2増幅回路25の増幅率を2√2倍と両者の増幅率を同一に設定することができる。これらの設定の効果は、第1実施形態において説明したものと同様である。もちろん、第1増幅回路21の増幅率を、1倍を超える値に設定すれば、高速化の効果は得られる。また、これら第1増幅回路21の増幅率および第2増幅回路25の増幅率の設定関係は、第3増幅回路26の増幅率および第4増幅回路30の増幅率の設定関係にそのまま当てはまる。
このように第3実施形態によれば、サイクリック型のAD変換部分を複数段含むパイプライン型のAD変換器の高速化も図ることができる。同時に、第1実施形態において説明した設計の容易性、効率性の効果も得られる。
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。
第1増幅回路11,21および第2増幅回路15,25の合計増幅率は、2X(Xは整数)で規定されることが一般的であり、第1増幅回路11,21の増幅率を2倍に設定すると、第2増幅回路15,25の増幅率は、2X−1倍となる。第1増幅回路11,21の増幅率を2倍にすると、AD/DA変換経路の出力も2倍に増幅することになるが、この2倍の増幅は比較的簡易に行うことができる。この設定関係は、第3増幅回路26の増幅率および第4増幅回路30の増幅率の設定関係にそのまま当てはまる。
各実施形態に記載したAD変換回路の変換ビット数とその配分、増幅回路の増幅率、パイプランのステージ数等のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。
11,21 第1増幅回路、 12 AD変換回路、 13 DA変換回路、 14 減算回路、 15,25 第2増幅回路、 16 減算増幅回路、 22 第1AD変換回路、 23 第1DA変換回路、 24 第1減算回路、 26 第3増幅回路、 27 第2AD変換回路、 28 第2DA変換回路、 29 第2減算回路、 30 第4増幅回路、 SW1,SW2,SW11,SW12,SW13,SW14 スイッチ。
Claims (5)
- 入力アナログ信号を所定ビット数のデジタル値に変換するAD変換回路と、
前記AD変換回路の出力をアナログ信号に変換するDA変換回路と、
前記AD変換回路と並列に設けられ、前記入力アナログ信号を第1の増幅率で増幅する第1増幅回路と、
前記第1増幅回路の出力から、前記第1増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅された前記DA変換回路の出力を減算する減算回路と、
前記減算回路の出力を第2の増幅率で増幅して前記AD変換回路にフィードバックする第2増幅回路と、を有し、
前記第1の増幅率および前記第2の増幅率の合計増幅率で、必要増幅率を満たし、
前記第1の増幅率を前記第2の増幅率の値に近い値に設定したことを特徴とするアナログデジタル変換器。 - 前記第1の増幅率の値と前記第2の増幅率の値との関係が、1/2倍以上2倍以下の関係であることを特徴とする請求項1記載のアナログデジタル変換器。
- 前記第1の増幅率の値と前記第2の増幅率の値とが実質的に同一であることを特徴とする請求項1または2に記載のアナログデジタル変換器。
- 複数ステージからなるパイプライン型のアナログデジタル変換器であって、
前記複数ステージの中の少なくとも1つのステージは、
請求項1から3のいずれかに記載のアナログデジタル変換器を含むサイクリック型のステージであることを特徴とする請求項1から3のいずれかに記載のアナログデジタル変換器。 - 前記第1の増幅率の値は、2倍であることを特徴とする請求項1から4のいずれかに記載のアナログデジタル変換器。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
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