JP4011026B2 - アナログデジタル変換器 - Google Patents

Description

本発明は、アナログデジタル変換器に関する。本発明は特にサイクリック型の構成を含むアナログデジタル変換器に関する。

近年、携帯電話等の携帯機器に画像撮影機能、画像再生機能、動画撮影機能、および動画再生機能等、様々な付加機能が搭載されるようになってきている。これに伴い、アナログデジタル変換器（以下、「ＡＤ変換器」という。）の小型化や省電力化の要求が高まっている。そうしたＡＤ変換器の形態として、循環型に構成されたサイクリックＡＤ変換器が知られている（例えば、特許文献１参照）。特許文献１には、サイクリック型の変換部分を含む２ステージからなるＡＤ変換器が開示されている。
特開平４−２６２２９号公報

上記特許文献１の第１図のサイクリック型ＡＤ変換部分において、並列型Ａ／Ｄ変換器ＡＤ２が３ビットの変換を行うため、並列型Ａ／Ｄ変換器ＡＤ２への次の入力までに８倍という高い増幅率で信号を増幅しなければならない。並列型Ａ／Ｄ変換器ＡＤ２と並列に設けられているサンプルホールド回路Ｓ／Ｈ３は信号を増幅していないので、減算回路ＳＵＢ２およびサンプルホールド回路Ｓ／Ｈ４で８倍に増幅しなければならなかった。

しかしながら、増幅回路にはＧＢ積（Gain Bandwidth product）の限界が存在する。したがって、増幅回路によりＡＤ変換器全体の高速化が阻害されていた。即ち、高い増幅率を得ようとすると増幅回路の動作周波数が低くなってしまい、高速動作が困難となる。

一方、増幅回路には出力電圧範囲が存在し、この出力電圧範囲を、増幅後に外れてしまうような範囲の入力電圧を使用すると増幅後の出力電圧に歪みが発生する。したがって、利得誤差を生じさせないためには、一定範囲の入力電圧を使用することになり、低電圧の使用が困難となる。

本発明はこうした状況に鑑みなされたものであり、その目的は、サイクリック型のＡＤ変換器の高速化と低電圧化の要請を両立する点にある。

本発明のある態様は、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、ＡＤ変換回路と並列に設けられ、入力アナログ信号を第１の増幅率で増幅する第１増幅回路と、第１増幅回路の出力から、第１増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅されたＤＡ変換回路の出力を減算する減算回路と、減算回路の出力を第２の増幅率で増幅してＡＤ変換回路にフィードバックする第２増幅回路と、を有し、第１の増幅率および第２の増幅率の合計増幅率で、必要増幅率を満たし、第１の増幅率の値は、１を超える値であり、第２の増幅率の値以下である。例えば、第１の増幅率の値が、第２の増幅率の値の１／２以下であるとよい。

本態様により、サイクリック型のＡＤ変換部分を構成している２つの増幅回路の内、入力側の増幅回路の増幅率を、１を越える値に設定することにより、減算後の増幅回路の増幅率を下げることができ、この増幅回路を高速化することができる。よって、ＡＤ変換器全体を高速化することができる。これと共に、入力側の増幅回路の増幅率を減算後の増幅回路の増幅率より小さく設定することにより、入力側の増幅回路の入力電圧範囲が広がり、この増幅回路に入力される信号の低電圧化を図ることができる。よって、ＡＤ変換器全体を低電圧化することができる。

第１の増幅率の値は、第１増幅回路において、所望の入力電圧範囲のすべての入力信号が出力電圧範囲に収まる最大の値であり、第２の増幅率の値は、必要増幅率を満たす残りの値であるとよい。所望の低電圧信号の使用に対し最高速化する増幅率を２つの増幅回路に設定することができる。よって、ＡＤ変換器全体の高速化と低電圧化を図ることができる。

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、複数ステージからなるパイプライン型のアナログデジタル変換器であって、複数ステージの中の少なくとも１つのステージが、上述したいずれかの態様のアナログデジタル変換器を含むサイクリック型のステージであるものである。

本態様によれば、パイプライン型にして上位ビットの変換精度を高めながら、サイクリック部分で高速化することができ、ＡＤ変換器全体を高速化することができる。また、サイクリック部分の入力側の増幅回路の入力電圧範囲を確保することにより、ＡＤ変換器全体を低電圧化することができる。

第１の増幅率の値は、２倍であるとよい。これによれば、ＤＡ変換回路の出力も２倍に増幅することになるが、この２倍の増幅は比較的簡易に行うことができる。例えば、ＡＤ変換回路にシングルで入力し、ＤＡ変換回路から差動で出力すればよい。ＡＤ変換回路とＤＡ変換回路との基準電圧レンジの比が、１：２になり、余分な基準電圧を生成する必要がない。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、サイクリック型のＡＤ変換器の高速化と低電圧化の要請を両立することができる。

（第１実施形態）
図１は、第１実施形態におけるサイクリック型のＡＤ変換器の構成を示す図である。このＡＤ変換器は、１０ビットのデジタル値をサイクリックすることにより３回に分けて変換する。初めの段階は、第１スイッチＳＷ１がオン、第２スイッチＳＷ２がオフ状態である。入力アナログ信号Ｖｉｎは、第１スイッチＳＷ１を介して第１増幅回路１１およびＡＤ変換回路１２に入力される。ＡＤ変換回路１２は、入力されたアナログ信号を最大４ビットのデジタル値に変換して図示しないエンコーダに出力する。最初は、１０ビット中の上位４ビット（Ｄ９〜Ｄ６）を出力する。

ＤＡ変換回路１３は、ＡＤ変換回路１２から出力された最大４ビットのデジタル値をアナログ信号に変換する。第１増幅回路１１は、入力されたアナログ信号Ｖｉｎをサンプリングして増幅する。その増幅率はα倍である。減算回路１４は、第１増幅回路１１の出力から、ＤＡ変換回路１３の出力を減算する。これにより、上位４ビットの成分が取り除かれたアナログ信号が生成される。ここで、第１増幅回路１１の出力が入力アナログ信号Ｖｉｎのα倍になっている。それに対応して、ＤＡ変換回路１３の出力もα倍にする必要がある。

ここで、ＤＡ変換回路１３の出力をα倍に増幅する手法について簡単に説明する。ＡＤ変換回路１２およびＤＡ変換回路１３には、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢが供給されている。ＡＤ変換回路１２は、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとを基に生成される基準電圧レンジを利用してリファレンス電圧を生成する。容量アレイ方式において、ＤＡ変換回路１３は、図示しない複数設けられる各々の容量に高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとを、ＡＤ変換回路１２からの制御により選択的に供給することで、出力電圧を得ている。ＤＡ変換回路１３の基準電圧レンジも、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとを基に生成される。このとき、ＡＤ変換回路１２の基準電圧レンジと、ＤＡ変換回路１３の基準電圧レンジとの比を１：αに設定すればよい。例えば、第１増幅回路１１の増幅率が２倍の場合、ＡＤ変換回路１２の基準電圧レンジと、ＤＡ変換回路１３の基準電圧レンジとの比を１：２に設定する。

第２増幅回路１５は、減算回路１４の出力をβ倍の増幅率で増幅する。ここで、減算回路１４および第２増幅回路１５は、一体型の減算増幅回路１６であってもよい。これによれば、回路を簡素化することができる。

この段階においては、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオン状態に遷移している。第２増幅回路１５は、増幅した信号を、第２スイッチＳＷ２を介して第１増幅回路１１およびＡＤ変換回路１２へフィードバックする。ＡＤ変換回路１２のレファレンス電位が同一であることを前提とすると、次の３ビット（Ｄ５〜Ｄ３）を取り出すためには、上位４ビットの成分が取り除かれた後のアナログ信号が実質８（２の３乗）倍になっていなければならない。そこで、第１増幅回路１１の増幅率αおよび第２増幅回路１５の増幅率βを合わせた合計増幅率が実質８倍になっていなければならない。

ＡＤ変換回路１２は、２循目に３ビット（Ｄ５〜Ｄ３）を図示しないエンコーダに出力する。ＤＡ変換回路１３は、ＡＤ変換回路１２から出力された３ビット（Ｄ５〜Ｄ３）のデジタル値をアナログ信号に変換する。以下、１周目の処理と同様に繰り返される。

まとめると、第１段階においては、第１スイッチＳＷ１がオンされて第２スイッチＳＷ２がオフされ、ＡＤ変換回路１２は、最終的に変換する１０ビットの上位１〜４ビットの値（Ｄ９〜Ｄ６）を変換する。第２，３段階においては、第１スイッチＳＷ１がオフされて第２スイッチＳＷ２がオンされ、ＡＤ変換回路１２は、１０ビット中の上位から５〜７ビットの値（Ｄ５〜Ｄ３）と、８〜１０ビットの値（Ｄ２〜Ｄ０）とを変換する。

次に、第１増幅回路１１の増幅率αおよび第２増幅回路１５の増幅率βの設定例について説明する。第１増幅回路１１の増幅率を、１倍を超える値に設定することができる。これによれば、第２増幅回路１５の増幅率を下げることができ、第２増幅回路１５を高速化することができる。よって、ＡＤ変換器全体を高速化することができる。また、第１増幅回路１１の出力信号が増幅されているため、ランダムなノイズ等への耐性が向上する。つまり、第２増幅回路１５に大きな信号が入力されるため、熱雑音対策が容易になる。第２増幅回路１５の増幅用の容量値が小さくなるためである。また、減算回路１４に大きな信号が入力されるため、減算回路１４の絶対的な精度要求、例えばスイッチ部のノイズ抑制要求等が軽減される。さらに、ＤＡ変換回路１３の出力信号に多少誤差があっても影響が少なくなる。

次に、第１増幅回路１１の増幅率を２倍、第２増幅回路１５の増幅率を４倍に設定することができる。このように、第１増幅回路１１の増幅率を第２増幅回路１５の増幅率以下に設定すると、第１増幅回路１１の入力電圧範囲が広がり、第１増幅回路１１に入力されるアナログ信号の低電圧化を図ることができる。

図２は、増幅回路の出力電圧範囲が十分でない場合の入力電圧に対する出力電圧の特性を示す図である。このように、増幅回路には出力電圧範囲があり、入力電圧に対する出力電圧の線形特性が確保できない領域が存在する。したがって、この出力電圧範囲と増幅率とによって、動作が保証される入力電圧範囲が決まってくる。そこで、第１増幅回路１１の増幅率を下げることによって、第１増幅回路１１の入力電圧範囲を広く取る。これにより、低電圧の入力でも動作が保証される。第２増幅回路１５には、第１増幅回路１１の出力と、ＡＤ変換回路１２およびＤＡ変換回路１３によりＡＤ／ＤＡ変換された信号との差分が入力されるため、第２増幅回路１５に入力される信号の電圧範囲は、第１増幅回路１１のものより狭くなる。そこで、第１増幅回路１１のほうの入力電圧範囲を広く取る。また、第１増幅回路１１のほうが、より上位ビットに近い電圧の増幅を行うので精度が要求される。

以上の説明から、低電圧動作を可能とした上で最も高速化するめの第１増幅回路１１および第２増幅回路１５の増幅率の設定方法は、以下のようになる。所望の入力電圧範囲のすべての入力信号が第１増幅回路１１の出力電圧範囲に収まる最大の増幅率を設定し、残りの増幅分を第２増幅回路１５の増幅率に設定することである。

（第２実施形態）
図３は、第２実施形態におけるサイクリック型のＡＤ変換部分を含むパイプライン型のＡＤ変換器の構成を示す図である。本実施形態は、前段の第１ＡＤ変換回路２２で４ビットを変換し、後段のサイクリック型の第２ＡＤ変換回路２７で３ビットずつ３回に分けて変換することにより合計１３ビットを変換するＡＤ変換器の例である。

初めの段階は、第１スイッチＳＷ１がオン、第２スイッチＳＷ２がオフ状態である。入力アナログ信号Ｖｉｎは、第１増幅回路２１および第１ＡＤ変換回路２２に入力される。第１ＡＤ変換回路２２は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ１２〜Ｄ９）を図示しないエンコーダに出力する。第１ＤＡ変換回路２３は、第１ＡＤ変換回路２２により変換されたデジタル値をアナログ値に変換する。第１増幅回路１１は、入力されたアナログ信号をサンプルして２倍に増幅して第１減算回路２４に出力する。第１減算回路２４は、第１増幅回路２１の出力から、第１ＤＡ変換回路２３の出力を減算する。第２増幅回路２５は、第１減算回路２４の出力を４倍に増幅する。ここで、第１ＤＡ変換回路２３の出力は、第１増幅回路２１の増幅率に対応して２倍に増幅されている。なお、第１減算回路２４および第２増幅回路２５は、一体型の減算増幅回路であってもよい。

第１スイッチＳＷ１を介して入力されるアナログ信号は、第３増幅回路２６および第２ＡＤ変換回路２７に入力される。第２ＡＤ変換回路２７は、入力されるアナログ信号をデジタル値に変換し、上位から５〜７ビット（Ｄ８〜Ｄ６）を図示しないエンコーダに出力する。第２ＤＡ変換回路２８は、第２ＡＤ変換回路２７により変換されたデジタル値をアナログ値に変換する。

第３増幅回路２６は、入力されるアナログ信号を２倍に増幅して、第２減算回路２９に出力する。第２減算回路２９は、第３増幅回路２６の出力から第２ＤＡ変換回路２８の出力を減算する。第２ＤＡ変換回路２８の出力は、第３増幅回路２６の増幅率に対応して２倍に増幅されている。第４増幅回路３０は、第２減算回路２９の出力を４倍に増幅する。なお、第２減算回路２９および第４増幅回路３０は、一体型の減算増幅回路であってもよい。

この段階においては、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオン状態に遷移している。第４増幅回路３０に増幅されたアナログ信号は、第２スイッチＳＷ２を介して第３増幅回路２６および第２ＡＤ変換回路２７へフィードバックされる。第２ＡＤ変換回路２７のレファレンス電位が同一であることを前提とすると、次の３ビット（Ｄ５〜Ｄ３）を取り出すためには、上位７ビットの成分が取り除かれた後のアナログ信号が実質８（２の３乗）倍になっていなければならない。そこで、第３増幅回路２６および第４増幅回路３０で実質８倍に増幅している。以下、上記の処理が繰り返され、第２ＡＤ変換回路２７は、上位から８〜１０ビット（Ｄ５〜Ｄ３）、上位から１１〜１３ビット（Ｄ２〜Ｄ０）を取り出す。このようにして、１３ビットのデジタル値を得ている。上位から５〜１３ビット（Ｄ８〜Ｄ０）をサイクリック構成により得ている。

上述の説明においては、第３増幅回路２６が増幅率２倍および第４増幅回路３０の増幅率が４倍の設定例について説明した。この点、増幅率の組み合わせはこれに限るものではなく、第３増幅回路２６および第４増幅回路３０の合計増幅率が８倍であり、第３増幅回路２６の増幅率が第４増幅回路３０の増幅率以下であれば、任意の増幅率を設定することができる。

また、低電圧動作を可能とした上で最も高速化するための第１増幅回路２１および第２増幅回路２５の増幅率の設定方法は、以下のようになる。所望の入力電圧範囲のすべての入力信号が第１増幅回路２１の出力電圧範囲に収まる最大の増幅率を設定し、残りの増幅分を第２増幅回路２５の増幅率に設定することである。

なお、第２ＡＤ変換回路２７の２回目以降の変換ビット数を２ビットずつにすれば、第３増幅回路２６および第４増幅回路３０の合計増幅率が実質４（２の２乗）倍となる。

このように第２実施形態によれば、高い精度を必要する上位ビットの変換を前段で行い、比較的高い精度を必要としない中位から下位のビットの変換をサイクリック型のＡＤ変換回路で行い、このサイクリック型のＡＤ変換部分の各増幅回路の設定増幅率を上述した設定にすることにより、変換精度を確保しながらＡＤ変換器全体の高速化および低電圧化を図ることができる。

（第３実施形態）
図４は、第３実施形態におけるサイクリック型のＡＤ変換部分を複数段含むパイプライン型のＡＤ変換器の構成を示す図である。本実施形態は、前段のサイクリック型の第１ＡＤ変換回路２２で最初４ビット、次に３ビットを変換し、後段のサイクリック型の第２ＡＤ変換回路２７で３ビットずつ３回に分けて変換することにより合計１６ビットを変換するＡＤ変換器の例である。

初めの段階は、第１スイッチＳＷ１１がオン、第２スイッチＳＷ１２がオフ状態である。入力アナログ信号Ｖｉｎは、第１増幅回路２１および第１ＡＤ変換回路２２に入力される。第１ＡＤ変換回路２２は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ１５〜Ｄ１２）を図示しないエンコーダに出力する。第１ＤＡ変換回路２３は、第１ＡＤ変換回路２２により変換されたデジタル値をアナログ値に変換する。第１増幅回路２１は、入力されたアナログ信号を２倍に増幅して所定のタイミングで第１減算回路２４に出力する。第１減算回路２４は、第１増幅回路２１の出力から、第１ＤＡ変換回路２３の出力を減算する。第１ＤＡ変換回路２３の出力は、第１増幅回路２１の増幅率に対応して２倍に増幅されている。第２増幅回路２５は、第１減算回路２４の出力を４倍に増幅する。なお、第１減算回路２４および第２増幅回路２５は、一体型の減算増幅回路であってもよい。

この段階においては、第１スイッチＳＷ１１がオフ、第２スイッチＳＷ１２がオン、第３スイッチＳＷ１３がオン、第４スイッチＳＷ１４がオフ状態に遷移している。第２増幅回路２５の出力アナログ信号は、第２スイッチＳＷ１２を介して第１増幅回路２１および第１ＡＤ変換回路２２に入力される。

第１ＡＤ変換回路２２が次の３ビット（Ｄ１１〜Ｄ９）を取り出すためには、前回入力されたアナログ信号の実質８（２の３乗）倍になっていなければならない。そこで、第１増幅回路２１の増幅率および第２増幅回路２５増幅率を合わせた合計増幅率を８倍に設定している。第１ＡＤ変換回路２２は、入力されるアナログ信号をデジタル値に再び変換し、１６ビット中の上位から５〜７ビット（Ｄ１１〜Ｄ９）を図示しないエンコーダに出力する。

一方、第２増幅回路２５の出力アナログ信号は、同時に第３スイッチＳＷ１３を介して第３増幅回路２６および第２ＡＤ変換回路２７に入力される。第２ＡＤ変換回路２７は、入力されるアナログ信号をデジタル値に変換し、１６ビット中の上位から８〜１０ビット（Ｄ８〜Ｄ６）を図示しないエンコーダに出力する。第２ＤＡ変換回路２８は、第２ＡＤ変換回路２７により変換されたデジタル値をアナログ値に変換する。

第３増幅回路２６は、入力されるアナログ信号を２倍に増幅して、第２減算回路２９に出力する。第２減算回路２９は、第３増幅回路２６の出力から第２ＤＡ変換回路２８の出力を減算する。第２ＤＡ変換回路２８の出力は、第３増幅回路２６の増幅率に対応して２倍に増幅されている。第４増幅回路３０は、第２減算回路２９の出力を４倍に増幅する。なお、第２減算回路２９および第４増幅回路３０は、一体型の減算増幅回路であってもよい。

この段階においては、第３スイッチＳＷ１３がオフ、第４スイッチＳＷ１４がオン状態に遷移している。第４増幅回路３０に増幅されたアナログ信号は、第４スイッチＳＷ１４を介して第３増幅回路２６および第２ＡＤ変換回路２７へフィードバックされる。第２ＡＤ変換回路２７のレファレンス電位が同一であることを前提とすると、次の３ビット（Ｄ５〜Ｄ３）を取り出すためには、前回入力されたアナログ信号の実質８（２の３乗）倍になっていなければならない。そこで、第３増幅回路２６の増幅率２倍および第４増幅回路３０の増幅率４倍を合わせた合計増幅率を８倍に設定している。以下、上記の処理が繰り返され、第２ＡＤ変換回路２７は、上位から１１〜１３ビット（Ｄ５〜Ｄ３）、上位から１４〜１６ビット（Ｄ２〜Ｄ０）を取り出す。このようにして、前段のサイクリック型の第１ＡＤ変換回路１２から、１６ビット中の上位から１〜７ビット（Ｄ１５〜Ｄ９）を取り出し、後段のサイクリック型の第２ＡＤ変換回路２７から、１６ビット中の上位から８〜１６ビット（Ｄ８〜Ｄ０）を取り出し、合計１６ビットのデジタル値を得ている。

第１増幅回路２１の増幅率および第２増幅回路２５の増幅率の設定例について２倍、４倍の例で説明した。この点、増幅率の組み合わせはこれに限るものではなく、第１増幅回路２１および第２増幅回路２５の合計増幅率が８倍であり、第１増幅回路２１の増幅率が第２増幅回路２５の増幅率以下であれば、任意の増幅率を設定することができる。

低電圧動作を可能とした上で最も高速化するための第１増幅回路２１および第２増幅回路２５の増幅率の設定方法は、以下のようになる。所望の入力電圧範囲のすべての入力信号が第１増幅回路２１の出力電圧範囲に収まる最大の増幅率を設定し、残りの増幅分を第２増幅回路２５の増幅率に設定することである。

また、これら第１増幅回路２１の増幅率および第２増幅回路２５の増幅率の設定関係は、第３増幅回路２６の増幅率および第４増幅回路３０の増幅率の設定関係にそのまま当てはまる。

このように第３実施形態によれば、サイクリック型のＡＤ変換部分を複数段含むパイプライン型のＡＤ変換器の高速化および低電圧化を図ることができる。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。

第１増幅回路１１，２１および第２増幅回路１５，２５の合計増幅率は、２^Ｘ（Ｘは整数）で規定されることが一般的であり、第１増幅回路１１，２１の増幅率を２倍に設定すると、第２増幅回路１５，２５の増幅率は、２^Ｘ−１倍となる。第１増幅回路１１，２１の増幅率を２倍にすると、ＡＤ／ＤＡ変換経路の出力も２倍に増幅することになるが、この２倍の増幅は比較的簡易に行うことができる。この設定関係は、第３増幅回路２６の増幅率および第４増幅回路３０の増幅率の設定関係にそのまま当てはまる。

各実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率、パイプランのステージ数等のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。

第１実施形態におけるＡＤ変換器の構成を示す図である。 増幅回路の出力電圧範囲が十分でない場合の入力電圧に対する出力電圧の特性を示す図である。 第２実施形態におけるＡＤ変換器の構成を示す図である。 第３実施形態におけるＡＤ変換器の構成を示す図である。

符号の説明

１１，２１ 第１増幅回路、 １２ ＡＤ変換回路、 １３ ＤＡ変換回路、 １４ 減算回路、 １５,２５ 第２増幅回路、 １６ 減算増幅回路、 ２２ 第１ＡＤ変換回路、 ２３ 第１ＤＡ変換回路、 ２４ 第１減算回路、 ２６ 第３増幅回路、 ２７ 第２ＡＤ変換回路、 ２８ 第２ＤＡ変換回路、 ２９ 第２減算回路、 ３０ 第４増幅回路、 ＳＷ１，ＳＷ２，ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４ スイッチ。

Claims (5)

1. 入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
   前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
   前記ＡＤ変換回路と並列に設けられ、前記入力アナログ信号を第１の増幅率で増幅する第１増幅回路と、
   前記第１増幅回路の出力から、前記第１増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅された前記ＤＡ変換回路の出力を減算する減算回路と、
   前記減算回路の出力を第２の増幅率で増幅して前記ＡＤ変換回路にフィードバックする第２増幅回路と、を有し、
   前記第１の増幅率および前記第２の増幅率の合計増幅率で、必要増幅率を満たし、
   前記第１の増幅率の値は、１を超える値であり、前記第２の増幅率の値以下であることを特徴とするアナログデジタル変換器。
2. 前記第１の増幅率の値は、前記第２の増幅率の値の１／２以下であることを特徴とする請求項１記載のアナログデジタル変換器。
3. 前記第１の増幅率の値は、前記第１増幅回路において、所望の入力電圧範囲のすべての入力信号が出力電圧範囲に収まる最大の値であり、
   前記第２の増幅率の値は、前記必要増幅率を満たす残りの値であることを特徴とする請求項１に記載のアナログデジタル変換器。
4. 複数ステージからなるパイプライン型のアナログデジタル変換器であって、
   前記複数ステージの中の少なくとも１つのステージは、
   請求項１から３のいずれかに記載のアナログデジタル変換器を含むサイクリック型のステージであることを特徴とする請求項１から３のいずれかに記載のアナログデジタル変換器。
5. 前記第１の増幅率の値は、２倍であることを特徴とする請求項１から４のいずれかに記載のアナログデジタル変換器。

Images