JP2006074549A - パイプライン型ａ／ｄ変換器 - Google Patents

Abstract

【課題】 高精度化と高速化を維持しつつ低消費電力化の実現可能なパイプライン型Ａ／Ｄ変換器を提供する。
【解決手段】 アナログ入力信号をリファレンス電圧に基づいてＡ／Ｄ変換する第１のサブＡ／Ｄ変換器と、該Ａ／Ｄ変換器からの信号をリファレンス電圧に基づいてＤ／Ａ変換するサブＤ／Ａ変換器と、アナログ入力信号とサブＤ／Ａ変換器からの信号との差分を増幅して次段のアナログ入力信号として出力する誤差増幅器を有する複数段の処理ステージ21，22，・・・を、縦続接続すると共に、最終段に第２のサブＡ／Ｄ変換器26を接続したパイプライン型Ａ／Ｄ変換器において、第２段の処理ステージ22の誤差増幅器７の増幅率を後行する処理ステージ23の誤差増幅器10よりも低い第１の増幅率に設定すると共に、後行する処理ステージ及び第２のサブＡ／Ｄ変換器のリファレンス電圧を第１の増幅率に応じたリファレンス電圧に調整する第１の調整回路12を設ける。
【選択図】 図 １

Description

この発明は、アナログ入力信号をデジタル出力信号に変換するＡ／Ｄ変換器に関し、特に多段パイプライン構成を用いて、高精度化、高速化を維持しつつ、低消費電力化を実現する映像信号処理用のパイプライン型Ａ／Ｄ変換器に関する。

近年、撮像センサーの高性能化、及び映像信号のデジタル処理の高速化に伴い、映像信号処理用のＡ／Ｄ変換器の高精度化、高速化に対する需要は益々高まってきている。高精度化且つ高速化の双方を実現する映像信号処理用のＡ／Ｄ変換器の構成としては、パイプライン型Ａ／Ｄ変換器を用いるのが最適である。従来よく知られているパイプライン型Ａ／Ｄ変換器としては、例えば文献、2001 IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, p134-135 ; A 3V 340mW 14b 75MSPS CMOS ADC with 85dB SFDR at Nyquistに開示されているものがある。

図10は、前記文献に示されているパイプライン型Ａ／Ｄ変換器60の構成を示す回路構成図である。図10において、41は、アナログ入力信号をサンプル・ホールドするサンプル／ホールド回路、51〜55はサンプル／ホールド回路41又は前段の処理ステージから出力されたアナログ信号を、所定ビットのデジタル信号に順次Ａ／Ｄ変換する第１〜第ｋ段の処理ステージ、56は第ｋ段の処理ステージ55から出力されたアナログ信号を２ビットのデジタル信号にＡ／Ｄ変換する第２のサブＡ／Ｄ変換器である。

57は第１段の処理ステージ51から第ｋ段の処理ステージ55，及び第２のサブＡ／Ｄ変換器56から出力されるデジタル信号をそれぞれラッチするラッチ回路、58はラッチ回路57から出力されるデジタル信号を加算、補正処理して14ビットのデジタル出力信号を生成する出力回路、48は各処理ステージの後述の第１のサブＡ／Ｄ変換器及びサブＤ／Ａ変換器と、第２のサブＡ／Ｄ変換器56にリファレンス電圧を供給するリファレンス回路である。

ここで、第１段の処理ステージ51は、サンプル／ホールド回路41から出力されたアナログ信号を４ビットのデジタル信号にＡ／Ｄ変換する第１のサブＡ／Ｄ変換器42と、第１のサブＡ／Ｄ変換器42から出力された４ビットのデジタル信号をアナログ信号にＤ／Ａ変換するサブＤ／Ａ変換器43と、サンプル／ホールド回路41から出力されたアナログ信号とサブＤ／Ａ変換器43から出力されたアナログ信号との差分を８倍に増幅し、且つ保持して転送する誤差増幅器44とから構成されている。

第１段の処理ステージ51以降の各処理ステージ52〜55は、各々、誤差増幅器44から出力されたアナログ信号を 1.5ビットのデジタル信号にＡ／Ｄ変換する第１のサブＡ／Ｄ変換器45と、第１のサブＡ／Ｄ変換器45から出力された 1.5ビットのデジタル信号をアナログ信号にＤ／Ａ変換するサブＤ／Ａ変換器46と、誤差増幅器44から出力されたアナログ信号とサブＤ／Ａ変換器46から出力されたアナログ信号との差分を２倍に増幅し、且つ保持して転送する誤差増幅器47とを、その基本的な構成として有している。

以上の構成をもって、パイプライン型Ａ／Ｄ変換器60が構成されているが、次に、このように構成されたパイプライン型Ａ／Ｄ変換器60の動作について説明する。サンプル／ホールド回路41は、アナログ入力信号をサンプリング期間にサンプルし、ホールド期間に第１段の処理ステージ51の第１のサブＡ／Ｄ変換器42と誤差増幅器44にアナログ信号を出力する。第１のサブＡ／Ｄ変換器42は、サンプル／ホールド回路41から出力されたアナログ信号を４ビットのデジタル信号にＡ／Ｄ変換すると共に、サブＤ／Ａ変換器43とラッチ回路57にデジタル信号を出力する。

サブＤ／Ａ変換器43は、第１のサブＡ／Ｄ変換器42から出力された４ビットのデジタル信号をアナログ信号にＤ／Ａ変換すると共に、誤差増幅器44にそのアナログ信号を出力する。誤差増幅器44は、サンプル／ホールド回路41から出力されたアナログ信号と前記サブＤ／Ａ変換器43から出力されたアナログ信号との差分を８倍に増幅し、且つ保持して第２段の処理ステージ52の第１のサブＡ／Ｄ変換器45と誤差増幅器47にアナログ信号を出力する。

続いて、第２段の処理ステージ52の第１のサブＡ／Ｄ変換器45は、第１段の処理ステージ51の誤差増幅器44から出力されたアナログ信号を 1.5ビットのデジタル信号にＡ／Ｄ変換すると共に、サブＤ／Ａ変換器46とラッチ回路57にデジタル信号を出力する。第２のサブＤ／Ａ変換器46は、第１のサブＡ／Ｄ変換器45から出力された 1.5ビットのデジタル信号をアナログ信号にＤ／Ａ変換すると共に、誤差増幅器47にアナログ信号を出力する。

誤差増幅器47は、第１段の処理ステージ51の誤差増幅器44から出力されたアナログ信号とサブＤ／Ａ変換器46から出力されたアナログ信号との差分を２倍に増幅し、且つ保持して第３段の処理ステージ53の第１のサブＡ／Ｄ変換器と誤差増幅器にアナログ信号を出力する。第３段の処理ステージ53から第ｋ段の処理ステージ55は、前記第２段の処理ステージ52と同じ構成であり、同じ信号処理を行う。

続いて、第２のサブＡ／Ｄ変換器56は、第ｋ段の処理ステージ55の誤差増幅器から出力されたアナログ信号を２ビットのデジタル信号にＡ／Ｄ変換すると共に、ラッチ回路57にそのデジタル信号を出力する。ラッチ回路57は、各処理ステージの第１のサブＡ／Ｄ変換器と第２のサブＡ／Ｄ変換器56のデジタル信号をラッチして、アナログ入力信号に対する同期をとり出力回路58へ出力する。出力回路58は、各ラッチ回路57から出力されたデジタル信号をそれぞれ１ビットずつ重ね合わせて加算し、最終的に14ビットのデジタル信号を出力する。なお、リファレンス回路48は、各処理ステージ51〜55の第１のサブＡ／Ｄ変換器及び第２のサブＡ／Ｄ変換器56に、±Ｖref の同じリファレンス電圧を供給するようになっている。
2001 IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, p134-135 ; A 3V 340mW 14b 75MSPS CMOS ADC with 85dB SFDR at Nyquist

ところで、上記のような構成のパイプライン型Ａ／Ｄ変換器の高精度化、高速化を実現するためには、各処理ステージの誤差増幅器のＤＣゲイン、ＧＢ積、スルーレートなどの特性を最適化する必要がある。しかし、このような最適化した特性をもつ誤差増幅器には非常に大きな回路電流が必要となるため、消費電力が増加してしまうという問題点がある。上記従来のパイプライン型Ａ／Ｄ変換器では、高精度化、高速化と同時に低消費電力化を実現するという課題に対しては考慮がなされていない。

そこで、本発明は、この点に着目してなされたもので、高精度化、高速化を維持しつつ、低消費電力化を実現できるようにしたパイプライン型Ａ／Ｄ変換器を提供することを目的とする。

上記課題を解決するため、請求項１に係る発明は、アナログ入力信号を、リファレンス電圧に基づいてデジタル信号に変換する第１のサブＡ／Ｄ変換器と、該第１のサブＡ／Ｄ変換器から出力されたデジタル信号を、リファレンス電圧に基づいてアナログ信号に変換するサブＤ／Ａ変換器と、前記アナログ入力信号と前記サブＤ／Ａ変換器から出力されたアナログ信号との差分を増幅して次段のアナログ入力信号として出力する誤差増幅器とを有する処理ステージを複数段、縦続接続すると共に、最終段の処理ステージに、アナログ入力信号を、リファレンス電圧に基づいてデジタル信号に変換する第２のサブＡ／Ｄ変換器が接続されたパイプライン型Ａ／Ｄ変換器であって、所定段の処理ステージにおける前記誤差増幅器の増幅率を、前記所定段の処理ステージに後行する処理ステージにおける前記誤差増幅器の増幅率よりも低い第１の増幅率に設定すると共に、前記後行する処理ステージ及び前記第２のサブＡ／Ｄ変換器に対する前記リファレンス電圧を、前記第１の増幅率に応じたリファレンス電圧に変換する第１の調整回路を有することを特徴とするものであり、そして、この発明の実施例には実施例１が対応する。

請求項２に係る発明は、請求項１に係るパイプライン型Ａ／Ｄ変換器において、前記処理ステージは、前記誤差増幅器として、Ｔelescopic 型のオペアンプを用いていることを特徴とするものであり、そしてこの発明の実施例には実施例２が対応する。

請求項３に係る発明は、請求項１又は２に係るパイプライン型Ａ／Ｄ変換器において、前記所定段の処理ステージは、複数段の処理ステージの内、初段又は第２段の処理ステージに設定されていることを特徴とするものであり、そして、この発明の実施例には実施例１が対応する。

請求項４に係る発明は、請求項１〜３のいずれか１項に係るパイプライン型Ａ／Ｄ変換器において、前記最終段の処理ステージは、その誤差増幅器の増幅率として、先行する処理ステージの増幅率より高い第２の増幅率に設定されると共に、前記第２のサブＡ／Ｄ変換器に対する前記リファレンス電圧を、前記第２の増幅率に応じたリファレンス電圧に変換する第２の調整回路を有することを特徴とするものであり、そして、この発明の実施例には実施例３が対応する。

請求項５に係る発明は、請求項１〜４のいずれか１項に係るパイプライン型Ａ／Ｄ変換器において、前記第１の調整回路は、変換後のリファレンス電圧の中点電位が、変換前のリファレンス電圧の中点電位と等しくなるように変換することを特徴とするものであり、そして、この発明の実施例には実施例１が対応する。

請求項６に係る発明は、請求項４に係るパイプライン型Ａ／Ｄ変換器において、前記第２の調整回路は、変換後のリファレンス電圧の中点電位が、変換前のリファレンス電圧の中点電位と等しくなるように変換することを特徴とするものであり、そして、この発明の実施例には実施例２が対応する。

請求項１に係る発明によれば、所定段の処理ステージ以降の誤差増幅器の出力振幅範囲を狭くすることができるため、前記誤差増幅器に必要なセトリング時間を緩和し、高速化且つ低消費電力化を実現することが可能となるだけではなく、高精度化と高速化且つ低消費電力化の最適化を図ることが可能となる。請求項２に係る発明によれば、更に、誤差増幅器の高速化と低消費電力化を実現することが可能となる。請求項３に係る発明によれば、所定段の処理ステージを、第１段の処理ステージに設定すると、全ての処理ステージの誤差増幅器の出力振幅範囲を狭くすることができるため、更に高速化且つ低消費電力化を実現することが可能となる。また、所定段の処理ステージを、第２段の処理ステージに設定すると、第２段の処理ステージ以降の誤差増幅器の出力振幅範囲を狭くすることができるため、誤差増幅器に必要なセトリング時間を緩和し、高速化且つ低消費電力化を実現することが可能となる。

請求項４に係る発明によれば、更に、第２のサブＡ／Ｄ変換器のＡ／Ｄ変換精度を向上させることが可能となる。請求項５に係る発明によれば、所定段の処理ステージ以降の誤差増幅器の出力振幅範囲を狭くしても、リファレンス電圧をリファレンス電圧の中点電位が等しくなるように可変することにより、所定段の処理ステージの次段の処理ステージ以降の第１のサブＡ／Ｄ変換器及び第２のサブＡ／Ｄ変換器の誤判定を低減し、高精度化を図ることができる。請求項６に係る発明によれば、第２のサブＡ／Ｄ変換器に対する最終段の処理ステージの誤差増幅器の出力振幅範囲を広くしても、リファレンス電圧をリファレンス電圧の中点電位を等しくするように可変することにより、第２のサブＡ／Ｄ変換器の誤判定を低減し、高精度化を図ることができる。

次に、発明を実施するための最良の形態について説明する。

まず、実施例１について説明する。図１は、本発明に係るパイプライン型Ａ／Ｄ変換器の実施例１の構成を示す回路構成図である。図１において、１はアナログ入力信号をサンプル・ホールドするサンプル／ホールド回路、21から25までは、複数個、直列に接続されたｋ段からなる処理ステージであって、各々、サンプル／ホールド回路１からのアナログ入力信号、又は前段の処理ステージから出力されるアナログ入力信号を所定のビット数のデジタル信号に変換すると共に、アナログ入力信号から、前記変換したデジタル信号に相当するアナログ信号を差し引いた差分に対応するアナログ信号を、次段の処理ステージにアナログ入力信号として出力するものである。26は、第ｋ段の処理ステージ25の出力を２ビットのデジタル信号にＡ／Ｄ変換する第２のサブＡ／Ｄ変換器である。

11は、第１段の処理ステージ21と第２段の処理ステージ22にリファレンス電圧Ｖref,−Ｖref を供給するリファレンス回路、12は、第３段の処理ステージ23から第ｋ段の処理ステージ25並びに第２のサブＡ／Ｄ変換器26に、リファレンス回路11からのリファレンス電圧を調整して供給する第１の調整回路である。

第１段から第ｋ段までの各処理ステージ21〜25は、次のように構成されている。すなわち、まず第１段の処理ステージ21は、サンプル／ホールド回路１から出力されたアナログ信号を４ビットのデジタル信号にＡ／Ｄ変換する第１のサブＡ／Ｄ変換器２と、第１のサブＡ／Ｄ変換器２から出力された４ビットのデジタル信号をアナログ信号に変換するサブＤ／Ａ変換器３と、サンプル／ホールド回路１から出力されたアナログ入力信号とサブＤ／Ａ変換器３から出力されたアナログ信号との差分を８倍に増幅して、第２段の処理ステージ22へのアナログ入力信号として出力し、且つ保持する誤差増幅器４とから構成されている。

また、第２段の処理ステージ22は、第１段の処理ステージ21からのアナログ入力信号を 1.5ビットのデジタル信号にＡ／Ｄ変換する第１のサブＡ／Ｄ変換器５と、第１のサブＡ／Ｄ変換器５から出力された 1.5ビットのデジタル信号をアナログ信号に変換するサブＤ／Ａ変換器６と、アナログ入力信号とサブＤ／Ａ変換器６から出力されたアナログ信号との差分を２／Ｋ倍に増幅して、第３段の処理ステージ23へのアナログ入力信号として出力し、且つ保持する誤差増幅器７とから構成されている。ここでＫは、縮小度を表すパラメータである。

また、第３段の処理ステージ23は、第２段の処理ステージ22から出力されたアナログ入力信号を 1.5ビットのデジタル信号にＡ／Ｄ変換する第１のサブＡ／Ｄ変換器８と、第１のサブＡ／Ｄ変換器８から出力された 1.5ビットのデジタル信号をアナログ信号にＤ／Ａ変換するサブＤ／Ａ変換器９と、アナログ入力信号とサブＤ／Ａ変換器９から出力されたアナログ信号との差分を２倍に増幅して、第４段の処理ステージ24へのアナログ入力信号として出力し、且つ保持する誤差増幅器10とから構成されている。

第４段から第ｋ段までの各処理ステージは、各々第３段の処理ステージ23と同一の構成となっている。なお、第３段の処理ステージ23以降の第１のサブＡ／Ｄ変換器、及びサブＤ／Ａ変換器は、第２段の処理ステージ22の誤差増幅器７でアナログ入力信号とサブＤ／Ａ変換器６から出力されたアナログ信号との差分が２／Ｋ倍に増幅されて出力されることに伴い、第１の調整回路12によりリファレンス電圧が１／Ｋ倍され、Ｖref ／Ｋ，−Ｖref ／Ｋがリファレンス電圧として供給されること以外は、第２段の第１のサブＡ／Ｄ変換器５，サブＤ／Ａ変換器６と同様な構成である。なお、第１の調整回路12は、調整前後でのリファレンス電圧の中点電位Ｖcmが等しくなるように、リファレンス電圧をＶref ／Ｋ，−Ｖref ／Ｋに調整する。

ここで、第２段の処理ステージにおける第１のサブＡ／Ｄ変換器５における、アナログ入力信号Ｖinと、アナログ入力信号Ｖinをデジタル信号に変換する際の閾値との関係は、次のようになっている。すなわち、第１のサブＡ／Ｄ変換器では、リファレンス電圧Ｖref,−Ｖref に対して、アナログ入力信号Ｖinが、−Ｖref ＜Ｖin＜−Ｖref ／４のときには００，−Ｖref ／４＜Ｖin＜Ｖref ／４のときには０１，Ｖref ／４＜Ｖin＜Ｖref のときには１０，のデジタル信号に変換して出力する。また、第２段の処理ステージ22における誤差増幅器７の増幅率を２／Ｋ倍に設定したことに伴い、第３段の処理ステージ23以降における第１のサブＡ／Ｄ変換器８，・・・に係るアナログ入力信号Ｖinと閾値の関係は、次のようになる。すなわち、−Ｖref ／Ｋ＜Ｖin＜−Ｖref ／４Ｋのとき００，−Ｖref ／４Ｋ＜Ｖin＜Ｖref ／４Ｋのとき０１，Ｖref ／４Ｋ＜Ｖin＜Ｖref ／Ｋのとき１０のデジタル信号に変換されて出力される。

また、第２のサブＡ／Ｄ変換器26では、リファレンス電圧Ｖref,−Ｖref に対して、アナログ入力信号Ｖinが、−Ｖref ／Ｋ＜Ｖin＜−Ｖref ／２Ｋのときには００，−Ｖref ／２Ｋ＜Ｖin＜Ｖcmのときには０１，Ｖcm＜Ｖin＜Ｖref ／２Ｋのときには１０，Ｖref ／２Ｋ＜Ｖin＜Ｖref ／Ｋのときには１１，のデジタル信号に変換して出力する。

なお、第２段の処理ステージのサブＤ／Ａ変換器６は、リファレンス電圧Ｖref,−Ｖref に対して、第１のサブＡ／Ｄ変換器からのデジタル信号が００のときには−Ｖref ，０１のときにはＶcm，１０のときにはＶref のアナログ信号に変換する。また、第２段の処理ステージ22における誤差増幅器７の増幅率を２／Ｋ倍に設定したことに伴い、第３段の処理ステージ23以降におけるサブＤ／Ａ変換器９，・・・に入力されるデジタル信号と出力されるアナログ信号との関係は、次のようになる。すなわち、デジタル信号が００のときには−Ｖref ／Ｋ，０１のときにはＶcm，１０のときにはＶref ／Ｋのアナログ信号に変換される。

次に、誤差増幅器７の構成について説明する。図２は、誤差増幅器７の構成を示す回路構成図である。誤差増幅器７は、入力容量32と、アナログ入力信号、リファレンス電圧Ｖref ，Ｖcm，−Ｖref の何れかを入力容量32の一端に接続するスイッチ31と、その一方の入力端子が入力容量32の他端に接続され、他方の入力端子が参照電圧、例えば、Ｖcmに設定されたオペアンプ37と、入力容量32の他端にその一端が接続された第１の帰還容量33と、第１の帰還容量33の他端にアナログ入力信号、アンプ37の出力端子の何れかを接続するスイッチ34と、その一端が入力容量32の他端に接続された第２の帰還容量35と、第２の帰還容量35の他端に、参照電圧、例えば、Ｖcm，オペアンプ37の出力端子の何れか一方を接続するスイッチ36とから構成されている。なお、スイッチ31は、サブＤ／Ａ変換器６からのアナログ信号値に応じてその接続先が切り替えられるように構成されている。

ここで、入力容量32は、アナログ入力信号とリファレンス電圧Ｖref ，Ｖcm，−Ｖref の何れかとの差電圧を、第１の帰還容量33及び第２の帰還容量35に転送する機能を有するものである。また、第１の帰還容量33は、入力容量32から転送される信号とアナログ入力信号との差電圧を、スイッチ34を通じてオペアンプ37の出力に転送する機能を有するものである。また、第２の帰還容量35は、入力容量32から転送される信号とリファレンス電圧Ｖcmとの差電圧を、スイッチ36を通じてオペアンプ37の出力に転送する機能を有するものである。

さて、第１の帰還容量33と第２の帰還容量35とは、並列に接続されており、入力容量32から転送される信号は容量分割されるため、入力容量32の容量値をＣin₃₂，第１の帰還容量33の容量値をＣf₃₃ ，第２の帰還容量35の容量値をＣf₃₅ とすると、誤差増幅器７の縮小度Ｋは、次式（１）で表される。
Ｋ＝（Ｃf₃₅ ＋Ｃf₃₃ ）／Ｃf₃₃ ・・・・・・・・・・（１）
したがって、誤差増幅器７の増幅率Ｇ₇ は、この縮小度Ｋを用いると次式（２）となる。 Ｇ₇ ＝（Ｃin₃₂＋Ｃf₃₃ ）／（Ｃf₃₃ ×Ｋ）
＝２／Ｋ （但し、Ｃin₃₂＝Ｃf₃₃ ） ・・・・・・（２）

第３段の処理ステージ23以降の処理ステージの誤差増幅器は、縮小度Ｋ＝１の場合に相当するので、第２の帰還容量35及びスイッチ36が省かれる以外は、基本的には、誤差増幅器７と同一の構成である。

図３は、第１段の処理ステージ21における誤差増幅器４の構成を示す回路構成図である。 1.5ビットのＡ／Ｄ変換を行う第２段の処理ステージ22の誤差増幅器７と比較すると、変換ビット数が４ビットと大きいためスイッチ31と入力容量32の数が多くなっているが、他の回路構成については同じである。

次に、このように構成された実施例１の動作について説明する。サンプル／ホールド回路１は、アナログ入力信号をサンプリング期間にサンプルし、ホールド期間に第１段の処理ステージ21の第１のサブＡ／Ｄ変換器２と誤差増幅器４にアナログ入力信号を出力する。第１のサブＡ／Ｄ変換器２は、サンプル／ホールド回路１から出力されたアナログ入力信号を４ビットのデジタル信号にＡ／Ｄ変換すると共に、サブＤ／Ａ変換器３にデジタル信号を出力する。サブＤ／Ａ変換器３は、第１のサブＡ／Ｄ変換器２から出力された４ビットのデジタル信号をアナログ信号にＤ／Ａ変換すると共に、誤差増幅器４にアナログ信号を出力する。

誤差増幅器４は、サンプル／ホールド回路１から出力されたアナログ入力信号とサブＤ／Ａ変換器３から出力されたアナログ信号との差分を８倍に増幅し、且つ保持して第２段の処理ステージ22の第１のサブＡ／Ｄ変換器５と誤差増幅器７にアナログ入力信号として出力する。

次に、第２段の処理ステージ22の第１のサブＡ／Ｄ変換器５は、第１段の処理ステージ21の誤差増幅器４から出力されたアナログ入力信号を 1.5ビットのデジタル信号にＡ／Ｄ変換すると共に、サブＤ／Ａ変換器６にデジタル信号を出力する。サブＤ／Ａ変換器６は、第１のサブＡ／Ｄ変換器５から出力された 1.5ビットのデジタル信号をアナログ信号にＤ／Ａ変換すると共に、誤差増幅器７にアナログ信号を出力する。

誤差増幅器７は、アナログ入力信号とサブＤ／Ａ変換器６から出力されたアナログ信号との差分を２／Ｋ倍に増幅し、且つ保持して第３段の処理ステージ23の第１のサブＡ／Ｄ変換器８と誤差増幅器10にアナログ入力信号として出力する。

次に、第３段の処理ステージ23の第１のサブＡ／Ｄ変換器８は、第２段の処理ステージ22の誤差増幅器７から出力されたアナログ入力信号を 1.5ビットのデジタル信号にＡ／Ｄ変換すると共に、サブＤ／Ａ変換器９にデジタル信号を出力する。サブＤ／Ａ変換器９は、第１のサブＡ／Ｄ変換器８から出力された 1.5ビットのデジタル信号をアナログ信号にＤ／Ａ変換すると共に、誤差増幅器10にアナログ信号を出力する。誤差増幅器10は、アナログ入力信号とサブＤ／Ａ変換器９から出力されたアナログ信号との差分を２倍に増幅し、且つ保持して第４段の処理ステージ24にアナログ入力信号として出力する。

次に、図４の（Ａ）〜（Ｄ）を用いて、第２段の処理ステージ22から第３段の処理ステージ23におけるＡ／Ｄ変換動作について説明する。なお、図４の（Ａ）は、第２段の処理ステージ22から第３段の処理ステージ23までの、周辺回路を含めた構成を示したもの、図４の（Ｂ）〜（Ｄ）は、第２段の処理ステージ22へのアナログ入力信号及び出力信号（第３段の処理ステージ23に対するアナログ入力信号でもある）を説明するための説明図である。

ここで、第２段の処理ステージ22へのアナログ入力信号をＶin，誤差増幅器７の出力信号（第３段の処理ステージ23に対するアナログ入力信号）をＶout とすると次式（３）が成り立つ。
Ｖout ＝（２×Ｖin−Ｖref ）／Ｋ （Ｖin＞Ｖref ／４）
Ｖout ＝（２×Ｖin）／Ｋ （Ｖref ／４＞Ｖin＞−Ｖref ／４）
Ｖout ＝（２×Ｖin＋Ｖref ）／Ｋ （Ｖin＜−Ｖref ／４） ・・・・・・（３）

ここで、Ｖinが、±Ｖref ／４の範囲内の場合、Ｋ＝１（従来のパイプライン型Ａ／Ｄ変換器）、Ｋ＝２（本実施例）のときは、出力信号Ｖout はそれぞれ次式（４），（５）となる。
Ｖout ＝２×Ｖin （Ｋ＝１） ・・・・・・・・・・・（４）
Ｖout ＝Ｖin （Ｋ＝２） ・・・・・・・・・・・・・（５）

図４の（Ｂ）は、従来のパイプライン型Ａ／Ｄ変換器、すなわち、Ｋ＝１のときのＶinとＶout との関係を示したものである。Ｖinが、左側の垂線上の黒点で示す信号値を持つ場合、Ｖout は、右側の垂線上の黒点で示す信号値となる。Ｖout ＜−Ｖref ／４であるので、第３段の処理ステージ23では、サブＡ／Ｄ変換器８により、００に変換される。

ここで、Ｋ＝２，すなわち本実施例の場合、ＶinとＶout との関係は、上記関係式からＶout ＝Ｖinとなり、図４の（Ｃ）のようになる。ここで、第３段の処理ステージ23に供給されるリファレンス電圧の電圧値を±Ｖref のままとすると、Ｖref ／４＞Ｖout ＞−Ｖref ／４の関係となるので、第３段の処理ステージ23では、サブＡ／Ｄ変換器８により、０１に誤変換される。

本実施例では、第１の調整回路12により、リファレンス回路11からのリファレンス電圧は、縮小率Ｋ＝２に合わせて±Ｖref ／２に調整され、第３段の処理ステージ23以降の処理ステージに供給される。供給されるリファレンス電圧の変更に伴い、Ｖout をデジタル信号００，０１，１０に変換するための、サブＡ／Ｄ変換器の閾値も、図４の（Ｄ）の右側の垂線に示すように、Ｖref ／８及び−Ｖref ／８に、各々変化する。これにより、Ｖout は、サブＡ／Ｄ変換器８により、００に正しく変換されることとなる。

また、第３段の処理ステージ23以降のサブＤ／Ａ変換器に関しても、アナログ変換後のアナログ入力信号の信号値が、Ｖref ／２及び−Ｖref ／２に、各々変化する。なお、Ｖcmは、Ｖref ／２と−Ｖref ／２との中間値として設定されるものであるため、変化はない。

以上のように、第２段の処理ステージにおける誤差増幅器７の増幅率（＝２／Ｋ）と、第３段の処理ステージ23から第ｋ段のステージ25までの各第１のサブＡ／Ｄ変換器及び各サブＤ／Ａ変換器、及び第２のサブＡ／Ｄ変換器26に供給するリファレンス電圧とを縮小するように調整することにより、第２段の処理ステージ以降の誤差増幅器の出力振幅範囲を狭くすることができるため、誤差増幅回路に必要なセトリング時間を緩和し、高速且つ低消費電力のパイプライン型Ａ／Ｄ変換器を実現することが可能となる。

なお、本実施例では、誤差増幅器の増幅率を調整する処理ステージを第２段の処理ステージに設定したが、他の任意段の処理ステージに設定することも、勿論可能である。例えば、誤差増幅器の増幅率を調整する処理ステージを、第１段の処理ステージ21に設定すると、全ての処理ステージの誤差増幅器の出力振幅範囲を狭くすることができるため、更に高速且つ低消費電力のパイプライン型Ａ／Ｄ変換器を実現することが可能となる。

更に、誤差増幅器の増幅率を調整する処理ステージを、第３段の処理ステージ23以降に設定すると、第３段の処理ステージ23以降における、高速且つ低消費電力化を実現することが可能となるだけではなく、精度、速度、及び消費電力を最適化することが可能となる。

また更に、誤差増幅器の増幅率を調整する処理ステージ以降の、誤差増幅器の出力振幅範囲を狭くしても、リファレンス電圧をリファレンス電圧の中点電位を等しくするように可変することにより、誤差増幅器の増幅率を調整する処理ステージ以降の第１のサブＡ／Ｄ変換器及び第２のサブＡ／Ｄ変換器の誤り判定を低減し、高精度化することができる。つまり、パイプライン型Ａ／Ｄ変換器の高精度化、高速化且つ低消費電力化を実現することができる。

次に、実施例２について説明する。実施例２では、実施例１における、誤差増幅器の増幅率を調整する処理ステージを含む最終処理ステージまでの誤差増幅器のオペアンプに、Ｔelescopic 型のオペアンプを用いたことを特徴としている。

図５は、Ｔelescopic 型のオペアンプの構成の一例を示す回路構成図である。このＴelescopic 型のオペアンプは、差動増幅部Ｍ１，Ｍ２と、能動負荷Ｍ３，Ｍ４と、カスコード接続部Ｍ５，Ｍ６，Ｍ７，Ｍ８と、定電流源Ｍ９とから構成される。ここでＭ１のゲートにはＶcm，Ｍ２のゲートには誤差増幅器の入力容量Ｃ32の他端が接続されている。Ｍ６のドレインが出力となっている。なお、Ｍ５のドレインからも出力を取り出すように構成すると、ノイズ特性を更に向上させることができる。

図６は、オペアンプの各形式毎の特性比較結果を示した図表である。これによれば、Ｔelescopic 型のオペアンプは、他の形式のものと比較して速度と消費電力に優れていることがわかる。

誤差増幅器内のオペアンプを、Ｔelescopic 型のオペアンプに置き換えることにより、実施例１の効果は勿論のこと、更に、誤差増幅器の高速化と低消費電力化を実現することが可能となる。つまり、パイプライン型Ａ／Ｄ変換器の高精度化、高速化且つ低消費電力化を実現することができる。

次に、実施例３について説明する。図７は、本実施例に係るパイプライン型Ａ／Ｄ変換器の構成を示す回路構成図である。このパイプライン型Ａ／Ｄ変換器は、第ｋ段の処理ステージ25の誤差増幅器の構成が異なる点、及び第２の調整回路13が更に付け加えられている点を除けば、図１に示した実施例１と同様である。

第ｋ段の処理ステージ25は、第ｋ−１段の処理ステージからのアナログ入力信号を 1.5ビットのデジタル信号にＡ／Ｄ変換する第１のサブＡ／Ｄ変換器14と、第１のサブＡ／Ｄ変換器14から出力された 1.5ビットのデジタル信号をアナログ信号にＤ／Ａ変換するサブＤ／Ａ変換器15と、第ｋ−１段の処理ステージからのアナログ入力信号とサブＤ／Ａ変換器15から出力されたアナログ信号との差分を２・Ｌ倍に増幅し、且つ保持して転送する誤差増幅器16とから構成されている。なお、第ｋ段の処理ステージ25から出力されるアナログ入力信号は、該アナログ入力信号を２ビットのデジタル信号にＡ／Ｄ変換する第２のサブＡ／Ｄ変換器26に入力接続されている。

第２の調整回路13は、第ｋ段の処理ステージ25内の誤差増幅器16で、アナログ入力信号とサブＤ／Ａ変換器15から出力されたアナログ信号との差分が２・Ｌ倍に増幅されて出力されることに伴い、第１の調整回路12からのリファレンス電圧をＬ倍し、Ｖref ・Ｌ／Ｋ，−Ｖref ・Ｌ／Ｋをリファレンス電圧として、第２のサブＡ／Ｄ変換器26に供給するものである。なお、第２の調整回路13は、調整前後でのリファレンス電圧の中点電位Ｖcmが等しくなるように、リファレンス電圧をＶref ・Ｌ／Ｋ，−Ｖref ・Ｌ／Ｋに調整する。ここで、Ｌは拡大度を表すパラメータである。

ここで、第２のサブＡ／Ｄ変換器26における、アナログ入力信号（Ｖout ）をデジタル信号に変換する際に用いる閾値は、実施例１で説明した閾値にパラメータＬを乗じたものとなる。

図８は、第ｋ段の処理ステージ25内の誤差増幅器16の構成を示す回路構成図である。この誤差増幅器16は、図２に示した第２段の処理ステージ22内の誤差増幅器７と比べて、第２の帰還容量35及びスイッチ36を削除し、代わりに、入力容量32と並列に第２の入力容量38を接続した点が異なる。

ここで、入力容量32と第２の入力容量38とは、並列に接続されており、帰還容量33へ転送される信号は増大し、誤差増幅器16の増幅率は拡大される。入力容量32の容量値をＣin₃₂，第２の入力容量38をＣin₃₈，帰還容量33の容量値をＣf₃₃ とすると、誤差増幅器16の拡大度Ｌは、次式（６）で表現される。
Ｌ＝１＋Ｃin₃₈／（Ｃin₃₂＋Ｃf₃₃ ） ・・・・・・・・（６）
したがって、誤差増幅器16の増幅率Ｇ₁₆は、この拡大度Ｌを用いると次式（７）となる。 Ｇ₁₆＝｛（Ｃin₃₂＋Ｃf₃₃ ）／Ｃf₃₃ ｝・Ｌ
＝２・Ｌ （但し、Ｃin₃₂＝Ｃf₃₃ ） ・・・・・・（７）

次に、このように構成された実施例３の動作について説明する。図７に示すように、第ｋ−１段の処理ステージまでは実施例１と同じ動作を行う。第ｋ段の処理ステージ25の第１のサブＡ／Ｄ変換器14は、第ｋ−１段の処理ステージからのアナログ入力信号を 1.5ビットのデジタル信号にＡ／Ｄ変換すると共に、サブＤ／Ａ変換器15にデジタル信号を出力する。サブＤ／Ａ変換器15は、第１のサブＡ／Ｄ変換器14から出力された 1.5ビットのデジタル信号をアナログ信号にＤ／Ａ変換すると共に、誤差増幅器16にアナログ信号を出力する。

誤差増幅器16は、増幅率の拡大度をＬとすると、前段（第ｋ−１段）の処理ステージの誤差増幅器から出力されたアナログ信号とサブＤ／Ａ変換器15から出力されたアナログ信号との差分を２・Ｌ倍に増幅し、且つ保持して第２のサブＡ／Ｄ変換器26にアナログ信号を出力する。

次に、図９の（Ａ）〜（Ｄ）を用いて、第ｋ段の処理ステージ25から第２のサブＡ／Ｄ変換器26におけるＡ／Ｄ変換動作について説明する。なお、図９の（Ａ）は、第ｋ段の処理ステージ25から第２のサブＡ／Ｄ変換器26までの、周辺回路を含めた構成を示したもの、図９の（Ｂ）〜（Ｄ）は、第ｋ段の処理ステージ25へのアナログ入力信号及び出力信号（第２のサブＡ／Ｄ変換器26に対するアナログ入力信号でもある）を説明するための説明図である。

ここで、第ｋ段の処理ステージ25への入力信号をＶin，誤差増幅器16の出力信号をＶout とすると、次式（８）が成り立つ。なお、第１のサブＡ／Ｄ変換器14及びサブＤ／Ａ変換器15に供給されているリファレンス電圧は、±Ｖref ／Ｋである。
Ｖout ＝（２×Ｖin−Ｖref ／Ｋ）・Ｌ （Ｖin＞Ｖref ／４Ｋ）
Ｖout ＝（２×Ｖin）・Ｌ （Ｖref ／４Ｋ＞Ｖin＞−Ｖref ／４Ｋ）
Ｖout ＝（２×Ｖin＋Ｖref ／Ｋ）・Ｌ （Ｖin＜−Ｖref ／４Ｋ） ・・・（８）
ここで、Ｖinが±Ｖref ／４Ｋの範囲内の場合（但し、Ｋ＝２）、次式（９），（10）のようになる。
Ｖout ＝２Ｖin （Ｌ＝１） ・・・・・・・・・・・・（９）
Ｖout ＝４Ｖin （Ｌ＝２） ・・・・・・・・・・・・（10）

図９の（Ｂ）は、従来のパイプライン型Ａ／Ｄ変換器、すなわち、Ｋ＝１，Ｌ＝１のときのＶinとＶout との関係を示したものである。Ｖinが、左側の垂線上の黒点で示す信号値を持つ場合、Ｖout は、右側の垂線上の黒点で示す信号値となる。−Ｖref ／２＜Ｖout ＜Ｖcmであるので、第２のサブＡ／Ｄ変換器26により、０１に変換される。ここで、Ｌ＝２の場合、ＶinとＶout の関係は、上記関係式からＶout ＝４Ｖinとなり、図９の（Ｃ）のようになる。ここで、第２のサブＡ／Ｄ変換器26に供給されるリファレンス電圧の電圧値を±Ｖref ／Ｋ（Ｋ＝２）のままとすると、−Ｖref ／２＜Ｖout ＜−Ｖref ／４の関係となるので、第２のサブＡ／Ｄ変換器26により、００に誤変換される。

本実施例では、第２の調整回路13により、第１の調整回路12を経たリファレンス回路11からのリファレンス電圧±Ｖref ／２は、拡大率Ｌ＝２に合わせて±Ｖref に調整され、第２のサブＡ／Ｄ変換器26に供給される。供給されるリファレンス電圧の変更に伴い、Ｖout をデジタル信号００，０１，１０に変換するための、第２のサブＡ／Ｄ変換器26の閾値も、図９の（Ｄ）の右側の垂線に示すように、Ｖref ／２及び−Ｖref ／２に変化する。これにより、Ｖout は、第２のサブＡ／Ｄ変換器26により、０１に正しく変換されることとなる。

以上のように、本実施例では、更に、第ｋ段の処理ステージ25の誤差増幅器16の増幅率（＝２・Ｌ）と、第２のサブＡ／Ｄ変換器26に供給するリファレンス電圧とを拡大するように調整する。これにより、第ｋ段の処理ステージ25における出力信号Ｖout を増幅し、且つ、第２のサブＡ／Ｄ変換器26におけるデジタル信号変換のための閾値を広げることができるので、アナログ入力信号をデジタル信号に変換する最終段である第２のサブＡ／Ｄ変換器26のＡ／Ｄ変換精度を向上させることが可能となる。つまり、パイプライン型Ａ／Ｄ変換器の高精度化、高速化且つ低消費電力化を実現することができる。

本発明に係るパイプライン型Ａ／Ｄ変換器の実施例１の構成を示す回路構成図である。 図１の実施例１における第２段の処理ステージにおける誤差増幅器の構成を示す回路構成図である。 図１の実施例１における第１段の処理ステージにおける誤差増幅器の構成を示す回路構成図である。 実施例１における第２段の処理ステージから第３段の処理ステージにおけるＡ／Ｄ変換処理動作を説明するための説明図である。 実施例２における各処理ステージの誤差増幅器のオペアンプに用いるＴelescopic 型オペアンプの構成を示す図である。 各形式のオペアンプの特性を示す図表である。 実施例３の構成を示す回路構成図である。 実施例３における第ｋ段の処理ステージの誤差増幅器の構成を示す回路構成図である。 実施例３における第ｋ段の処理ステージから第２のサブＡ／Ｄ変換器におけるＡ／Ｄ変換処理動作を説明するための説明図である。 従来のパイプライン型Ａ／Ｄ変換器の構成を示す回路構成図である。

符号の説明

１ サンプル／ホールド回路
２，５，８，14 第１のサブＡ／Ｄ変換器
３，６，９，15 サブＤ／Ａ変換器
４，７，10，16 誤差増幅器
11 リファレンス回路
12 第１の調整回路
13 第２の調整回路
21 第１段の処理ステージ
22 第２段の処理ステージ
23 第３段の処理ステージ
24 第４段の処理ステージ
25 第ｋ段の処理ステージ
26 第２のサブＡ／Ｄ変換器
31，34，36 スイッチ
32 入力容量
33 第１の帰還容量
35 第２の帰還容量
37 オペアンプ
38 第２の入力容量

Claims (6)

1. アナログ入力信号を、リファレンス電圧に基づいてデジタル信号に変換する第１のサブＡ／Ｄ変換器と、該第１のサブＡ／Ｄ変換器から出力されたデジタル信号を、リファレンス電圧に基づいてアナログ信号に変換するサブＤ／Ａ変換器と、前記アナログ入力信号と前記サブＤ／Ａ変換器から出力されたアナログ信号との差分を増幅して次段のアナログ入力信号として出力する誤差増幅器とを有する処理ステージを複数段、縦続接続すると共に、最終段の処理ステージに、アナログ入力信号を、リファレンス電圧に基づいてデジタル信号に変換する第２のサブＡ／Ｄ変換器が接続されたパイプライン型Ａ／Ｄ変換器であって、所定段の処理ステージにおける前記誤差増幅器の増幅率を、前記所定段の処理ステージに後行する処理ステージにおける前記誤差増幅器の増幅率よりも低い第１の増幅率に設定すると共に、前記後行する処理ステージ及び前記第２のサブＡ／Ｄ変換器に対する前記リファレンス電圧を、前記第１の増幅率に応じたリファレンス電圧に変換する第１の調整回路を有することを特徴とするパイプライン型Ａ／Ｄ変換器。
2. 前記処理ステージは、前記誤差増幅器として、Ｔelescopic 型のオペアンプを用いていることを特徴とする請求項１に係るパイプライン型Ａ／Ｄ変換器。
3. 前記所定段の処理ステージは、複数段の処理ステージの内、初段又は第２段の処理ステージに設定されていることを特徴とする請求項１又は２に係るパイプライン型Ａ／Ｄ変換器。
4. 前記最終段の処理ステージは、その誤差増幅器の増幅率として、先行する処理ステージの増幅率より高い第２の増幅率に設定されると共に、前記第２のサブＡ／Ｄ変換器に対する前記リファレンス電圧を、前記第２の増幅率に応じたリファレンス電圧に変換する第２の調整回路を有することを特徴とする請求項１〜３のいずれか１項に係るパイプライン型Ａ／Ｄ変換器。
5. 前記第１の調整回路は、変換後のリファレンス電圧の中点電位が、変換前のリファレンス電圧の中点電位と等しくなるように変換することを特徴とする請求項１〜４のいずれか１項に係るパイプライン型Ａ／Ｄ変換器。
6. 前記第２の調整回路は、変換後のリファレンス電圧の中点電位が、変換前のリファレンス電圧の中点電位と等しくなるように変換することを特徴とする請求項４に係るパイプライン型Ａ／Ｄ変換器。

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