JP4756095B2 - アナログデジタル変換セル及びアナログデジタル変換器 - Google Patents

Description

本発明は、アナログデジタル変換セル及びアナログデジタル変換器に関する。

デジタル信号処理の高機能化が進み、高精度・高速のアナログデジタル変換器（以降”ＡＤＣ”と称す。）が益々必要となってきた。特に、デジタルＡＶや携帯電話に代表される民生用途では、低価格化／小型化／低電力化が重要な為、プロセス微細化による１チップ化したＳＯＣ（system-on-a-chip）が積極的に進められている。ＳＯＣにおいてプロセス微細化に伴い、デジタル回路だけでなく、アナログ回路も低電圧化、低電力化が強く求められる。アナログ回路の中で重要な要素であるＡＤＣでも同様である。

図２０は、パイプライン型アナログデジタル変換器(以降“パイプライン型ＡＤＣ”と称す)の構成例を示す図である。サンプルホールド回路１０１は、外部アナログ入力信号ＶＩＮをサンプルホールドし、１．５ビットアナログデジタル変換セル(以降“ＡＤＣセル”と称す)１０３に出力する。複数の１．５ビットＡＤＣセル１０３は直列に接続される。ＡＤＣセル１０３は、アナログ入力信号を入力し、そのアナログ入力信号を３値（１．５ビット）のデジタルコードＤＢ１又はＤＢ２等に変換し、その量子化誤差のアナログ出力信号を後段のＡＤＣセル１０３に出力する。２ビットフラッシュ（並列型）ＡＤＣ１０５は、最終段のＡＤＣセル１０３のアナログ出力信号を２ビットのデジタルコードＤＢｎに変換する。第２のロジック演算回路１０６は、デジタルコードＤＢ１〜ＤＢｎを基にデジタル出力信号Ｄｏｕｔを出力する。パイプライン型ＡＤＣは、高速かつ高精度なアナログデジタル変換が可能であり、近年利用範囲が急速に広がっている。

図２１は、循環型アナログデジタル変換器の構成例を示す図である。サンプルホールド回路１０１は、アナログ入力信号ＶＩｉをサンプルホールドし、１．５ビットＡＤＣセル１０３に出力する。ここで、ｉはステージ番号を示す。ＡＤＣセル１０３は、上記と同様に、アナログ入力信号を３値（１．５ビット）のデジタルコードＤＢｉに変換し、その量子化誤差のアナログ出力信号ＶＯｉを出力する。スイッチ２１０１は、サンプルホールド回路１０１の入力端子をアナログ出力信号ＶＯｉの端子及び外部アナログ入力信号ＶＩＮのいずれかに接続する。最初、スイッチ２１０１は、外部アナログ入力信号ＶＩＮの端子とサンプルホールド回路１０１の入力端子とを接続する。ＡＤＣセル１０３は、外部アナログ入力信号ＶＩＮをアナログ入力信号ＶＩｉとして入力し、デジタルコードＤＢｉ及びアナログ出力信号ＶＯｉを出力する。ここで、ｉは１である。次に、スイッチ２１０１は、アナログ出力信号ＶＯｉの端子とサンプルホールド回路１０１の入力端子とを接続する。ＡＤＣセル１０３は、アナログ出力信号ＶＯ１をアナログ入力信号ＶＩ２として入力し、デジタルコードＤＢ２及びアナログ出力信号ＶＯ２を出力する。以後、循環処理を行うことにより、デジタルコードＤＢ１，ＤＢ２，・・・が得られる。第２のロジック演算回路１０６は、デジタルコードＤＢ１，ＤＢ２，・・・を基にデジタル出力信号Ｄｏｕｔを出力する。循環型アナログデジタル変換器は、逐次比較型アナログデジタル変換器の一種であり、速度は遅いが、回路規模が小さく、かつ、高分解能を容易に実現できる特徴を持つ。

両方式とも１．５ビットＡＤＣセル１０３のアナログ出力信号を次段の１．５ビットＡＤＣセル１０３のアナログ入力信号として入力することを繰り返す点で、基本動作は同じである。ここでは、パイプライン型アナログデジタル変換器を例に動作を説明する。

図２２は、１．５ビットＡＤＣセル１０３の構成例を示す図である。ＡＤＣセル１０３は、ＭＤＡＣ（Multiplying Digital Analog Converter）２２０１、１．５ビット比較回路２２０２及び第１のロジック演算回路２２０３を有する。ＭＤＡＣ２２０１は、第１の容量２２１３と、第２の容量２２１４と、第１及び第２の容量２２１３，２２１４の第１の端子の相互接続点の電圧を入力し、アナログ出力信号ＶＯを出力するためのオペアンプ２２１７と、第１のデジタルコードＤＡを基にＡ×ＤＡ×ＶＲ／２で表される第１のアナログ信号を出力するデジタルアナログ変換器（Ｓｕｂ ＤＡＣ）２２１５と、第１の容量２２１３の第２の端子をアナログ入力信号ＶＩの端子及びオペアンプ２２１７の出力端子のいずれかに接続するための第１のスイッチ２２１１と、第２の容量２２１４の第２の端子をアナログ入力信号ＶＩの端子及びデジタルアナログ変換器２２１５の出力端子のいずれかに接続するための第２のスイッチ２２１２と、第１及び第２の容量２２１３，２２１４の第１の端子の相互接続点と基準電位とを接続するための第３のスイッチ２２１６とを有する。比較回路２２０２は、比較器２２２１，２２２２及びロジック回路２２２３を有する。第１のロジック演算回路２２０３は、ロジック回路２２３１を有する。

図２３は、１．５ビット比較回路２２０２、第１のロジック演算回路２２０３及びデジタルアナログ変換器（Ｓｕｂ ＤＡＣ）２２１５の動作を説明するための図である。

比較回路２２０２は、第１の基準電圧（＋ＶＲ／４）及び第２の基準電圧（−ＶＲ／４）を基にアナログ入力信号ＶＩを比較し、アナログ入力信号ＶＩの大きさに応じて３値の第１のデジタルコードＤＡを出力する。比較器２２２１は、アナログ入力信号ＶＩが第１の基準電圧（＋ＶＲ／４）より高ければ出力信号ＤＵをハイレベルにし、第１の基準電圧（＋ＶＲ／４）より低ければ出力信号ＤＵをローレベルにする。比較器２２２２は、アナログ入力信号ＶＩが第２の基準電圧（−ＶＲ／４）より高ければ出力信号ＤＬをハイレベルにし、第２の基準電圧（−ＶＲ／４）より低ければ出力信号ＤＬをローレベルにする。ロジック回路２２２３は、信号ＤＵ及び信号ＤＬがハイレベルであれば第１のデジタルコードＤＡとして「＋１」を、信号ＤＵがローレベルであり信号ＤＬがハイレベルであれば第１のデジタルコードＤＡとして「０」を、信号ＤＵ及び信号ＤＬがローレベルであれば第１のデジタルコードＤＡとして「−１」を出力する。第１のデジタルコードＤＡは、＋１、０及び−１の３値で表現される。

第１のロジック演算回路２２０３は、第１のデジタルコードＤＡを基にＤＢ＝ＤＡ×（０１）で表される３値の第２のデジタルコードＤＢを出力するロジック回路２２３１を有する。第１のデジタルコードＤＡが＋１、０及び−１のとき、第２のデジタルコードＤＢはそれぞれ＋０１、００、−０１になる。

デジタルアナログ変換器（Ｓｕｂ ＤＡＣ）２２１５は、＋ＶＲ及び−ＶＲの基準電圧及び第１のデジタルコードＤＡを入力し、Ａ×ＤＡ×（ＶＲ／２）で表される第１のアナログ信号を出力する。Ａが２の場合、第１のデジタルコードＤＡが＋１、０及び−１のとき、第１のアナログ信号はそれぞれ＋ＶＲ、０及び−ＶＲになる。以降はＡが２の場合で説明する。

次に、ＭＤＡＣ２２０１の動作を説明する。まず、スイッチ２２１１はアナログ入力信号ＶＩの端子と第１の容量２２１３の第２の端子とを接続し、スイッチ２２１２はアナログ入力信号ＶＩの端子と第２の容量２２１４の第２の端子とを接続し、スイッチ２２１６は容量２２１３及び２２１４の第１の端子の相互接続点と基準電位とを接続する。容量２２１３及び２２１４は、アナログ入力信号ＶＩにより充電される。次に、スイッチ２２１１はオペアンプ２２１７の出力端子と第１の容量２２１３の第２の端子とを接続し、スイッチ２２１２はデジタルアナログ変換器（Ｓｕｂ ＤＡＣ）２２１５の出力端子と第２の容量２２１４の第２の端子とを接続し、スイッチ２２１６は容量２２１３及び２２１４の第１の端子の相互接続点と基準電位との間を切断する。これより、オペアンプ２２１７のアナログ出力信号ＶＯは、次式のようになる。
ＶＯ＝２×ＶＩ−ＤＡ×ＶＲ

以上のように、ＡＤＣセル１０３は、アナログ入力信号ＶＩが基準電圧＋ＶＲ及び−ＶＲの範囲内で入力される信号レベルに対してアナログデジタル変換を行う。まず、２個の比較器２２２１及び２２２２を用いて３個の領域に分け、それによる第１のデジタルコードをＤＡ＝（−１，０，１）とする。ここで、比較器２２２１及び２２２２の比較レベルは＋ＶＲ／４及び−ＶＲ／４に設定する。ＭＤＡＣ２２０１は、アナログ入力信号ＶＩを２倍（＝２×ＶＩ）した結果に対し、ＤＡｉ×ＶＲを加減算して出力する。そのアナログ出力信号ＶＯｉは、下記の式となる。ここで、ｉはステージ番号を示す。第１のデジタルコードＤＡは、−１，０，−１のいずれかである。
ＶＯｉ＝２×ＶＩｉ−ＤＡｉ×ＶＲ ・・・（１）

各々の１．５ビットＡＤＣセル１０３のアナログ出力信号ＶＯｉは、次段の１．５ビットＡＤＣ１０３のアナログ入力信号ＶＩｉ＋１として入力される。したがって、次式が成立する。
ＶＩ１＝ＶＩＮ ・・・（２）
ＶＩｉ＋１＝ＶＯｉ ・・・（３）
すると、式（１）の漸化式は下記のようになる。

上式（４）をデジタル化する為に、（ＶＩＮ／ＶＲ）で表現し直すと下記のようになる。

上式（５）の右辺で第１項（Σ（１／２^ｎ）×ＤＡｉ）は、ＡＤＣセル１０３の第２のデジタルコードＤＢを示す。また、第２項（（１／２^ｎ）×（ＶＯｎ／ＶＲ））は量子化誤差である。ここで、ＶＯｎが±ＶＲの範囲内ならば、即ち、｜ＶＯｎ／ＶＲ｜≦１ならば、量子化誤差は（１／２^ｎ）以下であることが保証される。上述のように、アナログ出力信号ＶＯが｜ＶＯ／ＶＲ｜≦１を満足することが重要である。

図２４は、初段のＡＤＣセル１０３の入出力特性を示すグラフである。横軸はＶＩ／ＶＲで表されるアナログ入力信号を示し、縦軸はＶＯ／ＶＲで表されるアナログ出力信号を示す。特性２４０１は第２のデジタルコードＤＢ１を示し、特性２４０２はアナログ出力信号ＶＯ１を示し、特性２４０３はＶＯ＝２×ＶＩＮの特性線を示す。エリア２４２１ではデジタルコードＤＢ１は−０１、エリア２４２２ではデジタルコードＤＢ１は００、エリア２４２３ではデジタルコードＤＢ１は＋０１になる。ＡＤＣセル１０３では、冗長部２４３０があり、比較レベル±ＶＲ／４に対し±ＶＲ／４の許容範囲が存在する。

図２５は、２段目以降のＡＤＣセル１０３の入出力特性を示すグラフである。横軸はＶＩ／ＶＲで表されるアナログ入力信号を示し、縦軸はＶＯ／ＶＲで表されるアナログ出力信号を示す。特性２５０１は２段目のＡＤＣセル１０３のアナログ出力信号ＶＯ２を示し、特性２５０２は３段目のＡＤＣセル１０３のアナログ出力信号ＶＯ３を示し、特性２５０３はアナログ入力信号（ＶＩ／ＶＲ）の特性線を示す。冗長部２５１０が存在する。各段のＡＤＣセル１０３のオペアンプ２２１７の出力範囲は、図２４及び図２５より｜ＶＯ／ＶＲ｜≦１を満足している。

図２６は、パイプライン型アナログデジタル変換器の動作例を説明するための図である。例えば、３個のＡＤＣセル１０３ａ、１０３ｂ及び１０３ｃが直列に接続される。ＡＤＣセル１０３ａ〜１０３ｃは、それぞれ図２２のＡＤＣセル１０３と同一の構成を有する。例えば、ＶＩＮ＝０．５５×ＶＲを入力した場合、ＡＤＣセル１０３ａ内の第１のロジック演算回路２２０３は、第２のデジタルコードＤＢ１として３値の中から「０１」を選択して出力する。ＡＤＣセル１０３ｂ内の第１のロジック演算回路２２０３は、第２のデジタルコードＤＢ２として３値の中から「００」を選択して出力する。ＡＤＣセル１０３ｃ内の第１のロジック演算回路２２０３は、第２のデジタルコードＤＢ３として３値の中から「００」を選択して出力する。第２のロジック演算回路１０６は、「０１」のデジタルコードＤＢ１、「００」のデジタルコードＤＢ２及び「００」のデジタルコードＤＢ３のうちのデジタルコードＤＢ１及びＤＢ２をビットシフトして加算し、「０１００」のデジタル出力信号Ｄｏｕｔを出力する。

図２７は、パイプライン型アナログデジタル変換器の他の動作例を説明するための図である。外部アナログ入力信号ＶＩＮが０．５５×ＶＲの場合を例に説明する。ＡＤＣセル１０３ａは「０１」のデジタルコードＤＢ１を出力し、ＡＤＣセル１０３ｂは「００」のデジタルコードＤＢ２を出力し、ＡＤＣセル１０３ｃは「００」のデジタルコードＤＢ３を出力する。第２のロジック演算回路１０６は、デジタルコードＤＢ１〜ＤＢ３をそれぞれビットシフトして加算することにより、「０１００」のデジタル出力信号Ｄｏｕｔを出力する。

各段のＡＤＣセルのデジタルコードＤＢは入力ＦＳ（＝２ＶＲ）の１／４単位である為、２ビット表現で表している。１段進む毎に１ビット分解能が上がる。即ち、第２のロジック演算回路１０６で各段のデジタルコードＤＢを加減算する場合、１ビット分シフトして加減算を行う。ＶＩＮ＝０．５５×ＶＲ時のデジタル出力信号Ｄｏｕｔは、「＋０１００」が出力されている。ここでは、デジタル表記は、±表記をしているが、＋表記のみにする場合はデジタルコードの演算で中心値コード（１０００又は０１１１）を加算すれば良い。この加算は、各段のデジタルコードＤＢの加減算をする際に行えば良いが、一般的には「０１１１」の加算を適用し、かつ、各段の第１のロジック演算回路２２０３で「０１」の加算をして出力する。図２３を参照して説明する。ＤＡ＝（−１，０，＋１）に対して±表記ではデジタルコードＤＢが、（−０１，００，＋０１）である。＋表記では＋０１を全てのコードに対して加算した（００，０１，１０）をアサインする。これにより、各段のデジタルコードＤＢの加算のみでデジタル出力信号Ｄｏｕｔを得る事が出来る。以降は説明を簡単にする為、±表記のみ行う。

図２８は、アナログ入力信号に対しての各段のデジタルコードＤＢｉ、及びデジタル出力信号Ｄｏｕｔを示すグラフである。横軸はＶＩ／ＶＲで表されるアナログ入力信号を示し、縦軸はＶＯ／ＶＲで表されるアナログ出力信号を示す。特性２８０１はデジタルコードＤＢ１、特性２８０２はデジタルコードＤＢ２、特性２８０３はデジタルコードＤＢ３、特性２８０４はデジタル出力信号Ｄｏｕｔ、特性２８０５はアナログ入力信号（ＶＩ／ＶＲ）を示す。各デジタルコードＤＢｉが１ビットずつ分解能が上がっていること、及びアナログ入力信号２８０５とデジタル出力信号２８０４が良く一致していることが分かる。

プロセス微細化に伴い、アナログデジタル変換器自体も低電圧化、低電力化を如何に実現するかは、大きな課題である。特に、高精度アナログデジタル変換器では、低電圧化に伴い取り扱える信号振幅が減少する。高精度を維持しつつ低電圧動作をする為には、ノイズ自体の低減も図る必要がある。ノイズの原因は、大きく下記の３個に分類出来る。

（課題１）容量素子の相対精度のミスマッチによる量子化ノイズ。
（課題２）オペアンプの線形性、ゲイン不足による精度の悪化。
（課題３）熱雑音等のトランジスタノイズ。

上記の（課題１）の容量素子の相対精度のミスマッチによる量子化ノイズは、近年デジタルキャリブレーション技術で補正可能となってきている。

図２９は、オペアンプの入出力特性を示すグラフである。エリア２９０１は線形性良好エリア、エリア２９０２は線形性悪化エリアである。上記の（課題２）のオペアンプの線形性、ゲイン不足による精度の悪化は、出力が高電位側電圧ＶＤＤ側、又は、低電位側電圧ＶＳＳの出力振幅が大きい方で生じる。この対策として、下記の特許文献１で示されているように、初段ＭＤＡＣのゲインを落とし、線形性の良いオペアンプの出力範囲で使用することが有効である。

しかし、特許文献１のように信号振幅を小さくすると、上記の（課題３）の熱雑音も信号振幅に比例して小さくする必要が生じる。熱雑音自体を低減する為には、容量値を２乗で大きくする必要があり、容量値に比例する消費電力も２乗で大きくなる。即ち、信号振幅の減少は、容量値と消費電流が２乗で大きくなることは大きな課題である。

ここで、熱雑音と信号振幅を考える為にダイナミックレンジを考えてみる。ゲインが２倍の場合、アナログ出力信号ＶＯは、加減算する前で考えると、±ＶＲの入力に対して、出力範囲は±２ＶＲである。この加減算をする前の信号振幅をダイナミックレンジと定義する。熱雑音を考える場合の考慮すべき信号振幅はこのダイナミックレンジの方であり、これを如何に大きく出来るかが重要となる。これに対して、オペアンプの出力範囲は、加減算した結果であり、１．５ビットＡＤＣセル１０３では、±ＶＲとなる。加減算自体は、信号の増幅率を変えていない為、考慮すべき熱雑音レベルはダイナミックレンジと同じである。即ち、ダイナミックレンジと（オペアンプ出力範囲）の比をＲとすると、ダイナミックレンジはＲ×（オペアンプ出力範囲）であり、大きいＲが望ましい。

しかし、１．５ビットＡＤＣセル１０３では次のような課題がある。即ち、信号振幅を規定するダイナミックレンジとＡＤＣセル１０３のオペアンプの出力範囲の比Ｒを考えると、ＡＤＣセル１０３では、比Ｒが２倍しか取れないという課題がある。アナログデジタル変換器において、初段ＡＤＣセル１０３のオペアンプのダイナミックレンジと出力範囲を図２４に、２段目以降のオペアンプの出力範囲を図２５に示す。

ここで、入力信号フルスケールＶＩＦは、（ＶＩの最大値）−（ＶＩの最小値）で定義する。入力信号フルスケールＶＩＦは±ＶＲの為、ＶＩＦ＝２ＶＲである。同様に、オペアンプのフルスケールＶＯＦも（ＶＯの最大値）−（ＶＯの最小値）で定義する。オペアンプのフルスケールＶＯＦはエリア２４１２及び２５１１に示すように±ＶＲの為、ＶＯＦ＝２ＶＲである。ダイナミックレンジのフルスケールＤＲＦも同様に定義する。ダイナミックレンジのフルスケールＤＲＦは、２×（（ＶＩの最大値）−（ＶＩの最小値））＝４ＶＲとなる。即ち、初段出力信号の（ＤＲＦ／ＶＩＦ）は、エリア２４１１に示すように、入力信号を２倍する為、２である。同様に考えると、２段目では２倍を２度行う為４倍となり、（ＤＲＦ／ＶＩＦ）は±４である。Ｎ段目では、（ＤＲＦ／ＶＩＦ）は±２^Ｎとなる。一方、オペアンプの出力範囲は、エリア２４１２に示すように、全て（ＶＯＦ／ＶＩＦ）＝１である。従って、ダイナミックレンジとオペアンプの出力範囲の比Ｒ（＝ＤＲＦ／ＶＯＦ）は、初段は２倍、２段目は４倍、Ｎ段目は２^Ｎ倍となり、ノイズの観点から最も厳しいのは初段である事が分かる。

ここで、オペアンプの出力範囲が拡大する原因を考察する。まず、拡大した出力範囲（｜ＶＯ／ＶＲ｜≧０．５）は、（ＶＯ／ＶＲ）が（−１〜−０．５）と（＋０．５〜＋１）であり、入力信号が±ＶＲの近傍である事が分かる。初段でも入力が±（３／４）ＶＲ以内では、（−０．５≦（ＶＯ／ＶＲ）≦０．５）と出力範囲は狭い。かつ、出力範囲が拡大する範囲は、後段になる程狭くなっている事が分かる。従って、この±ＶＲ近傍の信号処理をうまく行う事でダイナミックレンジとオペアンプの出力範囲の比Ｒを大きく出来ないかが、課題である。

これに対して、改善を試みたＡＤＣセルが、下記の特許文献１である。図３０及び図３１は、特許文献１のＡＤＣセルを初段にのみ使用した場合のアナログデジタル変換器の各段のオペアンプの出力範囲を示す。

図３０は、初段の特許文献１のＡＤＣセルのダイナミックレンジとオペアンプの出力範囲を示す図である。横軸はＶＩ／ＶＲで表されるアナログ入力信号を示し、縦軸はＶＯ／ＶＲで表されるアナログ出力信号を示す。特性３００１は第２のデジタルコードＤＢ１を示し、特性３００２はアナログ出力信号ＶＯ１を示し、特性３００３はＶＯ＝ＶＩＮの特性線を示す。特性３００１が示すデジタルコードＤＢ１は、エリア３０２１、３０２２及び３０２３で異なる。

図３１は、２段目以降の図２２のＡＤＣセル１０３のオペアンプの出力範囲を示す図である。横軸はＶＩ／ＶＲで表されるアナログ入力信号を示し、縦軸はＶＯ／ＶＲで表されるアナログ出力信号を示す。特性３１０１は２段目のＡＤＣセル１０３のアナログ出力信号ＶＯ２を示し、特性３１０２は３段目のＡＤＣセル１０３のアナログ出力信号ＶＯ３を示し、特性３１０３はアナログ入力信号（ＶＩ／ＶＲ）の特性線を示す。

図３０の初段のＡＤＣセルは、増幅率を１倍、比較レベルを±ＶＲ／２、加減算をＤＡ×ＶＲとする事で、エリア３０１２に示すように、（｜ＶＯ／ＶＲ｜≦０．５）を実現している。これにより、図３１の２段目以降で使用しているＡＤＣセル１０３の出力範囲もエリア３１１１に示すように（｜ＶＯ／ＶＲ｜≦０．５）となり、図２４及び図２５に比べて半減出来ている。しかし、初段のＭＤＡＣに対し、ノイズの観点からダイナミックレンジを考えるとゲインを１倍にしている為、エリア３０１１に示すように（ＤＲＦ／ＶＩＦ）＝１となっており、オペアンプの出力範囲（ＶＯＦ／ＶＩＦ）が０．５に低減しても、比Ｒは、（ＤＲＦ／ＶＯＦ）＝２であり、図２２〜図２５と同じで改善していない。即ち、このアナログデジタル変換器は、上記の（課題２）には効果があるものの、上記の（課題３）で最も重要となる初段ＡＤＣセルのＲの拡大には効果が無い事が分かる。

特開２００４−３４３２９２号公報

本発明の目的は、アナログ出力信号の出力範囲の低減又はダイナミックレンジの拡大を行うことができるアナログデジタル変換セル及びアナログデジタル変換器を提供することである。

本発明の一観点によれば、Ｎビットアナログデジタル変換（Ｎは自然数）を行うアナログデジタル変換セルであって、複数の基準電圧を基にアナログ入力信号ＶＩを比較し、前記アナログ入力信号ＶＩの大きさに応じて２^Ｎ＋１以上かつ２^Ｎ＋１−１以下であるＱ値の第１のデジタルコードＤＡを出力する比較回路と、定数ＫＡが１＜ＫＡ＜２の条件を満たす小数であり、ＤＢ０が定数であり、前記第１のデジタルコードＤＡを基にＤＢ＝ＤＡ×ＫＡ＋ＤＢ０で表されるＱ値の第２のデジタルコードＤＢを出力する第１のロジック演算回路と、Ａ及びＶＲが定数であり、前記第１のデジタルコードＤＡ及び前記アナログ入力信号ＶＩを基に、ＶＯ＝Ａ×（ＶＩ−ＤＡ×ＫＡ×（ＶＲ／Ａ））で表されるアナログ出力信号ＶＯを出力するアナログ演算回路とを有することを特徴とするアナログデジタル変換セルが提供される。

図１は、本発明の実施形態によるパイプライン型アナログデジタル変換器の構成例を示す図である。 図２は、第１の１．５ビットＡＤＣセルの構成例を示す図である。 図３は、１．５ビット比較回路、第１のロジック演算回路及びデジタルアナログ変換器（Ｓｕｂ ＤＡＣ）の動作を説明するための図である。 図４は、初段の第１のＡＤＣセルの入出力特性を示すグラフである。 図５は、２段目以降の第２のＡＤＣセルの入出力特性を示すグラフである。 図６は、図１のパイプライン型アナログデジタル変換器の動作例を説明するための図である。 図７は、パイプライン型アナログデジタル変換器の他の動作例を説明するための図である。 図８は、アナログ入力信号に対しての各段のデジタルコード、及びデジタル出力信号を示すグラフである。 図９は、第２のロジック演算回路の構成例を示す図である。 図１０は、係数ＫＡに応じた第１のＡＤＣセルの特性図である。 図１１は、係数ＫＡが１であるときのＡＤＣセルのアナログ入力信号及びアナログ出力信号の関係を示すグラフである。 図１２は、係数ＫＡが５／４であるときのＡＤＣセルのアナログ入力信号及びアナログ出力信号の関係を示すグラフである。 図１３は、係数ＫＡが２１／１６であるときのＡＤＣセルのアナログ入力信号及びアナログ出力信号の関係を示すグラフである。 図１４は、係数ＫＡが３／２であるときのＡＤＣセルのアナログ入力信号及びアナログ出力信号の関係を示すグラフである。 図１５は、係数ＫＡが２であるときのＡＤＣセルのアナログ入力信号及びアナログ出力信号の関係を示すグラフである。 図１６は、図２の第１のＡＤＣセルの概略構成図である。 図１７は、本発明の他の実施形態によるパイプライン型アナログデジタル変換器の構成例を示す図である。 図１８は、本発明の他の実施形態による循環型アナログデジタル変換器の構成例を示す図である。 図１９は、本発明の他の実施形態による循環型アナログデジタル変換器の構成例を示す図である。 図２０は、従来のパイプライン型アナログデジタル変換器の構成例を示す図である。 図２１は、従来の循環型アナログデジタル変換器の構成例を示す図である。 図２２は、従来の１．５ビットＡＤＣセルの構成例を示す図である。 図２３は、従来の１．５ビット比較回路、第１のロジック演算回路及びデジタルアナログ変換器（Ｓｕｂ ＤＡＣ）の動作を説明するための図である。 図２４は、初段における従来の１．５ビットＡＤＣセルの入出力特性を示すグラフである。 図２５は、２段目以降における従来の１．５ビットＡＤＣセルの入出力特性を示すグラフである。 図２６は、従来のパイプライン型アナログデジタル変換器の動作例を説明するための図である。 図２７は、従来のパイプライン型アナログデジタル変換器の他の動作例を説明するための図である。 図２８は、従来の１．５ビットＡＤＣセルのアナログ入力信号に対しての各段のデジタルコード、及びデジタル出力信号を示すグラフである。 図２９は、オペアンプの入出力特性を示すグラフである。 図３０は、初段の特許文献１のＡＤＣセルのダイナミックレンジとオペアンプの出力範囲を示す図である。 図３１は、２段目以降の図２２のＡＤＣセルの出力範囲を示す図である。 図３２は、１．５ビット、２ビット及び３ビットＡＤＣセルのＫＡの値と入力信号フルスケールＶＩＦ及び出力信号フルスケールＶＯＦの比との関係を示す図である。 図３３は、ＫＡが１のときの２ビットＡＤＣセル（比較回路が７領域で比較）の入出力特性を示す図である。 図３４は、ＫＡが１．２５のときの２ビットＡＤＣセル（比較回路が７領域で比較）の入出力特性を示す図である。 図３５は、ＫＡが１．７５のときの２ビットＡＤＣセル（比較回路が５領域で比較）の入出力特性を示す図である。 図３６は、２ビット及び３ビットＡＤＣセル（比較回路が偶数領域で比較）のＫＡの値と入力信号フルスケールＶＩＦ及び出力信号フルスケールＶＯＦの比との関係を示す図である。 図３７は、ＫＡが２のときの２ビットＡＤＣセル（比較回路が４領域で比較）の入出力特性を示す図である。 図３８は、ＫＡが１．５のときの２ビットＡＤＣセル（比較回路が６領域で比較）の入出力特性を示す図である。 図３９は、図４７のパイプライン型アナログデジタル変換器の特性を示す図である。 図４０は、図４７のパイプライン型アナログデジタル変換器の他の特性を示す図である。 図４１は、２ビットＡＤＣセル（領域数が７）の構成例を示すブロック図である。 図４２は、ＫＡ＝１．２５のときの図４１の２ビットＡＤＣセル（領域数が７）の構成例を示すブロック図である。 図４３は、図４２の２ビットＡＤＣセルの構成例を示す図である。 図４４は、第１のロジック演算回路及びデジタルアナログ変換器（Ｓｕｂ ＤＡＣ）の動作を説明するための図である。 図４５は、初段に図４３の２ビットＡＤＣセル（領域数が７、ＫＡ＝１．２５）を用い、２段目以降に１．５ビットＡＤＣセル（領域数が３、ＫＡ＝１）を用いたパイプライン型アナログデジタル変換器における２段目及び３段目のＡＤＣセルの入出力特性を示す図である。 図４６は、初段に図４３の２ビットＡＤＣセル（領域数が７、ＫＡ＝１．２５）を用い、２段目以降に１．５ビットＡＤＣセル（領域数が３、ＫＡ＝０．８７５）を用いたパイプライン型アナログデジタル変換器における２段目及び３段目のＡＤＣセルの入出力特性を示す図である。 図４７は、ＮビットＡＤＣセルを用いたパイプライン型アナログデジタル変換器の構成例を示す図である。 図４８は、ＮビットＡＤＣセルを用いた循環型アナログデジタル変換器の構成例を示す図である。 図４９は、図４８の動作切り替え可能なＡＤＣセルの構成例を示す回路図である。 図５０は、ＮビットＡＤＣセルの構成及び特性を示す図である。 図５１は、アナログ入力信号に対しての初段と２段目のデジタルコード、及び２段目におけるＡＤ変換結果を示すグラフである。

図１は、本発明の実施形態によるパイプライン型アナログデジタル変換器の構成例を示す図である。アナログデジタル変換器は、外部アナログ入力信号ＶＩをアナログデジタル変換し、デジタル出力信号Ｄｏｕｔを出力する。サンプルホールド回路１０１は、外部アナログ入力信号（電圧）ＶＩＮをサンプルホールドし、１．５ビットＡＤＣセル１０２に出力する。最初段の第１の１．５ビットＡＤＣセル１０２、複数の第２の１．５ビットＡＤＣセル１０３、及び最終段の２ビットフラッシュ（並列型）ＡＤＣ１０５は直列に接続される。第１のＡＤＣセル１０２は、アナログ入力信号を入力し、そのアナログ入力信号を３値（１．５ビット）のデジタルコードＤＢ１に変換し、その量子化誤差のアナログ出力信号を後段のＡＤＣセル１０３に出力する。その詳細は、後に説明する。第２のＡＤＣセル１０３は、前段のＡＤＣセル１０２又は１０３から出力されるアナログ出力信号をアナログ入力信号として入力し、そのアナログ入力信号を３値（１．５ビット）のデジタルコードＤＢ２等に変換し、その量子化誤差のアナログ出力信号を後段のＡＤＣセル１０３又はフラッシュＡＤＣ１０５に出力する。ＡＤＣセル１０３は、上記の図２２〜図２４の説明と同じである。２ビットフラッシュＡＤＣ１０５は、前段のＡＤＣセル１０３のアナログ出力信号を２ビットのデジタルコードＤＢｎに変換する。第２のロジック演算回路１０６は、デジタルコードＤＢ１〜ＤＢｎを基にデジタル出力信号Ｄｏｕｔを出力する。パイプライン型アナログデジタル変換器は、高速かつ高精度なアナログデジタル変換が可能である。なお、本発明の実施形態は、上記構成に限定されず、２ビットフラッシュＡＤＣ１０５を、３ビット以上のフラッシュＡＤＣとしてもよい。

図２は、第１の１．５ビットＡＤＣセル１０２の構成例を示す図である。ＡＤＣセル１０２は、ＭＤＡＣ２０１、１．５ビット比較回路２０２及び第１のロジック演算回路２０３を有する。ＭＤＡＣ２０１は、第１の容量２１３と、第２の容量２１４と、第１及び第２の容量２１３，２１４の第１の端子の相互接続点の電圧を入力し、アナログ出力信号（電圧）ＶＯを出力するためのオペアンプ２１７と、第１のデジタルコードＤＡを基にＡ×ＤＡ×ＫＡ×ＶＲ／２で表される第１のアナログ信号を出力するデジタルアナログ変換器（Ｓｕｂ ＤＡＣ）２１５と、第１の容量２１３の第２の端子をアナログ入力信号（電圧）ＶＩの端子及びオペアンプ２１７の出力端子のいずれかに接続するための第１のスイッチ２１１と、第２の容量２１４の第２の端子をアナログ入力信号ＶＩの端子及びデジタルアナログ変換器２１５の出力端子のいずれかに接続するための第２のスイッチ２１２と、第１及び第２の容量２１３，２１４の第１の端子の相互接続点と基準電位とを接続するための第３のスイッチ２１６とを有する。オペアンプ２１７は、−入力端子が容量２１３及び２１４の第１の端子の相互接続点に接続され、＋入力端子が基準電位に接続される。比較回路２０２は、比較器２２１，２２２及びロジック回路２２３を有する。第１のロジック演算回路２０３は、ロジック回路２３１を有する。

図３は、１．５ビット比較回路２０２、第１のロジック演算回路２０３及びデジタルアナログ変換器（Ｓｕｂ ＤＡＣ）２１５の動作を説明するための図である。

比較回路２０２は、第１の基準電圧（＋ＫＡ×ＶＲ／４）及び第２の基準電圧（−ＫＡ×ＶＲ／４）を基にアナログ入力信号ＶＩを比較し、アナログ入力信号ＶＩの大きさに応じて３値の第１のデジタルコードＤＡを出力する。図２２の第２のＡＤＣセル１０３は定数ＫＡが１であったが、第１のＡＤＣセル１０２の定数ＫＡは例えば５／４である。その場合、第１の基準電圧は＋ＫＡ×ＶＲ／４＝＋（５／１６）×ＶＲであり、第２の基準電圧は−ＫＡ×ＶＲ／４＝−（５／１６）×ＶＲである。比較器２２１は、アナログ入力信号ＶＩが第１の基準電圧（＋ＫＡ×ＶＲ／４）より高ければ出力信号ＤＵをハイレベルにし、第１の基準電圧（＋ＫＡ×ＶＲ／４）より低ければ出力信号ＤＵをローレベルにする。比較器２２２は、アナログ入力信号ＶＩが第２の基準電圧（−ＫＡ×ＶＲ／４）より高ければ出力信号ＤＬをハイレベルにし、第２の基準電圧（−ＫＡ×ＶＲ／４）より低ければ出力信号ＤＬをローレベルにする。ロジック回路２２３は、信号ＤＵ及び信号ＤＬがハイレベルであれば第１のデジタルコードＤＡとして「＋１」を、信号ＤＵがローレベルであり信号ＤＬがハイレベルであれば第１のデジタルコードＤＡとして「０」を、信号ＤＵ及び信号ＤＬがローレベルであれば第１のデジタルコードＤＡとして「−１」を出力する。第１のデジタルコードＤＡは、＋１、０及び−１の３値で表現される。

第１のロジック演算回路２０３は、第１のデジタルコードＤＡを基にＤＢ＝ＤＡ×ＫＡ＝ＤＡ×（０１．０１）で表される３値の第２のデジタルコードＤＢを出力するロジック回路２２３１を有する。例えば、定数ＫＡは５／４（２進数で「０１．０１」）である。第１のデジタルコードＤＡが「＋１」、「０」及び「−１」のとき、第２のデジタルコードＤＢはそれぞれ「＋０１．０１」、「００．００」、「−０１．０１」になる。

デジタルアナログ変換器（Ｓｕｂ ＤＡＣ）２１５は、＋ＫＡ×ＶＲ及び−ＫＡ×ＶＲの基準電圧及び第１のデジタルコードＤＡを入力し、Ａ×ＤＡ×ＫＡ×（ＶＲ／２）で表される第１のアナログ信号を出力する。Ａが２、ＫＡが５／４の場合、第１のデジタルコードＤＡが「＋１」、「０」及び「−１」のとき、第１のアナログ信号はそれぞれ「＋（５／４）×ＶＲ」、「０」及び「−（５／４）×ＶＲ」になる。

次に、ＭＤＡＣ２０１の動作を説明する。まず、スイッチ２１１はアナログ入力信号ＶＩの端子と第１の容量２１３の第２の端子とを接続し、スイッチ２１２はアナログ入力信号ＶＩの端子と第２の容量２１４の第２の端子とを接続し、スイッチ２１６は容量２１３及び２１４の第１の端子の相互接続点と基準電位とを接続する。容量２１３及び２１４は、アナログ入力信号ＶＩにより充電される。次に、スイッチ２１１はオペアンプ２１７の出力端子と第１の容量２１３の第２の端子とを接続し、スイッチ２１２はデジタルアナログ変換器（Ｓｕｂ ＤＡＣ）２１５の出力端子と第２の容量２１４の第２の端子とを接続し、スイッチ２１６は容量２１３及び２１４の第１の端子の相互接続点と基準電位との間を切断する。これより、オペアンプ２１７のアナログ出力信号ＶＯは、次式のようになる。
ＶＯ＝Ａ×（ＶＩ−ＤＡ×ＫＡ×（ＶＲ／２））

ここで、定数Ａが２、定数ＫＡが５／４であるので、次式が成立する。
ＶＯ＝２×ＶＩ−ＤＡ×（５／４）×ＶＲ

ここで、定数Ａは、２に限定されない。その場合、ＭＤＡＣ（アナログ演算回路）２０１は、アナログ入力信号ＶＩをサンプリングするための２個以上の容量２１１，２１２等と１個のオペアンプ２１７とを有し、アナログ出力信号ＶＯを出力する際は前記容量２１１，２１２等のうちの少なくとも１個以上の容量はオペアンプ２１７の出力に接続され、その他の容量は第１のデジタルコードＤＡに応じた電圧に接続される。

図４は、初段の第１のＡＤＣセル１０２の入出力特性を示すグラフである。横軸はＶＩ／ＶＲで表されるアナログ入力信号を示し、縦軸はＶＯ／ＶＲで表されるアナログ出力信号を示す。特性４０１は第２のデジタルコードＤＢ１を示し、特性４０２はアナログ出力信号ＶＯ１を示し、特性４０３はＶＯ＝２×ＶＩＮの特性線を示す。エリア４２１ではデジタルコードＤＢ１は「−０１．０１」、エリア４２２ではデジタルコードＤＢ１は「００．００」、エリア４２３ではデジタルコードＤＢ１は「＋０１．０１」になる。

ＡＤＣセル１０２のオペアンプ２１７の出力範囲は、エリア４１２に示すように、｜ＶＯ／ＶＲ｜≦３／４を満足している。ここで、入力信号フルスケールＶＩＦは±ＶＲの為、ＶＩＦ＝２ＶＲである。また、ダイナミックレンジのフルスケールＤＲＦは、２×（（ＶＩの最大値）−（ＶＩの最小値））＝４ＶＲとなる。また、オペアンプのフルスケールＶＯＦは（ＶＯの最大値）−（ＶＯの最小値）＝２×（３／４）×ＶＲである。ダイナミックレンジはエリア４１１に示すように（ＤＲＦ／ＶＩＦ）＝２であるのに対して、オペアンプ２１７の出力範囲はエリア４１２に示すように（ＶＯＦ／ＶＩＦ）＝３／４と狭くなっている事が分かる。

図５は、２段目以降の第２のＡＤＣセル１０３のオペアンプ２１７の入出力特性を示すグラフである。横軸はＶＩ／ＶＲで表されるアナログ入力信号を示し、縦軸はＶＯ／ＶＲで表されるアナログ出力信号を示す。特性５０１は２段目のＡＤＣセル１０３のアナログ出力信号ＶＯ２を示し、特性５０２は３段目のＡＤＣセル１０３のアナログ出力信号ＶＯ３を示し、特性５０３はアナログ入力信号（ＶＩ／ＶＲ）の特性線を示す。２段目以降のＡＤＣセル１０３のオペアンプ２２１７の出力範囲は、エリア５１１に示すように、｜ＶＯ／ＶＲ｜≦０．５を満足している。

図６は、図１のパイプライン型アナログデジタル変換器の動作例を説明するための図である。例えば、３個のＡＤＣセル１０２、１０３及び１０４が直列に接続される。第１のＡＤＣセル１０２は図２の構成（ＫＡ＝５／４）を有し、第２のＡＤＣセル１０３及び第３のＡＤＣセル１０４は図２２の構成（ＫＡ＝１）を有する。例えば、ＶＩＮ＝０．５５×ＶＲを入力した場合、第１のＡＤＣセル１０２内の第１のロジック演算回路２０３は、第２のデジタルコードＤＢ１として３値の中から「＋０１．０１」を選択して出力する。第２のＡＤＣセル１０３内の第１のロジック演算回路２２０３は、第２のデジタルコードＤＢ２として３値の中から「００」を選択して出力する。第３のＡＤＣセル１０４内の第１のロジック演算回路２２０３は、第２のデジタルコードＤＢ３として３値の中から「−０１」を選択して出力する。第２のロジック演算回路１０６は、「＋０１．０１」のデジタルコードＤＢ１、「００」のデジタルコードＤＢ２及び「−０１」のデジタルコードＤＢ３のうちのデジタルコードＤＢ２をビットシフトして加算し、「０１００」のデジタル出力信号Ｄｏｕｔを出力する。

図７は、パイプライン型アナログデジタル変換器の他の動作例を説明するための図である。外部アナログ入力信号ＶＩＮが０．５５×ＶＲの場合を例に説明する。ＡＤＣセル１０２は「＋０１．０１」のデジタルコードＤＢ１を出力し、ＡＤＣセル１０３は「００」のデジタルコードＤＢ２を出力し、ＡＤＣセル１０４は「−０１」のデジタルコードＤＢ３を出力する。第２のロジック演算回路１０６は、デジタルコードＤＢ１〜ＤＢ３のうちのデジタルコードＤＢ２をビットシフトして加算することにより、「０１００」のデジタル出力信号Ｄｏｕｔを出力する。

アナログデジタル変換器は、１段進む毎に１ビット分解能が上がる。即ち、第２のロジック演算回路１０６で各段のデジタルコードＤＢを加減算する場合、１ビット分シフトして加減算を行う。ＶＩＮ＝０．５５×ＶＲ時のデジタル出力信号Ｄｏｕｔは、「＋０１００」が出力されている。ここでは、デジタル表記は、±表記をしているが、＋表記のみにする場合はデジタルコードの演算で中心値デジタルコードＤＢ０（１０００又は０１１１）を加算すれば良い。デジタルコードＤＢ０は定数である。この加算は、各段のデジタルコードＤＢの加減算をする際に行えば良いが、一般的には「０１１１」の加算を適用し、かつ、各段の第１のロジック演算回路２０３で「０１」の加算をして出力する事ができる。

図８は、アナログ入力信号に対しての各段のデジタルコードＤＢｉ、及びデジタル出力信号Ｄｏｕｔを示すグラフである。横軸はＶＩ／ＶＲで表されるアナログ入力信号を示し、縦軸はＶＯ／ＶＲで表されるアナログ出力信号を示す。特性８０１はデジタルコードＤＢ１、特性８０２はデジタルコードＤＢ２、特性８０３はデジタルコードＤＢ３、特性８０４はデジタル出力信号Ｄｏｕｔ、特性８０５はアナログ入力信号（ＶＩ／ＶＲ）を示す。各デジタルコードＤＢｉが１ビットずつ分解能が上がっていること、及びアナログ入力信号８０５とデジタル出力信号８０４が良く一致していることが分かる。

図５のエリア５１１に示すように、２段目以降のＡＤＣセルのオペアンプのアナログ出力信号ＶＯの範囲は、｜ＶＯ／ＶＲ｜≦０．５であり、図２５のアナログデジタル変換器のエリア２５１１に示す｜ＶＯ／ＶＲ｜≦１に比べて半減している事が分かる。このように２段目以降のＡＤＣセルのオペアンプのアナログ出力範囲を｜ＶＯ／ＶＲ｜≦０．５にするためには初段のＡＤＣセル１０２のオペアンプの出力範囲を｜ＶＯ／ＶＲ｜≦０．７５ＶＲになければならない。そのためのＫＡの設定範囲は５／４≦ＫＡ≦３／２である。定数ＫＡは、５／４以上かつ３／２以下の小数が好ましい。

このＫＡの設定範囲は初段のＡＤＣセル１０２の増幅率を変更した場合でも、２段目のＡＤＣセル１０３の基準電圧を変更することで成り立つ。初段のＡＤＣセル１０２の増幅率をＡ、基準電圧ＶＲをＶＲ１、２段目のＡＤＣセルの基準電圧ＶＲをＶＲ２とするとＶＲ２＝ＶＲ１×（Ａ／２）を満たすように設定すれば２段目以降のＡＤＣセルのオペアンプのアナログ出力範囲を｜ＶＯ／ＶＲ２｜≦０．５にできる。

２段目以降のＡＤＣセルは、図２２のＡＤＣセル１０３を使用することができる。その場合の２段目以降のＡＤＣセル１０３では、基準電圧ＶＲをＶＲ２とすると、１．５ビット比較回路２２０２の比較レベルは＋ＶＲ２／４及び−ＶＲ２／４、第１のロジック演算回路２２０３のデジタルコードＤＢはＤＢ０＋ＤＡ×（０１）、ＭＤＡＣ２２０１のアナログ出力信号ＶＯは２×（ＶＩ−ＤＡ×（ＶＲ２／２））となる。また、初段のＡＤＣセル１０２の基準電圧ＶＲをＶＲ１とすると、ＶＲ２とＶＲ１の関係は、ＶＲ２＝ＶＲ１×Ａ／２を満たすように設定する。このようにすれば、初段にＡＤＣセル１０２を使用する事でオペアンプのアナログ出力範囲が限定される為、２段目以降のＡＤＣセル１０３に対してはアナログ入力範囲が限定され、結果として２段目以降のＡＤＣセル１０３のオペアンプのアナログ出力範囲も限定された狭い範囲で動作可能になる。即ち、初段のＡＤＣセル１０２でＫＡを５／４≦ＫＡ≦３／２にすると、初段のＡＤＣセル１０２のオペアンプのアナログ出力範囲が±０．７５×ＶＲ２以内となり、２段目以降のＡＤＣセル１０３のオペアンプのアナログ出力範囲を±０．５×ＶＲ２以内に出来る。

図９は、第２のロジック演算回路１０６の構成例を示す図である。第２のロジック演算回路１０６は、デジタル出力信号生成部９０１及びオーバーレンジ処理部９０２を有し、デジタルコードＤＢ１〜ＤＢｎを入力し、デジタル出力信号Ｄｏｕｔ２を出力する。デジタル出力信号Ｄｏｕｔ２は、図１のデジタル出力信号Ｄｏｕｔに対応する。

デジタル出力信号生成部９０１は、図６及び図７を参照しながら説明したように、次式（６）により、デジタルコードＤＢ１〜ＤＢｎを基にデジタル出力信号Ｄｏｕｔ１を生成する。

すなわち、デジタル出力信号生成部９０１は、デジタルコードＤＢ１〜ＤＢｎを加算し、さらに正の範囲のみで出力させる場合はＤＢ０を加算する。定数ＤＢ０は０でもよい。

オーバーレンジ処理部９０２は、デジタル出力信号Ｄｏｕｔ１をオーバーレンジ処理し、Ｎビットのデジタル出力信号Ｄｏｕｔ２を出力する。第１のＡＤＣセル１０２を使用した場合、ＫＡ＞１のため所望のビット数Ｎ以上のデジタル出力信号Ｄｏｕｔ１が出力される場合がある。Ｎビットのデジタル出力信号Ｄｏｕｔ２は、最大値がＤＲＰ、最小値がＤＲＭとする。通常、Ｎビットで表現できる最大値ＤＲＰは「１１１・・・１」と１がＮ個続いたコードとなる。同様に、最小値ＤＲＭは「０００・・・０」と０がＮ個続いたコードである。デジタル出力信号Ｄｏｕｔ１が最大値ＤＲＰ以上の値であるならば、オーバーレンジ処理部９０２はデジタル出力信号Ｄｏｕｔ２を最大値ＤＲＰにして出力する。また、デジタル出力信号Ｄｏｕｔ１が最小値ＤＲＭ以下の値であるならば、オーバーレンジ処理部９０２はデジタル出力信号Ｄｏｕｔ２を最小値ＤＲＭにして出力する。また、デジタル出力信号Ｄｏｕｔ１が最大値ＤＲＰ以下かつ最小値ＤＲＭ以上の値であるならば、オーバーレンジ処理部９０２はデジタル出力信号Ｄｏｕｔ１をそのままデジタル出力信号Ｄｏｕｔ２として出力する。

図１０は、係数ＫＡに応じたＡＤＣセル１０２の特性図である。横軸は定数ＫＡを示す。特性１００１はＶＯＦ／ＶＩＦ、特性１００２はＲ＝ＤＲＦ／ＶＯＦ、特性１００３はＤＲＦ／ＶＩＦである。ここで、入力信号フルスケールＶＩＦは±ＶＲの為、ＶＩＦ＝２ＶＲである。また、ダイナミックレンジのフルスケールＤＲＦは、２×（（ＶＩの最大値）−（ＶＩの最小値））＝４ＶＲとなる。また、オペアンプのフルスケールＶＯＦは（ＶＯの最大値）−（ＶＯの最小値）である。

第１のＡＤＣセル１０２は、ＭＤＡＣ２０１に対して１／４単位（２ビット相当）の±（ＶＲ／２）の加減算に小数を用いる為、ＭＤＡＣ２０１の入出力特性を小数表現が可能なように、上式（１）を次式（７）のアナログ出力信号ＶＯにする。尚、下記式でＡは増幅率で例えば２である。ＫＡは掛け算係数であり、小数が取り扱えるようにする。デジタルコードＤＡは「−１，０，＋１」のうちのいずれかである。デジタルコードＤＢは、次式（８）のように、デジタルコードＤＡに対してＫＡを乗算した２進数デジタルコードである。
ＶＯ＝Ａ×（ＶＩ−ＤＡ×ＫＡ×（ＶＲ／２）） ・・・（７）
ＤＢ＝ＤＡ×ＫＡ ・・・（８）

第２のＡＤＣ１０３では、Ａ＝２、ＫＡ＝１である。図３０のＡＤＣセルでは、Ａ＝１、ＫＡ＝２である。第１のＡＤＣセル１０２では、上記でＫＡ＝５／４の場合を例に説明したが、１＜ＫＡ＜２の小数に設定する事により信号振幅の拡大を図ることができる。特に、ＫＡを４／３近傍（例えば２１／１６）に設定するとアナログ出力信号ＶＯの３個の領域の幅が同等となり、Ａ＝２でも、オペアンプのアナログ出力範囲を｜ＶＯ／ＶＲ｜≦（２／３）Ｒに低減する事が可能となる。

図１１は、係数ＫＡが１であるときのアナログ入力信号ＶＩ／ＶＲ及びアナログ出力信号ＶＯ／ＶＲの関係を示すグラフである。特性１００１のＶＯＦ／ＶＩＦは１であり、特性１００３のＤＲＦ／ＶＩＦは２である。ＫＡは１（２進数で「０１」）である。デジタルコードＤＢはＤＡ×ＫＡ＝ＤＡ×（０１）である。

図１２は、係数ＫＡが５／４であるときのアナログ入力信号ＶＩ／ＶＲ及びアナログ出力信号ＶＯ／ＶＲの関係を示すグラフである。特性１００１のＶＯＦ／ＶＩＦは３／４であり、特性１００３のＤＲＦ／ＶＩＦは２である。ＫＡは５／４（２進数で「０１．０１」）である。デジタルコードＤＢは、ＤＡ×ＫＡ＝ＤＡ×（０１．０１）であり、２進数で＋１．０１、０．００及び−１．０１の３値で表現される。

図１３は、係数ＫＡが２１／１６であるときのアナログ入力信号ＶＩ／ＶＲ及びアナログ出力信号ＶＯ／ＶＲの関係を示すグラフである。特性１００１のＶＯＦ／ＶＩＦは２／３であり、特性１００３のＤＲＦ／ＶＩＦは２である。ＫＡは２１／１６（２進数で「０１．０１０１」）である。デジタルコードＤＢはＤＡ×ＫＡ＝ＤＡ×（０１．０１０１）であり、２進数で＋１．０１０１、０．００００及び−１．０１０１の３値で表現される。

図１４は、係数ＫＡが３／２であるときのアナログ入力信号ＶＩ／ＶＲ及びアナログ出力信号ＶＯ／ＶＲの関係を示すグラフである。特性１００１のＶＯＦ／ＶＩＦは３／４であり、特性１００３のＤＲＦ／ＶＩＦは２である。ＫＡは３／２（２進数で「０１．１」）である。デジタルコードＤＢは、ＤＡ×ＫＡ＝ＤＡ×（０１．１）であり、２進数で＋１．１、０．０及び−１．１の３値で表現される。

図１５は、係数ＫＡが２であるときのアナログ入力信号ＶＩ／ＶＲ及びアナログ出力信号ＶＯ／ＶＲの関係を示すグラフである。特性１００１のＶＯＦ／ＶＩＦは１であり、特性１００３のＤＲＦ／ＶＩＦは２である。ＫＡは２（２進数で「１０」）である。デジタルコードＤＢはＤＡ×ＫＡ＝ＤＡ×（１０）である。

Ａ＝２の場合で考えると、ダイナミックレンジは入力を２倍している為、特性１００３の（ＤＲＦ／ＶＩＦ）は２で一定である。ここで、ＫＡを１〜２の間で、変化させたときのオペアンプのアナログ出力範囲を説明する。ＫＡが１及び２では特性１００１の（ＶＯＦ／ＶＩＦ）は１であるのに対して、１＜ＫＡ＜２の範囲では特性１００１の（ＶＯＦ／ＶＩＲ）は１未満に出来る事が分かる。即ち、特性１００２の比Ｒ（＝ＤＲＦ／ＶＯＦ）を２より大きく出来る。ＫＡ＝４／３近傍（例えば１２／１６）では特性１００１の（ＶＯＦ／ＶＩＲ）は２／３、特性１００２の比Ｒは３となる。その比Ｒ＝３は、ＫＡが１及び２のときの比Ｒ＝２の１．５倍改善される。この事は、オペアンプのアナログ出力範囲が一定であると考えると、アナログ入力信号ＶＩ及び基準電圧ＶＲを各々１．５倍大きく出来る事を意味する。同様に、ＫＡ＝５／４及び３／２の場合では、特性１００１のＶＯＦ／ＶＩＲは３／４、特性１００２の比Ｒは８／３となり。その比Ｒ＝８／３は、ＫＡが１及び２のときの比Ｒ＝２に比べて４／３倍改善される。

また、デジタルコードＤＢは、２進数表現出来る事が必要となる。ＫＡが５／４及び３／２の値は分母が２のｎ乗の為、デジタルコードＤＢは容易に２進数表現が出来る。ＫＡが２／３の値では２進数が正確には「１．０１０１０１０１・・・」となり、デジタルコードＤＢの２進数表現は困難である。しかし、デジタル出力信号Ｄｏｕｔ２の有効桁での切り捨ては可能である。実際、ＫＡ＝２１／１６、ＤＢ＝「1．０１０１」でも、特性１００１のＶＯＦ／ＶＩＲは２１／３２であり、概略２／３となる。

図１６は、図２の第１のＡＤＣセル１０２の概略構成図である。第１のＡＤＣセル１０２は、サンプルホールド回路１０１からアナログ入力信号ＶＩを入力し、アナログ出力信号ＶＯ及びデジタルコードＤＢを出力する。

１．５ビット比較回路２０２は、アナログ入力信号ＶＩが第１の比較レベル（＋ＶＣ）より大きければデジタルコードＤＡを「＋１」にし、アナログ入力信号ＶＩが第１の比較レベル（＋ＶＣ）以下かつ第２の比較レベル（−ＶＣ）より大きいときにはデジタルコードＤＡを「０」にし、アナログ入力信号ＶＩが第２の比較レベル（−ＶＣ）以下であるときにはデジタルコードＤＡを「−１」にして出力する。ここで、ＶＣ＝ＫＡ×ＶＲ／４である。

第１のロジック演算回路２０３は、第１のデジタルコードＤＡを基にＤＢ＝ＤＡ×ＫＡ＋ＤＢ０で表される３値の第２のデジタルコードＤＢを出力する。具体的には、第１のロジック演算回路２０３は、デジタルコードＤＡが「＋１」であるときにはデジタルコードＤＢをＫＡ×（＋０１）＋ＤＢ０にし、デジタルコードＤＡが「０」であるときにはデジタルコードＤＢを（００）＋ＤＢ０にし、デジタルコードＤＡが「−１」であるときにはデジタルコードＤＢをＫＡ×（−０１）＋ＤＢ０にして出力する。

ＭＤＡＣ（アナログ演算回路）２０１は、第１のデジタルコードＤＡ及びアナログ入力信号ＶＩを基に、ＶＯ＝Ａ×（ＶＩ−ＤＡ×ＫＡ×（ＶＲ／２））で表されるアナログ出力信号ＶＯを出力する。Ａ及びＶＲは定数である。

ここで、ＡＤＣセル１０２は、アナログ入力信号ＶＩが＋ＶＲ以上かつ−ＶＲ以下の範囲内であるときに適切なアナログデジタル変換を行うことができる。定数ＫＡは１＜ＫＡ＜２の条件を満たす小数であり、好ましくは５／４以上かつ３／２以下の小数である。Ａは、例えば２である。

図１７は、本発明の他の実施形態によるパイプライン型アナログデジタル変換器の構成例を示す図である。サンプルホールド回路１０１は、外部アナログ入力信号ＶＩＮをサンプルホールドし、１．５ビットＡＤＣセル１０２に出力する。複数の第１の１．５ビットＡＤＣセル１０２が直列に接続されている。第１のＡＤＣセル１０２は、図２の構成を有し、外部アナログ入力信号ＶＩＮ又は前段のＡＤＣセル１０２が出力するアナログ出力信号をアナログ入力信号として入力し、そのアナログ入力信号を３値（１．５ビット）のデジタルコードＤＢ１又はＤＢ２等に変換し、その量子化誤差のアナログ出力信号を後段のＡＤＣセル１０２に出力する。２ビットフラッシュＡＤＣ１０５は、最終段のＡＤＣセル１０２のアナログ出力信号を２ビットのデジタルコードＤＢｎに変換する。第２のロジック演算回路１０６は、デジタルコードＤＢ１〜ＤＢｎを基にデジタル出力信号Ｄｏｕｔを出力する。なお、本発明の他の実施形態は、上記構成に限定されず、２ビットフラッシュＡＤＣ１０５を、３ビット以上のフラッシュＡＤＣとしてもよい。

図１８は、本発明の他の実施形態による循環型アナログデジタル変換器の構成例を示す図である。サンプルホールド回路１０１は、アナログ入力信号ＶＩｉをサンプルホールドし、スイッチ１８０２に出力する。ここで、ｉはステージ番号を示す。スイッチ１８０２は、サンプルホールド回路１０１の出力端子を第１の１．５ビットＡＤＣセル１０２又は第２の１．５ビットＡＤＣセル１０３に接続する。第１のＡＤＣセル１０２は、図２の構成を有し、アナログ入力信号を３値（１．５ビット）のデジタルコードＤＢｉに変換し、その量子化誤差のアナログ出力信号ＶＯｉを出力する。第２のＡＤＣセル１０３は、図２２の構成を有し、アナログ入力信号を３値（１．５ビット）のデジタルコードＤＢｉに変換し、その量子化誤差のアナログ出力信号ＶＯｉを出力する。スイッチ１８０３は、第１のＡＤＣセル１０２又は第２のＡＤＣセル１０３のいずれかのアナログ出力信号ＶＯｉを出力する。スイッチ１８０１は、サンプルホールド回路１０１の入力端子をスイッチ１８０３の出力端子及び外部アナログ入力信号ＶＩＮの端子のいずれかに接続する。第１巡目は、スイッチ１８０１は外部アナログ入力信号ＶＩＮの端子とサンプルホールド回路１０１の入力端子とを接続し、スイッチ１８０２はサンプルホールド回路１０１の出力端子と第１のＡＤＣセル１０２のアナログ入力端子とを接続し、スイッチ１８０３は第１のＡＤＣセル１０２のアナログ出力端子をスイッチ１８０１に接続する。第１のＡＤＣセル１０２は、外部アナログ入力信号ＶＩＮをアナログ入力信号ＶＩｉとして入力し、デジタルコードＤＢｉ及びアナログ出力信号ＶＯｉを出力する。ここで、ｉは１である。第２巡目以降は、スイッチ１８０１はスイッチ１８０３の出力端子とサンプルホールド回路１０１の入力端子とを接続し、スイッチ１８０２はサンプルホールド回路１０１の出力端子と第２のＡＤＣセル１０３のアナログ入力端子とを接続し、スイッチ１８０３は第２のＡＤＣセル１０３のアナログ出力端子をスイッチ１８０１に接続する。第２のＡＤＣセル１０３は、前段のアナログ出力信号ＶＯｉ−１をアナログ入力信号ＶＩｉとして入力し、デジタルコードＤＢｉ及びアナログ出力信号ＶＯｉを出力する。以後、循環処理を行うことにより、デジタルコードＤＢ１，ＤＢ２，・・・が得られる。第２のロジック演算回路１０６は、デジタルコードＤＢ１，ＤＢ２，・・・を基にデジタル出力信号Ｄｏｕｔを出力する。尚、ここで第１のＡＤＣセル１０２と第２のＡＤＣセル１０３は、アナログ演算とデジタル変換（以降“変換動作”と称す。）を満足すればよい。これより、循環処理ごとに図２において、比較器、ＳｕｂＤＡＣ、第１のロジック演算回路のパラメータＫＡを切り替えることにより、第１のＡＤＣセル１０２を使用して、第２のＡＤＣセル１０３の変換動作をさせる方法について説明する。こうすることで、第１のＡＤＣセル１０２と第２のＡＤＣセル１０３はＡＤＣセルのほとんどの構成要素を共通化して使用することができる。例えば、１順目の変換動作においてＫＡ＝５／４に設定すると、Ｓｕｂ ＤＡＣ２１５には＋５／４×ＶＲ及び−５／４×ＶＲの基準電圧を入力し、比較器２２１及び比較器２２２には＋５／１６×ＶＲ及び−５／１６×ＶＲの基準電圧を入力する。そして第１のロジック演算回路２３１は、第１のデジタルコードＤＡが「＋１」、「０」及び「−１」のとき、第２のデジタルコードＤＢはそれぞれ「＋０１．０１」、「００．００」、「−０１．０１」を出力させる。２順目以降の変換動作においてはＫＡ＝１に設定すると、Ｓｕｂ ＤＡＣ２１５には＋ＶＲ及び−ＶＲの基準電圧を入力し、比較器２２１及び比較器２２２には＋１／４×ＶＲ及び−１／４×ＶＲの基準電圧を入力する。そして第１のロジック演算回路２３１は、第１のデジタルコードＤＡが「＋１」、「０」及び「−１」のとき、第２のデジタルコードＤＢはそれぞれ「＋０１．００」、「００．００」、「−０１．００」を出力させる。即ち、第１のＡＤＣセルの変換動作時は±（５／４）ＶＲを基準電圧として与え、第２のＡＤＣセルの変換動作時は、±ＶＲを基準電圧に与え、さらに第１のロジック演算回路の出力コードを切り替えることにより、ほとんどのＡＤＣセルの構成要素を共通化して使用することができる。ここで、循環型アナログデジタル変換器は、逐次比較型アナログデジタル変換器の一種であり、速度は遅いが、回路規模が小さく、かつ、高分解能を容易に実現できる特徴を持つ。

図１９は、本発明の他の実施形態による循環型アナログデジタル変換器の構成例を示す図である。サンプルホールド回路１０１は、アナログ入力信号ＶＩｉをサンプルホールドし、第１の１．５ビットＡＤＣセル１０２に出力する。ここで、ｉはステージ番号を示す。１．５ビットＡＤＣセル１０２は、図２の構成を有し、アナログ入力信号ＶＩｉを３値（１．５ビット）のデジタルコードＤＢｉに変換し、その量子化誤差のアナログ出力信号ＶＯｉを出力する。スイッチ１９０１は、サンプルホールド回路１０１の入力端子をアナログ出力信号ＶＯｉの端子及び外部アナログ入力信号ＶＩＮの端子のいずれかに接続する。最初、スイッチ１９０１は、外部アナログ入力信号ＶＩＮの端子とサンプルホールド回路１０１の入力端子とを接続する。ＡＤＣセル１０２は、外部アナログ入力信号ＶＩＮをアナログ入力信号ＶＩｉとして入力し、デジタルコードＤＢｉ及びアナログ出力信号ＶＯｉを出力する。ここで、ｉは１である。次に、スイッチ１９０１は、アナログ出力信号ＶＯｉの端子とサンプルホールド回路１０１の入力端子とを接続する。ＡＤＣセル１０２は、アナログ出力信号ＶＯ１をアナログ入力信号ＶＩ２として入力し、デジタルコードＤＢ２及びアナログ出力信号ＶＯ２を出力する。以後、循環処理を行うことにより、ＡＤＣセル１０２は異なるタイミングで複数のデジタルコードＤＢ１，ＤＢ２，・・・を出力する。第２のロジック演算回路１０６は、複数のデジタルコードＤＢ１，ＤＢ２，・・・を基にデジタル出力信号Ｄｏｕｔを出力する。

上記実施形態によれば、同一のダイナミックレンジに対して、オペアンプのアナログ出力範囲（ＶＯＦ／ＶＩＲ）を低減出来る。例えば、ＫＡが１のときのアナログ出力範囲（ＶＯＦ／ＶＩＲ）が１であるのに対し、ＫＡが４／３近傍ではアナログ出力範囲（ＶＯＦ／ＶＩＲ）を２／３に低減出来る。オペアンプのアナログ出力範囲は、動作電源電圧に依存する。簡単に考えるために、オペアンプのアナログ出力範囲が動作電源電圧に比例すると考えると、オペアンプのアナログ出力範囲が２／３になると、電源電圧を２／３倍低減出来る事になり、微細化プロセスで有効な手段となる。その場合、ダイナミックレンジ自体は変化無い為、容量値も図２２のＡＤＣセル１０３と同等で良く、従って、電源電流も同じとなる。従って、消費電力で考えると、電源電圧が低下した分だけ、即ち、２／３倍低減可能となる。

以上のように、ＡＤＣセル１０２は、信号のダイナミックレンジを損なう事無く、オペアンプのアナログ出力範囲の低減を図る事が可能となる。また、ＡＤＣセル１０２は初段のみに使用するだけで、２段目以降のＡＤＣセル１０３の性能改善が同時に図れる。

また、同一電源電圧及び同一のオペアンプのアナログ出力範囲で考える場合は、ダイナミックレンジを最大３／２倍拡大可能となる。信号振幅が３／２倍になれば、ノイズ自体の許容値も３／２倍まで緩和出来る。容量値は許容ノイズの２乗に反比例する為、容量値は４／９倍低減出来る。電源電流は、容量値に比例する為、電源電流も４／９倍低減出来る。即ち、本実施形態によるＡＤＣセル１０２は、同一電源電圧では消費電力を約半減出来、改善効果は大きい。また、容量値低減による小型化が可能である。

図３２は、１．５ビット、２ビット及び３ビットＡＤＣセルのＫＡの値と入力信号フルスケールＶＩＦ及び出力信号フルスケールＶＯＦの比との関係を示す図である。上記では１．５ビットＡＤＣセルの場合を説明したが、以下、Ｎビット（Ｎは自然数）ＡＤＣセルについて説明する。１．５ビットＡＤＣセルは１ビットの判定で１ビット２領域に１つの冗長領域(＋ＫＡ／４以下で−ＫＡ／４より大きい領域。つまりＤＡ＝０である領域)を持っているので、３領域で１．５ビットＡＤＣセルと呼ばれる。よって、１．５ビットＡＤＣセルのＮは１である。特性３２０１は、上記の１．５ビットＡＤＣセル（比較回路２０２が３領域で比較）の特性である。特性３２０２は、２ビットＡＤＣセル（比較回路が５又は７領域で比較）の特性である。特性３２０３は、３ビットＡＤＣセル（比較回路が９、１１、１３又は１５領域で比較）の特性である。

上記の式（７）及び（８）では、１．５ビットＡＤＣセルのアナログ出力信号ＶＯ及びデジタルコードＤＢを示した。これに対し、ＮビットＡＤＣセルのアナログ出力信号ＶＯ及びデジタルコードＤＢは次式（９）及び（１０）のようになる。ここで、定数Ａは、２^Ｎが好ましいが、２^Ｎ以外の値でもよい。
ＶＯ＝Ａ×（ＶＩ−ＤＡ×ＫＡ×（ＶＲ／Ａ）） ・・・（９）
ＤＢ＝ＤＡ×ＫＡ ・・・（１０）

特性３２０１、３２０２及び３２０３では、ＫＡを１より大きくかつ２未満の小数値にすることにより、ＶＯＦ／ＶＩＦを１より小さくし、入力信号フルスケールＶＩＦに対して出力信号フルスケールＶＯＦを小さくすることができる。

特性３２０１は、ＫＡが１のときにＶＯＦ／ＶＩＦが１であり、ＫＡが２のときにＶＯＦ／ＶＩＦが１であり、ＶＯＦ／ＶＩＦの最小値は０．６６である。

特性３２０２は、ＫＡが１のときにＶＯＦ／ＶＩＦが１であり、ＫＡが２のときにＶＯＦ／ＶＩＦが１であり、ＶＯＦ／ＶＩＦの最小値は０．５７である。

特性３２０３は、ＫＡが１のときにＶＯＦ／ＶＩＦが１であり、ＫＡが２のときにＶＯＦ／ＶＩＦが１であり、ＶＯＦ／ＶＩＦの最小値は０．５３である。

以上のように、ＫＡが１＜ＫＡ＜２の時はＶＯＦ／ＶＩＦが減少しているのがわかる。ＡＤＣセルの分解能（ビット数）が上がるにつれ、ＶＯＦ／ＶＩＦの低減効果は高まり、入力信号フルスケールＶＩＦと出力信号フルスケールＶＯＦの比は０．５に近づく。

また、図４のように初段のＡＤＣセルのＶＯ／ＶＲ（ＶＯＦ／ＶＩＦ）の絶対値を３／４（＝０．７５）以下にすれば、図５のように２段目以降のＡＤＣセルのＶＯ／ＶＲの絶対値を０．５以下にすることができる。

領域数が奇数のときには、ＫＡが（２^Ｎ−３／４）／（２^Ｎ−１）以上かつ３／２以下であれば、ＶＯＦ／ＶＩＦを０．７５以下にすることができる。特性３２０１では、ＫＡが５／４以上かつ３／２以下の範囲で、ＶＯＦ／ＶＩＦを０．７５以下にすることができる。特性３２０２では、ＫＡが１３／１２以上かつ３／２以下の範囲で、ＶＯＦ／ＶＩＦを０．７５以下にすることができる。特性３２０３では、ＫＡが２９／２８以上かつ３／２以下の範囲で、ＶＯＦ／ＶＩＦを０．７５以下にすることができる。

図３３〜図３５は、２ビットＡＤＣセル（比較回路が５又は７領域で比較）の入出力特性を示し、図３２の特性３２０２に対応する。横軸はＶＩ／ＶＲを示し、縦軸はＶＯ／ＶＲを示す。

図３３は、ＫＡが１のときの２ビットＡＤＣセル（比較回路が７領域で比較）の入出力特性を示す図である。ＶＯ／ＶＲは、最大値が１であり、最小値が−１である。

図３４は、ＫＡが１．２５のときの２ビットＡＤＣセル（比較回路が７領域で比較）の入出力特性を示す図である。ＶＯ／ＶＲは、最大値が０．６２５であり、最小値が−０．６２５である。

図３５は、ＫＡが１．７５のときの２ビットＡＤＣセル（比較回路が５領域で比較）の入出力特性を示す図である。ＶＯ／ＶＲは、最大値が０．８７５であり、最小値が−０．８７５である。

図３３〜図３５に示すように、ＫＡを１から増加すると、途中で領域数が７から５に変化する。図３３及び図３４は領域数が７であり、図３５は領域数が５である。

図３６は、２ビット及び３ビットＡＤＣセル（比較回路が偶数領域で比較）のＫＡの値と入力信号フルスケールＶＩＦ及び出力信号フルスケールＶＯＦの比との関係を示す図である。特性３６０２は、２ビットＡＤＣセル（比較回路が４又は６領域で比較）の特性である。特性３６０３は、３ビットＡＤＣセル（比較回路が８、１０、１２又は１４領域で比較）の特性である。

特性３６０２及び３６０３では、ＫＡを１より大きくかつ２未満の小数値にすることにより、ＶＯＦ／ＶＩＦを１より小さくし、入力信号フルスケールＶＩＦに対して出力信号フルスケールＶＯＦを小さくすることができる。

特性３６０２は、ＫＡが２のときにＶＯＦ／ＶＩＦが１であり、ＶＯＦ／ＶＩＦの最小値は０．６６である。

特性３２０３は、ＫＡが２のときにＶＯＦ／ＶＩＦが１であり、ＶＯＦ／ＶＩＦの最小値は０．５７である。

以上のように、ＫＡが１＜ＫＡ＜２の時はＶＯＦ／ＶＩＦが減少しているのがわかる。ＡＤＣセルの分解能（ビット数）が上がるにつれ、ＶＯＦ／ＶＩＦの低減効果は高まり、入力信号フルスケールＶＩＦと出力信号フルスケールＶＯＦの比は０．５に近づく。

また、図４のように初段のＡＤＣセルのＶＯ／ＶＲ（ＶＯＦ／ＶＩＦ）の絶対値を３／４（＝０．７５）以下にすれば、図５のように２段目以降のＡＤＣセルのＶＯ／ＶＲの絶対値を０．５以下にすることができる。

領域数が偶数のときには、ＫＡが（２^Ｎ−３／４）／（２^Ｎ−３／２）以上かつ３／２以下であれば、ＶＯＦ／ＶＩＦを０．７５以下にすることができる。特性３６０２では、ＫＡが１３／１０以上かつ３／２以下の範囲で、ＶＯＦ／ＶＩＦを０．７５以下にすることができる。特性３６０３では、ＫＡが２９／２６以上かつ３／２以下の範囲で、ＶＯＦ／ＶＩＦを０．７５以下にすることができる。

図３７及び図３８は、２ビットＡＤＣセル（比較回路が４又は６領域で比較）の入出力特性を示し、図３６の特性３６０２に対応する。横軸はＶＩ／ＶＲを示し、縦軸はＶＯ／ＶＲを示す。

図３７は、ＫＡが２のときの２ビットＡＤＣセル（比較回路が４領域で比較）の入出力特性を示す図である。ＶＯ／ＶＲは、最大値が１であり、最小値が−１である。

図３８は、ＫＡが１．５のときの２ビットＡＤＣセル（比較回路が６領域で比較）の入出力特性を示す図である。ＶＯ／ＶＲは、最大値が０．７５であり、最小値が−０．７５である。

図３７及び図３８に示すように、ＫＡを１から増加すると、途中で領域数が４から６に変化する。図３７は領域数が４であり、図３８は領域数が６である。

図５０は、ＮビットＡＤＣセルの構成及び特性を示す図である。第１段目はＫＡ＝１のときのＮビットＡＤＣセル（領域数が奇数）を示し、第２段目は１＜ＫＡ＜２のときのＮビットＡＤＣセル（領域数が奇数）を示し、第３段目がＫＡ＝２のときのＮビットＡＤＣセル（領域数が偶数）を示し、第４段目がＫＡ＜２のときのＮビットＡＤＣセル（領域数が偶数）を示す。

領域数Ｑは、図２の比較回路２０２が比較する領域数を示す。Ｎは自然数のビット数である。例えば１．５ビットＡＤＣセルの場合はＮが１である。１．５ビットＡＤＣセルは１ビットの判定で１ビット２領域に１つの冗長領域(＋ＫＡ／４以下で−ＫＡ／４より大きい領域。つまりＤＡ＝０である領域)を持っている。比較数は、比較回路２０２内の比較器２２１及び２２２の数を示し、Ｑ−１個である。比較レベルは、比較回路２０２で用いられる比較レベルである。デジタルコードＤＢ及びアナログ出力信号ＶＯは、上記の説明通りである。

本実施形態では、上記の図３２で説明したように、図５０の第２段目のＮビットＡＤＣセル（領域数が奇数）では１＜ＫＡ＜２の条件を満たすようにする。その際、領域数Ｑは、２^Ｎ＋１以上かつ２^Ｎ＋１−１以下である。また、第１のデジタルコードＤＡ及び第２のデジタルコードＤＢは、領域数Ｑと同じＱ値で表現される。比較回路２０２の複数の比較レベル（基準電圧）は±ＫＡ×ＶＲ×Ｃ／２^Ｎ＋１であり、領域数Ｑが奇数のときにはＣは±１，±３，・・・，±（Ｑ−２）である。第１のデジタルコードＤＡは、領域数Ｑが奇数のときには０，±１，±２，・・・，±（Ｑ−１）／２のＱ値で表現される。

また、本実施形態では、上記の図３６で説明したように、図５０の第４段目のＮビットＡＤＣセル（領域数が偶数）ではＫＡ＜２の条件を満たすようにする。その際、領域数Ｑは、２^Ｎ＋２以上かつ２^Ｎ＋１−２以下である。また、第１のデジタルコードＤＡ及び第２のデジタルコードＤＢは、領域数Ｑと同じＱ値で表現される。比較回路２０２の複数の比較レベル（基準電圧）は±ＫＡ×ＶＲ×Ｃ／２^Ｎ＋１であり、領域数Ｑが偶数のときにはＣは０，±２，±４，・・・，±（Ｑ−２）である。第１のデジタルコードＤＡは、領域数Ｑが偶数のときには±１／２，±３／２，・・・，±（Ｑ−３）／２のＱ値で表現される。

本実施形態は、図３２及び図３６で説明したように、ＶＯＦ／ＶＩＦが最大で１／２に削減される。また、ＡＤＣセルのダイナミックレンジＤＲＦは２^Ｎであるとき、ダイナミックレンジＤＲＦとＡＤＣセルの出力信号フルスケールＶＯＦとの比Ｒで考えると、ＶＯＦ／ＶＩＦが１／２になると、比Ｒは２倍の改善が可能となる。本実施形態は、マルチビットＡＤＣセルにおいて、比Ｒ（ＤＲＦ／ＶＯＦ）を２倍大きくすることができる。すなわち、ダイナミックレンジＤＲＦは２^Ｎであるとき、出力信号フルスケールＶＯＦを１／２にすることができるので、比Ｒを２^Ｎ＋１にすることができる。

図４７は、ＮビットＡＤＣセルを用いたパイプライン型アナログデジタル変換器の構成例を示す図であり、図１に対応する。アナログデジタル変換器は、外部アナログ入力信号ＶＩをアナログデジタル変換し、デジタル出力信号Ｄｏｕｔを出力する。最初段のＮビットＡＤＣセル４７０１、２段目以降の複数のＭビットＡＤＣセル４７０２、及び最終段の２ビットフラッシュ（並列型）ＡＤＣ４７０３は直列に接続される。ＡＤＣセル４７０１は、ＫＡが１より大きくかつ２未満の範囲の小数値であり、アナログ入力信号ＶＩＮを入力し、そのアナログ入力信号をＮビットのデジタルコードＤＢ１に変換し、その量子化誤差のアナログ出力信号を後段のＡＤＣセル４７０２に出力する。その詳細は、後に説明する。ＡＤＣセル４７０２は、ＫＡが１以下の小数値であり、前段のＡＤＣセル４７０１又は４７０２から出力されるアナログ出力信号をアナログ入力信号として入力し、そのアナログ入力信号をＭビットのデジタルコードＤＢ２等に変換し、その量子化誤差のアナログ出力信号を後段のＡＤＣセル４７０２又はフラッシュＡＤＣ４７０３に出力する。２ビットフラッシュＡＤＣ４７０３は、前段のＡＤＣセル４７０２のアナログ出力信号を２ビットのデジタルコードＤＢｎに変換する。第２のロジック演算回路４７０４は、上述と同様に、デジタルコードＤＢ１〜ＤＢｎを基にデジタル出力信号Ｄｏｕｔを出力する。また、第２のロジック演算回路４７０４は、上述のように、図９に示すデジタル出力信号生成部９０１及びオーバーレンジ処理部９０２の処理を行う。パイプライン型アナログデジタル変換器は、高速かつ高精度なアナログデジタル変換が可能である。

なお、本発明の実施形態は、上記構成に限定されず、２ビットフラッシュＡＤＣ４７０３を、３ビット以上のフラッシュＡＤＣとしてもよい。また、図１と同様に、サンプルホールド回路１０１を設けてもよい。また、ＡＤＣセル４７０２も、ＡＤＣセル４７０１と同様に、ＫＡを１より大きくかつ２未満の小数値に設定してもよい。本実施形態は、少なくとも１個のＡＤＣセルのＫＡが１より大きくかつ２未満の小数値に設定されていればよい。また、２段目以降のいずれかのＡＤＣセル４７０２は、２ビット以上のＡＤＣセルが好ましい。

図３９は、図４７のパイプライン型アナログデジタル変換器の特性を示す図である。初段のＡＤＣセル４７０１は、ＫＡ＝１．２５の２ビットＡＤＣセル（領域数が７）であり、その特性は図３４に示した通りである。２段目以降のＡＤＣセル４７０２は、ＫＡ＝１の２ビットＡＤＣセル（領域数が７）である。

図３９において、横軸はＶＩＮ／ＶＲを示し、縦軸はＶＯ／ＶＲを示す。特性３９０２は、２段目の２ビットＡＤＣセル（領域数が７、ＫＡ＝１）４７０２の特性である。特性３９０３は、３段目の２ビットＡＤＣセル（領域数が７、ＫＡ＝１）４７０２の特性である。

２段目以降の２ビットＡＤＣセル４７０２内の比較回路は、６個の比較器３９１１〜３９１６を有する（図４３参照）。比較器３９１１は比較レベル＋５／８×ＶＲと比較し、比較器３９１２は比較レベル＋３／８×ＶＲと比較し、比較器３９１３は比較レベル＋１／８×ＶＲと比較し、比較器３９１４は比較レベル−１／８×ＶＲと比較し、比較器３９１５は比較レベル−３／８×ＶＲと比較し、比較器３９１６は比較レベル−５／８×ＶＲと比較する。

２段目以降のＡＤＣセルの特性３９０２及び３９０３は、ＶＯ／ＶＲの最大値が０．５であり、最小値が−０．５である。したがって、３段目以降のＡＤＣセルにおいて、比較器３９１１〜３９１６の中で、比較レベルが＋０．５×ＶＲより高い比較器及び比較レベルが−０．５×ＶＲより低い比較器は不要である。すなわち、３段目以降のＡＤＣセルにおいて、比較器３９１１及び３９１６が不要になる。

図４０は、図４７のパイプライン型アナログデジタル変換器の他の特性を示す図である。図４０が図３９と異なる点は、２段目以降のＡＤＣセルのＫＡが０．８７５であり、ＫＡが１より小さい小数値である点である。

初段のＡＤＣセル４７０１は、ＫＡ＝１．２５の２ビットＡＤＣセル（領域数が７）であり、その特性は図３４に示した通りである。２段目以降のＡＤＣセル４７０２は、ＫＡ＝０．８７５の２ビットＡＤＣセル（領域数が７）である。

図４０において、横軸はＶＩＮ／ＶＲを示し、縦軸はＶＯ／ＶＲを示す。特性４００２は、２段目の２ビットＡＤＣセル（領域数が７、ＫＡ＝０．８７５）４７０２の特性である。特性４００３は、３段目の２ビットＡＤＣセル（領域数が７、ＫＡ＝０．８７５）４７０２の特性である。

最終段の３ビットフラッシュＡＤＣ４７０３内の比較回路は、７個の比較器４０１１〜４０１７を有する。比較器４０１１は比較レベル＋３／４×ＶＲと比較し、比較器４０１２は比較レベル＋１／２×ＶＲと比較し、比較器４０１３は比較レベル＋１／４×ＶＲと比較し、比較器４０１４は比較レベル０と比較し、比較器４０１５は比較レベル−１／４×ＶＲと比較し、比較器４０１６は比較レベル−１／２×ＶＲと比較し、比較器４０１７は比較レベル−３／４×ＶＲと比較する。

２段目以降のＡＤＣセルの特性４００２及び４００３は、ＶＯ／ＶＲの最大値が０．４３７５であり、最小値が−０．４３７５である。図３９の場合より、さらにＶＯ／ＶＲの絶対値を小さくすることができる。したがって、最終段のフラッシュＡＤＣ４７０３において、比較器４０１１〜４０１７の中で、比較レベルが＋０．５×ＶＲ以上の比較器及び比較レベルが−０．５×ＶＲ以下の比較器は不要である。すなわち、最終段のフラッシュＡＤＣ４７０３において、比較器４０１１、４０１２、４０１６及び４０１７が不要になる。また、図３９と同様に、３段目以降のＡＤＣセルにおいて、比較器３９１１及び３９１６が不要になる。

以上のように、ダイナミックレンジＤＲＦを維持したまま、ＡＤＣセルの出力信号フルスケールＶＯＦを低減することができる。その効果は初段のＡＤＣセルにおいて最大で半分に低減できる。これは電源電圧を低減することができ、微細なプロセスで有効である。さらに出力信号フルスケールＶＯＦを従来のＡＤＣセルと同一にすれば、入力信号フルスケールＶＩＦが拡大できる。本実施形態のＡＤＣセルの場合、入力信号フルスケールＶＩＦが２倍に拡大できればノイズ自体の許容値も半分になり、容量値は２の２乗、つまり１／４まで削減できる。電力と容量値はほぼ比例するので電力も１／４になる。

出力信号フルスケールＶＯＦが小さくなることにより、不要となった入力信号フルスケールＶＩＦの比較器の判定は不要になり、比較器の数を削減することができる。図３９のように、初段にＫＡ＝１．２５のＡＤＣセルを用い、２段目以降にＫＡ＝１のＡＤＣセルを用いた場合、３段目以降の出力範囲を（−０．５≦（ＶＯ／ＶＲ）≦０．５）に抑えることができる。これにより、｜０．５｜＜ＶＩの判定を行う比較器が不要となる。さらに、２段目のＡＤＣセルをＫＡ＜１に設定することにより、図４０のように出力信号フルスケールＶＯＦはさらに下がり、比較レベル±１／２×ＶＲの比較器も不要となる。

図４１は、２ビットＡＤＣセル（領域数が７）の構成例を示すブロック図であり、図２に対応する。ＭＤＡＣ４１０１は図２のＭＤＡＣ２０１に対応し、比較回路４１０２は図２の比較回路２０２に対応し、第１のロジック演算回路４１０３は第１の図２のロジック演算回路２０３に対応する。アナログ入力信号ＶＩは、図４７に示すように、外部アナログ入力信号ＶＩＮ又は前段のＡＤＣセル４７０１若しくは４７０２のアナログ出力信号ＶＯである。

比較回路４１０２は、６個の基準電圧＋ＫＡ×５×ＶＲ／８、＋ＫＡ×３×ＶＲ／８、＋ＫＡ×１×ＶＲ／８、−ＫＡ×１×ＶＲ／８、−ＫＡ×３×ＶＲ／８及び−ＫＡ×５×ＶＲ／８を基にアナログ入力信号ＶＩを比較し、アナログ入力信号ＶＩの大きさに応じて７値（７領域）の第１のデジタルコードＤＡを出力する。

第１のデジタルコードＤＡは、ＶＩ＞＋ＫＡ×５×ＶＲ／８であれば３、＋ＫＡ×３×ＶＲ／８＜ＶＩ≦＋ＫＡ×５×ＶＲ／８であれば２、＋ＫＡ×１×ＶＲ／８＜ＶＩ≦＋ＫＡ×３×ＶＲ／８であれば１、｜ＶＩ｜≦＋ＫＡ×１×ＶＲ／８であれば０、−ＫＡ×３×ＶＲ／８≦ＶＩ＜−ＫＡ×１×ＶＲ／８であれば−１、−ＫＡ×５×ＶＲ／８≦ＶＩ＜−ＫＡ×３×ＶＲ／８であれば−２、ＶＩ＜−ＫＡ×５×ＶＲ／８であれば−３である。

第１のロジック演算回路４１０３は、第１のデジタルコードＤＡを基にＤＢ＝ＤＡ×ＫＡで表される７値の第２のデジタルコードＤＢを出力する。第２のデジタルコードＤＢは、ＤＡ＝３であればＫＡ×「１１」、ＤＡ＝２であればＫＡ×「１０」、ＤＡ＝１であればＫＡ×「０１」、ＤＡ＝０であれば「００」、ＤＡ＝−１であれば−ＫＡ×「０１」、ＤＡ＝−２であれば−ＫＡ×「１０」、ＤＡ＝−３であれば−ＫＡ×「１１」になる。第２のデジタルコードＤＢは、図４７の第２のロジック演算回路４７０４に出力される。

ＭＤＡＣ４１０１は、アナログ入力信号ＶＩ及び第１のデジタルコードＤＡを入力し、ＶＯ＝４×（ＶＩ−ＤＡ×ＫＡ×（ＶＲ／４））で表されるアナログ出力信号ＶＯを出力する。アナログ出力信号ＶＯは、図４７の次段のＡＤＣセル４７０２又はフラッシュＡＤＣ４７０３に出力される。

図４２は、ＫＡ＝１．２５のときの図４１の２ビットＡＤＣセル（領域数が７）の構成例を示すブロック図である。

比較回路４１０２は、６個の基準電圧＋１．２５×５×ＶＲ／８、＋１．２５×３×ＶＲ／８、＋１．２５×１×ＶＲ／８、−１．２５×１×ＶＲ／８、−１．２５×３×ＶＲ／８及び−１．２５×５×ＶＲ／８を基にアナログ入力信号ＶＩを比較し、アナログ入力信号ＶＩの大きさに応じて７値（７領域）の第１のデジタルコードＤＡを出力する。

第１のデジタルコードＤＡは、ＶＩ＞＋１．２５×５×ＶＲ／８であれば３、＋１．２５×３×ＶＲ／８＜ＶＩ≦＋１．２５×５×ＶＲ／８であれば２、＋１．２５×１×ＶＲ／８＜ＶＩ≦＋１．２５×３×ＶＲ／８であれば１、｜ＶＩ｜≦＋１．２５×１×ＶＲ／８であれば０、−１．２５×３×ＶＲ／８≦ＶＩ＜−１．２５×１×ＶＲ／８であれば−１、−１．２５×５×ＶＲ／８≦ＶＩ＜−１．２５×３×ＶＲ／８であれば−２、ＶＩ＜−１．２５×５×ＶＲ／８であれば−３である。

第１のロジック演算回路４１０３は、第１のデジタルコードＤＡを基にＤＢ＝ＤＡ×１．２５で表される７値の第２のデジタルコードＤＢを出力する。第２のデジタルコードＤＢは、ＤＡ＝３であれば「１１．１１」、ＤＡ＝２であれば「１０．１０」、ＤＡ＝１であれば「０１．０１」、ＤＡ＝０であれば「００．００」、ＤＡ＝−１であれば「−０１．０１」、ＤＡ＝−２であれば「−１０．１０」、ＤＡ＝−３であれば「−１１．１１」になる。

ＭＤＡＣ４１０１は、アナログ入力信号ＶＩ及び第１のデジタルコードＤＡを入力し、ＶＯ＝４×（ＶＩ−ＤＡ×１．２５×（ＶＲ／４））で表されるアナログ出力信号ＶＯを出力する。

図４３は、図４２の２ビットＡＤＣセルの構成例を示す図であり、図２に対応する。ＡＤＣセルは、ＭＤＡＣ４１０１、比較回路４１０２及び第１のロジック演算回路４１０３を有する。ＭＤＡＣ４１０１は、容量１４１５，１４１６，１４１７と、容量１４１５，１４１６，１４１７の第１の端子の相互接続点の電圧を入力し、アナログ出力信号（電圧）ＶＯを出力するためのオペアンプ１４１９と、第１のデジタルコードＤＡを基にアナログ信号ＶＤ１及びＶＤ２を出力するデジタルアナログ変換器（Ｓｕｂ ＤＡＣ）１４１８と、容量１４１５の第２の端子をアナログ入力信号（電圧）ＶＩの端子及びオペアンプ１４１９の出力端子のいずれかに接続するためのスイッチ１４１１と、容量１４１６の第２の端子をアナログ入力信号ＶＩの端子に接続するためのスイッチ１４１２と、容量１４１７の第２の端子をアナログ入力信号ＶＩの端子に接続するためのスイッチ１４１３と、容量１４１５，１４１６，１４１７の第１の端子の相互接続点と基準電位とを接続するためのスイッチ１４１４とを有する。容量１４１５及び１４１７は容量値がＣであり、容量１４１６は容量値が２Ｃである。オペアンプ１４１９は、−入力端子が容量１４１５，１４１６，１４１７の第１の端子の相互接続点に接続され、＋入力端子が基準電位に接続される。アナログ信号ＶＤ１は容量１４１７の第２の端子に出力され、アナログ信号ＶＤ２は容量１４１６の第２の端子に出力される。

比較回路４１０２は、６個の比較器１４２１〜１４２６及びロジック回路１４２７を有する。第１のロジック演算回路４１０３は、ロジック回路１４３１を有する。

比較回路４１０２は、図４２に示すように、６個の基準電圧＋１．２５×５×ＶＲ／８、＋１．２５×３×ＶＲ／８、＋１．２５×１×ＶＲ／８、−１．２５×１×ＶＲ／８、−１．２５×３×ＶＲ／８及び−１．２５×５×ＶＲ／８を基にアナログ入力信号ＶＩを比較し、アナログ入力信号ＶＩの大きさに応じて７値（７領域）の第１のデジタルコードＤＡを出力する。

比較器１４２１は、アナログ入力信号ＶＩが基準電圧＋１．２５×５×ＶＲ／８より高ければ出力信号をハイレベルにし、基準電圧＋１．２５×５×ＶＲ／８より低ければ出力信号をローレベルにする。比較器１４２２は、アナログ入力信号ＶＩが基準電圧＋１．２５×３×ＶＲ／８より高ければ出力信号をハイレベルにし、基準電圧＋１．２５×３×ＶＲ／８より低ければ出力信号をローレベルにする。比較器１４２３は、アナログ入力信号ＶＩが基準電圧＋１．２５×１×ＶＲ／８より高ければ出力信号をハイレベルにし、基準電圧＋１．２５×１×ＶＲ／８より低ければ出力信号をローレベルにする。比較器１４２４は、アナログ入力信号ＶＩが基準電圧−１．２５×１×ＶＲ／８より高ければ出力信号をハイレベルにし、基準電圧−１．２５×１×ＶＲ／８より低ければ出力信号をローレベルにする。比較器１４２５は、アナログ入力信号ＶＩが基準電圧−１．２５×３×ＶＲ／８より高ければ出力信号をハイレベルにし、基準電圧−１．２５×３×ＶＲ／８より低ければ出力信号をローレベルにする。比較器１４２６は、アナログ入力信号ＶＩが基準電圧−１．２５×５×ＶＲ／８より高ければ出力信号をハイレベルにし、基準電圧−１．２５×５×ＶＲ／８より低ければ出力信号をローレベルにする。

ロジック回路１４２７は、比較器１４２１〜１４２６の出力信号を基に第１のデジタルコードＤＡを出力する。第１のデジタルコードＤＡは、ＶＩ＞＋１．２５×５×ＶＲ／８であれば３、＋１．２５×３×ＶＲ／８＜ＶＩ≦＋１．２５×５×ＶＲ／８であれば２、＋１．２５×１×ＶＲ／８＜ＶＩ≦＋１．２５×３×ＶＲ／８であれば１、｜ＶＩ｜≦＋１．２５×１×ＶＲ／８であれば０、−１．２５×３×ＶＲ／８≦ＶＩ＜−１．２５×１×ＶＲ／８であれば−１、−１．２５×５×ＶＲ／８≦ＶＩ＜−１．２５×３×ＶＲ／８であれば−２、ＶＩ＜−１．２５×５×ＶＲ／８であれば−３である。

図４４は、第１のロジック演算回路４１０３及びデジタルアナログ変換器（Ｓｕｂ ＤＡＣ）１４１８の動作を説明するための図である。

第１のロジック演算回路４１０３は、第１のデジタルコードＤＡを基にＤＢ＝ＤＡ×１．２５で表される７値の第２のデジタルコードＤＢを出力するロジック回路１４３１を有する。第２のデジタルコードＤＢは、ＤＡ＝３であれば「＋１１．１１」、ＤＡ＝２であれば「＋１０．１０」、ＤＡ＝１であれば「＋０１．０１」、ＤＡ＝０であれば「００．００」、ＤＡ＝−１であれば「−０１．０１」、ＤＡ＝−２であれば「−１０．１０」、ＤＡ＝−３であれば「−１１．１１」になる。

デジタルアナログ変換器（Ｓｕｂ ＤＡＣ）１４１８は、＋１．２５×ＶＲ及び−１．２５×ＶＲの基準電圧及び第１のデジタルコードＤＡを入力し、アナログ信号ＶＤ１及びＶＤ２を出力する。アナログ信号ＶＤ１は、ＤＡ＝３又は１であれば＋１．２５×ＶＲ、ＤＡ＝２、０又は−２であれば０、ＤＡ＝−１又は−３であれば−１．２５×ＶＲになる。アナログ信号ＶＤ２は、ＤＡ＝３又は２であれば＋１．２５×ＶＲ、ＤＡ＝１、０又は−１であれば０、ＤＡ＝−２又は−３であれば−１．２５×ＶＲになる。

次に、ＭＤＡＣ４１０１の動作を説明する。まず、スイッチ１４１１はアナログ入力信号ＶＩの端子と容量１４１５の第２の端子とを接続し、スイッチ１４１２はアナログ入力信号ＶＩの端子と容量１４１６の第２の端子とを接続し、スイッチ１４１３はアナログ入力信号ＶＩの端子と容量１４１７の第２の端子とを接続し、スイッチ１４１４は容量１４１５，１４１６，１４１７の第１の端子の相互接続点と基準電位とを接続する。容量１４１５〜１４１７は、アナログ入力信号ＶＩにより充電される。次に、スイッチ１４１１はオペアンプ１４１９の出力端子と容量１４１５の第２の端子とを接続し、スイッチ１４１２〜１４１４は開いて切断する。これより、オペアンプ１４１９のアナログ出力信号ＶＯは、上式（９）を基に次式のようになる。ここで、Ａ＝２^Ｎ、Ｎ＝２、ＫＡ＝１．２５である。
ＶＯ＝４×（ＶＩ−ＤＡ×１．２５×（ＶＲ／４））

以上のように、基準電圧を±ＶＲとすると、アナログ入力信号ＶＩは図３４に示すように±ＶＲ範囲内である。先ず、６個の比較器１４２１〜１４２６を用いて７個の領域に分け、その値をＤＡ＝（−３，−２，−１，０，１，２，３）とする。ここで、比較レベルは±ＫＡ×（１×ＶＲ／８）、±ＫＡ×（３×ＶＲ／８）、±ＫＡ×（５×ＶＲ／８）、即ち、±１．２５×（１×ＶＲ／８）、±１．２５×（３×ＶＲ／８）、±１．２５×（５×ＶＲ／８）に設定される。第２のデジタルコードＤＢは、（ＶＩＦ／８）の整数倍で有る第１のデジタルコードＤＡに対してＫＡ＝１．２５を乗算した結果である。即ち、ＤＡ＝（−３，−２，−１，０，１，２，３）の各々に対し、第２のデジタルコードＤＢは（−０１１．１１，−０１０．１０，−００１．０１，０００．００，００１．０１，０１０．１０，０１１．１１）になる。一方、アナログ出力信号ＶＯは、ＭＤＡＣ４１０１でアナログ入力信号ＶＩを４倍した信号に対し、ＤＡ×ＫＡ×ＶＲを加減算する。即ち、ＤＡ×１．２５×ＶＲを加減算する。

図３４に、図４３の２ビットＡＤＣセル（領域数が７、ＫＡ＝１．２５）の入出力特性を示す。ダイナミックレンジが（ＤＲＦ／ＶＩＦ）＝４に対して、ＡＤＣセルの出力範囲は（ＶＯＦ／ＶＩＲ）＝０．６２５と狭くなっている事が分かる。

初段に図４３のＡＤＣセルを用い、２段目以降に２ビットＡＤＣセル（領域数が７、ＫＡ＝１）を用いたパイプライン型アナログデジタル変換器における２段目及び３段目のＡＤＣセルの入出力特性を図３９に示す。２段目以降のＡＤＣセルの出力範囲は、（−０．５≦（ＶＯ／ＶＲ）≦０．５）に収まっている。出力範囲が±７／８ＶＲよりも小さく、２段目のＡＤＣセルの出力が折り返される中心付近の±０．５ＶＲに収まるからである。図５１は、アナログ入力信号（ＶＩＮ／ＶＲ）に対しての初段と２段目のデジタルコード（ＤＢ１、ＤＢ２）、及び２段目におけるＡＤ変換結果（ＤＢ１＋ＤＢ２）を示すグラフである。横軸はＶＩＮ／ＶＲで表されるアナログ入力信号を示す。特性５１０１はデジタルコードＤＢ１、特性５１０２はデジタルコードＤＢ２、特性５１０３はデジタル出力信号（ＤＢ１＋ＤＢ２）Ｄｏｕｔ、特性５１０４はアナログ入力信号（ＶＩＮ／ＶＲ）を示す。アナログ入力信号５１０４とデジタル出力信号５１０３が非常によく一致しているのが分かる。

図４５は、初段に図４３の２ビットＡＤＣセル（領域数が７、ＫＡ＝１．２５）を用い、２段目以降に１．５ビットＡＤＣセル（領域数が３、ＫＡ＝１）を用いたパイプライン型アナログデジタル変換器における２段目及び３段目のＡＤＣセルの入出力特性を示す図である。特性４５０２は２段目のＡＤＣセルの特性であり、特性４５０３は３段目のＡＤＣセルの特性である。特性４５０２及び４５０３は、ＶＯ／ＶＲの最大値が０．５であり、ＶＯ／ＶＲの最小値が−０．５である。

２段目以降のＡＤＣセルの出力範囲は、（−０．５≦（ＶＯ／ＶＲ）≦０．５）に収まっている。出力範囲が±３／４ＶＲよりも小さく、２段目のＡＤＣセルの出力が折り返される中心付近の±０．５ＶＲに収まるからである。ＮビットＡＤＣセルにおいてこのように出力範囲が±３／４ＶＲよりも小さくなるＫＡの範囲は、図３２及び図３６より、領域数Ｑが奇数の時には（２^Ｎ−３/４）/（２^Ｎ−１）≦ＫＡ≦３／２であり、領域数Ｑが偶数の時には（２^Ｎ−３/４）/（２^Ｎ−３/２）≦ＫＡ≦３／２になる。

図４６は、初段に図４３の２ビットＡＤＣセル（領域数が７、ＫＡ＝１．２５）を用い、２段目以降に１．５ビットＡＤＣセル（領域数が３、ＫＡ＝０．８７５）を用いたパイプライン型アナログデジタル変換器における２段目及び３段目のＡＤＣセルの入出力特性を示す図である。特性４６０２は２段目のＡＤＣセルの特性であり、特性４６０３は３段目のＡＤＣセルの特性である。特性４６０２及び４６０３は、ＶＯ／ＶＲの最大値が０．４３７５であり、ＶＯ／ＶＲの最小値が−０．４３７５である。

２段目以降のＡＤＣセルの出力範囲は±０．４３７５ＶＲになる。２段目以降のＡＤＣセルのＫＡを１未満（ＫＡ＜１）に設定すると折り返されるリファレンスの加減算の大きさが小さくなり、出力範囲をより小さく設定することができる。図４７のパイプライン型アナログデジタル変換器は、最終段に２ビット以上のフラッシュＡＤＣ４７０３を用いる場合がある。３ビットのフラッシュＡＤＣ４７０３を最終段に設定した場合、フラッシュＡＤＣ４７０３内の７個の比較器４０１１〜４０１７の判定レベルは（＋３／４ＶＲ，＋１／２ＶＲ，＋１／４ＶＲ，０，−１／４ＶＲ，−１／２ＶＲ，−３／４ＶＲ）に設定される。ＫＡ＜１に設定することにより、判定レベル＋３／４ＶＲ，＋１／２ＶＲ，−１／２ＶＲ，−３／４ＶＲを判定する４個の比較器４０１１，４０１２，４０１６，４０１７が不要となる。

ＫＡ＜１のＡＤＣセルは、１＜ＫＡ＜２のＡＤＣセルの後段に設けることが好ましい。

図４８は、ＮビットＡＤＣセルを用いた循環型アナログデジタル変換器の構成例を示す図であり、図１８及び図１９に対応する。ＮビットＡＤＣセル４８０１は、動作切り替え可能なＡＤＣセルである。第１のステージでは、ＡＤＣセル４８０１は図４７の初段のＡＤＣセル４７０１として動作し、アナログ入力信号ＶＩＮを入力し、アナログ出力信号ＶＯ１を入力にフィードバック出力し、第２のデジタルコードＤＢ１を第２のロジック演算回路４７０４に出力する。次に、第２のステージでは、ＡＤＣセル４８０１は図４７の２段目のＡＤＣセル４７０２として動作し、アナログ出力信号ＶＯ１をアナログ入力信号ＶＩ２として入力し、アナログ出力信号ＶＯ２を入力にフィードバック出力し、第２のデジタルコードＤＢ２を第２のロジック演算回路４７０４に出力する。以上のように、第ｉのステージでは、ＡＤＣセル４８０１はｉ段目のＡＤＣセルとして動作し、アナログ出力信号ＶＯｉ−１をアナログ入力信号ＶＩｉとして入力し、アナログ出力信号ＶＯｉを入力にフィードバック出力し、第２のデジタルコードＤＢｉを第２のロジック演算回路４７０４に出力する。第２のロジック演算回路４７０４は、図４７の第２のロジック演算回路４７０４と同様に、第２のデジタルコードＤＢｉを基にデジタル出力信号Ｄｏｕｔを出力する。なお、図１８及び図１９に示すように、サンプルホールド回路１０１を設けてもよい。

以上のように、アナログデジタル変換器は、１個以上のアナログデジタル変換セルを有する。アナログ信号をデジタル信号出力に変換する間に、少なくとも１個以上の前記アナログデジタル変換セルを２回以上使用する。第２のロジック演算回路４７０４は、前記アナログデジタル変換セルの各変換動作で出力する第２のデジタルコードＤＢｉを基にアナログデジタル変換結果のデジタル出力信号Ｄｏｕｔを出力する。前記アナログデジタル変換セルは、少なくとも１回以上は１＜ＫＡ＜２のアナログデジタル変換セルの動作を行う。前記アナログデジタル変換セルの初回の使用は、１＜ＫＡ＜２のアナログデジタル変換セルの動作を行うことが好ましい。

図４９は、図４８の動作切り替え可能なＡＤＣセル４８０１の構成例を示す回路図である。例として、初段の１．５ビットＡＤＣセル（１＜ＫＡ＜２）と２段目以降の１．５ビットＡＤＣセル（ＫＡ＝１）とを切り換え可能なＡＤＣセルを説明する。以下、図４９が図２と異なる点を説明する。

制御信号Ｘがハイレベルになると図２２のＡＤＣセル（ＫＡ＝１）になり、制御信号Ｘがローレベルになると図２のＡＤＣセル（１＜ＫＡ＜２）になる。

デジタルアナログ変換器（Ｓｕｂ ＤＡＣ）２１５は、スイッチにより、制御信号Ｘがハイレベルになると＋ＶＲ及び−ＶＲの基準電圧を入力し、制御信号Ｘがローレベルになると＋ＫＡ×ＶＲ及び−ＫＡ×ＶＲの基準電圧を入力する。

比較器２２１は、スイッチにより、制御信号Ｘがハイレベルになると＋ＶＲ／４及び−ＶＲ／４の基準電圧を入力し、制御信号Ｘがローレベルになると＋ＫＡ×ＶＲ／４及び−ＫＡ×ＶＲ／４の基準電圧を入力する。

第１のロジック演算回路２０３は、制御信号Ｘがハイレベルになると第２のデジタルコードＤＢ＝ＤＡ＋ＤＢ０を出力し、制御信号Ｘがローレベルになると第２のデジタルコードＤＢ＝ＤＡ×ＫＡ＋ＤＢ０を出力する。

以上のように、２種類のＡＤＣセルの大部分は共通化することができるので、ＡＤＣセル４８０１を小型化することができる。

上記実施形態によれば、ＮビットＡＤＣセルにおいて、ダイナミックレンジＤＲＦを維持したまま、ＡＤＣセルの出力信号フルスケールＶＯＦを低減することができる。その効果は最大で半分に低減できる。これは電源電圧を低減することができ、微細なプロセスで有効である。さらに出力信号フルスケールＶＯＦを従来のＡＤＣセルと同一にすれば、入力信号フルスケールＶＩＦが拡大できる。本実施形態のＡＤＣセルの場合、入力信号フルスケールＶＩＦが２倍に拡大できればノイズ自体の許容値も半分になり、容量値は２の２乗、つまり１／４まで削減できる。電力と容量値はほぼ比例するので電力も１／４になる。

また、出力信号フルスケールＶＯＦが小さくなることにより、不要となった入力信号フルスケールＶＩＦの比較器の判定は不要になり、ＡＤＣセル及び／又はフラッシュＡＤＣ内の比較器の数を削減することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

同一のダイナミックレンジに対して、アナログ出力信号の出力範囲を低減でき、電源電圧及び消費電力を低減することができる。また、同一のアナログ出力信号の出力範囲及び同一の電源電圧に対して、ダイナミックレンジを拡大でき、消費電流及び消費電力を低減することができる。

Claims (9)

1. Ｎビットアナログデジタル変換（Ｎは自然数）を行うアナログデジタル変換セルであって、
   複数の基準電圧を基にアナログ入力信号ＶＩを比較し、前記アナログ入力信号ＶＩの大きさに応じて２^N＋１以上かつ２^N+1−１以下であるＱ値の第１のデジタルコードＤＡを出力する比較回路と、
   定数ＫＡが１＜ＫＡ＜２の条件を満たす小数であり、ＤＢ０が定数であり、前記第１のデジタルコードＤＡを基にＤＢ＝ＤＡ×ＫＡ＋ＤＢ０で表されるＱ値の第２のデジタルコードＤＢを出力する第１のロジック演算回路と、
   Ａ及びＶＲが定数であり、前記第１のデジタルコードＤＡ及び前記アナログ入力信号ＶＩを基に、ＶＯ＝Ａ×（ＶＩ−ＤＡ×ＫＡ×（ＶＲ／Ａ））で表されるアナログ出力信号ＶＯを出力するアナログ演算回路と
   を有することを特徴とするアナログデジタル変換セル。
2. 前記比較回路の前記複数の基準電圧は±ＫＡ×ＶＲ×Ｃ／２^N+1であり、前記Ｑ値が奇数のときには前記Ｃは±１，±３，・・・，±（Ｑ−２）であり、前記Ｑ値が偶数のときには前記Ｃは０，±２，±４，・・・，±（Ｑ−２）であることを特徴とする請求項１記載のアナログデジタル変換セル。
3. 前記第１のデジタルコードＤＡは、前記Ｑ値が奇数のときには０，±１，±２，・・・，±（Ｑ−１）／２のＱ値で表現され、前記Ｑ値が偶数のときには±１／２，±３／２，・・・，±（Ｑ−３）／２のＱ値で表現されることを特徴とする請求項１又は２記載のアナログデジタル変換セル。
4. 前記定数ＫＡは、前記Ｑ値が奇数のときには（２^N−３／４）／（２^N−１）以上かつ３／２以下であり、前記Ｑ値が偶数のときには（２^N−３／４）／（２^N−３／２）以上かつ３／２以下であることを特徴とする請求項１〜３のいずれか１項に記載のアナログデジタル変換セル。
5. ２個以上のアナログデジタル変換セルと、
   各アナログデジタル変換セルが出力する第２のデジタルコードを基にアナログデジタル変換結果のデジタル出力信号を出力する第２のロジック演算回路とを有し、
   前記２個以上のアナログデジタル変換セルの内、少なくとも１個以上は、請求項１〜４のいずれか１項に記載のアナログデジタル変換セルであることを特徴とするアナログデジタル変換器。
6. 前記２個以上のアナログデジタル変換セルのうちの初段のアナログデジタル変換セルは、請求項１〜４のいずれか１項に記載のアナログデジタル変換セルであることを特徴とする請求項５記載のアナログデジタル変換器。
7. ２段目以降のアナログデジタル変換セルは、
   Ｎビットアナログデジタル変換（Ｎは自然数）を行うアナログデジタル変換セルであって、
   複数の基準電圧を基にアナログ入力信号ＶＩを比較し、前記アナログ入力信号ＶＩの大きさに応じて２^N＋１以上かつ２^N+1−１以下であるＱ値の第１のデジタルコードＤＡを出力する比較回路と、
   定数ＫＡが１＜ＫＡ＜２又はＫＡ＜１の条件を満たす小数であり、ＤＢ０が定数であり、前記第１のデジタルコードＤＡを基にＤＢ＝ＤＡ×ＫＡ＋ＤＢ０で表されるＱ値の第２のデジタルコードＤＢを出力する第１のロジック演算回路と、
   Ａ及びＶＲが定数であり、前記第１のデジタルコードＤＡ及び前記アナログ入力信号ＶＩを基に、ＶＯ＝Ａ×（ＶＩ−ＤＡ×ＫＡ×（ＶＲ／Ａ））で表されるアナログ出力信号ＶＯを出力するアナログ演算回路とを有し、
   前記比較回路は、Ｑ−２個以下の比較器を有することを特徴とする請求項６記載のアナログデジタル変換器。
8. 前記第２のロジック演算回路は、前記各アナログデジタル変換セルが出力する前記第２のデジタルコードを基に、アナログデジタル変換結果のデジタル出力信号を演算し、前記デジタル出力信号がＡＤ変換可能なコードの最大値よりも大きい値であるときには前記最大値を前記デジタル信号として出力し、前記デジタル出力信号がＡＤ変換可能なコードの最小値よりも小さい値であるときには前記最小値を前記デジタル出力信号として出力することを特徴とする請求項５〜７のいずれか１項に記載のアナログデジタル変換器。
9. １個以上のアナログデジタル変換セルを有し、
   アナログ信号をデジタル信号出力に変換する間に、少なくとも１個以上の前記アナログデジタル変換セルを２回以上使用するアナログデジタル変換器であって、
   前記アナログデジタル変換セルの各変換動作で出力する第２のデジタルコードを基にアナログデジタル変換結果のデジタル出力信号を出力する第２のロジック演算回路を有し、
   前記アナログデジタル変換セルは、少なくとも１回以上は請求項１〜４のいずれか１項に記載のアナログデジタル変換セルの動作を行うことを特徴とするアナログデジタル変換器。

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