JP2008182333A - 自己補正型アナログデジタル変換器 - Google Patents
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Abstract
【課題】各ステージにおける誤差によるアナログ−デジタル変換の直線性に対する影響を受けにくく、かつミッシングコードの影響も少ないパイプライン方式ADCを提供する。
【解決手段】アナログデジタル変換器(ADC)80は、複数のアナログデジタル変換段90,92,94,96と、変換誤差を再帰的に補正する補正論理100,102,104と、ADC80が出力可能なデジタル値の上限値と下限値とを算出するコード範囲演算ロジック82とを備えている。補正論理100,102,104は、直前の段からアナログ入力信号を受ける回路と、直前の段からデジタル入力信号受けるための回路と、アナログ入力信号を量子化する変換回路と、デジタル入力信号に応じた値を持つ補正信号を生成する補正回路とを含む。コード範囲演算ロジック82は、各段における補正値を用い、加算及びシフト演算からなる演算で上限値と下限値とを求める。
【選択図】図8
【解決手段】アナログデジタル変換器(ADC)80は、複数のアナログデジタル変換段90,92,94,96と、変換誤差を再帰的に補正する補正論理100,102,104と、ADC80が出力可能なデジタル値の上限値と下限値とを算出するコード範囲演算ロジック82とを備えている。補正論理100,102,104は、直前の段からアナログ入力信号を受ける回路と、直前の段からデジタル入力信号受けるための回路と、アナログ入力信号を量子化する変換回路と、デジタル入力信号に応じた値を持つ補正信号を生成する補正回路とを含む。コード範囲演算ロジック82は、各段における補正値を用い、加算及びシフト演算からなる演算で上限値と下限値とを求める。
【選択図】図8
Description
この発明はアナログデジタル変換器に関し、特に、複数のアナログデジタル変換ユニット(以下「ステージ」と呼ぶ。)の縦列接続を持つパイプライン方式アナログデジタル変換器に関する。
複数のステージから構成されるパイプライン方式のアナログデジタル変換器(以下「ADC」と呼ぶ。)は、構成を小さくすることができ、消費電力も小さくて済む高速のデータ変換器である。パイプライン方式ADCが使用される技術的分野は広く、例えば無線通信、デジタル加入者線(DSL)のアナログフロントエンド、CCD(電荷結合デバイス)イメージセンサ、カメラ、超音波モニタ等、高速が要求される多様な用途に使用される。
こうしたパイプライン方式ADCを実装するための技術に、CMOS(complementary metal-oxide semiconductor)又はBiCMOS(Bipolar CMOS)によるスイッチドキャパシタ回路を用いるものがある。スイッチドキャパシタ回路は、サンプリングと電荷の転送とが正確であることから、よく使用されている。また、種々のスイッチドキャパシタ回路に関しては研究も進んでおり、そうした研究結果が利用可能なこともスイッチドキャパシタ回路が好んで使用される一助となっている。
図1を用いて、スイッチドキャパシタ回路の動作原理について説明する。スイッチドキャパシタ回路は、ADC内では、利得が2の増幅器、基準DAC(デジタルアナログ変換器)、及びアナログ累算器として用いられている。実際のところ、利得が2の増幅演算と、アナログ累算演算とは、以下に説明するように、ステージ間に挿入される1つのスイッチドキャパシタ回路によって組合わされている。
図1に示すのは、シングルエンドのステージ間スイッチドキャパシタ回路を簡略化した図である。実際のスイッチドキャパシタ回路は差動式であり、より複雑な構成を有している。またこの図は、後述するように基数2の、1ステージあたり1.5ビットパイプラインで使用されるスイッチドキャパシタを示している。1ステージあたり1.5ビットとは、1つのステージで3つの状態を判別できること、すなわち1ステージの出力が1.5ビットに相当することを示す。本願発明は、1ステージあたり1.5ビットのパイプラインに関するものである。
図1(A)を参照して、このスイッチドキャパシタ回路は、2つのキャパシタC1及びC2と、利得Aのオペアンプ(以下「アンプA」と呼ぶ。)とを含む。このスイッチドキャパシタ回路を動作させるために、二相の互いに相補的なクロック信号φ1及びφ2が用いられる。クロック信号φ1がハイレベルとなっている間には、図1(A)に示すようにアンプAはリセットされ、キャパシタC1及びC2は、アンプAの2つの入力とサンプリングすべき入力電圧Vinとの間に、互いに並列に接続されている。クロック信号φ2がハイレベルとなると、図1(B)に示されるように、キャパシタC1の端子のうち、入力電圧Vinを受けるように接続されていた方の端子がアンプAの出力Vout側に接続され、アンプAのマイナス入力がキャパシタC1及びC2と分離される。キャパシタC2の、図1(A)において入力電圧Vinを受けるように接続されていた端子には、パイプライン中の前ステージに含まれる比較器の出力に応じ、+Vref、0、−Vrefのいずれかが印加される。
アンプAの有限利得を前述のとおりAとすると、ステージ間の伝達関数は次のようになる。
Vout=2Vin−Vref
Vout=2Vin
Vout=2Vin+Vref (4)
この式(4)が、理想状態での1ステージあたり1.5ビットのパイプラインにおけるスイッチドキャパシタ回路の伝達関数である。
Vout=2Vin
Vout=2Vin+Vref (4)
この式(4)が、理想状態での1ステージあたり1.5ビットのパイプラインにおけるスイッチドキャパシタ回路の伝達関数である。
ところで、スイッチドキャパシタ回路によるパイプライン方式ADCの性能は、(1)キャパシタの容量の比の誤差、(2)アナログ増幅回路の有限利得のばらつき、(3)各ステージにおける参照電圧の正確さ、及び(4)スイッチのチャージインジェクション、という4つの要因に大きく影響される。これらの影響は、理想的な技術を用いてスイッチドキャパシタ回路を正確に作成できれば除去できるものであるが、そのように正確に回路を作成することは実際上不可能である。したがって、回路はある程度の精度で作成し、その後に各回路の実際の特性に応じて自己補正を行なうことが試みられてきた。
図2に、特許文献1に記載された、基数2の、1ステージあたり1ビットの自己補正型パイプライン方式ADCの基本構成を示す。ただし、図2には、デジタル自己補正回路については示していない。図2を参照して、このパイプライン方式ADC10は、サンプルホールドステージ12と、サンプルホールドステージ12の出力を受けるN個の2倍ステージ14−1、14−2等(ステージ14−3以降は図示せず。)とを含む。
サンプルホールドステージ12は、アナログの入力電圧Vinを受けるように接続される、利得が1のサンプルホールドアンプ16と、サンプルホールドアンプ16のアナログ出力Voutを+入力に、接地電位を−入力に、それぞれ受けるように接続された比較器17とを含む。比較器17の出力がデジタルデータのMSBとなる。以下、データの第nビットをD(n)と表す。すなわち、比較器17の出力はサンプルホールドステージ12のデジタル出力であって、D(0)となる。
各2倍ステージは、アナログ入力と、1ビットデジタル入力とを受け、1つのアナログ出力と、1ビットデジタル出力とを生成し、後段に出力する。例えば、第1の2倍ステージ14−1は、サンプルホールドステージ12からのアナログ入力20(Vout)及びデジタル入力22(D(0))を受け、アナログ信号24とデジタル信号26(D(1))とを生成する。第2の2倍ステージ14−2は、アナログ信号24とデジタル信号26(D(1))とを受け、アナログ信号24−2とデジタル信号26−2(D(2))とを出力する。以下同様である。
図2に示すサンプルホールドステージ12及びN個の2倍ステージはいずれも1つの比較器を用いて1ビットのデジタル信号を生成する。そのために各2倍ステージは以下の構成を有する。2倍ステージはいずれも同じ構成を有するため、ここでは第1の2倍ステージ14−1について説明する。
第1の2倍ステージ14−1は、サンプルホールドアンプ16の出力電圧Voutであるアナログ入力20を受ける、利得が2のオペアンプ18−1と、一方が参照電圧−Vrefに、他方が参照電圧+Vrefに、それぞれ接続され、デジタル入力22の値が1のときには参照電圧−Vrefを、0のときには参照電圧+Vrefを、それぞれ選択して出力するスイッチ23−1と、オペアンプ18−1の出力とスイッチ23−1の出力とを加算する加算回路15−1と、加算回路15−1の出力を受けるように接続された+端子と、接地電位に接続された−端子とを有する比較器19−1とを含む。比較器19−1の出力が第1の2倍ステージ14−1のデジタル出力(D(1))となり、かつ第2の2倍ステージ14−2へのデジタル入力となる。加算回路15−1の出力するアナログ信号24は第2の2倍ステージ14−2へのアナログ入力となる。
第2の2倍ステージ14−2も同様に、オペアンプ18−2、スイッチ23−2、加算回路15−2、及び比較器19−2を含む。加算回路15−2の出力するアナログ信号24−2が次ステージへのアナログ入力となり、比較器19−2の出力するデジタル信号26−2がこのステージのデジタル出力D(2)となるとともに、次ステージへのデジタル入力となる。
この構成では、比較器17はサンプルホールドアンプ16の出力Voutを監視し、それが正であればD(0)=1を、負であればD(0)=0を、それぞれ出力する。第1の2倍ステージ14−1においては、スイッチ23−1がD(0)の値に依存して上記したように切替わる。したがって、アナログ入力20の電圧をV(1)と書くと、加算回路15−1の出力電圧は、D(0)=1であれば2V(1)−Vrefとなり、D(0)=0であれば2V(1)+Vrefとなる。比較器19−1は加算回路15−1の出力する電圧を接地電位と比較し、正であればD(1)=1を、負であればD(1)=0を、それぞれ出力する。このデジタル出力は、加算回路15−1の出力するアナログ信号24とともに第2の2倍ステージ14−2に与えられる。第2の2倍ステージ14−2以下も同様に動作する。
この例では、2倍ステージが17個あるものとし、その結果、入力電圧Vinに対してD(0)〜D(17)までの18ビットがデジタル信号として得られる。K番目のビットD(K)からN番目のビットD(N)までを直列に並べたデータを、以後D(K)D(K+1)…D(N)と書く。
後述するように、この構成では、各ステージを構成する素子の特性、動作時の電圧オフセット等により、得られるデジタル信号に符号化できない部分が生ずることが分かっている。そのため、特許文献1では、各ステージの出力を補正する補正回路を提案している。
図3に、特許文献1が提案するパイプライン方式ADC10のうち、第11の2倍ステージ30と、第12〜第17のステージ32と、第11の2倍ステージ30のデジタル出力Doutを補正するためのデジタル補正論理40と、デジタル補正論理40による補正に用いられる補正定数S1及びS2を記憶する補正定数記憶回路42とを示す。なお、この図では、図を簡略にするために、Vin、Din、Vout及びDoutに対するステージ数の付加はしていない。図3に示すDは第10の2倍ステージのデジタル出力であり、Xは第11〜第17の2倍ステージのデジタル出力D(11)D(12)…D(17)である。第11の2倍ステージ以後のデジタルデータD(11)D(12)…D(17)をデジタルワードXと書くことにする。
この例における各2倍ステージは、それより後のステージの出力を用いて補正されるものとする。最後部のステージから始めて再帰的に直前のステージを補正していくことにより、全ステージの出力を補正する。すなわち、図3において第12〜第17のステージ32は補正が終了した理想的な特性を示す回路であるものとする。なお、補正定数S1及びS2はステージごとに異なる。そのため、第11ステージの補正定数をS1(11)及びS2(11)のように表す。
図4には、パイプライン方式ADC10のうち、第10の2倍ステージ52を第11〜第17の2倍ステージ50の出力を用いて補正する構成を示す。図4を参照して、この回路は、第10の2倍ステージ52の出力D(10)を、第11〜第17の2倍ステージ50の出力する8ビットデジタルデータを用いて補正するためのデジタル補正論理54と、デジタル補正論理54が補正時に使用する補正定数S1(10)及びS2(10)を記憶するメモリ(図示せず)とを含む。第11〜第17の2倍ステージ50は、図3に示したものと同一の構成である。
図3と図4とを比較すると、両者が全く同じ構成であることが分かる。すなわち、図3の第12〜第17のステージ32が図4の第11〜第17の2倍ステージ50に相当し、図3の第11の2倍ステージ30が図4の第10の2倍ステージ52に相当し、図3のデジタル補正論理40が図4のデジタル補正論理54に相当している。図3に示す構成によって第11の2倍ステージ30の出力の補正が完了したとすれば、図4に示す第11〜第17の2倍ステージ50の特性も理想的なものになっていると見なすことができる。
上記特許文献1には、上記したチャージインジェクション、コンパレータのオフセット、及びキャパシタの容量比の誤差等の原因により、出力データワード信号Xにミッシングコードと呼ばれるエラーが発生することが述べられている。このミッシングコードと呼ばれるエラーは、いずれかの2倍ステージでアナログ出力が参照電圧の上限又は下限を超えた場合には補正不可能となる。そこで、特許文献1は、これを避けるために、補正されるステージのゲインは2より十分低く抑えなければならないと述べている。
理想的アナログデジタル変換器におけるアナログ入力Vinに対するデジタル出力Doutの伝達関数は直線である。上記のミッシングコードと呼ばれるエラーは、この伝達関数に非連続点を発生させ、アナログデジタル変換器における直線性を阻害する要因となる。
そこで、特許文献1では、こうした問題を解消するために、上記した構成のパイプライン方式ADC10において、各ステージのオペアンプの利得を2より小さくした上で、その結果生じるミッシングコードエラーを補正することを提案している。すなわち、各段の伝達関数のグラフにおけるピークの絶対値が参照電圧の絶対値と等しくなるような設計の場合、グラフのピークが参照電圧により定められる領域をすぐに超えてしまう。そこで、オペアンプの利得を2より小さくし、伝達関数のグラフが参照電圧で定まる矩形領域内に必ず収まるようにすれば、上記したような問題は生じない。特許文献1では、最初の第1〜第11のステージにおけるオペアンプのゲインは1.93に設定され、第12〜第16のステージにおけるオペアンプのゲインは2に設定されている。補正動作は第11のステージより開始され、次に第10のステージ、第9のステージ、という順番で先頭のステージまで行なわれる。1.93倍のゲインは最大のキャパシタ容量比誤差、最大のコンパレータオフセット、最大のチャージインジェクションが合算されたワーストケースにおいても2倍のステージでアナログ出力が参照電圧の上限及び下限のいずれも超えることがないように選ばれている。
しかし、前述したように、この場合でも、ミッシングコードは生じる。それを解決するための工夫が、前述の補正定数S1及びS2である。特許文献1では、補正定数S1及びS2として、入力電圧Vin=0でDinが0のときのデータワードXの値、及び入力電圧Vin=0でDinが1のときのデータワードXの値をそれぞれ用いる。そして、次の式により、あるステージでのデジタル出力を補正する。
D=0ならY=X,
D=1ならY=X+S1−S2
ただし、Dは1つ前のステージからのデジタル入力、Xは問題となるステージでアナログ信号を量子化した補正前のデジタル値、Yは補正後のデジタル値である。
D=1ならY=X+S1−S2
ただし、Dは1つ前のステージからのデジタル入力、Xは問題となるステージでアナログ信号を量子化した補正前のデジタル値、Yは補正後のデジタル値である。
補正定数S1とS2とは、補正される各ステージが個別に持つデジタル値である。
補正定数S1とS2とを求める手順は以下の通りである。第11番目及び第10番目のステージを例に説明する。図3を参照して、まず最初に第11のステージ30の補正定数S1を求めるため、第11のステージ30の入力電圧Vinが、予め定められたオフセットを超えないアナログ値(例えば0)とされ、デジタル入力Dinが0とされる。この状態におけるXの値が第11のステージ30の補正係数S1として補正定数記憶回路42に格納される。次に第11のステージ30の補正定数S2を求めるため、第11のステージ30の入力電圧Vinが上記アナログ値(例えば0)とされ、デジタル入力Dinが1とされる。この状態におけるXの値が第11のステージの補正定数S2として補正定数記憶回路42に格納される。なお、上記アナログ値が0であるときであっても、アナログ信号の特性として、多少の変化が生ずることもあり得る。すなわち、アナログ値は、設定された値とおおよそ等しければよい。
第11のステージの補正定数が求められた後、図4に示すように、次のMSB側の第10のステージ52の補正定数を求める操作が行なわれる。第10の2倍ステージ52の補正定数が求まった後、次のMSB側のステージの補正定数を求める操作が行なわれ、以下同様に第1のステージまで再帰的にこの処理が最適に第1のステージまで繰返される。
これらの補正定数を求める操作は通常のアナログデジタル変換操作と同じ条件において行なわれるため、このデジタル補正法は、キャパシタ容量比誤差、比較回路オフセット、チャージインジェクション及び増幅回路の有限利得の各要因により引き起こされるすべての誤差を補正することができる。
以上が特許文献1により提案された手法である。
米国特許第5,499,027号明細書
図5はデジタル補正無しの、第1ステージから第12ステージよりなる理想的な12ビットのパイプライン方式ADCのアナログ入力値(横軸)とデジタル出力値(縦軸)との関係を示すグラフである。図5に示されるようにこのグラフは、アナログ入力値=0、デジタル出力値=0の点から始まり、アナログ入力値=最大値、デジタル出力値=4096(2の12乗)まで伸びるまっすぐなものとなる。この間、コード飛びは出現しない。
一方、図6は補正無しの第1ステージから第12ステージよりなる12ビットのパイプライン方式ADCにおいて、第1ステージのゲインが1.8、第2ステージのゲインが1.8、第3ステージのゲインが1.8、第4ステージのゲインが1.8であり、他は図5の理想的ADCと同じであるデジタル補正無しのADCのアナログ入力値(横軸)とデジタル出力値(縦軸)との関係を示すグラフである。図6を参照して、このグラフでは、アナログ入力値=0のときにデジタル出力値は0より大きい。また、アナログ入力値が最大値のときのデジタル出力値は4096より小さい。そしてその途中ではグラフにはステップ状の段差が生じる。すなわち、ゲイン誤差により、デジタル出力値にコード飛びが発生し、ADCによるアナログ−デジタル変換の直線性が悪化する。
図7は図6のグラフを得たADCと同じADCに、特許文献1に開示された方法によるデジタル補正回路を加えたADCのアナログ入力値(横軸)とデジタル出力値(縦軸)との関係を示すグラフである。図7を参照して、デジタル補正によりこのADCではデジタル−アナログ変換の直線性が改善される。しかし、図5の理想的ADCのグラフと比較して、図7の右上部分及び左下部分にそれぞれ示す、コード範囲の上限付近とコード範囲の下限付近とにおける、出力されないコード範囲MH及びMLが発生する。
簡単のため、この例では第1ステージから第4ステージのゲインを1.8としたが、実際にはこのゲイン誤差は図1に示すようなスイッチドキャパシタ回路によるパイプライン方式アナログデジタル変換器では、キャパシタの容量の比の誤差及びアナログ増幅回路の有限ゲインのばらつきにより発生するため、個別のADCの各ステージによりばらつきがある。そのため、デジタル補正後のコード範囲の上限付近の出力されないコード範囲(MH)とコード範囲の下限付近の出力されないコード範囲(ML)との大きさも個別のADC毎に異なる。
このため、特許文献1により開示されたデジタル補正の方法では、出力デジタル値の直線性は改善されるが、個別のADC毎に出力デジタル値の範囲が異なってしまうという問題があった。これを校正するためには、ADCのアナログ−デジタル変換の直線性を調べ、それを校正するための校正信号を与えることが必要となる。しかし、個別のADCごとにそうした処理を行なうのは煩雑であり、より簡略にこの校正を行なうことができるADCが望まれている。
それゆえに本発明の目的は、有限利得が2より小さいアナログ増幅回路を用いた複数ステージの自己補正型パイプライン方式ADCにおいて、各ステージにおける誤差によるアナログ−デジタル変換の直線性に対する影響を受けにくく、かつミッシングコードの影響も少ないパイプライン方式ADCを提供することである。
本発明の第1の局面に係るアナログデジタル変換器は、自己補正型のパイプライン方式アナログデジタル変換器であって、各々、与えられるアナログ信号に対してアナログ出力信号及びデジタル出力信号を生成し出力する、直列に接続された複数のアナログデジタル変換段と、複数のアナログデジタル変換段の各段において、当該アナログデジタル変換段の直前のアナログデジタル変換段により発生する変換誤差を再帰的に補正可能とする補正回路と、補正回路に接続され、アナログデジタル変換器が出力可能なデジタル値の上限値と下限値とを算出する上限値・下限値算出回路とを備えている。補正回路は、直前のアナログデジタル変換段からのアナログ出力信号をアナログ入力信号として受けるための手段と、直前のアナログデジタル変換段からのデジタル出力信号をデジタル入力信号として受けるための手段と、アナログ入力信号を量子化した表現に相当する変換信号を生成するための変換手段と、デジタル入力信号が第1のデジタル値であるときは変換信号と等しい値を持つ補正信号を生成し、デジタル入力が第2のデジタル値であるときは変換信号に補正値を加えた値を持つ補正信号を生成するための補正手段とを含んでいる。上限値・下限値算出回路は、複数のアナログデジタル変換段の各段における補正値を用いた、加算及びシフト演算からなる所定の演算を用いて上限値と下限値とを求めることを特徴とする。
特許文献1により開示されたような補正回路により、アナログデジタル変換段の各段で生ずる変換誤差が自動的に補正される。この補正により、アナログデジタル変換器の出力可能なデジタル値の上限値付近と下限値付近の出力されないコード範囲が発生する。しかし、上限値・下限値算出回路が、アナログデジタル変換器の出力可能なデジタル値の上限値と下限値を算出する。この上限値と下限値とを用いることにより、アナログデジタル変換器の出力コード範囲を補正することが可能になる。
したがって、自己補正型のパイプライン方式アナログデジタル変換器において、各段におけるゲイン誤差により発生する出力コード範囲のばらつきを、外部からの校正信号等を用いずに求めることができる。
第1のデジタル値は0であり、第2のデジタル値は非0であってもよい。
好ましくは、補正値は2つの異なる第1と第2の補正定数の差として求められる。
第1の補正定数はアナログ入力信号が0でデジタル入力信号が0であるときの変換信号の値であり、第2の補正定数はアナログ入力信号が0でデジタル入力信号が非0であるときの変換信号の値であってもよい。
第1の補正定数はアナログ入力信号が予め定められたオフセットの上限を超えない第1のアナログ値でありデジタル入力信号が0であるときの変換信号の値であり、第2の補正定数はアナログ入力信号が第1のアナログ値でありデジタル入力信号が非0であるときの変換信号の値であってもよい。
好ましくは、第1のアナログ値は0である。
アナログデジタル変換器は、上限値・下限値算出回路が出力するデジタル値の上限値と下限値とを用いて、アナログデジタル変換器の出力値の範囲を補正するための手段をさらに含んでもよい。
このように補正するための手段をアナログデジタル変換器に含ませることにより、外部で改めてコード範囲を補正する必要がなくなる。
アナログデジタル変換器は、上限値・下限値算出回路が算出するデジタル値の上限値と下限値とを外部から読出すための手段をさらに含んでもよい。
このように上限値・下限値を外部に読出すことにより、外部の計算手段を用いて出力コード範囲を補正することが容易に行なえる。
以上のように本発明によれば、自己補正型のパイプライン方式アナログデジタル変換器において、各段におけるゲイン誤差により発生する出力コード範囲のばらつきを、外部からの校正信号等を用いずに求めることができる。この校正信号を外部で読出すことで、この値を用いて出力コード範囲のばらつきを補正できる。また、出力コード範囲のばらつきを補正するための回路をアナログデジタル変換器に内蔵することにより、外部では改めて出力コード範囲のばらつきを校正する必要がなくなる。
以下、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の参照番号を付してある。それらの名称及び機能も同一である。したがって、それらについての詳細な説明は繰返さない。
最初に、本実施の形態における校正処理の基本的原理について説明する。本実施の形態では、特許文献1に記載のADCを前提とする。
特許文献1に記載のデジタル補正の方法では、デジタル出力Mビット長のADCの第1ステージから第Nステージまでデジタル補正を行なうとすると、デジタル補正後のコード範囲の上限付近の出力されないコード範囲(図7に示される「MH」)と、コード範囲の下限付近の出力されないコード範囲(図7に示される「ML」)との大きさは、以下の式によって求めることができることがシュミレーションより確認できる。
この条件では、MH及びMLはそれぞれ以下のように算出できる。
MH=(3*114+38+9)/2=194.5
ML=(114−38−9)/2=33.5
すなわち、式(1A)、式(1B)により示される演算を行なうことにより、デジタル補正後のコード範囲の上限付近の出力されないコード範囲(MH)とコード範囲の下限付近の出力されないコード範囲(ML)とを誤差1以内で求めることができることが示される。
ML=(114−38−9)/2=33.5
すなわち、式(1A)、式(1B)により示される演算を行なうことにより、デジタル補正後のコード範囲の上限付近の出力されないコード範囲(MH)とコード範囲の下限付近の出力されないコード範囲(ML)とを誤差1以内で求めることができることが示される。
異なるゲイン誤差の場合を以下に示す。
MH=(3*130+44+11)/2=222.5
ML=(130−44−11)/2=37.5
本実施の形態に係るADCでは式(1A)、式(1B)及び式(1C)に基づき、各ステージにおける補正係数を用いた加算(2の補数表現の加算による減算を含む)のみによって、外部からの校正信号などを用いずに、デジタル補正後のコード範囲の上限付近の出力されないコード範囲MHとコード範囲の下限付近の出力されないコード範囲MLとの大きさを、誤差1以内で求めることができる。
ML=(130−44−11)/2=37.5
本実施の形態に係るADCでは式(1A)、式(1B)及び式(1C)に基づき、各ステージにおける補正係数を用いた加算(2の補数表現の加算による減算を含む)のみによって、外部からの校正信号などを用いずに、デジタル補正後のコード範囲の上限付近の出力されないコード範囲MHとコード範囲の下限付近の出力されないコード範囲MLとの大きさを、誤差1以内で求めることができる。
したがって、本実施の形態では、デジタル補正後のADCにおける出力コード範囲のばらつきを、外部からの校正信号等を用いずに求め、この値を用いて出力コード範囲のばらつきを補正することができる。
<構成>
図8は、本実施の形態に係るパイプライン方式ADC80の構成例を示すブロック図である。図8を参照して、このパイプライン方式ADC80は、アナログ値Vinを入力とする出力11ビット長のデジタル補正付パイプライン方式ADCである。
図8は、本実施の形態に係るパイプライン方式ADC80の構成例を示すブロック図である。図8を参照して、このパイプライン方式ADC80は、アナログ値Vinを入力とする出力11ビット長のデジタル補正付パイプライン方式ADCである。
パイプライン方式ADC80は、第1の2倍ステージ90、第2の2倍ステージ92、第3の2倍ステージ94、及び第4〜第11の2倍ステージ96と、第1〜第3の2倍ステージ90、92及び94に対して設けられた、特許文献1に記載の方法による補正を各ステージのデジタル出力に対し行なうためのデジタル補正論理100、102及び104と、特許文献1に記載の方法にしたがい、デジタル補正論理100、102及び104でそれぞれ使用される補正定数S1(1)及びS2(1)、S1(2)及びS2(2)、S1(3)及びS2(3)をそれぞれ記憶するための補正定数記憶回路110、112及び114とを含む。
第1〜第3の2倍ステージ90,92,94、及び第4〜第11の2倍ステージ96を構成する各2倍ステージは、特許文献1に開示された2倍ステージと同様の構成であり、入力に対するそのステージのデジタル出力値Doutと、アナログ出力Voutとを後段に出力する機能を持っている。
デジタル補正論理104、デジタル補正論理102、デジタル補正論理100はいずれも、特許文献1に開示のデジタル補正論理40と同様のものである。すなわちこれらは、補正定数S1(3)とS2(3)、補正定数S1(2)とS2(2)、補正定数S1(1)とS2(1)をそれぞれ求めて、記憶回路114,112及び110に格納する。次に、これらの補正定数を用いて対応の2倍ステージ94,92及び90のデジタル出力に対するデジタル補正を行ない、入力Vinのデジタル変換の結果であるデジタル値Xを外部に出力する。
パイプライン方式ADC80はさらに、補正定数記憶回路110、112及び114からそれぞれ補正定数S1(1)及びS2(1)、S1(2)及びS2(2)、S1(3)及びS2(3)を読出し、前掲の式(1A)、(1B)及び(1C)に従って以下の演算を行ない、外部にデジタル補正後のコード範囲の上限付近の出力されないコード範囲MHとコード範囲の下限付近の出力されないコード範囲MLとを出力するためのコード範囲演算ロジック82を含む。
MH=(3*(1023-S1(1)+S2(1))+(511-S1(2)+S2(2))+(255-S1(3)+S2(3)))/2 (2A)
ML=((1023-S1(1)+S2(1))-(511-S1(2)+S2(2))-(255-S1(3)+S2(3)))/2 (2B)
パイプライン方式ADC80はさらに、コード範囲演算ロジック82により出力される値MH及びMLを用いて、デジタル補正論理100の出力するデジタルワード値Xを次の式(3A)にしたがって校正処理し、アナログ入力Vinに対するパイプライン方式ADC80による補正後のデジタル値Yを出力するための校正論理84を含む。
ML=((1023-S1(1)+S2(1))-(511-S1(2)+S2(2))-(255-S1(3)+S2(3)))/2 (2B)
パイプライン方式ADC80はさらに、コード範囲演算ロジック82により出力される値MH及びMLを用いて、デジタル補正論理100の出力するデジタルワード値Xを次の式(3A)にしたがって校正処理し、アナログ入力Vinに対するパイプライン方式ADC80による補正後のデジタル値Yを出力するための校正論理84を含む。
Y=(X−MH)/(1−(ML+MH)/2048) (3A)
図9は図8に示すコード範囲演算ロジック82の詳細を示す機能ブロック図である。図9を参照して、コード範囲演算ロジック82は、それぞれ補正定数記憶回路110、補正定数記憶回路112、及び補正定数記憶回路114から補正定数S1(1)及びS2(1)、S1(2)及びS2(2),S1(3)及びS2(3)を受け、これらを用いてそれぞれ以下の式(4A)〜(4C)の値を算出するためのステージ別補正値算出部130,132及び134を含む。
図9は図8に示すコード範囲演算ロジック82の詳細を示す機能ブロック図である。図9を参照して、コード範囲演算ロジック82は、それぞれ補正定数記憶回路110、補正定数記憶回路112、及び補正定数記憶回路114から補正定数S1(1)及びS2(1)、S1(2)及びS2(2),S1(3)及びS2(3)を受け、これらを用いてそれぞれ以下の式(4A)〜(4C)の値を算出するためのステージ別補正値算出部130,132及び134を含む。
1023−S1(1)+S2(1) (4A)
511−S1(2)+S2(2) (4B)
255−S1(3)+S2(3) (4C)
これら式(4A)〜(4C)は、上の式(2A)及び(2B)に共通して現れる項である。
511−S1(2)+S2(2) (4B)
255−S1(3)+S2(3) (4C)
これら式(4A)〜(4C)は、上の式(2A)及び(2B)に共通して現れる項である。
コード範囲演算ロジック82はさらに、ステージ別補正値算出部130,132及び134の出力を受け、これらの値に対して式(2A)の演算を行なって値MHを算出するためのMH算出部136と、同じくステージ別補正値算出部130,132及び134の出力を受け、これらの値に対して式(2B)の演算を行なって値MLを算出し出力するためのML算出部138とを含む。MH算出部136の出力する値MHとML算出部138の出力する値MLとは、いずれも図8に示す校正論理84に与えられ、デジタル値Xの校正に用いられる。
ステージ別補正値算出部130,132及び134はいずれも同様の構成を有する。例えばステージ別補正値算出部130は、補正定数S1(1)を受けるように接続された補数器154と、一方の入力に定数1023を受け、他方の入力に補数器154の出力を受けるように接続された2入力1出力のデジタル加算器152と、一方の入力にデジタル加算器152の出力を、他方の入力に補正定数S2(1)を受けるように接続された2入力1出力のデジタル加算器150とを含む。デジタル加算器150の出力は、MH算出部136及びML算出部138に接続されている。
同様に、ステージ別補正値算出部132は、補数器164、デジタル加算器162、及びデジタル加算器160を含む。ただし、デジタル加算器162に与えられる定数は1023ではなく511となっている。また、補数器164には補正定数S1(2)が、デジタル加算器160の一方入力には補正定数S2(2)が、それぞれ与えられるようにこれらは接続されている。
ステージ別補正値算出部134は、補数器174、デジタル加算器172、及びデジタル加算器170を含む。ただし、デジタル加算器172に与えられる定数は255である。また、補数器174には補正定数S1(3)が、デジタル加算器170の一方入力には補正定数S2(3)が、それぞれ与えられるようにこれらは接続されている。
MH算出部136は、ステージ別補正値算出部130の出力に接続された入力を持つ補数器182と、同じくステージ別補正値算出部130の出力に接続された入力を持つ2ビットの左シフト演算器180(4倍の乗算)と、左シフト演算器180の出力及び補数器182の出力にそれぞれ接続された2つの入力を持つ2入力1出力のデジタル加算器184と、デジタル加算器184の出力及びステージ別補正値算出部132の出力にそれぞれ接続された2つの入力を持つ2入力1出力のデジタル加算器186と、デジタル加算器186の出力及びステージ別補正値算出部134の出力にそれぞれ接続された2つの入力を持つ2入力1出力のデジタル加算器188と、デジタル加算器188の出力を受けるように接続された1ビットの右シフト演算器190(2による除算)とを含む。
ML算出部138は、ステージ別補正値算出部132の出力を受けるように接続された補数器210と、ステージ別補正値算出部130の出力と補数器210の出力とにそれぞれ接続された2つの入力を持つ2入力1出力のデジタル加算器212と、ステージ別補正値算出部134の出力を受けるように接続された補数器214と、デジタル加算器212の出力と補数器214の出力とにそれぞれ接続された2つの入力を持つ2入力1出力のデジタル加算器216と、デジタル加算器216の出力を受けるように接続された1ビットの右シフト演算器218とを含む。
校正論理84も、コード範囲演算ロジック82と同様にしてハードウェアロジックを用いて実現することができる。
<動作>
以上のように構成されたパイプライン方式ADC80は以下のように動作する。パイプライン方式ADC80は、動作に先立つ校正処理として、第3の2倍ステージ94、第2の2倍ステージ92、及び第1の2倍ステージ90のそれぞれに対して、特許文献1に開示された方法により、補正定数S1(1)及びS2(1)、S1(2)及びS2(2)、S1(3)及びS2(3)を求め、それぞれ補正定数記憶回路110、112及び114に記憶させる。この間のパイプライン方式ADC80の動作は特許文献1に開示のものと同様である。
以上のように構成されたパイプライン方式ADC80は以下のように動作する。パイプライン方式ADC80は、動作に先立つ校正処理として、第3の2倍ステージ94、第2の2倍ステージ92、及び第1の2倍ステージ90のそれぞれに対して、特許文献1に開示された方法により、補正定数S1(1)及びS2(1)、S1(2)及びS2(2)、S1(3)及びS2(3)を求め、それぞれ補正定数記憶回路110、112及び114に記憶させる。この間のパイプライン方式ADC80の動作は特許文献1に開示のものと同様である。
動作時、パイプライン方式ADC80のデジタル補正論理104、102及び100はそれぞれ、入力Vinを第3の2倍ステージ94、第2の2倍ステージ92、及び第1の2倍ステージ90でデジタル化した値に対し、補正定数記憶回路114、112及び110に記憶されたこれらの補正定数を用いてデジタル補正を行ない、入力Vinのデジタル変換の結果であるデジタル値Xを出力する。デジタル値Xは校正論理84に与えられる。
一方、図9に示すステージ別補正値算出部130、132及び134はそれぞれ、図8に示す補正定数記憶回路110、112及び114から補正定数S1(1)及びS2(1)、S1(2)及びS2(2)、S1(3)及びS2(3)を読出し、式(4A)、(4B)及び(4C)により示される演算を行ない、いずれも結果をMH算出部136とML算出部138とに与える。
MH算出部136及びML算出部138は、ステージ別補正値算出部130、132及びステージ別補正値算出部134から与えられた値を用い、それぞれ式(2A)及び(2B)により示される演算をして、デジタル補正後のコード範囲の上限付近の出力されないコード範囲MHとコード範囲の下限付近の出力されないコード範囲MLとを求め、校正論理84に与える。
校正論理84は、はデジタル補正後のコード範囲の上限付近の出力されないコード範囲MHとコード範囲の下限付近の出力されないコード範囲MLとを用いて、式(3A)にしたがった演算を行ない、入力Vinのデジタル変換の結果であるデジタル値Xの範囲が0から2047となるように補正を行なう。
以上、本実施の形態に係るパイプライン方式ADC80によれば、個別の2倍ステージにおけるゲインのばらつきを補正し、さらにその補正に用いられる補正定数を用いて、アナログ−デジタル変換においてデジタル補正後のコード範囲の上限付近の出力されないコード範囲とコード範囲の下限付近の出力されないコード範囲とが生じないような校正をすることができる。外部から、こうした校正処理を行なうための校正信号を与える必要はない。したがって、有限利得が2より小さいアナログ増幅回路を用いた複数ステージの自己補正型パイプライン方式ADCにおいて、各ステージにおける誤差によるアナログ−デジタル変換の直線性に対する影響を受けにくく、かつミッシングコードの影響も少ないパイプライン方式ADCを提供することができる。
上記した実施の形態では、補正の例として第1〜第3の3つのステージのみを挙げた。しかし本発明はそのような実施の形態に限定されるわけではなく、2つ以下のステージ、又は4つ以上のステージに対しても適用できる。この場合、ステージ別補正値算出部の構成は皆同じであるが、内部で使用する定数を式(1C)にしたがって修正すればよい。
また、上記実施の形態では、パイプライン方式ADC80は校正論理84を含んでいる。しかし本発明はそのような実施の形態には限定されない。例えば、パイプライン方式ADC80が校正論理84を含まず、コード範囲演算ロジック82の出力(MH及びML)を外部に出力するための手段を含ませるようにしてもよい。この場合、外部ではこの値を用い、式(3A)を用いて、デジタル補正論理100の出力するデジタル値Xを校正することが簡単に行なえる。
今回開示された実施の形態は単に例示であって、本発明が上記した実施の形態のみに制限されるわけではない。本発明の範囲は、発明の詳細な説明の記載を参酌した上で、特許請求の範囲の各請求項によって示され、そこに記載された文言と均等の意味及び範囲内でのすべての変更を含む。
10,80 パイプライン方式ADC
82 コード範囲演算ロジック
84 校正論理
14−1,30,90 第1の2倍ステージ
14−2,92 第2の2倍ステージ
50 第11〜第17の2倍ステージ
52 第10の2倍ステージ
94 第3の2倍ステージ
96 第4〜第11の2倍ステージ
40,54,100,102,104 デジタル補正論理
42,110,112,114 補正定数記憶回路
130,132,134 ステージ別補正値算出部
136 MH算出部
138 ML算出部
82 コード範囲演算ロジック
84 校正論理
14−1,30,90 第1の2倍ステージ
14−2,92 第2の2倍ステージ
50 第11〜第17の2倍ステージ
52 第10の2倍ステージ
94 第3の2倍ステージ
96 第4〜第11の2倍ステージ
40,54,100,102,104 デジタル補正論理
42,110,112,114 補正定数記憶回路
130,132,134 ステージ別補正値算出部
136 MH算出部
138 ML算出部
Claims (8)
- 自己補正型のパイプライン方式アナログデジタル変換器であって、
各々、与えられるアナログ信号に対してアナログ出力信号及びデジタル出力信号を生成し出力する、直列に接続された複数のアナログデジタル変換段と、
前記複数のアナログデジタル変換段の各段において、当該アナログデジタル変換段の直前のアナログデジタル変換段により発生する変換誤差を再帰的に補正可能とする補正回路と、
前記補正回路に接続され、前記アナログデジタル変換器が出力可能なデジタル値の上限値と下限値とを算出する上限値・下限値算出回路とを備え、
前記補正回路は、
前記直前のアナログデジタル変換段からのアナログ出力信号をアナログ入力信号として受けるための手段と、
前記直前のアナログデジタル変換段からのデジタル出力信号をデジタル入力信号として受けるための手段と、
前記アナログ入力信号を量子化した表現に相当する変換信号を生成するための変換手段と、
前記デジタル入力信号が第1のデジタル値であるときは前記変換信号と等しい値を持つ補正信号を生成し、前記デジタル入力が第2のデジタル値であるときは前記変換信号に補正値を加えた値を持つ補正信号を生成するための補正手段とを含み、
前記上限値・下限値算出回路は、前記複数のアナログデジタル変換段の各段における前記補正値を用いた、加算及びシフト演算からなる所定の演算を用いて前記上限値と前記下限値とを求めることを特徴とする、アナログデジタル変換器。 - 前記第1のデジタル値は0であり、前記第2のデジタル値は非0である、請求項1に記載のアナログデジタル変換器。
- 前記補正値は2つの異なる第1と第2の補正定数の差として求められる、請求項1に記載のアナログデジタル変換器。
- 前記第1の補正定数は前記アナログ入力信号が0で前記デジタル入力信号が0であるときの前記変換信号の値であり、前記第2の補正定数は前記アナログ入力信号が0で前記デジタル入力信号が非0であるときの前記変換信号の値であることを特徴とする、請求項3に記載のアナログデジタル変換器。
- 前記第1の補正定数は前記アナログ入力信号が予め定められたオフセットの上限を超えない第1のアナログ値であり前記デジタル入力信号が0であるときの前記変換信号の値であり、前記第2の補正定数は前記アナログ入力信号が前記第1のアナログ値であり前記デジタル入力信号が非0であるときの前記変換信号の値であることを特徴とする、請求項4に記載のアナログデジタル変換器。
- 前記第1のアナログ値が0であることを特徴とする、請求項5に記載のアナログデジタル変換器。
- 前記上限値・下限値算出回路が出力するデジタル値の上限値と下限値とを用いて、前記アナログデジタル変換器の出力値の範囲を補正するための手段をさらに含む、請求項1〜請求項6のいずれかに記載のアナログデジタル変換器。
- 前記上限値・下限値算出回路が算出するデジタル値の上限値と下限値を外部から読出すための手段をさらに含む、請求項1〜請求項6のいずれかに記載のアナログデジタル変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007012734A JP2008182333A (ja) | 2007-01-23 | 2007-01-23 | 自己補正型アナログデジタル変換器 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010219609A (ja) * | 2009-03-13 | 2010-09-30 | Kawasaki Microelectronics Inc | パイプライン型a/d変換回路 |
KR101440200B1 (ko) | 2011-12-05 | 2014-09-15 | 주식회사 이노튜브 | 오차 보상을 위한 ad 변환 장치 |
JP2017123531A (ja) * | 2016-01-06 | 2017-07-13 | ルネサスエレクトロニクス株式会社 | アナログ/デジタル変換回路 |
-
2007
- 2007-01-23 JP JP2007012734A patent/JP2008182333A/ja active Pending
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