JP2005072844A - Ａ／ｄコンバータ - Google Patents

Abstract

【課題】 高精度かつエリアペナルティの小さいＡ／Ｄコンバータを提供する。
【解決手段】 演算回路２は、サンプルホールド部２１と、加算部２２と、減算部２３と、サブＡ／Ｄコンバータ２４と、サブＤ／Ａコンバータ２５とを含む。加算部２２は、前ステージから出力された残差電圧Ｖｒｅｓ１Ａ１，Ｖｒｅｓ１Ａ２を加算する。減算部２３は、第１のホールドモード時、加算部２２において加算された電圧からアナログ電圧Ｖｒ２Ａを減算し、その減算した電圧をこのステージにおける残差電圧Ｖｒｅｓ２Ａ１として次ステージへ出力する。減算部２３は、第２のホールドモードになると、内部のキャパシタを入替え、加算部２２において加算された電圧からアナログ電圧Ｖｒ２Ａを減算し、その減算した電圧を残差電圧Ｖｒｅｓ２Ａ２として次ステージへ出力する。
【選択図】 図２

Description

この発明は、Ａ／Ｄコンバータに関し、特に、信号をパイプライン的に後段に送りながら各段においてＡ／Ｄ変換を行なうパイプライン型のＡ／Ｄコンバータに関する。

Ａ／Ｄコンバータは、時間とともに電圧が連続的に変化するアナログ信号を時間軸方向および電圧軸方向に離散化して２進のデジタル信号に変換する回路であり、様々な機器のインターフェースとして幅広く用いられている。

アナログ信号の電圧を離散化する手法は、Ａ／Ｄコンバータの精度や変換速度に応じてこれまで様々な手法が提案されている。これらの手法の１つとして、信号をパイプライン的に後段に送りながら各段においてＡ／Ｄ変換を行なうパイプライン型のＡ／Ｄコンバータが知られている。

図１４は、従来のパイプライン型Ａ／Ｄコンバータの全体構成を概略的に説明するブロック図である。

図１４を参照して、Ａ／Ｄコンバータ１００は、（Ｎ−１）個のステージがパイプライン接続された構成となっており、第１ステージから第（Ｎ−１）ステージの各ステージにそれぞれ対応する演算回路１０１〜１０３と、各ステージから出力されるビットデータを受け、エラー補正処理を行なって最終的なＮビットのデジタル信号を出力するデジタルエラーコレクション回路１２とを備える。

このＡ／Ｄコンバータ１００においては、最終ステージの演算回路１０３を除く各ステージの演算回路は、基本的に１ビットの変換を行なうが、０．５ビットの冗長を設けて１．５ビット（３値）のデータをデジタルエラーコレクション回路１２へ出力する。最終ステージの演算回路１０３は、その前段から受けるアナログ信号を２ビットのデータに変換してデジタルエラーコレクション回路１２へ出力する。

デジタルエラーコレクション回路１２は、各ステージから出力されたビットデータを受け、各ビットデータを加算するとともにエラー処理を行ない、最終的にＮビットのデジタル信号を出力する。

Ａ／Ｄコンバータ１００においては、第１ステージを構成する演算回路１０１がアナログ入力信号Ｖｉｎを受けると、演算回路１０１は、アナログ入力信号Ｖｉｎを１．５ビットのデータに変換し、その変換したビットデータをデジタルエラーコレクション回路１２へ出力する。そして、演算回路１０１は、アナログ入力信号Ｖｉｎと変換されたビットデータに対応する電圧との残差を２倍した残差電圧Ｖｒｅｓ１を第２ステージへ出力する。

第２ステージを構成する演算回路１０２は、残差電圧Ｖｒｅｓ１を受けると、この残差電圧Ｖｒｅｓ１を１．５ビットのデータに変換し、その変換したビットデータをデジタルエラーコレクション回路１２へ出力する。そして、演算回路１０２は、残差電圧Ｖｒｅｓ１と変換されたビットデータに対応する電圧との残差を２倍した残差電圧Ｖｒｅｓ２を次ステージへ出力する。

その後同様にして、各ステージにおいてＡ／Ｄ変換が行なわれ、最終の第（Ｎ−１）ステージを構成する演算回路１０３が前ステージから残差電圧Ｖｒｅｓ（Ｎ−２）を受けると、演算回路１０３は、この残差電圧Ｖｒｅｓ（Ｎ−２）を２ビットのデータに変換し、その変換したビットデータをデジタルエラーコレクション回路１２へ出力する。

そして、各ステージから出力されたビットデータに基づいて、デジタルエラーコレクション回路１２が各ビットデータを加算するとともにエラー処理を行ない、最終的にＮビットのデジタル信号が出力される。

図１５は、図１４に示した演算回路の構成を機能的に説明する機能ブロック図である。ここで、各演算回路は、全て同じ構成であり、図１５では、演算回路１０２の構成が代表的に示される。なお、最終ステージの演算回路１０３においては、図１５に示される１．５ビットの出力データが２ビットの出力データとなる。

図１５を参照して、演算回路１０２は、サンプルホールド部１２１と、減算部１２２と、増幅部１２３と、サブＡ／Ｄコンバータ２４と、サブＤ／Ａコンバータ２５とを含む。

サンプルホールド部１２１は、前ステージの演算回路１０１から出力された残差電圧Ｖｒｅｓ１をサンプリングし、その電圧を保持する。サブＡ／Ｄコンバータ２４は、残差電圧Ｖｒｅｓ１を１．５ビットのデータに変換し、その変換したビットデータを図示されないデジタルエラーコレクション回路１２へ出力する。

サブＤ／Ａコンバータ２５は、サブＡ／Ｄコンバータ２４によってデジタル変換されたデータをアナログ電圧Ｖｒ２に変換する。減算部１２２は、サンプルホールド部１２１によって保持されている電圧Ｖｒｅｓ１からサブＤ／Ａコンバータ２５によって変換されたアナログ電圧Ｖｒ２を減算する。

増幅部１２３は、減算部１２２から出力される電圧を増幅率２で増幅し、その増幅した電圧をこの第２ステージにおける残差電圧Ｖｒｅｓ２として次ステージへ出力する。

こうすることで、各ステージにおいて、入力範囲を同じ電圧幅にすることができる。

図１６は、図１５に示した演算回路１０２の主要部の構成を示す回路図である。図１６では、図１５に示したサンプルホールド部１２１、減算部１２２、および増幅部１２３の具体的な回路構成が示されている。また、図１４，図１５では特に示さなかったが、このＡ／Ｄコンバータは、実際には差動系の回路構成となっている。具体的には、アナログ入力信号Ｖｉｎは、ＶｉｎＡと、コモン電圧Ｖｃｏｍに対してＶｉｎＡを反転したＶｉｎＢとからなり、残差電圧Ｖｒｅｓｉ（ｉは１〜Ｎ−２の自然数）は、ＶｒｅｓｉＡと、コモン電圧Ｖｃｏｍに対してＶｒｅｓｉＡを反転したＶｒｅｓｉＢとからなり、サブＤ／Ａコンバータ２５によって変換されるアナログ電圧Ｖｒｉは、ＶｒｉＡと、コモン電圧Ｖｃｏｍに対してＶｒｉＡを反転したＶｒｉＢとからなる。

図１６を参照して、演算回路１０２は、スイッチＳ１０１〜Ｓ１０８と、キャパシタＣ１０１〜Ｃ１０４と、差動増幅器１３７と、ノードＮＤ１０１〜ＮＤ１０６と、入力ノード１３１〜１３４と、出力ノード１３５，１３６とを含む。

入力ノード１３２，１３３は、それぞれ前ステージから出力される残差電圧Ｖｒｅｓ１Ａ，Ｖｒｅｓ１Ｂを受ける。入力ノード１３１，１３４は、それぞれサブＤ／Ａコンバータ２５から出力されるアナログ電圧Ｖｒ２Ａ，Ｖｒ２Ｂを受ける。スイッチＳ１０１は、入力ノード１３１とノードＮＤ１０１との間に接続され、スイッチＳ１０２は、入力ノード１３２とノードＮＤ１０１との間に接続される。スイッチＳ１０３は、入力ノード１３３とノードＮＤ１０２との間に接続され、スイッチＳ１０４は、入力ノード１３４とノードＮＤ１０２との間に接続される。

スイッチＳ１０５は、出力ノード１３５とノードＮＤ１０３との間に接続され、スイッチＳ１０６は、ノードＮＤ１０１とノードＮＤ１０３との間に接続される。スイッチＳ１０７は、ノードＮＤ１０２とノードＮＤ１０４との間に接続され、スイッチＳ１０８は、出力ノード１３６とノードＮＤ１０４との間に接続される。

キャパシタＣ１０１は、ノードＮＤ１０３とノードＮＤ１０５との間に接続され、キャパシタＣ１０２は、ノードＮＤ１０１とノードＮＤ１０５との間に接続される。キャパシタＣ１０３は、ノードＮＤ１０２とノードＮＤ１０６との間に接続され、キャパシタＣ１０４は、ノードＮＤ１０４とノードＮＤ１０６との間に接続される。

差動増幅器１３７は、ノードＮＤ１０５，ＮＤ１０６に入力端が接続され、出力ノード１３５，１３６に出力端が接続される。差動増幅器１３７は、ノードＮＤ１０５，ＮＤ１０６間の電圧差を増幅して出力ノード１３５，１３６へ出力する。

この演算回路１０２は、「サンプルモード」と「ホールドモード」の２つの動作モードを有する。図１６では、サンプルモード時の状態が示されている。サンプルモードでは、スイッチＳ１０２，Ｓ１０３，Ｓ１０６，Ｓ１０７がＯＮし、その他のスイッチがＯＦＦする。したがって、残差電圧Ｖｒｅｓ１ＡがキャパシタＣ１０１，Ｃ１０２にサンプリングされ、残差電圧Ｖｒｅｓ１ＢがキャパシタＣ１０３，Ｃ１０４にサンプリングされる。

図１７は、図１５に示した演算回路１０２のホールドモード時の状態を示す図である。

図１７を参照して、ホールドモードでは、スイッチＳ１０１，Ｓ１０４，Ｓ１０５，Ｓ１０８がＯＮし、その他のスイッチがＯＦＦする。これにより、キャパシタＣ１０１，Ｃ１０４がフィードバックキャパシタとして作用し、キャパシタＣ１０１，Ｃ１０２にそれぞれ保持される残差電圧Ｖｒｅｓ１Ａからアナログ電圧Ｖｒ２Ａを減算した電圧が出力ノード１３５に出力され、キャパシタＣ１０３，Ｃ１０４にそれぞれ保持される残差電圧Ｖｒｅｓ１Ｂからアナログ電圧Ｖｒ２Ｂを減算した電圧が出力ノード１３６に出力される。具体的には、出力ノード１３５，１３６に出力される残差電圧Ｖｒｅｓ２Ａ，Ｖｒｅｓ２Ｂは、各キャパシタの容量をその符号で表わすと、下式で示される。

上式より、たとえば、キャパシタＣ１０１，Ｃ１０２の大きさ、あるいはキャパシタＣ１０３，Ｃ１０４の大きさが正確に同じであれば、入力電圧である残差電圧Ｖｒｅｓ１Ａ，残差電圧Ｖｒｅｓ１Ｂは、正確に２倍される。

しかしながら、実際には、キャパシタの大きさにばらつきが存在するため、残差電圧Ｖｒｅｓ１Ａ，Ｖｒｅｓ１Ｂは正確に２倍されず、その誤差は後段に影響を及ぼし、Ａ／Ｄコンバータの精度が劣化する。具体的には、たとえば、１４ビットのＡ／Ｄコンバータにおいて、キャパシタのばらつきによって全てのステージで入力電圧が１．９９９倍されるとすると、最終ステージの入力電圧は、理想的には２¹²＝４０９６倍されるところ、１．９９９¹²＝４０７１．５倍しかされないことになる。

このキャパシタのばらつきによる精度劣化の問題を解決する手法の１つが、下記の非特許文献１に開示されている。この手法によるＡ／Ｄコンバータを、以下では、「平均化Ａ／Ｄコンバータ」とも称する。この平均化Ａ／Ｄコンバータの全体構成は、図１４に示した構成と同じであり、各ステージにおける演算回路の構成が上記のＡ／Ｄコンバータ１００と異なる。

図１８は、平均化Ａ／Ｄコンバータにおける演算回路の構成を機能的に説明する機能ブロック図である。ここで、各演算回路は、全て同じ構成であり、図１８では、第２ステージに対応する演算回路１０２Ａの構成が代表的に示される。なお、最終ステージの演算回路においては、図１８に示される１．５ビットの出力データが２ビットの出力データとなる。

図１８を参照して、演算回路１０２Ａは、サンプルホールド部１４１と、減算部１４２と、増幅部１４３と、平均化部１４４と、サブＡ／Ｄコンバータ２４と、サブＤ／Ａコンバータ２５とを含む。

サンプルホールド部１４１は、前ステージの演算回路から出力された残差電圧Ｖｒｅｓ１をサンプリングし、その電圧を保持する。サブＡ／Ｄコンバータ２４およびサブＤ／Ａコンバータ２５は、図１５で説明したものと同じである。減算部１４２は、サンプルホールド部１４１によって保持されている電圧Ｖｒｅｓ１からサブＤ／Ａコンバータ２５によって変換されたアナログ電圧Ｖｒ２を減算する。

増幅部１４３は、減算部１４２から出力される電圧を増幅率２で増幅する。ここで、この平均化Ａ／Ｄコンバータは、「サンプルモード」、「ホールドモード」、および「平均化モード」の３つの動作モードを有する。ホールドモード時、増幅部１４３は、減算部１４２から出力される電圧を増幅率２で増幅し、平均化部１４４は、増幅部１４３から出力される電圧Ｖｏｕｔ１をサンプリングする。

その後平均化モードになると、増幅部１４３は、後ほど回路図の説明において述べるように、キャパシタを入替えて演算される電圧を増幅率２で増幅し、平均化部１４４は、増幅部１４３から出力される電圧Ｖｏｕｔ２をホールドモード時にサンプリングされた電圧Ｖｏｕｔ１と平均化する。そして、平均化部１４４は、平均化した電圧をこの第２ステージにおける残差電圧Ｖｒｅｓ２として次ステージへ出力する。

図１９は、図１８に示した演算回路１０２Ａの主要部の構成を示す回路図である。図１９では、図１８に示したサンプルホールド部１４１、減算部１４２、増幅部１４３、および平均化部１４４の具体的な回路構成が示されている。また、この平均化Ａ／Ｄコンバータも、上述した従来のＡ／Ｄコンバータ１００と同様に、実際には、差動系の回路構成となっている。

図１９を参照して、演算回路１０２Ａは、増幅回路１０２Ａ．１と、平均化回路１０２Ａ．２とを含む。増幅回路１０２Ａ．１は、図１６に示した従来のＡ／Ｄコンバータ１００における演算回路１０２の構成において、スイッチＳ１１１〜Ｓ１１５と、ノードＮＤ１１１〜ＮＤ１１４とをさらに含む。平均化回路１０２Ａ．２は、スイッチＳ１２１〜Ｓ１２５と、キャパシタＣ１２１〜Ｃ１２４と、差動増幅器１３８と、ノードＮＤ１２１〜ＮＤ１２４と、出力ノード１３５，１３６とを含む。

スイッチＳ１１１は、ノードＮＤ１１３とノードＮＤ１１１との間に接続され、スイッチＳ１１２は、ノードＮＤ１０１とノードＮＤ１１１との間に接続される。スイッチＳ１１３は、ノードＮＤ１０２とノードＮＤ１１２との間に接続され、スイッチＳ１１４は、ノードＮＤ１１４とノードＮＤ１１２との間に接続される。スイッチＳ１１５は、ノードＮＤ１１３とノードＮＤ１１４との間に接続される。

スイッチＳ１２１は、出力ノード１３５とノードＮＤ１２１との間に接続され、スイッチＳ１２２は、ノードＮＤ１１３とノードＮＤ１２１との間に接続される。スイッチＳ１２３は、ノードＮＤ１１４とノードＮＤ１２２との間に接続され、スイッチＳ１２４は、出力ノード１３６とノードＮＤ１２２との間に接続される。スイッチＳ１２５は、出力ノード１３５，１３６の間に接続される。

キャパシタＣ１２１は、ノードＮＤ１２１とノードＮＤ１２３との間に接続され、キャパシタＣ１２２は、ノードＮＤ１１４とノードＮＤ１２３との間に接続される。キャパシタＣ１２３は、ノードＮＤ１１３とノードＮＤ１２４との間に接続され、キャパシタＣ１２４は、ノードＮＤ１２２とノードＮＤ１２４との間に接続される。

差動増幅器１３８は、ノードＮＤ１２３，ＮＤ１２４に入力端が接続され、出力ノード１３５，１３６に出力端が接続される。差動増幅器１３８は、ノードＮＤ１２３，ＮＤ１２４間の電圧差を増幅して出力ノード１３５，１３６へ出力する。

上述のように、この演算回路１０２Ａは、「サンプルモード」、「ホールドモード」、および「平均化モード」の３つの動作モードを有する。図１９では、サンプルモード時の状態が示されている。サンプルモードでは、スイッチＳ１０２，Ｓ１０３，Ｓ１０６，Ｓ１１２，Ｓ１１３，Ｓ１０７，Ｓ１１５がＯＮし、その他のスイッチがＯＦＦする。したがって、残差電圧Ｖｒｅｓ１ＡがキャパシタＣ１０１，Ｃ１０２にサンプリングされ、残差電圧Ｖｒｅｓ１ＢがキャパシタＣ１０３，Ｃ１０４にサンプリングされる。

図２０は、図１８に示した演算回路１０２Ａのホールドモード時の状態を示す図である。

図２０を参照して、ホールドモードでは、増幅回路１０２Ａ．１において、スイッチＳ１０１，Ｓ１０４，Ｓ１０５，Ｓ１１２，Ｓ１１３，Ｓ１０８がＯＮし、その他のスイッチがＯＦＦする。これにより、キャパシタＣ１０１，Ｃ１０４がフィードバックキャパシタとして作用し、キャパシタＣ１０２，Ｃ１０３は、それぞれアナログ電圧Ｖｒ２Ａ，Ｖｒ２Ｂをサンプリングするキャパシタとして作用する。

そして、キャパシタＣ１０１，Ｃ１０２にそれぞれ保持される残差電圧Ｖｒｅｓ１ＡからキャパシタＣ１０２によってサンプリングされたアナログ電圧Ｖｒ２Ａを減算した電圧がノードＮＤ１１３に出力され、キャパシタＣ１０３，Ｃ１０４にそれぞれ保持される残差電圧Ｖｒｅｓ１ＢからキャパシタＣ１０３によってサンプリングされたアナログ電圧Ｖｒ２Ｂを減算した電圧がノードＮＤ１１４に出力される。具体的には、ホールドモード時にノードＮＤ１１３，ＮＤ１１４にそれぞれ出力される電圧Ｖｏｕｔ１Ａ，Ｖｏｕｔ１Ｂは、各キャパシタの容量をその符号で表わすと、下式で示される。

一方、平均化回路１０２Ａ．２では、スイッチＳ１２２，Ｓ１２３がＯＮし、スイッチＳ１２１，Ｓ１２４がＯＦＦする。これにより、ホールドモード時に増幅回路１０２Ａ．１から出力される電圧Ｖｏｕｔ１ＡがキャパシタＣ１２１，Ｃ１２３にサンプリングされ、電圧Ｖｏｕｔ１ＢがキャパシタＣ１２２，Ｃ１２４にサンプリングされる。

図２１は、図１８に示した演算回路１０２Ａの平均化モード時の状態を示す図である。

図２１を参照して、平均化モードでは、増幅回路１０２Ａ．１において、スイッチＳ１０１，Ｓ１０４，Ｓ１０６，Ｓ１１１，Ｓ１１４，Ｓ１０７がＯＮし、その他のスイッチがＯＦＦする。これにより、キャパシタＣ１０２，Ｃ１０３がフィードバックキャパシタとして作用し、キャパシタＣ１０１，Ｃ１０４は、それぞれアナログ電圧Ｖｒ２Ａ，Ｖｒ２Ｂをサンプリングするキャパシタとして作用する。すなわち、平均化モードでは、ホールドモードに対して、増幅回路１０２Ａ．１においてキャパシタがスイッチされる。

そして、キャパシタＣ１０１，Ｃ１０２にそれぞれ保持される残差電圧Ｖｒｅｓ１ＡからキャパシタＣ１０１によってサンプリングされたアナログ電圧Ｖｒ２Ａを減算した電圧がノードＮＤ１１３に出力され、キャパシタＣ１０３，Ｃ１０４にそれぞれ保持される残差電圧Ｖｒｅｓ１ＢからキャパシタＣ１０４によってサンプリングされたアナログ電圧Ｖｒ２Ｂを減算した電圧がノードＮＤ１１４に出力される。具体的には、平均化モード時にノードＮＤ１１３，ＮＤ１１４にそれぞれ出力される電圧Ｖｏｕｔ２Ａ，Ｖｏｕｔ２Ｂは、下式で示される。

一方、平均化回路１０２Ａ．２では、スイッチＳ１２１，Ｓ１２４がＯＮし、スイッチＳ１２２，Ｓ１２３がＯＦＦする。これにより、ホールドモード時にサンプリングされた電圧Ｖｏｕｔ１Ａ，Ｖｏｕｔ１Ｂが平均化モード時に増幅回路１０２Ａ．１から出力される電圧Ｖｏｕｔ２Ａ，Ｖｏｕｔ２Ｂと平均化される。具体的には、出力ノード１３５，１３６にそれぞれ出力される残差電圧Ｖｒｅｓ２Ａ，Ｖｒｅｓ２Ｂは、下式で示される。

ここで、Ｃ１０１＝Ｃ１０４＝Ｃ、Ｃ１０２＝Ｃ１０３＝Ｃ（１＋α）とすると（αは、キャパシタのばらつきを表わす。）、通常αは微小であるから、（７）式，（８）式は、下式で表わすことができる。

上式にはαが現われず、この平均化Ａ／Ｄコンバータによれば、キャパシタのばらつきの影響を排除することができる。
チェン（Hsin-Shu Chen）他２名、"１４ビット−２０ＭＨｚのＣＭＯＳパイプライン型アナログ／デジタルコンバータ（A 14-b 20-Msamples/s CMOS Pipelined ADC）"，（米国），米国電気電子学会固体回路ジャーナル（IEEE JOURNAL OF SOLID-STATE CIRCUITS），Ｖｏｌ．３６，Ｎｏ．６，ｐ．９９７−１００１，Ｊｕｎ．２００１

上述のように、従来のＡ／Ｄコンバータでは、キャパシタのばらつきにより変換精度が劣化する。これに対して、平均化Ａ／Ｄコンバータは、キャパシタのばらつきの影響を排除することができ、高精度な変換が実現できる。

しかしながら、図１９〜図２１に示されるように、平均化Ａ／Ｄコンバータは、増幅回路１０２Ａ．１と平均化回路１０２Ａ．２とを含むため、回路面積が増大する。また、平均化回路１０２Ａ．２における差動増幅器１３８の分だけノイズも増加する。さらに、そのノイズによる影響を許容するために、キャパシタのサイズを大きくする必要があり、回路面積がさらに増大し、消費電力も増加する。

一方、近年、電子機器に対しては、高機能化とともに、小型化や、携帯化に伴なう低消費電力化の要求がますます強まってきており、それに搭載されるＡ／Ｄコンバータに対しても小型化および低消費電力化の要求が厳しくなってきている。上述の平均化Ａ／Ｄコンバータは、キャパシタのばらつきの影響を排除でき、高精度化（高機能化）を図るうえでは有用であるが、小型化や低消費電力化の課題を解決することはできない。

そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、高精度かつエリアペナルティの小さいＡ／Ｄコンバータを提供することである。

また、この発明の別の目的は、高精度かつ低消費電力のＡ／Ｄコンバータを提供することである。

この発明によれば、Ａ／Ｄコンバータは、アナログ信号をデジタル信号に変換するパイプライン型のＡ／Ｄコンバータであって、デジタル信号のビット長に応じて設けられ、直列に接続される複数の演算回路と、複数の演算回路の各々から出力されるビットデータに基づいてデジタル信号を出力する出力回路とを備え、複数の演算回路の各々は、第１の動作モード時に受ける第１の入力電圧をビットデータに変換して出力するサブＡ／Ｄコンバータと、ビットデータをアナログ電圧に変換するサブＤ／Ａコンバータと、第１の入力電圧および第２の動作モード時に受ける第２の入力電圧をサンプリングし、そのサンプリングした第１および第２の入力電圧をそれぞれ第１および第２の電圧保持手段に保持するサンプルホールド手段と、サンプルホールド手段に保持される電圧を加算する加算手段と、加算手段によって加算された電圧からビットデータのアナログ電圧を減算して次段の演算回路へ出力する減算手段とを含み、減算手段は、第３の動作モード時、加算された電圧からアナログ電圧を減算して次段における第１の入力電圧として出力し、第４の動作モード時、第１および第２の電圧保持手段を入換えて加算された電圧からアナログ電圧を減算し、次段における第２の入力電圧として出力する。

好ましくは、複数の演算回路の各々は、クロック信号に同期して順次第１から第４の動作モードに切替わり、前段の演算回路が第３および第４の動作モード時、連動してそれぞれ第１および第２の動作モードとなる。

好ましくは、サンプルホールド手段の第１および第２の電圧保持手段は、それぞれ第１および第２のキャパシタからなる。

好ましくは、複数の演算回路の各々は、第１または第２の入力電圧を受ける第１の入力ノードと、サブＤ／Ａコンバータから出力されるアナログ電圧を受ける第２の入力ノードと、第１および第２の入力ノードと第１および第２のキャパシタとの間に設けられるスイッチ回路と、スイッチ回路に接続されない側の第１および第２のキャパシタの端子が接続される第１のノードと、第１のノードに入力端が接続される増幅回路と、増幅回路の出力端に接続される出力ノードとを含み、増幅回路の出力端は、スイッチ回路に接続され、第１の動作モード時、スイッチ回路は、第１の入力ノードを第１のキャパシタと接続し、第１のキャパシタは、第１の入力電圧をサンプリングして保持し、第２の動作モード時、スイッチ回路は、第１の入力ノードを第２のキャパシタと接続し、第２のキャパシタは、第２の入力電圧をサンプリングして保持し、第３の動作モード時、スイッチ回路は、増幅回路の出力端を第１および第２のキャパシタのいずれか一方と接続し、第２の入力ノードを第１および第２のキャパシタの他方と接続し、第４の動作モード時、スイッチ回路は、増幅回路の出力端を第１および第２のキャパシタの他方と接続し、第２の入力ノードを第１および第２のキャパシタの一方と接続する。

好ましくは、スイッチ回路は、第１の入力ノードと第２のノードとの間に設けられる第１のスイッチと、第２の入力ノードと第２のノードとの間に設けられる第２のスイッチと、第２のノードと第１のキャパシタが接続される第３のノードとの間に設けられる第３のスイッチと、第２のノードと第２のキャパシタが接続される第４のノードとの間に設けられる第４のスイッチと、増幅回路の出力端と第３のノードとの間に設けられる第５のスイッチと、増幅回路の出力端と第４のノードとの間に設けられる第６のスイッチとからなり、第１の動作モード時、第１および第３のスイッチがオンされ、第２の動作モード時、第１および第４のスイッチがオンされ、第３の動作モード時、第２、第４および第５のスイッチがオンされ、第４の動作モード時、第２、第３および第６のスイッチがオンされる。

好ましくは、増幅回路は、差動型回路からなり、複数の演算回路の各々は、増幅回路の入力端と出力端との間に設けられるもう１つのスイッチ回路をさらに含み、第１および第２の動作モード時、もう１つのスイッチ回路は、出力端を入力端と電気的に接続する。

この発明によるＡ／Ｄコンバータによれば、キャパシタのばらつきを平均化する機能を次ステージの演算回路に分担させるようにしたので、演算回路において別途平均化回路を設ける必要がなく、高精度かつエリアペナルティの小さいＡ／Ｄコンバータが実現できる。

さらに、別途回路を設ける必要がないことから、従来のＡ／Ｄコンバータと同等レベルの消費電力で高精度なＡ／Ｄコンバータが実現できる。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

図１は、この発明によるＡ／Ｄコンバータの全体構成を概略的に説明するブロック図である。

図１を参照して、Ａ／Ｄコンバータ１０は、（Ｎ−１）個のステージがパイプライン接続された構成となっており、第１ステージから第（Ｎ−１）ステージの各ステージにそれぞれ対応する演算回路１〜Ｎ−１と、各ステージから出力されるビットデータを受け、エラー補正処理を行なって最終的なＮビットのデジタル信号を出力するデジタルエラーコレクション回路１２とを備える。

Ａ／Ｄコンバータ１０においても、背景技術で説明した従来のＡ／Ｄコンバータ１００と同様に、最終ステージの演算回路Ｎ−１を除く各ステージの演算回路は、１．５ビット（３値）のデータをデジタルエラーコレクション回路１２へ出力し、最終ステージの演算回路Ｎ−１は、前段の演算回路Ｎ−２から受けるアナログ信号を２ビットのデータに変換してデジタルエラーコレクション回路１２へ出力する。デジタルエラーコレクション回路１２は、背景技術で説明したものと同じである。

この発明によるＡ／Ｄコンバータ１０においては、各演算回路１〜Ｎ−１は、クロック信号ＣＬＫに同期してパイプライン動作を行なう。各演算回路１〜Ｎ−１においては、クロック信号ＣＬＫの立上がりおよび立下がりに同期して、「第１のサンプルモード」、「第２のサンプルモード」、「第１のホールドモード」、および「第２のホールドモード」の４つの連続する動作モードが繰返し実行される。

なお、第１のサンプルモードは、「第１の動作モード」に対応し、第２のサンプルモードは、「第２の動作モード」に対応し、第１のホールドモードは、「第３の動作モード」に対応し、第２のホールドモードは、「第４の動作モード」に対応する。

第１ステージを構成する演算回路１は、第１のサンプルモード時に受けるアナログ入力信号Ｖｉｎを１．５ビットのデータに変換し、その変換したビットデータをデジタルエラーコレクション回路１２へ出力する。また、演算回路１は、第１のサンプルモード時、アナログ入力信号Ｖｉｎを所定のキャパシタを用いてサンプリングし、第２のサンプルモード時、アナログ入力信号Ｖｉｎを第１のサンプルモード時に用いたキャパシタと異なるキャパシタを用いてサンプリングする。

第２のサンプルモードに続いて第１のホールドモードになると、演算回路１は、第１および第２のサンプルモード時にサンプリングされたアナログ入力信号Ｖｉｎに基づいて残差電圧Ｖｒｅｓ１Ａ１を演算し、第２ステージを構成する演算回路２へその残差電圧Ｖｒｅｓ１Ａ１を出力する。そして、第２のホールドモード時、演算回路１は、後述するように、キャパシタをスイッチして演算される残差電圧Ｖｒｅｓ１Ａ２を演算回路２へ出力する。

第２ステージの演算回路２は、演算回路２の第１のサンプルモード時に第１ステージから受ける残差電圧Ｖｒｅｓ１Ａ１を１．５ビットのデータに変換し、その変換したビットデータをデジタルエラーコレクション回路１２へ出力する。また、演算回路２は、第１のサンプルモード時、残差電圧Ｖｒｅｓ１Ａ１を所定のキャパシタを用いてサンプリングし、第２のサンプルモード時、第１ステージから受ける残差電圧Ｖｒｅｓ１Ａ２を第１のサンプルモード時に用いたキャパシタと異なるキャパシタを用いてサンプリングする。

演算回路２は、第２のサンプルモードに続いて第１のホールドモードになると、第１および第２のサンプリングモード時にそれぞれサンプリングされた残差電圧Ｖｒｅｓ１Ａ１，Ｖｒｅｓ１Ａ２に基づいて残差電圧Ｖｒｅｓ２Ａ１を演算し、次ステージの演算回路へその残差電圧Ｖｒｅｓ２Ａ１を出力する。そして、第２のホールドモード時、演算回路２は、キャパシタをスイッチして演算される残差電圧Ｖｒｅｓ２Ａ２を次ステージへ出力する。

その後同様にして、各ステージにおいてＡ／Ｄ変換が行なわれ、最終の第（Ｎ−１）ステージを構成する演算回路Ｎ−１が前ステージから残差電圧Ｖｒｅｓ（Ｎ−２）Ａ１を受けると、演算回路Ｎ−１は、この残差電圧Ｖｒｅｓ（Ｎ−２）Ａ１を２ビットのデータに変換し、その変換したビットデータをデジタルエラーコレクション回路１２へ出力する。

そして、上述のように、各ステージから出力されたビットデータに基づいて、デジタルエラーコレクション回路１２が各ビットデータを加算するとともにエラー処理を行ない、最終的にＮビットのデジタル信号が出力される。

図２は、図１に示した演算回路の構成を機能的に説明する機能ブロック図である。ここで、各演算回路は、全て同じ構成であり、図２では、演算回路２の構成が代表的に示される。なお、最終ステージの演算回路Ｎ−１においては、図２に示される１．５ビットの出力データが２ビットの出力データとなる。

図２を参照して、演算回路２は、サンプルホールド部２１と、加算部２２と、減算部２３と、サブＡ／Ｄコンバータ２４と、サブＤ／Ａコンバータ２５とを含む。

サンプルホールド部２１は、クロック信号ＣＬＫに同期して動作し、第１および第２のサンプルモード時、前ステージの演算回路１からそれぞれ出力される残差電圧Ｖｒｅｓ１Ａ１，Ｖｒｅｓ１Ｂ１をサンプリングして保持する。サブＡ／Ｄコンバータ２４およびサブＤ／Ａコンバータ２５は、背景技術で説明したものと同じである。

加算部２２は、クロック信号ＣＬＫに同期して動作し、サンプルホールド部２１によって保持されている残差電圧Ｖｒｅｓ１Ａ１に第２のサンプルモード時に前ステージから受ける残差電圧Ｖｒｅｓ１Ａ２を加算する。

減算部２３は、第１のホールドモード時、加算部２２から出力される電圧からサブＤ／Ａコンバータ２５によって変換されたアナログ電圧Ｖｒ２Ａを減算し、その減算した電圧をこの第２ステージにおける残差電圧Ｖｒｅｓ２Ａ１として次ステージへ出力する。また、第１のホールドモードに続く第２のホールドモード時、減算部２３は、後ほど回路図の説明において述べるように、キャパシタを入替え、加算部２２から出力される電圧からサブＤ／Ａコンバータ２５によって変換されたアナログ電圧Ｖｒ２Ａを減算し、その減算した電圧を残差電圧Ｖｒｅｓ２Ａ２として次ステージへ出力する。

図３は、図２に示した演算回路２の主要部の構成を示す回路図である。図３では、図２に示したサンプルホールド部２１、加算部２２、および減算部２３の具体的な回路構成が示されている。また、この発明によるＡ／Ｄコンバータ１０も、上述した従来のＡ／Ｄコンバータ１００と同様に、実際には、差動系の回路構成となっている。

図３を参照して、演算回路２は、スイッチＳ１〜Ｓ１４と、キャパシタＣ１〜Ｃ４と、差動増幅器３７と、ノードＮＤ１〜ＮＤ８と、入力ノード３１〜３４と、出力ノード３５，３６とを含む。

入力ノード３２，３３は、第１のサンプルモード時、それぞれ前ステージから出力される残差電圧Ｖｒｅｓ１Ａ１，Ｖｒｅｓ１Ｂ１を受ける。また、後述するように、入力ノード３２，３３は、第２のサンプルモード時、それぞれ前ステージから出力される残差電圧Ｖｒｅｓ１Ａ２，Ｖｒｅｓ１Ｂ２を受ける。入力ノード３１，３４は、それぞれサブＤ／Ａコンバータ２５から出力されるアナログ電圧Ｖｒ２Ａ，Ｖｒ２Ｂを受ける。

スイッチＳ１は、入力ノード３１とノードＮＤ１との間に接続され、スイッチＳ２は、入力ノード３２とノードＮＤ１との間に接続される。スイッチＳ３は、入力ノード３３とノードＮＤ２との間に接続され、スイッチＳ４は、入力ノード３４とノードＮＤ２との間に接続される。スイッチＳ５は、出力ノード３５とノードＮＤ３との間に接続され、スイッチＳ６は、ノードＮＤ１とノードＮＤ３との間に接続される。スイッチＳ７は、出力ノード３５とノードＮＤ４との間に接続され、スイッチＳ８は、ノードＮＤ１とノードＮＤ４との間に接続される。

スイッチＳ９は、ノードＮＤ２とノードＮＤ５との間に接続され、スイッチＳ１０は、出力ノード３６とノードＮＤ５との間に接続される。スイッチＳ１１は、ノードＮＤ２とノードＮＤ６との間に接続され、スイッチＳ１２は、出力ノード３６とノードＮＤ６との間に接続される。スイッチＳ１３は、出力ノード３５とノードＮＤ７との間に接続され、スイッチＳ１４は、出力ノード３６とノードＮＤ８との間に接続される。

キャパシタＣ１は、ノードＮＤ３とノードＮＤ７との間に接続され、キャパシタＣ２は、ノードＮＤ４とノードＮＤ７との間に接続される。キャパシタＣ３は、ノードＮＤ５とノードＮＤ８との間に接続され、キャパシタＣ４は、ノードＮＤ６とノードＮＤ８との間に接続される。

差動増幅器３７は、ノードＮＤ７，ＮＤ８に入力端が接続され、出力ノード３５，３６に出力端が接続される。差動増幅器３７は、ノードＮＤ７，ＮＤ８間の電圧差を増幅して出力ノード３５，３６へ出力する。

この図３では、第１のサンプルモード時の状態が示されている。第１のサンプルモードでは、スイッチＳ２，Ｓ３，Ｓ６，Ｓ１１，Ｓ１３，Ｓ１４がクロック信号ＣＬＫに同期してＯＮし、その他のスイッチがＯＦＦする。したがって、第１のサンプルモード時に入力ノード３２に入力される残差電圧Ｖｒｅｓ１Ａ１がキャパシタＣ１にサンプリングされ、入力ノード３３に入力される残差電圧Ｖｒｅｓ１Ｂ１がキャパシタＣ４にサンプリングされる。

ここで、この回路では、スイッチＳ１３，Ｓ１４がＯＦＦし、差動増幅器３７の出力端が入力端と接続される。そうすると、キャパシタＣ１，Ｃ４には、それぞれ残差電圧Ｖｒｅｓ１Ａ１，Ｖｒｅｓ１Ｂ１と差動増幅器３７のオフセット電圧Ｖｏｆｆとの電圧差に相当する電荷が蓄積される。このオフセット電圧Ｖｏｆｆは、差動増幅器３７を構成するトランジスタのミスマッチによって発生する電圧である。このオフセット電圧Ｖｏｆｆを考慮して、実際にキャパシタＣ１，Ｃ４の差動増幅器３７側にそれぞれ蓄積される電荷Ｑ１，Ｑ４は、各キャパシタの容量をその符号で表わすと、下式で示される。

図４は、図２に示した演算回路２の第２のサンプルモード時の状態を示す図である。

図４を参照して、第２のサンプルモードでは、スイッチＳ２，Ｓ３，Ｓ８，Ｓ９，Ｓ１３，Ｓ１４がクロック信号ＣＬＫに同期してＯＮし、その他のスイッチがＯＦＦする。したがって、第２のサンプルモード時に入力ノード３２に入力される残差電圧Ｖｒｅｓ１Ａ２がキャパシタＣ２にサンプリングされ、入力ノード３３に入力される残差電圧Ｖｒｅｓ１Ｂ２がキャパシタＣ３にサンプリングされる。具体的には、キャパシタＣ２，Ｃ３の差動増幅器３７側にそれぞれ蓄積される電荷Ｑ２，Ｑ３は、各キャパシタの容量をその符号で表わすと、下式で示される。

ここで、キャパシタＣ１，Ｃ２は、ノードＮＤ７によって接続されているので、キャパシタＣ１，Ｃ２の電荷が加算され、キャパシタＣ１，Ｃ２によってサンプリングされた残差電圧Ｖｒｅｓ１Ａ１，Ｖｒｅｓ１Ａ２は、擬似的に加算される。一方、キャパシタＣ３，Ｃ４においても、キャパシタＣ３，Ｃ４がノードＮＤ８によって接続されているので、キャパシタＣ３，Ｃ４によってサンプリングされた残差電圧Ｖｒｅｓ１Ｂ１，Ｖｒｅｓ１Ｂ２は、擬似的に加算される。

図５は、図２に示した演算回路２の第１のホールドモード時の状態を示す図である。

図５を参照して、第１のホールドモードでは、スイッチＳ１，Ｓ４，Ｓ５，Ｓ８，Ｓ９，Ｓ１２がクロック信号ＣＬＫに同期してＯＮし、その他のスイッチがＯＦＦする。そうすると、キャパシタＣ１，Ｃ４は、フィードバックキャパシタとして作用し、キャパシタＣ２，Ｃ３は、それぞれアナログ電圧Ｖｒ２Ａ，Ｖｒ２Ｂをサンプリングするキャパシタとして作用する。

そして、キャパシタＣ１，Ｃ２を用いて加算された電圧からキャパシタＣ２によってサンプリングされたアナログ電圧Ｖｒ２Ａを減算した電圧が出力ノード３５に出力され、キャパシタＣ３，Ｃ４を用いて加算された電圧からキャパシタＣ３によってサンプリングされたアナログ電圧Ｖｒ２Ｂを減算した電圧が出力ノード３６に出力される。具体的には、第１のホールドモード時に出力ノード３５，３６に出力される残差電圧Ｖｒｅｓ２Ａ１，Ｖｒｅｓ２Ｂ１は、下式で示される。

上式においては、オフセット電圧Ｖｏｆｆがキャンセルされており、差動増幅器３７のオフセット電圧補償が行なわれていることがわかる。

図６は、図２に示した演算回路２の第２のホールドモード時の状態を示す図である。

図６を参照して、第２のホールドモードでは、スイッチＳ１，Ｓ４，Ｓ６，Ｓ７，Ｓ１０，Ｓ１１がクロック信号ＣＬＫに同期してＯＮし、その他のスイッチがＯＦＦする。そうすると、キャパシタＣ２，Ｃ３がフィードバックキャパシタとして作用し、キャパシタＣ１，Ｃ４は、それぞれアナログ電圧Ｖｒ２Ａ，Ｖｒ２Ｂをサンプリングするキャパシタとして作用する。

そして、キャパシタＣ１，Ｃ２を用いて加算された電圧からキャパシタＣ１によってサンプリングされたアナログ電圧Ｖｒ２Ａを減算した電圧が出力ノード３５に出力され、キャパシタＣ３，Ｃ４を用いて加算された電圧からキャパシタＣ４によってサンプリングされたアナログ電圧Ｖｒ２Ｂを減算した電圧が出力ノード３６に出力される。具体的には、第２のホールドモード時に出力ノード３５，３６に出力される残差電圧Ｖｒｅｓ２Ａ２，Ｖｒｅｓ２Ｂ２は、下式で示される。

このＡ／Ｄコンバータ１０では、演算回路におけるキャパシタのばらつきは、第１および第２のホールドモード時にそれぞれ出力される残差電圧が次ステージの演算回路における加算部で加算されるときにキャンセルされる。以下、これについて説明する。

図７は、隣接するステージ間の動作モードの関係を示す図である。

図７を参照して、時刻Ｔ１において、クロック信号ＣＬＫが立上がると、第１ステージ（演算回路１）は、第１のサンプルモードとなり、以降、クロック信号ＣＬＫの立下がりおよび立上がりに同期して、第２のサンプルモード、第１のホールドモード、第２のホールドモードと動作モードが変化する。

第２ステージ（演算回路２）は、第１ステージから１周期遅れて第１のサンプルモードとなる。すなわち、時刻Ｔ３において、第１ステージが第１のホールドモードになるのに応じて、第２ステージは、第１のサンプルモードとなる。したがって、第２のステージを構成する演算回路２は、第１ステージを構成する演算回路１から第１のホールドモードに応じて出力される残差電圧Ｖｒｅｓ１Ａ１，Ｖｒｅｓ１Ｂ１をサンプリングする。

そして、時刻Ｔ４において、第２ステージは、第２のサンプルモードとなり、演算回路１から第２のホールドモードに応じて出力される残差電圧Ｖｒｅｓ１Ａ２，Ｖｒｅｓ１Ｂ２をサンプリングする。続いて、時刻Ｔ５，Ｔ６において、第２ステージは、それぞれ第１のホールドモード、第２のホールドモードと動作モードが変化する。

図８〜図１３は、図７に示した各時刻間における第１ステージおよび／または第２ステージの状態を説明する図である。ここで、図８〜図１３においては、上述した回路図を正確に示したものではなく、理解しやすいように一部簡略化して示される。さらに、図においてステージを区別する関係上、参照符号の後ろにステージを示す符号が付される。

図８は、第１ステージが第１のサンプルモード時の状態を示す図である。

図８を参照して、第１ステージを構成する演算回路１において、クロック信号ＣＬＫに同期してスイッチＳ６．１，Ｓ１１．１がＯＮし、スイッチＳ８．１，Ｓ９．１がＯＦＦする。そうすると、アナログ入力信号ＶｉｎＡ，ＶｉｎＢがそれぞれキャパシタＣ１．１，Ｃ４．１にサンプリングされる。また、サブＡ／Ｄコンバータ２４．１は、アナログ入力信号ＶｉｎＡ，ＶｉｎＢを１．５ビットのデジタル信号に変換し、サブＤ／Ａコンバータ２５．１は、その変換されたデジタル信号をそれぞれアナログ電圧Ｖｒ１Ａ，Ｖｒ１Ｂに変換する。

図９は、第１ステージが第２のサンプルモード時の状態を示す図である。

図９を参照して、演算回路１において、クロック信号ＣＬＫに同期してスイッチＳ８．１，Ｓ９．１がＯＮし、スイッチＳ６．１，Ｓ１１．１がＯＦＦする。そうすると、アナログ入力信号ＶｉｎＡ，ＶｉｎＢがそれぞれキャパシタＣ２．１，Ｃ３．１にサンプリングされる。

図１０は、第１，２ステージがそれぞれ第１のホールドモード時および第１のサンプルモード時の状態を示す図である。

図１０を参照して、演算回路１においては、キャパシタＣ１．１，Ｃ４．１がフィードバックキャパシタとして作用し、キャパシタＣ２．１，Ｃ３．１には、それぞれアナログ電圧Ｖｒ１Ａ，Ｖｒ１Ｂがサンプリングされる。そして、演算回路１は、残差電圧Ｖｒｅｓ１Ａ１，Ｖｒｅｓ１Ｂ１を出力する。

ここで、演算回路１において、キャパシタＣ１．１〜Ｃ４．１の容量をＣ１．１＝Ｃ４．１＝Ｃ、Ｃ２．１＝Ｃ３．１＝Ｃ（１＋α）とすると（αは、演算回路１におけるキャパシタのばらつきを表わす。）、残差電圧Ｖｒｅｓ１Ａ１，Ｖｒｅｓ１Ｂ１は、上述の（１５）式，（１６）式を用いて下式で表わされる。

一方、第２ステージを構成する演算回路２においては、クロック信号ＣＬＫに同期してスイッチＳ６．２，Ｓ１１．２がＯＮし、スイッチＳ８．２，Ｓ９．２がＯＦＦする。そうすると、演算回路１から出力された残差電圧Ｖｒｅｓ１Ａ１，Ｖｒｅｓ１Ｂ１がそれぞれキャパシタＣ１．２，Ｃ４．２にサンプリングされる。また、サブＡ／Ｄコンバータ２４．２は、残差電圧Ｖｒｅｓ１Ａ１，Ｖｒｅｓ１Ｂ１を１．５ビットのデジタル信号に変換し、サブＤ／Ａコンバータ２５．２は、その変換されたデジタル信号をそれぞれアナログ電圧Ｖｒ２Ａ，Ｖｒ２Ｂに変換する。

図１１は、第１，２ステージがそれぞれ第２のホールドモード時および第２のサンプルモード時の状態を示す図である。

図１１を参照して、演算回路１においては、キャパシタＣ２．１，Ｃ３．１がフィードバックキャパシタとして作用し、キャパシタＣ１．１，Ｃ４．１には、それぞれアナログ電圧Ｖｒ１Ａ，Ｖｒ１Ｂがサンプリングされる。そして、演算回路１は、残差電圧Ｖｒｅｓ１Ａ２，Ｖｒｅｓ１Ｂ２を出力する。残差電圧Ｖｒｅｓ１Ａ２，Ｖｒｅｓ１Ｂ２は、上述の（１７）式，（１８）式を用いて下式で表わされる。

一方、演算回路２においては、クロック信号ＣＬＫに同期してスイッチＳ８．２，Ｓ９．２がＯＮし、スイッチＳ６．２，Ｓ１１．２がＯＦＦして、演算回路１から出力された残差電圧Ｖｒｅｓ１Ａ２，Ｖｒｅｓ１Ｂ２がそれぞれキャパシタＣ２．２，Ｃ３．２にサンプリングされる。

図１２は、第２ステージが第１のホールドモード時の状態を示す図である。

図１２を参照して、演算回路２において、キャパシタＣ１．２，Ｃ４．２がフィードバックキャパシタとして作用し、キャパシタＣ２．２，Ｃ３．２には、それぞれアナログ電圧Ｖｒ２Ａ，Ｖｒ２Ｂがサンプリングされる。そして、演算回路２は、残差電圧Ｖｒｅｓ２Ａ１，Ｖｒｅｓ２Ｂ１を出力する。

ここで、演算回路２において、キャパシタＣ１．２〜Ｃ４．２の容量をＣ１．２＝Ｃ４．２＝Ｃ、Ｃ２．２＝Ｃ３．２＝Ｃ（１＋β）とし（βは、演算回路２におけるキャパシタのばらつきを表わす。）、（１９）式および（２１）式を（１５）式に代入し、（２０）式および（２２）式を（１６）式に代入して整理すると、残差電圧Ｖｒｅｓ２Ａ１，Ｖｒｅｓ２Ｂ１は、それぞれ下式で示される。

図１３は、第２ステージが第２のホールドモード時の状態を示す図である。

図１３を参照して、演算回路２において、キャパシタＣ２．２，Ｃ３．２がフィードバックキャパシタとして作用し、キャパシタＣ１．２，Ｃ４．２には、それぞれアナログ電圧Ｖｒ２Ａ，Ｖｒ２Ｂがサンプリングされる。そして、演算回路２は、残差電圧Ｖｒｅｓ２Ａ２，Ｖｒｅｓ２Ｂ２を出力する。ここで、（１９）式および（２１）式を（１７）式に代入し、（２０）式および（２２）式を（１８）式に代入して整理すると、残差電圧Ｖｒｅｓ２Ａ２，Ｖｒｅｓ２Ｂ２は、それぞれ下式で示される。

以上の（２３）式〜（２６）式より、これらの式からαがキャンセルされ、第１ステージにおけるキャパシタのばらつきαは、次ステージの第２ステージにおいてキャンセルされることがわかる。そして、これを各ステージ間で繰返すことにより、全てのステージにおけるキャパシタのばらつきがキャンセルされる。

なお、上記においては、Ａ／Ｄコンバータ１０は、差動系の回路構成としたが、必ずしも差動系の回路構成である必要はない。差動系の回路構成としたのは、入力範囲を大きくとることができるからである。

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明によるＡ／Ｄコンバータは、小さなエリアペナルティで、かつ、消費電力を増大させることなく、高精度な変換を実現できるので、特に、小型化かつ低消費電力化の要求が厳しい電子機器におけるＡ／Ｄ変換に利用することができる。

この発明によるＡ／Ｄコンバータの全体構成を概略的に説明するブロック図である。 図１に示す演算回路の構成を機能的に説明する機能ブロック図である。 図２に示す演算回路の主要部の構成を示す回路図である。 図２に示す演算回路の第２のサンプルモード時の状態を示す図である。 図２に示す演算回路の第１のホールドモード時の状態を示す図である。 図２に示す演算回路の第２のホールドモード時の状態を示す図である。 隣接するステージ間の動作モードの関係を示す図である。 第１ステージが第１のサンプルモード時の状態を示す図である。 第１ステージが第２のサンプルモード時の状態を示す図である。 第１，２ステージがそれぞれ第１のホールドモード時および第１のサンプルモード時の状態を示す図である。 第１，２ステージがそれぞれ第２のホールドモード時および第２のサンプルモード時の状態を示す図である。 第２ステージが第１のホールドモード時の状態を示す図である。 第２ステージが第２のホールドモード時の状態を示す図である。 従来のパイプライン型Ａ／Ｄコンバータの全体構成を概略的に説明するブロック図である。 図１４に示す演算回路の構成を機能的に説明する機能ブロック図である。 図１５に示す演算回路の主要部の構成を示す回路図である。 図１５に示す演算回路のホールドモード時の状態を示す図である。 平均化Ａ／Ｄコンバータにおける演算回路の構成を機能的に説明する機能ブロック図である。 図１８に示す演算回路の主要部の構成を示す回路図である。 図１８に示す演算回路のホールドモード時の状態を示す図である。 図１８に示す演算回路の平均化モード時の状態を示す図である。

符号の説明

１〜Ｎ−１，１０１〜１０３，１０２Ａ 演算回路、１０，１００ Ａ／Ｄコンバータ、１２ デジタルエラーコレクション回路、２１，１２１，１４１ サンプルホールド部、２２ 加算部、２３，１２２，１４２ 減算部、２４ サブＡ／Ｄコンバータ、２５ サブＤ／Ａコンバータ、３１〜３４，１３１〜１３４ 入力ノード、３５，３６，１３５，１３６ 出力ノード、３７，１３７，１３８ 差動増幅器、１０２Ａ．１ 増幅回路、１０２Ａ．２ 平均化回路、１２３，１４３ 増幅部、１４４ 平均化部、Ｓ１〜Ｓ１４，Ｓ１０１〜Ｓ１０８，Ｓ１１１〜Ｓ１１５，Ｓ１２１〜Ｓ１２５ スイッチ、Ｃ１〜Ｃ４，Ｃ１０１〜Ｃ１０４，Ｃ１２１〜Ｃ１２４ キャパシタ、ＮＤ１〜ＮＤ８，ＮＤ１０１〜ＮＤ１０６，ＮＤ１１１〜ＮＤ１１４，ＮＤ１２１〜ＮＤ１２４ ノード。

Claims (6)

1. アナログ信号をデジタル信号に変換するパイプライン型のＡ／Ｄコンバータであって、
   前記デジタル信号のビット長に応じて設けられ、直列に接続される複数の演算回路と、
   前記複数の演算回路の各々から出力されるビットデータに基づいて前記デジタル信号を出力する出力回路とを備え、
   前記複数の演算回路の各々は、
   第１の動作モード時に受ける第１の入力電圧を前記ビットデータに変換して出力するサブＡ／Ｄコンバータと、
   前記ビットデータをアナログ電圧に変換するサブＤ／Ａコンバータと、
   前記第１の入力電圧および第２の動作モード時に受ける第２の入力電圧をサンプリングし、そのサンプリングした第１および第２の入力電圧をそれぞれ第１および第２の電圧保持手段に保持するサンプルホールド手段と、
   前記サンプルホールド手段に保持される電圧を加算する加算手段と、
   前記加算手段によって加算された電圧から前記ビットデータのアナログ電圧を減算して次段の演算回路へ出力する減算手段とを含み、
   前記減算手段は、第３の動作モード時、前記加算された電圧から前記アナログ電圧を減算して次段における前記第１の入力電圧として出力し、第４の動作モード時、前記第１および第２の電圧保持手段を入換えて前記加算された電圧から前記アナログ電圧を減算し、次段における前記第２の入力電圧として出力する、Ａ／Ｄコンバータ。
2. 前記複数の演算回路の各々は、クロック信号に同期して順次前記第１から第４の動作モードに切替わり、前段の演算回路が前記第３および第４の動作モード時、連動してそれぞれ前記第１および第２の動作モードとなる、請求項１に記載のＡ／Ｄコンバータ。
3. 前記サンプルホールド手段の前記第１および第２の電圧保持手段は、それぞれ第１および第２のキャパシタからなる、請求項１または請求項２に記載のＡ／Ｄコンバータ。
4. 前記複数の演算回路の各々は、
   前記第１または第２の入力電圧を受ける第１の入力ノードと、
   前記サブＤ／Ａコンバータから出力される前記アナログ電圧を受ける第２の入力ノードと、
   前記第１および第２の入力ノードと前記第１および第２のキャパシタとの間に設けられるスイッチ回路と、
   前記スイッチ回路に接続されない側の前記第１および第２のキャパシタの端子が接続される第１のノードと、
   前記第１のノードに入力端が接続される増幅回路と、
   前記増幅回路の出力端に接続される出力ノードとを含み、
   前記増幅回路の出力端は、前記スイッチ回路に接続され、
   前記第１の動作モード時、
   前記スイッチ回路は、前記第１の入力ノードを前記第１のキャパシタと接続し、
   前記第１のキャパシタは、前記第１の入力電圧をサンプリングして保持し、
   前記第２の動作モード時、
   前記スイッチ回路は、前記第１の入力ノードを前記第２のキャパシタと接続し、
   前記第２のキャパシタは、前記第２の入力電圧をサンプリングして保持し、
   前記第３の動作モード時、
   前記スイッチ回路は、前記増幅回路の出力端を前記第１および第２のキャパシタのいずれか一方と接続し、前記第２の入力ノードを前記第１および第２のキャパシタの他方と接続し、
   前記第４の動作モード時、
   前記スイッチ回路は、前記増幅回路の出力端を前記第１および第２のキャパシタの前記他方と接続し、前記第２の入力ノードを前記第１および第２のキャパシタの前記一方と接続する、請求項３に記載のＡ／Ｄコンバータ。
5. 前記スイッチ回路は、
   前記第１の入力ノードと第２のノードとの間に設けられる第１のスイッチと、
   前記第２の入力ノードと前記第２のノードとの間に設けられる第２のスイッチと、
   前記第２のノードと前記第１のキャパシタが接続される第３のノードとの間に設けられる第３のスイッチと、
   前記第２のノードと前記第２のキャパシタが接続される第４のノードとの間に設けられる第４のスイッチと、
   前記増幅回路の出力端と前記第３のノードとの間に設けられる第５のスイッチと、
   前記増幅回路の出力端と前記第４のノードとの間に設けられる第６のスイッチとからなり、
   前記第１の動作モード時、
   前記第１および第３のスイッチがオンされ、
   前記第２の動作モード時、
   前記第１および第４のスイッチがオンされ、
   前記第３の動作モード時、
   前記第２、第４および第５のスイッチがオンされ、
   前記第４の動作モード時、
   前記第２、第３および第６のスイッチがオンされる、請求項４に記載のＡ／Ｄコンバータ。
6. 前記増幅回路は、差動型回路からなり、
   前記複数の演算回路の各々は、前記増幅回路の入力端と出力端との間に設けられるもう１つのスイッチ回路をさらに含み、
   前記第１および第２の動作モード時、前記もう１つのスイッチ回路は、前記出力端を前記入力端と電気的に接続する、請求項４または請求項５に記載のＡ／Ｄコンバータ。

Images