JP3782911B2 - Ａｄコンバータ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、低ビットのサブＡＤコンバータおよびサブＤＡコンバータを１つのブロックとし、それらブロックを複数個縦続接続したパイプライン型ＡＤコンバータ回路と該回路に用いる抵抗ラダーの構成に関する。
【０００２】
【従来の技術】
従来、低ビットのサブＡＤコンバータおよびサブＤＡコンバータを１つのブロックとし、それらブロックを複数個縦続接続したパイプライン型ＡＤコンバータ回路技術が報告されている。たとえば、文献１ Lewis,S.H.,and Gray,P.R., "A Pipelined 5-Msample/s 9-bit Analog-to-Digital Converter," Proceeding of IEEE International Symposium on Circuits and Systems, pp.954-961, 1987にパイプライン型ＡＤコンバータ回路が記載されている。
【０００３】
従来のパイプライン型ＡＤコンバータ回路の回路構成の例を図8に示す。また、各ブロックで用いられるサブＡＤコンバータ回路の構成の例を図9に示す。さらに、サブＡＤコンバータ回路の参照電圧用抵抗ラダーの従来の構成の例を図10に示す。この例では2ビット（4分割）のサブＡＤコンバータ回路を示す。
図8においてＡＤコンバータ回路入力端子１７から入力された信号vin（図11(a)）はサンプルアンドホールド回路１を経た後に、1段目のサブＡＤコンバータ回路１と1段目のマルチプライイングＤＡコンバータ回路(以下MDACと略す)１４に入力される。サブＡＤコンバータ回路１に入力された信号は図9に示すようにサブＡＤコンバータ回路入力端子３３からコンパレータ２１、２２、２３の一方の入力端子に送られる。
【０００４】
一方、図10に示す抵抗ラダー回路において作られた参照電圧６０、６１、６２は、サブＡＤコンバータ回路参照電圧入力端子３４、３５、３６を通して、コンパレータ２１、２２、２３の反転入力端子に入力される。図10において等しい抵抗値をもつ抵抗２７、２８、２９、３０によって基準電圧端子３１、３２の間の電圧を４つに等分割することにより、参照電圧６０、６１、６２を発生している。
【０００５】
また、図10に示す抵抗ラダー回路は各段のサブＡＤコンバータ回路１、２、３、４で共通で用いられる。図６において、コンパレータ２１、２２、２３のそれぞれはサブＡＤコンバータ回路信号入力端子３３の電位とそれぞれのコンパレータに該当するサブＡＤコンバータ回路参照電圧入力端子３４、３５、３６の電位を比較した後に、その出力をエンコーダ２４に入力する。エンコーダ２４の出力はラッチ２５、２６を介した後に、サブＡＤコンバータ回路出力端子３７、３８から出力される。
【０００６】
この出力は図８のサブＤＡコンバータ回路５に入力されて、2ビットのデジタルデータと等価のアナログ電圧に変換された後に加算回路１１においてサンプルアンドホールド回路３９の出力信号から引き算される。加算回路１１の出力は増幅回路８において２倍に増幅されて、MDAC出力端子１８から2段目のサブＡＤコンバータ回路２と2段目のMDAC１５に入力される。MDAC出力端子１８における信号波形vout1は図11(b)に示される。
【０００７】
MDAC出力端子１８から2段目のサブＡＤコンバータ回路２と2段目のMDAC１５に入力された信号は、1段目と同様の手順で処理されて、3段目のサブＡＤコンバータ回路３と3段目のMDAC１６に入力される。MDAC出力端子１９における信号波形vout2は図11(c)に示される。V1とV2の間、V2とV3の間が2等分されているのは、前段のMDAC１４の増幅回路８の利得が2倍であるためである。このとき図11(b)に示されるvout1ののこぎり波の変化点と図11(c)に示されるvout2ののこぎり波の変化点はちょうど重なっていることに注意したい。
【０００８】
MDAC出力端子１９から3段目のサブＡＤコンバータ回路３と3段目のMDAC１６に入力された信号は、1段目と同様の手順で処理されて、4段目のサブＡＤコンバータ回路４に入力される。MDAC出力端子２０における信号波形vout3は図11(d)に示される。このとき図11(b)に示されるvout1ののこぎり波の変化点と図11(c)に示されるvout2ののこぎり波の変化点と図11(d)に示されるvout3ののこぎり波の変化点はすべて重なっていることに注意したい。
【０００９】
各段のサブＡDコンバータ回路１、２、３、４の出力はデジタル補正回路５２を経た後に、本ＡＤコンバータ回路の出力として取り出される。
【００１０】
【発明が解決しようとする課題】
しかし従来のパイプライン型ＡＤコンバータ回路では、各段のサブADコンバータ回路に用いられる参照電圧が等しいため、1段目のサブADコンバータ回路の出力が変化したときに、すべての段のサブADコンバータ回路の出力が一斉に変化する。従って、図11に示すように各段のＭＤＡＣ出力が一斉に大きく変化し、各段におけるDNL誤差が加算されるという欠点を有していた。
【００１１】
ここで、MDAC出力が大きく変化するときになぜ、大きなDNL誤差が生じるかについて述べる。従来、デジタル入力に相当するアナログ電圧を入力電圧から引き算した電圧を出力するMDAC技術が報告されている。たとえば、文献2 Ahn, G., Choi, H, Lim, S., Lee, S., and Lee,C., "A 12-b, 10-MHz, 250-mW CMOS A/D Converter," IEEE Journal of Solid-State Circuits, pp. 2030-2035, 1996にMDACの回路例が記載されている。一般的な2ビットのMDACの回路構成例を図13に示す。この回路の動作は次に示すようになる。この2ビットのMDAC回路は２つのクロックフェーズ１、２で動作する。まずクロックフェーズ１において、オペアンプ７３の反転入力端子と出力端子はスイッチ７４によって短絡され、反転入力端子の電圧は非反転入力端子の電圧、すなわちグランド（GND）レベルにほぼ等しくなる。（これを通常仮想接地と呼んでいる。）
また、容量７０、７１、７２はアナログ入力電圧とオペアンプの反転入力端子の間に接続されて、アナログ入力電圧がサンプルされる。次にクロックフェーズ２において、オペアンプ７３の反転入力端子と出力端子の間のスイッチはオフする。また容量７２の２つの端子のうち、オペアンプ７３の反転入力端子に接続されていない側の端子は、スイッチ７７によってオペアンプ７３の出力に接続される。容量７０の２つの端子のうち、オペアンプ７３の反転入力端子に接続されていない側の端子は、MDACのデジタル入力のMSBビットによってコントロールされたスイッチ７５によって、VrefもしくはGNDに接続される。例えば、MDACのデジタル入力のMSBビットが１のときはVrefに接続され、 MDACのデジタル入力のMSBビットが０のときはGNDに接続される。また、容量７１の２つの端子のうち、オペアンプの反転入力端子に接続されていない側の端子は、MDACのデジタル入力のLSBビットによってコントロールされたスイッチ７６によって、VrefもしくはGNDに接続される。
【００１２】
例えば、MDACのデジタル入力のLSBビットが１のときはVrefに接続され、 MDACのデジタル入力のLSBビットが０のときはGNDに接続される。このときMDACの出力電圧Voutは、次の式で求められる。
Vout＝Vin + ２（Vin−b1・Vref)＋（Vin−b0・Vref）
ここで、b1、b0はそれぞれMDACのデジタル入力のMSBビット、LSBビットを表す。またオペアンプ７３のオープンループゲインは無限大であると仮定している。
【００１３】
このように負帰還をかけてオペアンプの反転入力端子を仮想接地としている回路では、出力端子における電圧を、反転入力端子の電圧（仮想接地）を基準にして得ている。従って、反転入力端子の電圧が図13の例ではGNDレベルからずれるほど、出力端子における誤差は大きくなる。実際の回路では、オペアンプのオープンループゲインは有限の値であり、出力端子の電圧をオペアンプのオープンループゲインで割った値に相当する電圧変動が反転入力端子において生じている。従って、オペアンプの出力端子の電圧変動が大きいほど、出力端子における誤差が大きくなる。とくにそれはオペアンプのオープンループゲインが小さいほど顕著になる。
【００１４】
各段において、サブADコンバータ回路の出力が変化するときにMDACの出力電圧が大きく変化する。このとき、 MDAC出力におけるDNL誤差が最も大きくなる。そして図8のように構成された従来のADコンバータ回路では、各段のサブADコンバータ回路に用いられる参照電圧が等しいため、1段目のサブADコンバータ回路の出力が変化したときに、すべての段のサブADコンバータ回路の出力が一斉に変化する。従って、MDACの出力電圧も同じタイミングで変化する。
【００１５】
例えば、図11(b)において、出力電圧vout1が大きく変化するタイミング（点線で示す）で、MDACに用いられるオペアンプのオープンループゲインが小さいために0.8LSBの微分非直線性誤差（以下DNL誤差と略す）を生じたとする。図11(c)に示すように出力電圧vout2も同じタイミングで大きく変化する。仮に、出力電圧vout2において出力が大きく変化したことで生じた誤差の電圧の大きさがvout1のときと等しいとし、さらに仮に、増幅回路８の増幅度が２であるとすると、2段目のMDAC１５単体で生じたDNL誤差は、1段目のMDAC１４単体で生じたDNL誤差の半分の0.4LSBとなる。従って、出力電圧vout2におけるDNL誤差は、1段目のMDAC１４単体で生じたDNL誤差0.8LSBと2段目のMDAC１５単体で生じたDNL誤差0.4LSBが加算されて1.2LSBとなる。
【００１６】
同様に、出力電圧vout3において出力が大きく変化したことで生じた誤差の電圧の大きさがvout1のときと等しいとし、増幅回路９の増幅度が２であるとすると、3段目のMDAC１６単体で生じたDNL誤差は、1段目のMDAC１４単体で生じたDNL誤差の１／４の0.2LSBとなる。従って、出力電圧vout3におけるDNL誤差は、1段目のMDAC１４単体で生じたDNL誤差0.8LSBと2段目のMDAC１５単体で生じたDNL誤差0.4LSBに3段目のMDAC１６単体で生じたDNL誤差0.2LSBが加算されて1.4LSBとなる。
【００１７】
このように、1段目のサブADコンバータ出力が変化するときは各段のMDAC出力が一斉に大きく変化して、各段でのDNL誤差が加算されるという問題点があった。
【００１８】
【課題を解決するための手段】
上記問題点を解決するために、この発明は、サブＡＤコンバータにおけるコンパレータの参照電圧に用いる抵抗ラダー回路において、抵抗ラダーの総抵抗値を支配する本抵抗のほかに、本抵抗の半分以下の抵抗値を持つ補助抵抗を用いることにより、サブＡＤコンバータ回路の入出力特性にオフセットをつくり、2段目以降のサブＡＤコンバータにおいて、入出力特性にずれが生じるような構成とした。
【００１９】
上記のように構成されたＡＤコンバータ回路では、1段目のサブADコンバータ回路の出力が変化するタイミングと、2段目以降のサブADコンバータ回路の出力が変化するタイミングにずれが生じる。従って、1段目のMDAC出力が大きく変化するタイミングと2段目以降のMDACの出力が大きく変化するタイミングにずれが生じるため、各段でのDNL誤差が加算されない。従って、回路全体におけるDNL誤差は１段目のMDACのDNL誤差でほぼ律束されるため、従来技術に比べてDNL誤差を減少することができる。
【００２０】
【発明の実施の形態】
本発明は、1段目サブＡＤコンバータと2段目以降のサブＡＤコンバータで、入出力特性にオフセットが生じるようにするために、抵抗ラダー回路において、抵抗ラダーの総抵抗値を支配する本抵抗のほかに、本抵抗の半分以下の抵抗値を持つ補助抵抗を用いることにより、サブＡＤコンバータ回路の入出力特性にオフセットを持たせるようにした。
【００２１】
上記のように構成された抵抗ラダーをもちいたサブＡＤコンバータ回路では、1段目のサブＡＤコンバータ回路と2段目のサブＡＤコンバータ回路で入出力特性にオフセットが生じ、1段目のMDACの出力が大きく変化するタイミングと2段目以降のMDACの出力が大きく変化するタイミングがずれる。従って、2段目以降のMDAC単体で生じたDNL誤差が１段目のMDACで生じたDNL誤差に加算されることがなく、通常のパイプライン型ＡＤコンバータ回路に比べて、DNL誤差を減少することができる。
【００２２】
【実施例】
以下に、この発明の実施例を図面に基づいて説明する。図7はこの発明によるパイプライン型ＡＤコンバータ回路の構成図の一例である。また、図1は、この発明によるサブＡＤコンバータ回路のコンパレータの参照電圧作成のために用いる抵抗ラダー回路の構成図の一例である。この抵抗ラダー回路は各段のサブＡＤコンバータ回路１、２、３、４で共通である。本抵抗４０、４１、４２、４３と補助抵抗４４、４５、４６、４７が交互に接続されている。
【００２３】
各（本）抵抗４０、４１、４２、４３は、それぞれ実質的に同じ抵抗値である。また、各補助抵抗４４、４５、４６、４７もそれぞれ実質的に同じ抵抗値である。更に、補助抵抗４４、４５、４６、４７の抵抗値は本抵抗４０、４１、４２、４３の抵抗値の半分以下にする。それは、補助抵抗４４、４５、４６、４７の抵抗値は本抵抗の抵抗値の半分以上にすると、この段におけるサブADコンバータ回路の誤差が1ビットを超えてしまい、後の段でデジタル補正回路を用いてこの誤差を補正するのが困難になるためである。実用的な補助抵抗４４、４５、４６、４７の値は本抵抗４０、４１、４２、４３の値に対して、1／10〜1／20程度である。１／１０以上であると、後段でデジタル補正する事が困難であり、１／２０以下であると、１段目と２段目のMDACの重なりが生じ、誤差が出る。つまり、本願発明の目的を達成することができない。
【００２４】
この例では、本抵抗R1=460Ω、R2=40Ωとしている。上側の基準電圧を3.0V、下側の基準電圧を1.0Vとしたときの各参照電圧の値を図12に示す。
参照電圧６０、６１、６２は、上側の基準電圧と下側の基準電圧の間の電圧を4等分して得られた電圧で、それぞれ2.5V、2.0V、1.5Vとなる。これらは1段目のサブＡＤコンバータ回路のコンパレータの参照電圧として用いる。一方参照電圧６３、６４、６５は参照電圧６０、６１、６２から補助抵抗の分だけオフセットを生じており、それぞれ2.54V、2.04V、1.54Vとなる。これらを2段目以降のサブＡＤコンバータ回路のコンパレータの参照電圧として用いる。
【００２５】
こうすることにより、サブＡＤコンバータ回路の出力が変化するタイミングにオフセットが生じるため、各段のＭＤＡＣの出力電圧は図4に示されるようになる。2段目以降の参照電圧６３、６３、６５と1段目の参照電圧６０、６１、６２とで生じているオフセットの分だけ、1段目と2段目以降のＭＤＡＣの出力電圧が大きく変わるタイミングをずらすことができる。ただしこの場合、2段目と3段目のＭＤＡＣの出力電圧が大きく変わるタイミングは一致しているため、2段目のMDACの出力電圧が大きく変化する点におけるDNL誤差と３段目のMDACの出力電圧が大きく変化する点におけるDNL誤差は加算される。しかしながら、これらDNL誤差の和は1段目のMDACの出力電圧が大きく変化する点におけるDNL誤差よりも通常小さいため、問題にならない。
【００２６】
従って、 ADコンバータ全体でのDNL誤差を、1段目のMDACで生じたDNL誤差の程度に保つことができる。
また図2は、この発明によるサブＡＤコンバータ回路のコンパレータの参照電圧作成のために用いる抵抗ラダー回路の他の構成図の一例である。この抵抗ラダー回路は各段のサブＡＤコンバータ回路１、２、３、４で共通である。図1の回路にさらに、補助抵抗４８、４９、５０、５１が加わって接続されている。 つまり、本抵抗ひとつに対して、本抵抗の半分以下の抵抗値をもつ補助抵抗２つをセットにして用いることによって、1段目と2段目の入出力特性にオフセットが生じるだけでなく、2段目と3段目の入出力特性あるいはそれ以降の段における入出力特性にもオフセットを生じさせることができ、さらに効果的である。
【００２７】
参照電圧６０、６１、６２は1段目のサブＡＤコンバータ回路のコンパレータの参照電圧として用いる。一方参照電圧６３、６４、６５は2段目のサブＡＤコンバータ回路のコンパレータの参照電圧として用いる。また、参照電圧６６、６７、６８は3段目のサブＡＤコンバータ回路のコンパレータの参照電圧として用いる。こうすることにより、各段のＭＤＡＣの出力電圧は図5に示されるようになり、1段目、2段目、3段目のＭＤＡＣの出力電圧が大きく変わるタイミングをすべてずらすことができる。従って、各段でMDAC出力のDNL誤差がもっとも大きくなるタイミングがずれるため、ADコンバータ全体でのDNLを1段目のMDACで生じたDNL誤差の程度に保つことができる。
【００２８】
本実施例では、３つのＭＤＡＣを縦続接続するパイプライン構成について説明したが、本発明はこれに限るわけではなく、2つ以上のＭＤＡＣを用いる場合に、応用することができる。
【００２９】
【発明の効果】
本発明の回路方式では、各段のＭＤＡＣ出力が大きく変化するタイミングにずれを生じるため、各段でのDNL誤差が加算されない。従って、ＡＤコンバータ回路全体のDNL誤差を1段目で生じるDNL誤差のレベルに保つすることができる。
【図面の簡単な説明】
【図１】図１は、本発明の抵抗ラダー回路の構成図である。
【図２】図２は、本発明の他の抵抗ラダー回路の構成図である。
【図３】図３は、本発明の他の抵抗ラダー回路の構成図である。
【図４】図４は、本発明の抵抗ラダー回路を用いたパイプライン型ＡＤコンバータ回路における各段のＭＤＡＣの出力電圧とＡＤコンバータ回路への入力電圧を示すタイムチャートである。
【図５】図５は、本発明の他の抵抗ラダー回路を用いたパイプライン型ＡＤコンバータ回路における各段のＭＤＡＣの出力電圧とＡＤコンバータ回路への入力電圧を示すタイムチャートである。
【図６】図６は、本発明の他の抵抗ラダー回路を用いたパイプライン型ＡＤコンバータ回路における各段のＭＤＡＣの出力電圧とＡＤコンバータ回路への入力電圧を示すタイムチャートである。
【図７】図７は、本発明のパイプライン型ＡＤコンバータ回路の構成図である。
【図８】図８は、従来のパイプライン型ＡＤコンバータ回路の構成図である。
【図９】図９は、パイプライン型ＡＤコンバータ回路に用いられるサブＡＤコンバータ回路の構成図である。
【図１０】図１０は、従来の抵抗ラダー回路の構成図である。
【図１１】図１１は、従来の抵抗ラダー回路を用いたパイプライン型ＡＤコンバータ回路における各段のＭＤＡＣの出力電圧とＡＤコンバータ回路への入力電圧を示すタイムチャートである。
【図１２】図１２は、本発明の抵抗ラダー回路を用いたときの基準電圧と参照電圧の一例を示す
【図１３】図１３は、MDAC回路の一例を示す。
【符号の説明】
１、２、３、４ サブＡＤコンバータ回路
５、６、７ サブＤＡコンバータ回路
８、９、１０ 増幅回路
１１、１２、１３ 加算回路
１４、１５、１６ マルチプライイングＤＡコンバータ回路(MDAC)
１７ ＡＤコンバータ回路入力端子
１８、１９、２０ MDAC出力端子
２１、２２、２３ コンパレータ
２４ エンコーダ
２５、２６ ラッチ
２７、２８、２９、３０ 抵抗
３１、３２ 基準電圧端子
３３ サブＡＤコンバータ回路信号入力端子
３４、３５、３６ サブＡＤコンバータ回路参照電圧入力端子
３７、３８ サブＡＤコンバータ回路出力端子
３９ サンプルアンドホールド回路
４０、４１、４２、４３ 本抵抗
４４、４５、４６、４７、４８、４９、５０、５１ 補助抵抗
５２ デジタル補正回路
６０、 ６１、６２、６３、６４、６５、６６、６７、６８ 参照電圧
７０、７１、７２ 容量
７３ オペアンプ
７４、 ７５、７６、７７、７８、７９ スイッチ
８０ 抵抗ラダー回路
【発明の属する技術分野】
本発明は、低ビットのサブＡＤコンバータおよびサブＤＡコンバータを１つのブロックとし、それらブロックを複数個縦続接続したパイプライン型ＡＤコンバータ回路と該回路に用いる抵抗ラダーの構成に関する。
【０００２】
【従来の技術】
従来、低ビットのサブＡＤコンバータおよびサブＤＡコンバータを１つのブロックとし、それらブロックを複数個縦続接続したパイプライン型ＡＤコンバータ回路技術が報告されている。たとえば、文献１ Lewis,S.H.,and Gray,P.R., "A Pipelined 5-Msample/s 9-bit Analog-to-Digital Converter," Proceeding of IEEE International Symposium on Circuits and Systems, pp.954-961, 1987にパイプライン型ＡＤコンバータ回路が記載されている。
【０００３】
従来のパイプライン型ＡＤコンバータ回路の回路構成の例を図8に示す。また、各ブロックで用いられるサブＡＤコンバータ回路の構成の例を図9に示す。さらに、サブＡＤコンバータ回路の参照電圧用抵抗ラダーの従来の構成の例を図10に示す。この例では2ビット（4分割）のサブＡＤコンバータ回路を示す。
図8においてＡＤコンバータ回路入力端子１７から入力された信号vin（図11(a)）はサンプルアンドホールド回路１を経た後に、1段目のサブＡＤコンバータ回路１と1段目のマルチプライイングＤＡコンバータ回路(以下MDACと略す)１４に入力される。サブＡＤコンバータ回路１に入力された信号は図9に示すようにサブＡＤコンバータ回路入力端子３３からコンパレータ２１、２２、２３の一方の入力端子に送られる。
【０００４】
一方、図10に示す抵抗ラダー回路において作られた参照電圧６０、６１、６２は、サブＡＤコンバータ回路参照電圧入力端子３４、３５、３６を通して、コンパレータ２１、２２、２３の反転入力端子に入力される。図10において等しい抵抗値をもつ抵抗２７、２８、２９、３０によって基準電圧端子３１、３２の間の電圧を４つに等分割することにより、参照電圧６０、６１、６２を発生している。
【０００５】
また、図10に示す抵抗ラダー回路は各段のサブＡＤコンバータ回路１、２、３、４で共通で用いられる。図６において、コンパレータ２１、２２、２３のそれぞれはサブＡＤコンバータ回路信号入力端子３３の電位とそれぞれのコンパレータに該当するサブＡＤコンバータ回路参照電圧入力端子３４、３５、３６の電位を比較した後に、その出力をエンコーダ２４に入力する。エンコーダ２４の出力はラッチ２５、２６を介した後に、サブＡＤコンバータ回路出力端子３７、３８から出力される。
【０００６】
この出力は図８のサブＤＡコンバータ回路５に入力されて、2ビットのデジタルデータと等価のアナログ電圧に変換された後に加算回路１１においてサンプルアンドホールド回路３９の出力信号から引き算される。加算回路１１の出力は増幅回路８において２倍に増幅されて、MDAC出力端子１８から2段目のサブＡＤコンバータ回路２と2段目のMDAC１５に入力される。MDAC出力端子１８における信号波形vout1は図11(b)に示される。
【０００７】
MDAC出力端子１８から2段目のサブＡＤコンバータ回路２と2段目のMDAC１５に入力された信号は、1段目と同様の手順で処理されて、3段目のサブＡＤコンバータ回路３と3段目のMDAC１６に入力される。MDAC出力端子１９における信号波形vout2は図11(c)に示される。V1とV2の間、V2とV3の間が2等分されているのは、前段のMDAC１４の増幅回路８の利得が2倍であるためである。このとき図11(b)に示されるvout1ののこぎり波の変化点と図11(c)に示されるvout2ののこぎり波の変化点はちょうど重なっていることに注意したい。
【０００８】
MDAC出力端子１９から3段目のサブＡＤコンバータ回路３と3段目のMDAC１６に入力された信号は、1段目と同様の手順で処理されて、4段目のサブＡＤコンバータ回路４に入力される。MDAC出力端子２０における信号波形vout3は図11(d)に示される。このとき図11(b)に示されるvout1ののこぎり波の変化点と図11(c)に示されるvout2ののこぎり波の変化点と図11(d)に示されるvout3ののこぎり波の変化点はすべて重なっていることに注意したい。
【０００９】
各段のサブＡDコンバータ回路１、２、３、４の出力はデジタル補正回路５２を経た後に、本ＡＤコンバータ回路の出力として取り出される。
【００１０】
【発明が解決しようとする課題】
しかし従来のパイプライン型ＡＤコンバータ回路では、各段のサブADコンバータ回路に用いられる参照電圧が等しいため、1段目のサブADコンバータ回路の出力が変化したときに、すべての段のサブADコンバータ回路の出力が一斉に変化する。従って、図11に示すように各段のＭＤＡＣ出力が一斉に大きく変化し、各段におけるDNL誤差が加算されるという欠点を有していた。
【００１１】
ここで、MDAC出力が大きく変化するときになぜ、大きなDNL誤差が生じるかについて述べる。従来、デジタル入力に相当するアナログ電圧を入力電圧から引き算した電圧を出力するMDAC技術が報告されている。たとえば、文献2 Ahn, G., Choi, H, Lim, S., Lee, S., and Lee,C., "A 12-b, 10-MHz, 250-mW CMOS A/D Converter," IEEE Journal of Solid-State Circuits, pp. 2030-2035, 1996にMDACの回路例が記載されている。一般的な2ビットのMDACの回路構成例を図13に示す。この回路の動作は次に示すようになる。この2ビットのMDAC回路は２つのクロックフェーズ１、２で動作する。まずクロックフェーズ１において、オペアンプ７３の反転入力端子と出力端子はスイッチ７４によって短絡され、反転入力端子の電圧は非反転入力端子の電圧、すなわちグランド（GND）レベルにほぼ等しくなる。（これを通常仮想接地と呼んでいる。）
また、容量７０、７１、７２はアナログ入力電圧とオペアンプの反転入力端子の間に接続されて、アナログ入力電圧がサンプルされる。次にクロックフェーズ２において、オペアンプ７３の反転入力端子と出力端子の間のスイッチはオフする。また容量７２の２つの端子のうち、オペアンプ７３の反転入力端子に接続されていない側の端子は、スイッチ７７によってオペアンプ７３の出力に接続される。容量７０の２つの端子のうち、オペアンプ７３の反転入力端子に接続されていない側の端子は、MDACのデジタル入力のMSBビットによってコントロールされたスイッチ７５によって、VrefもしくはGNDに接続される。例えば、MDACのデジタル入力のMSBビットが１のときはVrefに接続され、 MDACのデジタル入力のMSBビットが０のときはGNDに接続される。また、容量７１の２つの端子のうち、オペアンプの反転入力端子に接続されていない側の端子は、MDACのデジタル入力のLSBビットによってコントロールされたスイッチ７６によって、VrefもしくはGNDに接続される。
【００１２】
例えば、MDACのデジタル入力のLSBビットが１のときはVrefに接続され、 MDACのデジタル入力のLSBビットが０のときはGNDに接続される。このときMDACの出力電圧Voutは、次の式で求められる。
Vout＝Vin + ２（Vin−b1・Vref)＋（Vin−b0・Vref）
ここで、b1、b0はそれぞれMDACのデジタル入力のMSBビット、LSBビットを表す。またオペアンプ７３のオープンループゲインは無限大であると仮定している。
【００１３】
このように負帰還をかけてオペアンプの反転入力端子を仮想接地としている回路では、出力端子における電圧を、反転入力端子の電圧（仮想接地）を基準にして得ている。従って、反転入力端子の電圧が図13の例ではGNDレベルからずれるほど、出力端子における誤差は大きくなる。実際の回路では、オペアンプのオープンループゲインは有限の値であり、出力端子の電圧をオペアンプのオープンループゲインで割った値に相当する電圧変動が反転入力端子において生じている。従って、オペアンプの出力端子の電圧変動が大きいほど、出力端子における誤差が大きくなる。とくにそれはオペアンプのオープンループゲインが小さいほど顕著になる。
【００１４】
各段において、サブADコンバータ回路の出力が変化するときにMDACの出力電圧が大きく変化する。このとき、 MDAC出力におけるDNL誤差が最も大きくなる。そして図8のように構成された従来のADコンバータ回路では、各段のサブADコンバータ回路に用いられる参照電圧が等しいため、1段目のサブADコンバータ回路の出力が変化したときに、すべての段のサブADコンバータ回路の出力が一斉に変化する。従って、MDACの出力電圧も同じタイミングで変化する。
【００１５】
例えば、図11(b)において、出力電圧vout1が大きく変化するタイミング（点線で示す）で、MDACに用いられるオペアンプのオープンループゲインが小さいために0.8LSBの微分非直線性誤差（以下DNL誤差と略す）を生じたとする。図11(c)に示すように出力電圧vout2も同じタイミングで大きく変化する。仮に、出力電圧vout2において出力が大きく変化したことで生じた誤差の電圧の大きさがvout1のときと等しいとし、さらに仮に、増幅回路８の増幅度が２であるとすると、2段目のMDAC１５単体で生じたDNL誤差は、1段目のMDAC１４単体で生じたDNL誤差の半分の0.4LSBとなる。従って、出力電圧vout2におけるDNL誤差は、1段目のMDAC１４単体で生じたDNL誤差0.8LSBと2段目のMDAC１５単体で生じたDNL誤差0.4LSBが加算されて1.2LSBとなる。
【００１６】
同様に、出力電圧vout3において出力が大きく変化したことで生じた誤差の電圧の大きさがvout1のときと等しいとし、増幅回路９の増幅度が２であるとすると、3段目のMDAC１６単体で生じたDNL誤差は、1段目のMDAC１４単体で生じたDNL誤差の１／４の0.2LSBとなる。従って、出力電圧vout3におけるDNL誤差は、1段目のMDAC１４単体で生じたDNL誤差0.8LSBと2段目のMDAC１５単体で生じたDNL誤差0.4LSBに3段目のMDAC１６単体で生じたDNL誤差0.2LSBが加算されて1.4LSBとなる。
【００１７】
このように、1段目のサブADコンバータ出力が変化するときは各段のMDAC出力が一斉に大きく変化して、各段でのDNL誤差が加算されるという問題点があった。
【００１８】
【課題を解決するための手段】
上記問題点を解決するために、この発明は、サブＡＤコンバータにおけるコンパレータの参照電圧に用いる抵抗ラダー回路において、抵抗ラダーの総抵抗値を支配する本抵抗のほかに、本抵抗の半分以下の抵抗値を持つ補助抵抗を用いることにより、サブＡＤコンバータ回路の入出力特性にオフセットをつくり、2段目以降のサブＡＤコンバータにおいて、入出力特性にずれが生じるような構成とした。
【００１９】
上記のように構成されたＡＤコンバータ回路では、1段目のサブADコンバータ回路の出力が変化するタイミングと、2段目以降のサブADコンバータ回路の出力が変化するタイミングにずれが生じる。従って、1段目のMDAC出力が大きく変化するタイミングと2段目以降のMDACの出力が大きく変化するタイミングにずれが生じるため、各段でのDNL誤差が加算されない。従って、回路全体におけるDNL誤差は１段目のMDACのDNL誤差でほぼ律束されるため、従来技術に比べてDNL誤差を減少することができる。
【００２０】
【発明の実施の形態】
本発明は、1段目サブＡＤコンバータと2段目以降のサブＡＤコンバータで、入出力特性にオフセットが生じるようにするために、抵抗ラダー回路において、抵抗ラダーの総抵抗値を支配する本抵抗のほかに、本抵抗の半分以下の抵抗値を持つ補助抵抗を用いることにより、サブＡＤコンバータ回路の入出力特性にオフセットを持たせるようにした。
【００２１】
上記のように構成された抵抗ラダーをもちいたサブＡＤコンバータ回路では、1段目のサブＡＤコンバータ回路と2段目のサブＡＤコンバータ回路で入出力特性にオフセットが生じ、1段目のMDACの出力が大きく変化するタイミングと2段目以降のMDACの出力が大きく変化するタイミングがずれる。従って、2段目以降のMDAC単体で生じたDNL誤差が１段目のMDACで生じたDNL誤差に加算されることがなく、通常のパイプライン型ＡＤコンバータ回路に比べて、DNL誤差を減少することができる。
【００２２】
【実施例】
以下に、この発明の実施例を図面に基づいて説明する。図7はこの発明によるパイプライン型ＡＤコンバータ回路の構成図の一例である。また、図1は、この発明によるサブＡＤコンバータ回路のコンパレータの参照電圧作成のために用いる抵抗ラダー回路の構成図の一例である。この抵抗ラダー回路は各段のサブＡＤコンバータ回路１、２、３、４で共通である。本抵抗４０、４１、４２、４３と補助抵抗４４、４５、４６、４７が交互に接続されている。
【００２３】
各（本）抵抗４０、４１、４２、４３は、それぞれ実質的に同じ抵抗値である。また、各補助抵抗４４、４５、４６、４７もそれぞれ実質的に同じ抵抗値である。更に、補助抵抗４４、４５、４６、４７の抵抗値は本抵抗４０、４１、４２、４３の抵抗値の半分以下にする。それは、補助抵抗４４、４５、４６、４７の抵抗値は本抵抗の抵抗値の半分以上にすると、この段におけるサブADコンバータ回路の誤差が1ビットを超えてしまい、後の段でデジタル補正回路を用いてこの誤差を補正するのが困難になるためである。実用的な補助抵抗４４、４５、４６、４７の値は本抵抗４０、４１、４２、４３の値に対して、1／10〜1／20程度である。１／１０以上であると、後段でデジタル補正する事が困難であり、１／２０以下であると、１段目と２段目のMDACの重なりが生じ、誤差が出る。つまり、本願発明の目的を達成することができない。
【００２４】
この例では、本抵抗R1=460Ω、R2=40Ωとしている。上側の基準電圧を3.0V、下側の基準電圧を1.0Vとしたときの各参照電圧の値を図12に示す。
参照電圧６０、６１、６２は、上側の基準電圧と下側の基準電圧の間の電圧を4等分して得られた電圧で、それぞれ2.5V、2.0V、1.5Vとなる。これらは1段目のサブＡＤコンバータ回路のコンパレータの参照電圧として用いる。一方参照電圧６３、６４、６５は参照電圧６０、６１、６２から補助抵抗の分だけオフセットを生じており、それぞれ2.54V、2.04V、1.54Vとなる。これらを2段目以降のサブＡＤコンバータ回路のコンパレータの参照電圧として用いる。
【００２５】
こうすることにより、サブＡＤコンバータ回路の出力が変化するタイミングにオフセットが生じるため、各段のＭＤＡＣの出力電圧は図4に示されるようになる。2段目以降の参照電圧６３、６３、６５と1段目の参照電圧６０、６１、６２とで生じているオフセットの分だけ、1段目と2段目以降のＭＤＡＣの出力電圧が大きく変わるタイミングをずらすことができる。ただしこの場合、2段目と3段目のＭＤＡＣの出力電圧が大きく変わるタイミングは一致しているため、2段目のMDACの出力電圧が大きく変化する点におけるDNL誤差と３段目のMDACの出力電圧が大きく変化する点におけるDNL誤差は加算される。しかしながら、これらDNL誤差の和は1段目のMDACの出力電圧が大きく変化する点におけるDNL誤差よりも通常小さいため、問題にならない。
【００２６】
従って、 ADコンバータ全体でのDNL誤差を、1段目のMDACで生じたDNL誤差の程度に保つことができる。
また図2は、この発明によるサブＡＤコンバータ回路のコンパレータの参照電圧作成のために用いる抵抗ラダー回路の他の構成図の一例である。この抵抗ラダー回路は各段のサブＡＤコンバータ回路１、２、３、４で共通である。図1の回路にさらに、補助抵抗４８、４９、５０、５１が加わって接続されている。 つまり、本抵抗ひとつに対して、本抵抗の半分以下の抵抗値をもつ補助抵抗２つをセットにして用いることによって、1段目と2段目の入出力特性にオフセットが生じるだけでなく、2段目と3段目の入出力特性あるいはそれ以降の段における入出力特性にもオフセットを生じさせることができ、さらに効果的である。
【００２７】
参照電圧６０、６１、６２は1段目のサブＡＤコンバータ回路のコンパレータの参照電圧として用いる。一方参照電圧６３、６４、６５は2段目のサブＡＤコンバータ回路のコンパレータの参照電圧として用いる。また、参照電圧６６、６７、６８は3段目のサブＡＤコンバータ回路のコンパレータの参照電圧として用いる。こうすることにより、各段のＭＤＡＣの出力電圧は図5に示されるようになり、1段目、2段目、3段目のＭＤＡＣの出力電圧が大きく変わるタイミングをすべてずらすことができる。従って、各段でMDAC出力のDNL誤差がもっとも大きくなるタイミングがずれるため、ADコンバータ全体でのDNLを1段目のMDACで生じたDNL誤差の程度に保つことができる。
【００２８】
本実施例では、３つのＭＤＡＣを縦続接続するパイプライン構成について説明したが、本発明はこれに限るわけではなく、2つ以上のＭＤＡＣを用いる場合に、応用することができる。
【００２９】
【発明の効果】
本発明の回路方式では、各段のＭＤＡＣ出力が大きく変化するタイミングにずれを生じるため、各段でのDNL誤差が加算されない。従って、ＡＤコンバータ回路全体のDNL誤差を1段目で生じるDNL誤差のレベルに保つすることができる。
【図面の簡単な説明】
【図１】図１は、本発明の抵抗ラダー回路の構成図である。
【図２】図２は、本発明の他の抵抗ラダー回路の構成図である。
【図３】図３は、本発明の他の抵抗ラダー回路の構成図である。
【図４】図４は、本発明の抵抗ラダー回路を用いたパイプライン型ＡＤコンバータ回路における各段のＭＤＡＣの出力電圧とＡＤコンバータ回路への入力電圧を示すタイムチャートである。
【図５】図５は、本発明の他の抵抗ラダー回路を用いたパイプライン型ＡＤコンバータ回路における各段のＭＤＡＣの出力電圧とＡＤコンバータ回路への入力電圧を示すタイムチャートである。
【図６】図６は、本発明の他の抵抗ラダー回路を用いたパイプライン型ＡＤコンバータ回路における各段のＭＤＡＣの出力電圧とＡＤコンバータ回路への入力電圧を示すタイムチャートである。
【図７】図７は、本発明のパイプライン型ＡＤコンバータ回路の構成図である。
【図８】図８は、従来のパイプライン型ＡＤコンバータ回路の構成図である。
【図９】図９は、パイプライン型ＡＤコンバータ回路に用いられるサブＡＤコンバータ回路の構成図である。
【図１０】図１０は、従来の抵抗ラダー回路の構成図である。
【図１１】図１１は、従来の抵抗ラダー回路を用いたパイプライン型ＡＤコンバータ回路における各段のＭＤＡＣの出力電圧とＡＤコンバータ回路への入力電圧を示すタイムチャートである。
【図１２】図１２は、本発明の抵抗ラダー回路を用いたときの基準電圧と参照電圧の一例を示す
【図１３】図１３は、MDAC回路の一例を示す。
【符号の説明】
１、２、３、４ サブＡＤコンバータ回路
５、６、７ サブＤＡコンバータ回路
８、９、１０ 増幅回路
１１、１２、１３ 加算回路
１４、１５、１６ マルチプライイングＤＡコンバータ回路(MDAC)
１７ ＡＤコンバータ回路入力端子
１８、１９、２０ MDAC出力端子
２１、２２、２３ コンパレータ
２４ エンコーダ
２５、２６ ラッチ
２７、２８、２９、３０ 抵抗
３１、３２ 基準電圧端子
３３ サブＡＤコンバータ回路信号入力端子
３４、３５、３６ サブＡＤコンバータ回路参照電圧入力端子
３７、３８ サブＡＤコンバータ回路出力端子
３９ サンプルアンドホールド回路
４０、４１、４２、４３ 本抵抗
４４、４５、４６、４７、４８、４９、５０、５１ 補助抵抗
５２ デジタル補正回路
６０、 ６１、６２、６３、６４、６５、６６、６７、６８ 参照電圧
７０、７１、７２ 容量
７３ オペアンプ
７４、 ７５、７６、７７、７８、７９ スイッチ
８０ 抵抗ラダー回路
Claims (2)
- サブADコンバータと、マルチプライイングDAコンバータとからなるサブADコンバータブロックを複数段接続し、さらに前記サブADコンバータに参照電圧を与えるために、２つの基準電圧端子の間に接続され、複数の抵抗器を直列に接続した抵抗ラダー回路とを用いて構成したパイプライン型ADコンバータ回路において、
前記抵抗ラダー回路は、前記２つの基準電圧端子間に、同一の抵抗値である複数の抵抗と、前記抵抗の半分以下で同一の抵抗値を持った補助抵抗を交互に接続し、前記抵抗と前記補助抵抗との接続点より前記参照電圧を得るように構成したことを特徴とするADコンバータ回路。 - サブADコンバータと、マルチプライイングDAコンバータとからなるサブADコンバータブロックを複数段接続し、さらに前記サブADコンバータに参照電圧を与えるために、２つの基準電圧端子の間に接続され、複数の抵抗器を直列に接続した抵抗ラダー回路とを用いて構成したパイプライン型ADコンバータ回路において、
前記抵抗ラダー回路は、抵抗と前記抵抗の半分以下で同一の抵抗値を持った補助抵抗を前記抵抗の両端にそれぞれ一つずつ接続した抵抗群と、前記抵抗群を前記２つの基準電圧端子の間に複数個接続し、該抵抗の接続点より前記参照電圧を得るように構成したことを特徴とするADコンバータ回路。
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