JP2008042815A - 基準電圧発生回路及びそれを用いたパイプライン型アナログ／ディジタル変換器 - Google Patents

Abstract

【課題】A/D変換動作が安定するまでの時間を短くする。
【解決手段】パイプライン型アナログ／ディジタル変換器（ADC）に搭載された基準電圧発生回路において、外付け容量４０と基準電圧出力端子REFPを分離するためのスイッチ３３と、端子電圧vxのレベルを検出するためのインバータ３４と、パワーダウンモード時に端子電圧vxを接地電圧vssに固定するためのNMOS３６と、パワーダウンモード解除後に外付け容量４０のプリチャージを制御するためのプルチャージ回路３５とを設けている。そして、外付け容量４０のプリチャージ後に、この外付け容量４０を基準電圧出力端子REFPと接続するようにしたので、ADCの変換動作が安定するまでの時間を短くすることができる。
【選択図】図１

Description

本発明は、大規模半導体集積回路（以下「LSI」という。）等に設けられ、内部の基準電圧を発生する基準電圧発生回路と、その基準電圧を用いてアナログ信号をディジタル信号に変換するアナログ／ディジタル変換器（以下「ADC」という。）、例えば、外付け容量ブリチャージ回路を有するパイプライン型ADCに関するものである。

従来のパイプライン型ADCや位相同期ループ回路（以下「PLL回路」という。）等に搭載される基準電圧発生回路は、内部回路に与える基準電圧を発生する回路であるが、回路規模の大きな内部回路に対して安定した基準電圧を発生したり、消費電流を削減するために、大きな外付け容量を設ける構成が採用される。このような大きな外付け容量を設けた場合には、容量が充電されるまでに長時間を必要とし、起動時間に影響を与えるので、これを改善するための種々の提案が行われている。このような技術に関しては、例えば、次のような文献に記載されるものがあった。

特開平９−５５６５６号公報 特開２００１−１６８７１３号公報 特開２００１−２８５０６９号公報

特許文献１には、パワーダウンモード動作解除のときにおけるロックアップタイムを短縮したPLL回路の技術が記載されている。

特許文献２には、パイプライン型ADCの技術が記載されている。
又、特許文献３には、消費電流を抑制しつつ起動時間を短縮した電位制御回路の技術が記載されている。

図２は、特許文献２等に記載された従来のパイプライン型ADCを示す概略の構成図である。

このパイプライン型ADCは、例えば、入力端子VINから入力されるアナログ信号をディジタル信号に変換（以下「A/D」という。）する９ステージパイプラインADCからなるA/D変換部１と、このA/D変換部１から出力されるディジタル信号を補正して補正された例えば１０ビット（以下「bit」という。）のディジタル信号d0〜d9を出力端子D0〜D9へ出力する誤差補正回路１６と、クロック入力端子CLKXから入力されるクロック信号clkxに基づき、A/D変換部１に与えるタイミング信号trigを発生するタイミング発生回路１７と、A/D変換部１に与える内部の参照電圧用の基準電圧refp,vp1,refpq,cm,refnq,vn1,refnを基準電圧出力端子REFP,VP1,REFPQ,CM,REFNQ,REFNQ,VN1,REFNから出力する基準電圧発生回路２０とを有している。

A/D変換部１は、サンプル・ホールド回路２と、この出力側に縦続接続された９段のパイプラインステージ（Stg1〜Stg9)１０−１〜１０−９とにより構成されている。サンプル・ホールド回路２は、基準電圧cmにより動作し、クロック信号clkxに基づき、入力端子INから入力されるアナログ信号をサンプリングして一定時間保持する回路である。この出力側に縦続接続された１段〜８段のパイプラインステージ１０−１〜１０−８は、基準電圧refpq,refnq,refp,refn、及びクロック信号clkxに基づき、サンプル・ホールド回路２の出力信号を１．５bitのディジタル信号に順次変換して誤差補正回路１６に与える回路である。９段目のパイプラインステージ１０−９は、基準電圧vp1,refpq,refnq,vn1、及びクロック信号clkxに基づき、８段目のパイプラインステージ１０−８の出力信号を２bitのディジタル信号に変換して誤差補正回路１６に与える回路である。

図３（ａ）、（ｂ）は、図２中のパイプラインステージ１０−１〜１０−９（Stg1〜Stg9)の一例を示す構成図であり、同図（ａ）は各パイプラインステージ１０−１〜１０−８（Stg1〜Stg8)の構成図、及び同図（ｂ）はパイプラインステージ１０−９（Stg9)の構成図である。

図３（ａ）に示す各パイプラインステージ１０−１〜１０−８は、入力信号vinを基準電圧refpq,refnqと比較してこの比較結果を符号化し、その入力信号vinを１．５bitのディジタル信号に変換して出力する１．５bitのサブADC１１と、そのディジタル信号を基準電圧refp,refnと比較してアナログ信号に変換するサブディジタル／アナログ変換器（以下「サブDAC」という。）１２と、入力信号vinからサブDAC１２の出力信号を減算する減算回路１３と、この減算回路１３の出力信号を例えば２倍に増幅して出力信号voutを出力する増幅回路１４とにより構成されている。

図３（ｂ）に示すパイプラインステージ１０−９は、入力信号vinを基準電圧vp1,refpq,refnq,vn1と比較してこの比較結果を符号化し、その入力信号vinを２bitのディジタル信号に変換して出力する１．５bitのサブADC１５により構成されている。

図４は、図３中のサブADC１１の一例を示す構成図である。
このサブADC１１は、入力信号vinを基準電圧refpq,refnqとそれぞれ比較するコンパレータ１１ａ，１１ｂと、このコンパレータ１１ａ，１１ｂの比較結果を符号化してディジタル信号を出力するエンコーダ１１ｃとを有している。

図２〜図４に示されるパイプライン型ADCの動作を説明する。
図２の入力端子VINから入力されたアナログ信号は、サンプル・ホールド回路２によりサンプリングされて保持された後、１段目のパイプラインステージ１０−１に入力される。図３及び図４に示す１段目のパイプラインステージ１０−１において、サンプル・ホールド回路２からの入力信号vinは、サブADC１１内のコンパレータ１１ａ，１１ｂにより、基準電圧refpq,refnqとそれぞれ比較され、この比較結果がサブADC１１内のエンコーダ１１ｃにより符号化されることにより、その入力信号vinが１．５bitのディジタル信号に変換され、誤差補正回路１６及びサブDAC１２へ出力される。

サブDAC１２では、サブADC１１からのディジタル信号をアナログ信号に変換し、減算回路１３へ出力する。減算回路１３は、入力信号vinから、サブDAC１２からのアナログ信号を引き算し、この結果が増幅回路１４により２倍に増幅され、この増幅されたディジタル信号が２段目のパイプラインステージ１０−２へ出力される。

２段目〜８段目のパイプラインステージ１０−２〜１０−８において、１段目と同様の処理が行われ、８段目から出力されたディジタル信号が９段目のパイプラインステージ１０−９へ送られる。図３（ｂ）に示す９段目のパイプラインステージ１０−９において、８段目のパイプラインステージ１０−８からの入力信号vinは、サブADC１５により、基準電圧vp1,refpq,refnq,vn1と比較された後に符号化され、２bitのディジタル信号に変換されて誤差補正回路１６へ出力される。

補正回路１６では、各段のパイプラインステージ１０−１〜１０−９から送られてくるディジタル信号に対して誤差の補正をした後、入力端子VINから入力されたアナログ信号に対するディジタル信号d0〜d9を出力端子D0〜D9へ出力する。

図５は、図２中の基準電圧発生回路２０の構成例を示す回路図である。
この基準電圧発生回路２０は、例えば、LSIチップ内に設けられた一定電流を流す電流源２１と９個の分圧抵抗２２−１〜２２−９とにより構成されている。電流源２１は、バイアス電圧vpbias1,vpbias2によりそれぞれゲート制御される２個のPチャネル型MOSトランジスタ（以下「PMOS」という。）２１ａ，２１ｂを有し、これらが電源端子VDDと基準電圧出力端子REFPとの間に直列に接続されている。

９個の分圧抵抗２２−１〜２２−９は、基準電圧出力端子REFPと接地端子GNDとの間に直列に接続されている。分圧抵抗２２−１，２２−２間には基準電圧出力端子VP1が接続られ、更に、分圧抵抗２２−３，２２−４間に基準電圧出力端子REFPQが、分圧抵抗２２−４，２２−５間に基準電圧出力端子CMが、分圧抵抗２２−５，２２−６間に基準電圧出力端子REFNQが、分圧抵抗２２−７，２２−８間に基準電圧出力端子VN1が、分圧抵抗２２−８，２２−９間に基準電圧出力端子REFNが、それぞれ接続されている。

LSIチップ内の基準電圧出力端子REFP，REFNは、LSIチップ外のパッドREFP_PAD，REFN_PADにそれぞれ接続され、このパッドREFP_PAD，REFN_PAD間に外付け容量２３が接続されている。端子REFP,REFN間の基準電圧refp,refnの差は、パイプライン型ADCの入力レンジを決定しており、端子CMの基準電圧cmは、そのADCのコモンモード電圧として使用される。その他の端子VP1,VN1,REFPQ,REFNQの基準電圧vp1,vn1,refpq,refnqは、ADCに搭載されているコンパレータ１１ａ，１１ｂ・・・の比較用リファレンス（参照）電圧である。

しかしながら、従来のパイプライン型ADCに搭載される基準電圧発生回路２０は、外付け容量２３を設けているために、ADCの入力レンジを決定している端子REFPの電圧refpと端子REFNの電圧refnとの差が所望のレベルになるまでに時間が掛かる。そのため、電源投入後あるいはパワーダウンモード解除後からA/D変換動作が安定するまでの時間を増大させてしまうという課題があった。

これを解決するために、特許文献１、３の技術を適用することも考えられるが、基準電圧発生回路２０と特許文献１、３の回路とは、回路構成が全く異なるために、その特許文献１、３の技術をそのまま適用できず、比較的簡単な回路構成で前記課題を解決することが困難であった。

本発明の基準電圧発生回路は、第１の基準電圧出力端子と第２の基準電圧出力端子との間に接続され、一定の電源電流が供給されると複数の基準電圧を発生する基準電圧発生部と、前記第１の基準電圧出力端子に対して接続又は遮断される外部端子と、前記外部端子と前記第２の基準電圧出力端子との間に接続された電荷蓄積用の容量と、プリチャージ制御部とを有している。

前記プリチャージ制御部は、パワーダウンモードの時に第１の論理レベル、前記パワーダウンモードの解除時に第２の論理レベルに遷移するパワーダウン制御信号により制御され、前記パワーダウンモードの解除前においては、前記第１の論理レベルに応答して前記第１の基準電圧出力端子と前記外部端子とを遮断しておいて前記容量をプリチャージしておき、前記パワーダウンモードの解除後に、前記第２の論理レベルに応答して前記第１の基準電圧出力端子と前記外部端子とを接続するものである。

本発明のパイプライン型ADCは、前記発明の基準電圧発生回路と、前記基準電圧発生回路から出力される前記複数の基準電圧に基づき、アナログ信号をディジタル信号に変換するA/D変換部とを備えている。

本発明の基準電圧発生回路を有するパイプライン型ADCによれば、A/D変換動作が安定するまでの時間を短くすることができる。

ADCに搭載される基準電圧発生回路は、第１の基準電圧出力端子と第２の基準電圧出力端子との間に接続され、一定の電源電流が供給されると複数の基準電圧を発生する基準電圧発生部と、前記第１の基準電圧出力端子に対して接続又は遮断される外部端子と、前記外部端子と前記第２の基準電圧出力端子との間に接続された外付け容量と、プリチャージ制御部とを有している。

前記プリチャージ制御部は、パワーダウンモードの時に第１の論理レベル（例えば、“ｈ”）、前記パワーダウンモードの解除時に第２の論理レベル（例えば、“Ｌ”）に遷移するパワーダウン制御信号により制御され、前記パワーダウンモードの解除前においては、前記第１の論理レベルに応答して前記第１の基準電圧出力端子と前記外部端子とを遮断しておいて前記容量をプリチャージしておき、前記パワーダウンモードの解除後に、前記第２の論理レベルに応答して前記第１の基準電圧出力端子と前記外部端子とを接続するプリチャージ制御部とを有している。

前記プリチャージ制御部は、前記第１の基準電圧出力端子と外部端子との間に接続され、前記第１の基準電圧出力端子と前記外部端子とを接続状態又は遮断状態にするスイッチと、前記パワーダウン制御信号の第２の論理レベルにより活性化して前記容量に対するプリチャージを開始し、前記プリチャージの完了を検出すると、前記スイッチを接続状態にするプリチャージ・スイッチ制御部とにより構成されている。

（実施例１の構成）
図１は、本発明の実施例１におけるパイプライン型ADCに搭載される基準電圧発生回路の構成例を示す回路図である。

本実施例１の基準電圧発生回路３０は、例えば、図２のようなパイプライン型ADCに搭載される回路であり、LSIチップ内に設けられ、一定電流を流す電流源３１と、基準電圧発生部（例えば、９個の分圧抵抗３２−１〜３２−９）とを有している。電流源３１は、バイアス電圧vpbias1,vpbias2によりそれぞれゲート制御される２個のPMOS３１a,３１ｂにより構成され、これらが電源電圧vddが印加される電源端子VDDと、基準電圧refpを出力する第１の基準電圧出力端子REFPとの間に直列に接続されている。

９個の分圧抵抗３２−１〜３２−９は、第１の基準電圧出力端子REFPと、接地電圧vssが印加される接地端子GNDとの間に直列に接続されている。分圧抵抗３２−１，３２−２間には、基準電圧vp1を出力する基準電圧出力端子VP1が接続られている。更に、分圧抵抗３２−３，３２−４間には、基準電圧refpqを出力する基準電圧出力端子REFPQが、分圧抵抗３２−４，３２−５間には、基準電圧cmを出力する基準電圧出力端子CMが、分圧抵抗３２−５，３２−６間には、基準電圧refnqを出力する基準電圧出力端子REFNQが、分圧抵抗３２−７，３２−８間には、基準電圧vn1を出力する基準電圧出力端子VN1が、分圧抵抗３２−８，３２−９間には、基準電圧refnを出力する第２の基準電圧出力端子REFNが、それぞれ接続されている。

従来と同様に、端子REFP,REFN間の基準電圧refp,refnの差は、パイプライン型ADCの入力レンジを決定しており、端子CMの基準電圧cmは、そのADCのコモンモード電圧として使用される。その他の端子VP1,VN1,REFPQ,REFNQの基準電圧vp1,vn1,refpq,refnqは、ADCに搭載されているコンパレータの比較用リファレンス電圧である。

LSIチップ内の基準電圧出力端子REFP，REFNのうち、一方の基準電圧出力端子REFPは、本実施例１で新たに追加されたプリチャージ制御部により、ノードN1を介してLSIチップ外の外部端子（例えば、パッドREFP_PAD）に接続され、他方の基準電圧出力端子REFNは、LSIチップ外の外部端子（例えば、パッドREFN_PAD）に接続され、これらのパッドREFP_PAD，REFN_PAD間に電荷蓄積用の容量（例えば、外付け容量４０）が接続されている。

前記プリチャージ制御部は、MOSトランジスタ等で構成されたスイッチ３３と、検出部（例えば、インバータ３４）、プリチャージ回路３５、及び端子電圧vxを接地電圧vssに固定するための電圧固定手段（例えば、NMOS３６）からなるプリチャージ・スイッチ制御部とにより構成されている。

スイッチ３３は、基準電圧出力端子REFPと、外付け容量４０が接続されたパッドREFP_PAD側のノードN1との間を接続／遮断する素子であって、第１の検出信号（例えば、検出信号vaの“Ｈ”）によりオフ状態、第２の検出信号（例えば、検出信号vaの“Ｌ”）によりオン状態になり、ノードN1の端子電圧vxが所望のレベルに達するまでオフ状態にされる。

インバータ３４は、端子電圧vxのレベルを検出して検出信号vaを出力するための回路であり、PMOS３４a及びNMOS３４bを有し、これらが電源端子VDDと接地端子GNDとの間に直列に接続され、そのPMOS３４a及びNMOS３４bのゲートがノードN1に接続され、PMOS３４aのドレイン及びNMOS３４bのドレインの接続点から検出信号vaを出力する。このインバータ３４は、端子電圧vxがこのインバータ３４の閾値電圧vth以下の時には、検出信号vaの“Ｈ”を出力し、端子電圧vxが閾値電圧vthを超えると、検出信号vaの“Ｌ”を出力する機能を有している。

プリチャージ回路３５は、検出信号vaに応答してパワーダウンモード解除に外付け容量４０をプリチャージするための回路であり、パワーダウン制御信号pdによりゲート制御されるPMOS３５ａと、検出信号vaによりゲート制御されるNMOS３５ｂとを有し、これらのPMOS３５ａ及びNMOS３５ｂが、電源端子VDDとノードN1との間に直列に接続されている。

接地電圧固定用のNMOS３６は、パワーダウンモード時に端子電圧vxを接地電圧vssに固定するための素子であり、パワーダウン制御信号pdによりゲート制御され、ノードN1と接地端子GNDとの間に接続されている。

（実施例１の動作）
図６は、図１の基準電圧発生回路３０の動作を示す波形図である。
電源電圧vdd及びバイアス電圧vpbias1,vpbias2を印加すると、電流源３１が動作して分圧抵抗３２−１〜３２−９に所望の電流が流れ、基準電圧出力端子REFP,CM,REFNに、その電流に比例した基準電圧が発生する。ここで、端子REFPの基準電圧refpと端子REFNの基準電圧refnとの差が、図２のようなADCの入力レンジを規定している。

図６において、時刻t1以前のパワーダウンモード時は、パワーダウン制御信号pdが第１の論理レベル（例えば、“Ｈ”）で、PMOS３５ａがオフ状態、NMOS３６がオン状態となっている。そのため、端子電圧vxが“Ｌ”、インバータ３４から出力される検出信号vaが“Ｈ”となり、NMOS３５ｂはオン状態、スイッチ３３はオフ状態で安定している。基準電圧出力端子REFP,VP1,REFPQ,CM,REFNQ,VN1,REFNは、全て接地電圧vssになっている。

時刻t1に、パワーダウン制御信号pdが第２の論理レベル（例えば、“Ｌ”）に立ち下がってパワーダウンモードが解除されると、PMOS３５ａがオン状態、NMOS３６がオフ状態となり、オン状態のPMOS３５ａ及びNMOS３５ｂを通して端子電圧vxのレベルが電源電圧vdd方向へ上昇する。

時刻t2において、端子電圧vxのレベルがインバータ３４の閾値電圧vthに達すると、このインバータ３４から出力される検出信号vaが“Ｌ”となり、NMOS３５ｂがオフ状態になると同時に、スイッチ３３がオン状態になることで、端子電圧vxのレベルが電源電圧vddまで上昇して安定する。

（実施例１の効果）
本実施例１によれば、外付け容量４０と基準電圧出力端子REFPを分離するためのスイッチ３３と、端子電圧vxのレベルを検出するためのインバータ３４と、パワーダウンモード時に端子電圧vxを接地電圧vssに固定するためのNMOS３６と、パワーダウンモード解除後に外付け容量４０のプリチャージを制御するためのプルチャージ回路３５とを設け、外付け容量４０のプリチャージ後に、この外付け容量４０を基準電圧出力端子REFPと接続する構成にしている。そのため、パワーダウンモード解除後に外付け容量４０のプリチャージが開始され、このプリチャージ完了後に基準電圧出力端子REFPに外付け容量４０が接続されるので、図２のようなADCのA/D変換動作が安定するまでの時間を短くすることができる。

（実施例２の構成）
図７は、本発明の実施例２におけるパイプライン型ADCに搭載される基準電圧発生回路の構成例を示す回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２の基準電圧発生回路３０Aでは、実施例１のプリチャージ制御部に代えて、構成の異なるプリチャージ制御部が設けられている。このプリチャージ制御部は、パワーダウン制御信号pdによりゲート制御されるスイッチ３３と、プリチャージ回路３７とにより構成されている。

スイッチ３３は、基準電圧出力端子REFPと外付け容量４０側のノードN1との間に接続され、パワーダウン制御信号pdによりゲート制御されて、基準電圧出力端子REFPと外付け容量４０との間を接続／遮断するためのMOSトランジスタ等で構成された素子であり、パワーダウンモード解除（pd ＝“Ｌ”）後にオン状態になる機能を有している。

プルチャージ回路３７は、パワーダウンモード時に外付け容量４０を一定レベルまでプリチャージするための回路であり、ダイオード接続されたPMOS３７ａと、ノードN2と、パワーダウン制御信号pdによりゲート制御されるNMOS３７ｂとを有し、これらのPMOS３７ａ、ノードN2及びNMOS３７ｂが、電源端子VDDとノードN1との間に直列に接続されている。他の構成は、実施例１と同様である。

（実施例２の動作）
図８は、図７の基準電圧発生回路３０Aの動作を示す波形図である。
実施例１と同様に、電源電圧vdd及びバイアス電圧vpbias1,vpbias2を印加すると、電流源３１が動作して分圧抵抗３２−１〜３２−９に所望の電流が流れ、基準電圧出力端子REFP,CM,REFNに、その電流に比例した基準電圧が発生する。

図８において、時刻t1以前のパワーダウンモード時は、パワーダウン制御信号pdが“Ｈ”で、スイッチ３３がオフ状態、NMOS３７ｂがオン状態となっている。ノードN2は、PMOS３７ａがダイオード接続となっているため、電源電圧vddからPMOS３７ａの閾値電圧vtpだけ低下したレベル（vdd−vtp)となる。これにより、オン状態のNMOS３７ｂを通して外付け容量４０がプリチャージされ、ノードN1の端子電圧vxがレベル（vdd−vtp)まで上昇する。

時刻t1にパワーダウンモードが解除されると（パワーダウン制御信号pd =“Ｌ”）、NMOS３７ｂがオフ状態となってプリチャージ動作が終了すると同時に、スイッチ３３がオン状態になることで、端子電圧vxが所望のレベル（基準電圧refp)まで降下して安定する。

（実施例２の効果）
本実施例２によれば、基準電圧出力端子REFPと外付け容量４０を分離するためのスイッチ３３と、パワーダウン制御信号pdで制御されるプリチャージ回路３７とを設け、パワーダウンモード時に外付け容量４０を一定レベルまでプリチャージする構成にしている。そのため、電源電圧投入後からパワーダウンモードを解除するまでの間に外付け容量４０のプリチャージが実施され、パワーダウンモード解除後に基準電圧出力端子REFPに外付け容量４０が接続されるので、パワーダウンモード解除からのADCのA/D変換動作が安定するまでの時間を短くすることができる。

（実施例３の構成）
図９は、本発明の実施例３におけるパイプライン型ADCに搭載される基準電圧発生回路の構成例を示す回路図であり、実施例１、２を示す図１、図７中の要素と共通の要素には共通の符号が付されている。

本実施例３の基準電圧発生回路３０Ｂでは、実施例２のプリチャージ制御部に代えて、構成の異なるプリチャージ制御部が設けられている。このプリチャージ制御部は、パワーダウン制御信号pdによりゲート制御されるスイッチ３３と、プリチャージ部とにより構成されている。このプリチャージ部は、検出回路（例えば、インバータ３４）と、プリチャージ回路３７とにより構成されている。インバータ３４は、検出信号vaを出力してプリチャージ回路３７内のNMOS３７ｂのゲートを制御している。その他の構成は、実施例１、２と同様である。

（実施例３の動作）
図１０は、図９の基準電圧発生回路３０Ｂの動作を示す波形図である。
実施例１、２と同様に、電源電圧vdd及びバイアス電圧vpbias1,vpbias2を印加すると、電流源３１が動作して分圧抵抗３２−１〜３２−９に所望の電流が流れ、基準電圧出力端子REFP,CM,REFNに、その電流に比例した基準電圧が発生する。

図１０において、時刻t0前のパワーダウンモード時は、パワーダウン制御信号pdが“Ｈ”で、スイッチ３３がオフ状態になっている。ノードN2は、PMOS３７ａがダイオード接続となっているため、電源電圧vddからPMOS３７ａの閾値電圧vtpだけ低下したレベル(vdd−vtp)となる。ノードN1の端子電圧vxが所望のレベル（＝インバータ３４の閾値電圧vth)に達していない場合、インバータ３４から出力される検出信号vaは、“Ｈ”となり、NMOS３７ｂがオン状態となる。これにより、NMOS３７ｂを通して外付け容量４０がプリチャージされ、ノードN1の端子電圧vxが上昇する。

時刻t0において、端子電圧vxが所望のレベル（＝インバータ３４の閾値電圧vth)に達すると、インバータ３４から出力される検出信号vaは“Ｌ”となり、NMOS３７ｂがオフ状態となってプリチャージ動作が終了する。

端子電圧vxが安定した後、時刻t1において、パワーダウンモードが解除されると（パワーダウン制御信号pd ＝“Ｌ”）、スイッチ３３がオン状態となり、基準電圧出力端子REFPがノードN1を介してパッドREFP_PADと接続される。

（実施例３の効果）
本実施例３によれば、基準電圧出力端子REFPと外付け容量４０とを分離するためのスイッチ３３と、端子電圧vxのレベルを判定するためのインバータ３４と、プリチャージ回路３７とを設け、パワーダウンモード時に外付け容量４０を所望レベル（＝インバータ３４の閾値電圧vth)までプリチャージしておく構成にしている。そのため、電源電圧投入後から外付け容量４０のプリチャージが開始され、端子電圧vxが所望のレベルに達するとプリチャージが停止されるので、パワーダウンモード解除後のADCのA/D変換動作が安定するまでの時間を短くすることができる。

（変形例）
本発明は、上記実施例１〜３に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）、（ｂ）のようなものがある。

（ａ） 図１、図７、図９の基準電圧発生回路３０，３０Ａ，３０Ｂにおいて、９個の分圧抵抗３１−１〜３１−９を他の個数に変更したり、あるいは、PMOSをNMOS等の他のトランジスタに変更したり、NMOSをPMOS等の他のトランジスタに変更しても良い。

（ｂ） 実施例１〜３の基準電圧発生回路３０，３０Ａ，３０Ｂは、図２のようなパイプライン型ADCに搭載されるものであるが、他の回路構成のパイプライン型ADCに適用したり、あるいは、他の回路や装置に適用することも可能である。例えば、実施例２の基準電圧発生回路３０Ａは、逐次比例型ADC等の他方式のADCにも適用できる。又、実施例３の基準電圧発生回路３０Ｂは、外付け容量４０を必要とし、この容量４０が起動時間に影響を与えるようなPLL回路やDAC等の種々の回路や装置にも適用できる。

本発明の実施例１におけるパイプライン型ADCに搭載される基準電圧発生回路の構成例を示す回路図である。 従来のパイプライン型ADCを示す概略の構成図である。 図２中のパイプラインステージ１０−１〜１０−９の一例を示す構成図である。 図３中のサブADC１１の一例を示す構成図である。 図２中の基準電圧発生回路２０の構成例を示す回路図である。 図１の基準電圧発生回路３０の動作を示す波形図である。 本発明の実施例２におけるパイプライン型ADCに搭載される基準電圧発生回路の構成例を示す回路図である。 図７の基準電圧発生回路３０Aの動作を示す波形図である。 本発明の実施例３におけるパイプライン型ADCに搭載される基準電圧発生回路の構成例を示す回路図である。 図９の基準電圧発生回路３０Ｂの動作を示す波形図である。

符号の説明

１ A/D変換部
２ サンプル・ホールド回路
１０−１〜１０−９ パイプラインステージ
１６ 誤差補正回路
１７ タイミング発生回路
３０，３０Ａ，３０Ｂ 基準電圧発生回路
３１ 電流源
３２−１〜３２−９ 分圧抵抗
３３ スイッチ
３４ インバータ
３５，３７ プリチャージ回路
３６ NMOS
４０ 外付け容量

Claims (8)

1. 第１の基準電圧出力端子と第２の基準電圧出力端子との間に接続され、一定の電源電流が供給されると複数の基準電圧を発生する基準電圧発生部と、
   前記第１の基準電圧出力端子に対して接続又は遮断される外部端子と、
   前記外部端子と前記第２の基準電圧出力端子との間に接続された電荷蓄積用の容量と、
   パワーダウンモードの時に第１の論理レベル、前記パワーダウンモードの解除時に第２の論理レベルに遷移するパワーダウン制御信号により制御され、前記パワーダウンモードの解除前においては、前記第１の論理レベルに応答して前記第１の基準電圧出力端子と前記外部端子とを遮断しておいて前記容量をプリチャージしておき、前記パワーダウンモードの解除後に、前記第２の論理レベルに応答して前記第１の基準電圧出力端子と前記外部端子とを接続するプリチャージ制御部と、
   を有することを特徴とする基準電圧発生回路。
2. 前記プリチャージ制御部は、
   前記第１の基準電圧出力端子と外部端子との間に接続され、前記第１の基準電圧出力端子と前記外部端子とを接続状態又は遮断状態にするスイッチと、
   前記パワーダウン制御信号の第２の論理レベルにより活性化して前記容量に対するプリチャージを開始し、前記プリチャージの完了を検出すると、前記スイッチを接続状態にするプリチャージ・スイッチ制御部と、
   により構成されていることを特徴とする請求項１記載の基準電圧発生回路。
3. 前記プリチャージ・スイッチ制御部は、
   前記プリチャージの完了を検出すると検出信号を出力して前記スイッチを接続状態に制御する検出回路と、
   前記パワーダウン制御信号の第２の論理レベルにより活性化して前記容量に対するプリチャージを開始し、前記検出信号が与えられると前記プリチャージを終了するプリチャージ回路と、
   により構成されていることを特徴とする請求項２記載の基準電圧発生回路。
4. 前記プリチャージ制御部は、
   前記第１の基準電圧出力端子と外部端子との間に接続され、前記パワーダウン制御信号の第１の論理レベルにより前記第１の基準電圧出力端子と前記外部端子とを遮断状態にし、前記パワーダウン制御信号の第２の論理レベルにより前記第１の基準電圧出力端子と前記外部端子とを接続状態にするスイッチと、
   前記パワーダウン制御信号の第１の論理レベルにより活性化して前記容量に対するプリチャージを行い、前記パワーダウン制御信号の第２の論理レベルにより非活性化して前記プリチャージを終了するプリチャージ回路と、
   により構成されていることを特徴とする請求項１記載の基準電圧発生回路。
5. 前記プリチャージ制御部は、
   前記第１の基準電圧出力端子と外部端子との間に接続され、前記パワーダウン制御信号の第１の論理レベルにより前記第１の基準電圧出力端子と前記外部端子とを遮断状態にし、前記パワーダウン制御信号の第２の論理レベルにより前記第１の基準電圧出力端子と前記外部端子とを接続状態にするスイッチと、
   前記第１の基準電圧出力端子と前記外部端子との遮断状態を検出すると、前記容量に対するプリチャージを開始し、前記プリチャージの完了を検出すると、前記プリチャージを終了するプリチャージ部と、
   により構成されていることを特徴とする請求項１記載の基準電圧発生回路。
6. 前記プリチャージ部は、
   前記第１の基準電圧出力端子と前記外部端子との遮断状態を検出すると第１の検出信号を出力し、前記プリチャージの完了を検出すると第２の検出信号を出力する検出回路と、
   前記第１の検出信号により活性化して前記容量に対するプリチャージを開始し、前記第２の検出信号により非活性化して前記プリチャージを終了するプリチャージ回路と、
   により構成されていることを特徴とする請求項５記載の基準電圧発生回路。
7. 前記検出回路は、インバータにより構成されていることを特徴とする請求項３又は６記載の基準電圧発生回路。
8. 請求項１〜７のいずれか１項に記載の基準電圧発生回路と、
   前記基準電圧発生回路から出力される前記複数の基準電圧に基づき、アナログ信号をディジタル信号に変換するアナログ／ディジタル変換部と、
   を備えたことを特徴とするパイプライン型アナログ／ディジタル変換器。

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