JPH11205145A

JPH11205145A - Ａｄ変換器

Info

Publication number: JPH11205145A
Application number: JP10005732A
Authority: JP
Inventors: Minoru Takeuchi; 稔竹内
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-01-14
Filing date: 1998-01-14
Publication date: 1999-07-30
Also published as: US6100837A

Abstract

(57)【要約】【課題】半導体集積回路を用いて実現されているＡＤ
変換器のチョッパ型比較回路には、アナログ信号の電圧
と参照電圧が交互に印加される複数のＭＯＳキャパシタ
の直列接続体が存在する。このＭＯＳキャパシタの容量
がＭＯＳキャパシタの両電極間の電圧に依存して変化す
ることに起因するＡＤ変換誤差を減少させる。【解決手段】ＭＯＳキャパシタＣ１の両電極間の電圧
に応じて、ＭＯＳキャパシタＣ２-2をＭＯＳキャパシタ
Ｃ２-1に並列に接続しまたは非接続とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＡＤ変換器に関
し、特に、半導体集積回路上に形成され、アナログ信号
の電圧を検出するために複数のＭＯＳキャパシタを直列
に接続して用いる逐次比較方式のＡＤ変換器に関する。

【０００２】

【従来の技術】アナログ信号をデジタル信号に変換する
ＡＤ変換器には、様々な方式が存在する。例えば、特開
平５−２９９４１号公報には直並列型ＡＤ変換器に係る
発明が開示されており、特開平９−８３３１６号公報に
は２ステップパラレル方式のＡＤ変換器が開示されてい
る。本願の発明は、逐次比較方式のＡＤ変換器に係わる
ものである。逐次比較方式のＡＤ変換器を開示している
文献として、例えば、特開平２−２４６６２１号公報、
特開平５−２３５７６７号公報、特開平６−５３８３４
号公報がある。これら公報に開示されている発明の中
で、特開平６−５３８３４号公報に記載されている発明
はＡＤ変換器の非直線性誤差を減少するためになされた
もので、本願の発明と同じ目的を持つ。しかし、特開平
６−５３８３４号公報の発明のＡＤ変換器と本願の発明
のＡＤ変換器とは、その方式において同じであるが、回
路構成が大きく異なるため、この公報に記載のＡＤ変換
器を問題点の説明には用いていない。また、ＡＤ変換器
の製造工程において発生する誤差を補正する手段を開示
している文献として特開昭５４−１５３５６０号公報が
ある。

【０００３】図１６は従来のＡＤ変換器の構成の一例を
示す回路図である。図１６に示すＡＤ変換器１は、上記
の全ての公報に記載されているＡＤ変換器とは回路構成
を大きく異にしている。ＡＤ変換器１は、複数の参照電
圧を発生する電圧発生回路２とアナログ信号VINのレベ
ルを例えば第１および第２の参照電圧から生成されるレ
ベルと比較する比較回路３と、電圧発生回路２が出力す
る参照電圧を制御するためのデータを記憶する逐次近似
レジスタＳＡＲで構成されている。

【０００４】電圧発生回路２には、接地電圧ＧＮＤと基
準電圧VREFとの間を均しく分割して参照電圧（タップ電
圧）VT０〜VT１５を発生する抵抗ラダー回路４が含まれ
る。つまり、抵抗ラダー回路４は、同じ抵抗値を持つ抵
抗Ｒ０〜Ｒ１５が直列に接続されて構成される。比較回
路３は、チョッパ型比較回路である。比較回路３は、一
方電極と他方電極を持つＭＯＳキャパシタＣ１と、一方
電極と他方電極を持つとともにその他方電極の方をＭＯ
ＳキャパシタＣ１の他方電極に接続しているＭＯＳキャ
パシタＣ２と、スイッチS-pre1，S-pre2，S-cmp1，S-cm
p2，S-chopと、入力端子と出力端子を持つとともにその
入力端子をＭＯＳキャパシタＣ１，Ｃ２の接続点Ｎ１に
接続しているＣＭＯＳインバータ５とで構成されてい
る。ＭＯＳキャパシタＣ１，Ｃ２は直列に接続されて一
つの直列接続体６を構成している。この直列接続体６の
一方端（ＭＯＳキャパシタＣ１の一方電極）にはスイッ
チS-pre1を介してアナログ信号VINが印加され、スイッ
チS-cmp1を介して第１の参照電圧が印加される。この第
１の参照電圧は、電圧発生回路２が発生する複数の参照
電圧の中から第１のスイッチ群７によって選択される。
また、直列接続体６の他方端（ＭＯＳキャパシタＣ２の
一方電極）には、スイッチS-pre2を介して接地電圧ＧＮ
Ｄが印加され、スイッチS-cmp2を介して第２の参照電圧
が印加される。この第２の参照電圧は、電圧発生回路２
が発生する複数の参照電圧の中から第２のスイッチ群８
によって選択される。

【０００５】ＡＤ変換器１は、６ビットの分解能を有し
ており、その６ビットの分解能のうち４ビット分が抵抗
ラダー回路４の構成に係わり、２ビット分がＭＯＳキャ
パシタＣ１，Ｃ２の構成に係わっている。なお、ここで
は、説明を簡単にするために、ＡＤ変換器１の回路図か
らはオフセットを調整する回路が省かれている。

【０００６】ＡＤ変換器１は、逐次比較によって、最上
位ビットＢ５から順に値を決定する。最上位ビットＢ５
を“１”とするか“０”とするかは、アナログ信号VIN
が基準電圧VREFの２分の１より大きいか小さいかという
比較によって決定される。この明細書において、“”で
囲まれた数字は２進数であるものとする。次に、最上位
ビットＢ５の一つ下位にあるビットＢ４の値が決定さ
れ、値を決定するための対象が順次下位のビットへと移
っていく。このような逐次比較をするために、まず、第
２のスイッチ群８の中のスイッチＳ２-0を閉じたまま
で、第１のスイッチ群７の中のスイッチＳ１-8をまず閉
じ、続いて順次前回の電圧変化分の２分の１だけ電圧が
変化するようにスイッチの開閉を行う。すなわち、スイ
ッチＳ１-8に次いで、スイッチＳ１-4またはＳ１-12
を、次はスイッチＳ１-2、Ｓ１-6、Ｓ１-10またはＳ１-
14を、その次は、スイッチＳ１-1、Ｓ１-3、Ｓ１-5、Ｓ
１-7、Ｓ１-9、Ｓ１-11、Ｓ１-13またはＳ１-15を閉じ
る。第１のスイッチ群７の最終選択スイッチが確定する
と、第１のスイッチ群７のスイッチの選択動作を止め
て、第２のスイッチ群８の選択動作を行う。まずスイッ
チＳ２-2を閉じ、次にスイッチＳ２-1またはＳ２-3を閉
じる。

【０００７】検出回路９は、各ビットＢ５〜Ｂ０の決定
段階において比較を実施する。電圧ＧＮＤを基準とする
アナログ信号VINをＭＯＳキャパシタＣ１，Ｃ２に印加
したときのＭＯＳキャパシタＣ１，Ｃ２の接続点Ｎ１の
電圧と、抵抗ラダー回路４で発生される電圧をＭＯＳキ
ャパシタＣ１，Ｃ２に印加したときの接続点Ｎ１の電圧
とを比較する。その比較においてまず、検出回路９は、
スイッチS-chopを閉じて、ＭＯＳキャパシタＣ１，Ｃ２
の接続点Ｎ１の電圧がしきい値電圧に達するまでプリチ
ャージする。ここでしきい値電圧は、検出回路９が入力
端子に印加される電圧と比べるのに用いられる、すなわ
ち検出の基準とされる電圧であり、プリチャージ電圧と
一致する。図１７はＣＭＯＳインバータ５の入力電圧と
出力電圧との関係を示すグラフである。図１７は、ＣＭ
ＯＳインバータ５に供給される電源電圧が０ＶとＶDDで
あり、ＣＭＯＳインバータ５のしきい値電圧が０．５Ｖ
DDであることを示している。プリチャージ時には、ＭＯ
ＳキャパシタＣ１の一方電極にはアナログ信号VINが印
加され、ＭＯＳキャパシタＣ２の一方電極には接地電圧
ＧＮＤが印加されている。

【０００８】プリチャージが終了すると、比較回路３
は、スイッチS-chopを開いて入力インピーダンスを高く
することによりＭＯＳキャパシタＣ１，Ｃ２の接続点Ｎ
１をフローティングの状態にし、接続点Ｎ１の電圧とし
きい値電圧VTH１とを比較する。このとき、ＭＯＳキャ
パシタＣ１の一方電極とＭＯＳキャパシタＣ２の一方電
極には、抵抗ラダー回路４で生成される参照電圧VT０〜
VT１５のいずれかの電圧がそれぞれ第１および第２の参
照電圧として印加されている。

【０００９】次に、比較回路３のスイッチの動作と電圧
発生回路２のスイッチの動作とに言及しつつＡＤ変換回
路の動作について図１８を用いて説明を行う。図１８は
従来のＡＤ変換器１の動作を説明するためのタイミング
チャートである。時刻ｔ１において、比較回路３のスイ
ッチS-chopが閉じる。このとき同時に、スイッチS-pre
1，S-pre2が閉じるとともにスイッチS-cmp1，S-cmp2が
開く。この状態では、スイッチS-chopを通して電荷が供
給されて、ＣＭＯＳキャパシタＣ１，Ｃ２の接続点Ｎ１
の電圧が比較回路３（検出回路９）のしきい値電圧VTH
１に保たれる。しきい値電圧VTH１は、トランジスタＴ
Ｒ１，ＴＲ２で構成されているＣＭＯＳインバータ５の
しきい値電圧であって、プリチャージ時にはプリチャー
ジ電圧となる。ＣＭＯＳキャパシタＣ１には、アナログ
信号VINとしきい値電圧VTH１との差に相当する電圧が印
加される。また、ＣＭＯＳキャパシタＣ２には、しきい
値電圧VTH１と電圧ＧＮＤとの差に相当する電圧が印加
される。

【００１０】時刻ｔ２において、スイッチS-chopが開
く。ＣＭＯＳインバータ５の入力インピーダンスが大き
く、つまり接続点Ｎ１がフローティングの状態であるた
め、接続点Ｎ１の電位は保たれる。時刻ｔ２とｔ３の間
で、スイッチS-pre1，S-pre2が開くと同時にスイッチS-
cmp1，S-cmp2が閉じる。切り替え回路３の第１のスイッ
チ群７および第２のスイッチ群８の中のスイッチが、こ
の逐次近似レジスタＳＡＲのデータに従い、逐次近似レ
ジスタＳＡＲのデータとの間に表１，表２に示す関係を
持って選択的に閉じる。

【００１１】

【表１】

【００１２】

【表２】

【００１３】時刻ｔ１〜ｔ３の間では、逐次近似レジス
タＳＡＲに“１０００００”という値を持つデータが記
憶されている。従って、時刻ｔ１〜ｔ３の間では、スイ
ッチＳ１-8とスイッチＳ２-0が閉じている。スイッチS-
cmp1，S-cmp2が閉じている間に、比較回路３で比較が行
われる。このとき、ＣＭＯＳキャパシタＣ１，Ｃ２の接
続点Ｎ１の電圧がしきい値電圧VTH１より高ければ出力
されるデジタル信号の最上位ビットＢ５の値が“１”に
確定し、低ければ“０”に確定する。

【００１４】次の時刻ｔ３〜ｔ５の間に行われる比較で
は、デジタル信号の最上位ビットＢ５の値が“１”の場
合には逐次近似レジスタＳＡＲのデータは“１１０００
０”となり、その値が“０”の場合にはそのデータは
“０１００００”となる。時刻ｔ３〜ｔ５の間では、逐
次近似レジスタＳＡＲのデータが“１１００００”の場
合にはスイッチＳ１-12が閉じて比較が行われ、このデ
ータが“０１００００”の場合にはスイッチＳ１-4が閉
じて比較が行われる。上記のような逐次比較動作を続け
て、デジタル信号の最上位ビットＢ５から下位ビットへ
と順次各位のビットＢ５〜Ｂ０の値が決定される。

【００１５】ところで、逐次比較動作における比較時、
ＭＯＳキャパシタＣ１，Ｃ２の接続点Ｎ１の電圧VN1は
数１で表される。数１において、［：］は２進数表示の
データから１０進数表示の値を形成する記号である。例
えば［Ｂ５：Ｂ２］と書けば逐次比較レジスタＳＡＲの
ビットＢ５〜ビットＢ２からなる４桁で表示される値を
１０進数で表示することを示す。また、［Ｂ１：Ｂ０］
と書けば逐次比較レジスタＳＡＲのビットＢ１〜ビット
Ｂ０からなる２桁で表示される値を１０進数で表示する
ことを示す。例えば、逐次比較レジスタＳＡＲに記憶さ
れているデータが“１１００１０”の場合、［Ｂ５：Ｂ
２］は１２、［Ｂ１：Ｂ０］は２である。ＭＯＳキャパ
シタＣ１の容量がＭＯＳキャパシタＣ２の４倍であると
すると、つまりＣ１＝Ｃ２×４の条件を数１に適用する
と数２が導かれる。

【００１６】

【数１】

【００１７】

【数２】

【００１８】比較回路３の出力は、接続点Ｎ１の電圧VN
1がしきい値電圧VTH１より低い場合、すなわち、次の数
３に記述されている条件を満足する場合には“１”とな
る。

【００１９】

【数３】

【００２０】ＡＤ変換器１に入力されるアナログ信号VI
Nと、ＡＤ変換器１から出力されるデジタル信号ＯＵＴ
で表示される電圧との間には数４の関係が成り立つ。Ａ
Ｄ変換器１によれば、デジタル信号ＯＵＴは、数４の関
係を満足する最大の値に決定される。

【００２１】

【数４】

【００２２】換言すれば、逐次近似レジスタＳＡＲに特
定のデータ［Ｂ５：Ｂ０］が得られている場合、アナロ
グ信号VINは数５で与えられる範囲にある。

【００２３】

【数５】

【００２４】さて、上記の数１〜数５に表されている関
係は、図１６に示すＡＤ変換器１の構成要素、例えば抵
抗や容量が理想的な特性を持つ場合に成り立つ。しか
し、現実のＡＤ変換器１の構成要素は必ずしも理想的な
特性を持つものではない。特に、半導体集積回路上にＡ
Ｄ変換器１を実現しようとした場合、直列接続体６にＭ
ＯＳキャパシタＣ１、Ｃ２が頻繁に用いられる。このよ
うなＭＯＳキャパシタＣ１，Ｃ２は、例えば図１９に示
すような構成を持っており、そのため例えば図２０に示
すような容量‐バイアス電圧特性を持っている。図１９
は従来のＡＤ変換器で用いられているＭＯＳキャパシタ
の断面構成を示す模式図である。図２０は拡散層の電位
を基準とするゲート電極電圧（横軸）とＭＯＳキャパシ
タの容量（縦軸）との関係を示すグラフである。図１９
にはゲート酸化膜１１を挟んでゲート電極１０と拡散層
１２が形成され、ゲート電極１０と拡散層１２の間で容
量を持つＭＯＳキャパシタが示されている。ゲート電極
１０とゲート酸化膜１１と拡散層１２を形成するための
基体となっているシリコン基板１３には、ＡＤ変換器の
他の構成要素も形成される。

【００２５】図１９に示すＭＯＳキャパシタを図１６の
ＭＯＳキャパシタＣ１，Ｃ２に使用する場合、寄生容量
の弊害を避けるためゲート電極１０はＣＭＯＳインバー
タ５の入力端子（トランジスタＴＲ１，ＴＲ２のゲート
電極）に接続される。アナログ信号VINの電圧が高く、
そのため基準電圧VREFを入力する端子に近い側に存する
第１のスイッチ群７のスイッチ（例えばＳ１-15）が導
通している場合、ＭＯＳキャパシタＣ１の拡散層１２の
電位がゲート電極１０の電位より高くなり、ＭＯＳキャ
パシタＣ１の容量がＭＯＳキャパシタＣ２の容量の４倍
に満たなくなる。このため、ＡＤ変換器１は、ＡＤ変換
の際に、［Ｂ１：Ｂ０］が０でない場合に誤差を生じ
る。従って、逐次近似レジスタＳＡＲに得られているデ
ジタル信号［Ｂ５：Ｂ０］が示す電圧とアナログ信号VI
Nとの間には数６に示す関係が生じる。数６において、
ΔＶ１およびΔＶ２は、それぞれ［Ｂ５：Ｂ０］＋１と
［Ｂ５：Ｂ０］において生じる誤差であり、（［Ｂ５：
Ｂ０］＋１）、［Ｂ５：Ｂ０］が３のとき最大となり、
これらが０のとき最小となる。

【００２６】

【数６】

【００２７】ＡＤ変換器１において、第１のスイッチ群
７のうちのいずれかのスイッチが閉じるが、閉じている
スイッチが基準電圧VREFに近い電圧を選択するものであ
るほど、ＭＯＳキャパシタＣ１の容量変化に起因する誤
差は大きくなる。図２１は、数６の結果、すなわちＡＤ
変換の誤差特性を示すグラフであり、デジタル信号の値
と誤差との関係を示している。

【００２８】ＭＯＳキャパシタＣ１の容量変化に起因す
る誤差を抑制するには、ＭＯＳキャパシタＣ１のバイア
ス電圧依存性を小さくすればよい。そのためには、ＭＯ
Ｓキャパシタの拡散層１２の不純物濃度を上げる方法が
一般的である。不純物を注入器を用いて注入する場合、
単位時間当たりの注入量が増やせなければ長時間注入す
る必要が生じ、生産能力の低下を招く。

【００２９】

【発明が解決しようとする課題】従来のＡＤ変換器は以
上のように構成されており、ＭＯＳキャパシタの容量が
ＭＯＳキャパシタの両電極間に印加される電圧に依存し
て変化するため、アナログ信号とデジタル信号が示す値
の間に誤差を生じるという問題がある。

【００３０】この発明は上記の問題点を解消するために
なされたものであり、ＭＯＳキャパシタを使用しながら
ＭＯＳキャパシタの容量変化に起因する誤差を抑制し
て、精度の高いＡＤ変換器を得ることを目的とする。

【００３１】

【課題を解決するための手段】第１の発明に係るＡＤ変
換器は、所定の電圧を基準として第１および第２の参照
電圧を発生する電圧発生回路と、相互に直列に接続され
ている複数のＭＯＳキャパシタで構成されていて一方端
および他方端を持つ直列接続体を有し、該直列接続体の
所定の接続点の電圧をプリチャージ電圧に印加するとと
もにアナログ信号および前記所定の電圧をそれぞれ前記
直列接続体の前記一方端および前記他方端に印加して電
荷の供給を行い、前記プリチャージ電圧の印加を止める
とともに前記アナログ信号および前記所定の電圧に替え
て前記第１および第２の参照電圧を前記直列接続体の前
記一方端および前記他方端にそれぞれ印加するときに前
記所定の接続点に発生する電圧を予め定められているし
きい値電圧と比較する比較回路とを備え、前記直列接続
体は、前記所定の接続点と前記直列接続体の前記一方端
との間に存する容量に対して異なる容量を前記所定の接
続点と前記直列接続体の前記他方端との間に持ち、前記
比較回路は、前記直列接続体の一方端と前記接続点間の
容量と前記直列接続体の他方端と前記接続点間の容量と
の比を、前記第１および第２の参照電圧の少なくとも一
方の値に応じて調整することを特徴とする。

【００３２】第２の発明に係るＡＤ変換器は、第１の発
明のＡＤ変換器において、前記電圧発生回路は、前記第
２の参照電圧を前記所定の電圧に固定して比較回路にお
ける比較が繰り返される度に前記第１の参照電圧の値を
前回の変化分の２分の１ずつ変化させ、続いて前記第１
の参照電圧の変化を止めて比較回路における比較が繰り
返される度に前記第２の参照電圧の値を前回の変化分の
２分の１ずつ変化させ、前記比較回路は、前記所定の接
続点と前記直列接続体の前記一方端との間に存する容量
よりも小さな容量を前記所定の接続点と前記直列接続体
の前記他方端との間に持ち、前記第１の参照電圧の所定
の値を境として前記直列接続体との接続と非接続を切り
替えて、前記直列接続体の前記一方端と前記接続点間の
容量と前記直列接続体の前記他方端と前記接続点間の容
量との比を調整するための調整用キャパシタをさらに有
することを特徴とする。

【００３３】第３の発明に係るＡＤ変換器は、所定の電
圧を基準として第１および第２の参照電圧を発生する電
圧発生回路と、相互に直列に接続されている複数のＭＯ
Ｓキャパシタで構成されていて一方端および他方端を持
つ直列接続体を有し、該直列接続体の所定の接続点の電
圧をプリチャージ電圧に印加するとともにアナログ信号
および前記所定の電圧をそれぞれ前記直列接続体の前記
一方端および前記他方端に印加して電荷の供給を行い、
前記プリチャージ電圧の印加を止めるとともに前記アナ
ログ信号および前記所定の電圧に替えて前記第１および
第２の参照電圧を前記直列接続体の前記一方端および前
記他方端にそれぞれ印加するときに前記所定の接続点に
発生する電圧を予め定められているしきい値電圧と比較
する比較回路とを備え、前記直列接続体は、前記所定の
接続点と前記直列接続体の前記一方端との間に存する容
量よりも小さい容量を前記所定の接続点と前記直列接続
体の前記他方端との間に持ち、前記比較回路は、前記直
列接続体の前記一方端と前記所定の接続点との間にかか
る電圧を小さくなる方向にシフトさせるための電圧シフ
ト手段をさらに有することを特徴とする。

【００３４】第４の発明に係るＡＤ変換器は、第３の発
明のＡＤ変換器において、前記電圧シフト手段は、前記
プリチャージ電圧および前記しきい値電圧を同じ値だけ
シフトすることを特徴とする。

【００３５】第５の発明に係るＡＤ変換器は、第４の発
明のＡＤ変換器において、前記比較回路は、前記所定の
接続点に接続されている制御電極、第１の電源に接続さ
れている第１の電流電極、および前記比較回路の出力端
子に接続されている第２の電流電極を持つ第１のトラン
ジスタと、前記所定の接続点に接続されている制御電
極、第２の電源に接続されている第１の電流電極、およ
び前記比較回路の前記出力端子に接続されている第２の
電流電極を持つ第２のトランジスタと、前記第１のトラ
ンジスタの前記制御電極と前記第２の電流電極間に接続
され、前記直列接続体の前記所定の接続点を前記プリチ
ャージ電圧にするときに閉じ、前記所定の接続点に発生
する電圧を予め定められているしきい値電圧と比較する
ときに開いているスイッチをさらに有し、前記電圧シフ
ト手段は、前記第１のトランジスタのトランジスタ増幅
係数を前記第２のトランジスタのトランジスタ増幅係数
よりも小さくする構成を含むことを特徴とする。

【００３６】第６の発明に係るＡＤ変換器は、所定の電
圧を基準として第１および第２の参照電圧を発生する電
圧発生回路と、相互に直列に接続されている複数のＭＯ
Ｓキャパシタで構成されていて一方端および他方端を持
つ直列接続体を有し、該直列接続体の所定の接続点の電
圧をプリチャージ電圧に印加するとともにアナログ信号
および前記所定の電圧をそれぞれ前記直列接続体の前記
一方端および前記他方端に印加して電荷の供給を行い、
前記プリチャージ電圧の印加を止めるとともに前記アナ
ログ信号および前記所定の電圧に替えて前記第１および
第２の参照電圧を前記直列接続体の前記一方端および前
記他方端にそれぞれ印加するときに前記所定の接続点に
発生する電圧を予め定められているしきい値電圧と比較
する比較回路とを備え、前記直列接続体は、前記所定の
接続点と前記直列接続体の前記一方端との間に存する容
量よりも小さい容量を前記所定の接続点と前記直列接続
体の前記他方端との間に持ち、前記電圧発生回路は、前
記直列接続体の前記一方端と前記所定の接続点との間の
容量の変化により前記直列接続体に生じる電荷量の変化
を補償するように、前記所定の電圧および前記第２の参
照電圧のうちの少なくとも一方を調整することを特徴と
する。

【００３７】第７の発明に係るＡＤ変換器は、第６の発
明のＡＤ変換器において、前記電圧発生回路は、前記所
定の接続点と前記直列接続体の前記一方端との間にかか
る電圧と前記所定の接続点と前記直列接続体の前記他方
端との間にかかる電圧の差が所定の値を超えないように
前記所定の電圧および前記第２の参照電圧を調整する調
整回路を有することを特徴とする。

【００３８】

【発明の実施の形態】実施の形態１．図１は実施の形態
１によるＡＤ変換器の構成の概要を示すブロック図であ
る。図１において、直列接続体６Ａは相互の容量比を調
整可能なＭＯＳキャパシタＣ１Ａ，Ｃ２Ａで構成されて
おり、ＡＤ変換器１の他の構成で図１６と同一符号のも
のは図１６の同一符号部分に相当する部分である。

【００３９】図１に記載されている複数のＭＯＳキャパ
シタＣ１Ａ，Ｃ２Ａは、少なくとも一方の容量を変更で
きるように構成され、相互の容量比を調整できるように
構成されている。図１のＡＤ変換器１Ａでは、ＭＯＳキ
ャパシタＣ１Ａ，Ｃ２Ａのいずれもが容量を変化できる
ように記載されているが、いずれか一方の容量が固定さ
れていてもよい。図１のＭＯＳキャパシタＣ１Ａ，Ｃ２
Ａは、それらに印加される電圧によってＭＯＳキャパシ
タＣ１Ａ，Ｃ２Ａの容量比が変化するのを補償するよう
に、ＭＯＳキャパシタＣ１，Ｃ２のうちの少なくとも一
方の容量を変化させる。この容量の変更は、一回であっ
てもよくまた複数回であってもよい。

【００４０】図２は実施の形態１によるＡＤ変換器の第
１の態様を示す回路図である。図２のＡＤ変換器１Ｂに
おいて、並列に接続されているＭＯＳキャパシタＣ２‐
1，Ｃ２-2の容量の和は、同じバイアス電圧を印加しつ
つ測定する場合には、ＭＯＳキャパシタＣ１の容量の４
分の１である。このＭＯＳキャパシタＣ２-2が直列接続
体６Ｂの容量を調整するための調整用キャパシタであ
る。また、ＭＯＳキャパシタＣ２‐1の容量は、ＭＯＳ
キャパシタＣ１の一方電極（拡散領域）に基準電圧VREF
の１６分の１５の電圧が印加されているときのＭＯＳキ
ャパシタＣ１の容量の４分の１である。

【００４１】ＭＯＳキャパシタＣ２-2は、スイッチＳ４
およびＳ５により、ＭＯＳキャパシタＣ２-1と並列に接
続されたり、ＭＯＳキャパシタＣ２-1から切り放された
りする。スイッチＳ４およびＳ５の動作は、逐次近似レ
ジスタＳＡＲのビットＢ５〜ビットＢ２の値により表３
に示す状態に設定される。

【００４２】

【表３】

【００４３】ＡＤ変換器１Ｂの動作は、スイッチＳ４，
Ｓ５の開閉を除き、図１６のＡＤ変換器の動作と同じで
ある。このスイッチＳ４，Ｓ５の開閉動作について説明
する。アナログ信号VINが基準電圧VREFの６４分の４７
以下の場合には、スイッチＳ４が閉じ、スイッチＳ５が
開いている。そのため、ＭＯＳキャパシタＣ２-1とＣ２
-2は並列に接続される。ＭＯＳキャパシタＣ２-1とＣ２
-2の合成容量は、図１６のＭＯＳキャパシタＣ２と同じ
になる。ＡＤ変換器１Ｂにおいても、ＭＯＳキャパシタ
Ｃ１の一方電極に印加される電圧が基準電圧VREFの６４
分の４７以下であれば、ＭＯＳキャパシタＣ１の容量変
化がなく、ＭＯＳキャパシタＣ１のバイアス電圧に依存
する誤差は生じない。

【００４４】一方、アナログ信号VINが基準電圧VREFの
６４分の４７よりも大きい場合には、スイッチＳ４が開
き、スイッチＳ５が閉じる。そのため、ＭＯＳキャパシ
タＣ１には、ＭＯＳキャバシタＣ２-1のみが直列に接続
される。ＭＯＳキャパシタＣ１の一方電極（拡散領域）
に印加される電圧が基準電圧VREFの１６分の１５である
ときに、ＭＯＳキャパシタＣ１の容量がＭＯＳキャパシ
タＣ２-1の４倍になるように設定されているので、第１
のスイッチ群７のスイッチＳ１-15が閉じるときにＡＤ
変換誤差が最小になる。

【００４５】従って、アナログ信号VINが、基準電圧VRE
Fの６４分の６０以上で誤差はほぼ０となる。それ以下
ではＭＯＳキャパシタＣ２-1の容量がＭＯＳキャパシタ
Ｃ１の容量の４分の１以下になっているので、アナログ
信号VINが基準電圧VREFの６４分の４７付近の場合とは
逆の符号を持つ誤差が発生する。前述のような、ＡＤ変
換器１Ｂにおいて、表３の規則に従って動作をさせたと
きに生じる誤差は、図３のグラフに実線で示されてい
る。なお、図３のグラフに点線で示されている誤差は、
図１６のＡＤ変換器１に生じる誤差である。

【００４６】ＡＤ変換器１Ｂでは、２つのＣＭＯＳキャ
パシタＣ２-1，Ｃ２-2を用い、その一方の接続・非接続
を選択することによってＭＯＳキャパシタＣ１に直列に
接続するＭＯＳキャパシタの容量を調整しているが、Ｍ
ＯＳキャパシタＣ１に直列に接続するＭＯＳキャパシタ
を３つ以上に分割してもよい。３つ以上に分割されてい
るＭＯＳキャパシタの容量を用い、逐次近似レジスタＳ
ＡＲのデータを用いて電圧発生回路２が発生する電圧を
さらにきめ細かく調整すれば、ＡＤ変換誤差をさらに減
少させることができる。

【００４７】なお、上記の第１の態様では、図１のＡＤ
変換器におけるＭＯＳキャパシタＣ２Ａの容量のみを変
更する場合について説明したが、図４に示すように、Ｍ
ＯＳキャパシタＣ１Ａの容量を変更するように構成して
もよく、また両方の容量を変更するように構成してもよ
く、印加される電圧によって起こるＭＯＳキャパシタの
容量変化を打ち消すように作用すれば、ＡＤ変換誤差を
減少させることができる。図４のＡＤ変換器１Ｃにおい
ては、容量を変更できるＭＯＳキャパシタＣ１Ａは、ス
イッチＳ６と、スイッチＳ６が閉じているときに並列に
接続されるＣＭＯＳキャパシタＣ１-1とＣ１-2と、スイ
ッチＳ６が開いているときにＭＯＳキャパシタＣ１-2の
両電極間を接続するスイッチＳ７とで構成されている。
このＣＭＯＳキャパシタＣ１-2が直列接続体６Ｃの容量
を調整するための調整用キャパシタである。

【００４８】ＡＤ変換器１ＣのＭＯＳキャパシタＣ１-1
は、同じバイアス電圧を印加しつつ測定する場合には、
ＭＯＳキャパシタＣ２の４倍の容量を有する。また、Ｍ
ＯＳキャパシタＣ１Ａの容量は、ＭＯＳキャパシタＣ１
-1とＣ１-2を並列に接続して、ＭＯＳキャバシタＣ１Ａ
の一方電極（拡散領域）に基準電圧VREFの１６分の１５
の電圧を印加しつつ測定する場合には、ＭＯＳキャパシ
タＣ２の容量の４倍である。

【００４９】実施の形態２．次に、実施の形態２による
ＡＤ変換器について図５を用いて説明する。図５は実施
の形態２によるＡＤ変換器の構成の概要を示すブロック
図である。図５のＡＤ変換器１Ｄにおいては、比較回路
３Ｄが改良されている。比較回路３Ｄは、ＭＯＳキャパ
シタＣ１の一方電極または他方電極の少なくとも一方に
電圧シフト手段２０または電圧シフト手段２１を備えて
おり、ＡＤ変換器１Ｄのその他の構成について図１６の
ＡＤ変換器１と同一符号の部分は図１６の同一符号部分
に相当する部分である。

【００５０】ＡＤ変換器１Ｄの電圧シフト手段２０は、
スイッチS-pre1またはＳ-cmp1を通して入力される電圧
を常に一定の値だけ小さくしてＭＯＳキャパシタＣ１の
一方電極に印加する。ＡＤ変換器１Ｄの電圧シフト手段
２１は、プリチャージの際に、検出回路９からＭＯＳキ
ャバシタＣ１の他方電極に印加されるプリチャージ電圧
を常に一定の値αだけ大きくする。また、電圧シフト手
段２１は、比較時には、ＭＯＳキャパシタＣ１の他方電
極の電圧を常に一定の値αだけ小さくして検出回路９に
与える。つまり電圧シフト手段２１は、検出回路９が検
出するしきい値電圧を一定の値αだけ大きくする。

【００５１】ＡＤ変換器１Ｄは、ＭＯＳキャパシタＣ１
の一方電極の電圧を小さくする電圧シフト手段２０かま
たはＭＯＳキャパシタＣ１の他方電極の電圧を大きくす
る電圧シフト手段２１の少なくとも一方の手段を備えて
構成されている。そのため、ＡＤ変換器１Ｄは、ＣＭＯ
ＳキャパシタＣ１の両電極間に印加される電圧を小さく
して、ＭＯＳキャパシタＣ１の容量変化を抑制すること
ができ、ＡＤ変換誤差を小さくすることができる。な
お、ＭＯＳキャパシタＣ１の一方電極および他方電極の
電圧を小さくしたり大きくしたりするためには、プリチ
ャージ時および比較時のいずれにおいても同じ大きさだ
けそれぞれの電圧をシフトするものでなければならな
い。

【００５２】次に、ＣＭＯＳキャパシタＣ１の一方電極
の電圧を低くする構成について、図６を用いて説明す
る。図６は実施の形態２によるＡＤ変換器の構成の第１
の態様を示す回路図である。図６のＡＤ変換器１Ｅは、
スイッチS-pre1とS-cmp1の前段に電圧シフト回路２０Ｅ
を備えて構成されている。電圧シフト回路２０Ｅは、ス
イッチS-pre1とS-cmp1の前段に設けられているが、図５
の電圧シフト回路２０のようにスイッチS-pre1とS-cmp1
の後段に設けてもよい。電圧シフト回路２０Ｅは、アナ
ログ信号VINおよび第１の参照電圧（第１のスイッチ群
７で選択される参照電圧）をシフトさせるか否かを選択
するためのスイッチＳ８，Ｓ９と、アナログ信号VINお
よび第１の参照電圧をシフトさせるためのトランジスタ
ＴＲ５，ＴＲ６および抵抗Ｒ２０，Ｒ２１とを備えて構
成されている。ＤＡ変換器１Ｅは、電圧シフト回路２０
Ｅを備えている以外の構成については、図１６のＡＤ変
換器１と同じである。

【００５３】ＡＤ変換器１Ｅは、例えば、アナログ信号
VINの電圧がVREF／２を越えている場合に、トランジス
タＴＲ５，ＴＲ６によって電圧をシフトしてアナログ信
号VINおよび第１の参照電圧をＭＯＳキャパシタＣ１の
一方電極に印加する状態を選択する。ＡＤ変換器１Ｅに
おいて、例えば、アナログ電圧VINから基準電圧VREFの
１５％を差し引く設定をする。この場合、図１６のＭＯ
ＳキャパシタＣ１の一方電極の電圧と図６のＭＯＳキャ
パシタＣ１の一方電極の電圧が等しくなるとき、逐次近
似レジスタＳＡＲの値にして１２の差が生じる。このよ
うな条件の下では、ＡＤ変換器１Ｅの誤差特性は、図７
の実線に示すように、点線で示すＡＤ変換器１の誤差特
性に比べてＡＤ変換値で１２だけ右にシフトしたものと
なる。従って、ＡＤ変換器１Ｅの誤差は減少する。

【００５４】なお、そのようなシフトを行うためには、
第１のスイッチ群７の選択の規則を改正する必要があ
る。基準電圧VREFの１５％を差し引くという条件の場
合、スイッチS-cmp3がダイオードＤ１を選択していると
きには、図１６のＡＤ変換器１が選択する第１のスイッ
チ群７のスイッチよりも３つ添字の少ないスイッチを選
択しなければならない。例えば、ＡＤ変換器１がスイッ
チＳ１-13を選択するアナログ信号VINが入力した場合、
ＡＤ変換器１ＥはスイッチＳ１-10を選択する。なお、
ＡＤ変換器１Ｅは、アナログ信号VINの電圧がVREF／２
を越えない場合には、ＡＤ変換器１と同様の動作を行
う。

【００５５】図８には、ＭＯＳキャパシタＣ１の他方電
極の電圧を大きくするための電圧シフト手段を備えるＡ
Ｄ変換器の一態様が示されている。図８のＡＤ変換器１
Ｆが図１６のＡＤ変換器１と異なる点は、ＣＭＯＳイン
バータ５の前段に電圧シフト回路２１Ｆを備えて構成さ
れいる点である。電圧シフト回路２１Ｆは、電源から電
源電圧ＶDDを印加されるソースとＭＯＳキャパシタＣ
１，Ｃ２の接続点Ｎ１に接続されているゲートとＣＭＯ
Ｓインバータ５の入力端子に接続されているドレインと
を持つＭＯＳトランジスタＴＲ７とＭＯＳトランジスタ
ＴＲ７のドレインと接地電圧ＧＮＤを供給する配線との
間に接続されている抵抗Ｒ２２とで構成されている。Ｄ
Ａ変換器１Ｆの構成は、電圧シフト回路２１Ｆが接続点
Ｎ１とＣＭＯＳインバータ５の入力端子との間に挿入さ
れる以外、図１６のＡＤ変換器１と同じである。

【００５６】ＡＤ変換器１Ｆは、例えば、アナログ信号
VINの電圧がVREF／２を越えている場合に、トランジス
タＴＲ７によって電圧をシフトしてプリチャージ電圧お
よびしきい値電圧を大きくする方向にシフトする。ＡＤ
変換器１Ｆにおいて、例えば、プリチャージ電圧および
しきい値電圧を１５％大きくして、VREF×０．６５に設
定する。この場合、図１６のＭＯＳキャパシタＣ１の他
方電極と図６のＭＯＳキャパシタＣ１の他方電極が等し
くなるとき、逐次近似レジスタＳＡＲの値にして１２の
差が生じる。このような条件の下では、ＡＤ変換器１Ｆ
の誤差特性は、図７の実線に示すようになり、ＡＤ変換
器１Ｅと同様に改善される。

【００５７】図９には、ＣＭＯＳキャパシタＣ１の他方
電極の電圧を大きくするための電圧シフト手段を備える
ＡＤ変換器の第３の態様が示されている。図９のＡＤ変
換器１Ｇが図１６のＡＤ変換器１と異なる点は、ＣＭＯ
Ｓインバータ５ＧのトランジスタＴＲ３，ＴＲ４の構成
にある。図８のＡＤ変換器１Ｆでは、電圧シフト回路２
１ＦとＣＭＯＳインバータ５によってプリチャージ電圧
としきい値電圧を大きくしたが、図９のＣＭＯＳインバ
ータ５Ｇは、電圧シフト回路２１ＦとＣＭＯＳインバー
タ５の両方の機能を備えるシフト手段である。

【００５８】そのために、トランジスタＴＲ４のＭＯＳ
トランジスタ増幅係数（β：ＭＯＳtransistor gain fa
ctor）は、効果を十分に引き出すために例えば、トラン
ジスタＴＲ３のβの２倍またはそれ以上に設定されてい
る。このようなトランジスタＴＲ３，ＴＲ４で構成され
ているＣＭＯＳインバータ５Ｇのしきい値電圧VTH２
は、図１０に示すように電源電圧ＶDD側に移行する。図
１０で実線で示されているのが、ＣＭＯＳインバータ５
Ｇの入出力特性である。なお、図１６に示す従来のＣＭ
ＯＳインバータ５は、同じβを持つトランジスタＴＲ
１，ＴＲ２で構成されており、従来のＣＭＯＳインバー
タ５のしきい値電圧VTH１は、図１０において点線で示
すように０．５ＶDDである。

【００５９】次に、図９に示すＡＤ変換器１Ｇの精度が
図１６のＡＤ変換器１の精度より改善されている理由に
ついて説明する。そのために、図９のＡＤ変換器１Ｇと
図１６のＡＤ変換器１が比較動作をしている状態につい
て検討する。比較動作を行っているとき、図９のＣＭＯ
Ｓインバータ５Ｇの入力電圧が図１６のＣＭＯＳインバ
ータ５の入力電圧に等しくなるのは、逐次近似レジスタ
ＳＡＲの値が図１６のＡＤ変換器１に対して図９のＡＤ
変換器１Ｇが、｛８０×（VTH２−VTH１）／VREF｝だけ
大きい場合である。

【００６０】従って、例えばＣＭＯＳインバータ５Ｇの
しきい値電圧VTH２を（VTH１＋VREF×０．１５）に設定
すると、ＣＭＯＳインバータ５とＣＭＯＳインバータ５
Ｇの入力電圧が等しくなるとき、逐次近似レジスタＳＡ
Ｒの値にして１２の差が生じる。このような条件の下で
は、図９のＡＤ変換器１Ｇの誤差特性は、図７に示すよ
うに、図８のＡＤ変換器１Ｆと同様に改善される。

【００６１】以上説明したように、実施の形態２の第３
の態様のＡＤ変換器１Ｇによれば、検出回路９Ｇのしき
い値電圧を大きくすることによって、ＭＯＳキャパシタ
Ｃ１の容量のバイアス電圧依存性によるＡＤ変換精度の
悪化を軽減することができる。図１６のＡＤ変換器１と
図９のＡＤ変換器１Ｇの構成を比較しても、ＣＭＯＳイ
ンバータ５Ｇを構成しているトランジスタの特性が変更
されているだけであり、このような簡単な変更でＡＤ変
換精度の悪化を軽減できる。

【００６２】なお、上記実施の形態２の第３の態様で
は、検出回路９Ｇのしきい値電圧を大きくする構成とし
て、ＣＭＯＳインバータ５Ｇの閾値を高くする場合につ
いて説明したが、他の態様であっても検出回路９Ｇのし
きい値電圧を大きくするとともにＭＯＳキャパシタＣ
１，Ｃ２の接続点Ｎ１のプリチャージ電圧を大きくする
ものであれば同様の効果を奏する。例えば、ＣＭＯＳイ
ンバータ５を駆動する電源電圧を変更してＣＭＯＳイン
バータ５のしきい値電圧を大きくしてもよい。

【００６３】実施の形態３．図１１は実施の形態３によ
るＡＤ変換器の構成の概要を示すブロック図である。図
１１において、２Ｈは電圧発生回路であり、その他図１
６と同一符号の部分は図１６の同一符号部分に相当する
部分である。図１１の電圧発生回路２Ｈは、図１６の電
圧発生回路２がスイッチS-cmp1，S-cmp2に対してのみ参
照電圧を供給するのに対し、スイッチS-pre2に対しても
電圧を供給する点で異なる。つまり、図１１の電圧発生
回路２Ｈは、ＭＯＳキャバシタＣ１のバイアス電圧とＭ
ＯＳキャパシタＣ２のバイアス電圧が近くなるように、
スイッチS-pre2に印加されている電圧を発生する。電圧
発生回路２Ｈは、例えば、スイッチS-cmp1に印加する第
１の参照電圧が変化を続け、スイッチS-cmp1とスイッチ
S-pre2の電位差が所定の値を超えるような電圧が選択さ
れている場合には、スイッチS-pre2に印加する電圧とス
イッチS-cmp1の電位差が小さくなるように、スイッチS-
pre2に印加する電圧を変更する。そのために、ＡＤ変換
器１Ｈは、ＭＯＳキャパシタＣ２の一方電極に印加され
る電圧、すなわち第２の参照電圧および所定の電圧の双
方を大きくする。

【００６４】スイッチS-cmp1に印加する電圧と、スイッ
チS-pre1に印加する電圧の差が所定の値を超えないよう
に設定することで、ＭＯＳキャパシタＣ２の容量をバイ
アス電圧に依存して変化させることができ、バイアス電
圧に依存してＭＯＳキャパシタＣ１の容量が変化するこ
とによる接続点の電圧の変化を減少させることができ
る。このようにＭＯＳキャパシタＣ１，Ｃ２の容量比の
変動を小さくすることによって、ＭＯＳキャパシタＣ
１，Ｃ２に蓄積される電荷量が調整でき、直列接続体６
に発生する電圧を正しくしてＡＤ変換誤差を減少させる
ことができる。

【００６５】図１２は実施の形態３によるＡＤ変換器の
第１の態様を示す回路図である。図１２において、３０
はスイッチＳ６-0〜Ｓ６-3で構成されて抵抗ラダー回路
４で発生する参照電圧VT１２〜VT１５を選択するための
第３のスイッチ群、Ｓ１１‐１，Ｓ１２‐１はスイッチ
S-cmp2に印加する電圧を切り替えるためのスイッチ、Ｓ
１１-2，Ｓ１２-2はスイッチS-pre2に印加する電圧を切
り替えるためのスイッチであり、電圧発生回路２Ｊの他
の構成要素である抵抗ラダー回路４並びに第１および第
２のスイッチ群７，８の構成および接続関係については
図１６の電圧発生回路２と同じである。

【００６６】第３のスイッチ群Ｓ３-0〜Ｓ３-3の開閉動
作は、表２に示されており、それぞれ対応する第２のス
イッチ群Ｓ２-0〜Ｓ２-3と同じである。第２のスイッチ
群８のスイッチＳ２-0〜Ｓ２-3で選択される電圧VT０〜
VT３、または第３のスイッチ群３０のスイッチＳ３-0〜
Ｓ３-3で選択される電圧VT１２〜VT１５は、スイッチS-
cmp2を通してＭＯＳキャパシタＣ２の一方電極に印加さ
れる。

【００６７】スイッチＳ１１‐１，Ｓ１１-2，Ｓ１２‐
１，Ｓ１２-2の開閉動作は、表３に示すとおりである。
アナログ信号VINが基準電圧VREFの６４分の４７以下の
場合は、常にスイッチＳ１１‐１，Ｓ１１-2が閉じ、ス
イッチＳ１２‐１，Ｓ１２-2が開いている。このとき、
ＡＤ変換器１Ｊは図１６のＡＤ変換器１と等価となり、
ＡＤ変換誤差もＡＤ変換器１と同じである。アナログ信
号VINが基準電圧VREF×４７／６４を超える場合は、ス
イッチＳ１１‐１，Ｓ１１-2が開き、スイッチＳ１２‐
１，Ｓ１２-2が閉じている。このとき、ＡＤ変換器１Ｊ
のＭＯＳキャパシタＣ２の一方電極にはスイッチS-pre
2，S-cmp2を介して基準電圧VREFの１６分の１２〜１６
分の１５の値を持つ第２の参照電圧が印加される。一
方、ＡＤ変換器１ＪのＭＯＳキャパシタＣ１にもスイッ
チS-pre1，S-cmp2を介して基準電圧VREFの１６分の１２
〜１６分の１５の値を持つ第１の参照電圧が印加され
る。そのため、ＭＯＳキャパシタＣ１，Ｃ２のバイアス
電圧の差は図１６のＡＤ変換器１のものよりも小さくな
るので、ＭＯＳキャパシタＣ１，Ｃ２の容量比は４対１
に近くなり、ＡＤ変換器１よりも近い値を有し、ＡＤ変
換誤差は図１６のものよりも改善される。特に、ＡＤ変
換器１Ｊにおいて、アナログ信号の電圧が基準電圧VREF
に６３／６３，５８／６４または５３／６４を乗じた値
になっているときは、ＭＯＳキャパシタＣ１，Ｃ２のバ
イアス電圧が同じ大きさとなるので、ＭＯＳキャパシタ
Ｃ１，Ｃ２のバイアス電圧依存性に係わるＡＤ変換誤差
は理論上零になる。図１３はＡＤ変換器１Ｊの誤差特性
を示すグラフである。図１３において、点線で示してい
る図１６のＡＤ変換器１の誤差特性に対し、実線で示す
ＡＤ変換器１Ｊの誤差特性が改善されていることが分か
る。

【００６８】図１４は、実施の形態３によるＡＤ変換器
の第２の態様を示す回路図である。図１２のＡＤ変換器
１Ｊが、第２の参照電圧群および所定の電圧をそれぞれ
２通り用意しているのに対し、図１４のＡＤ変換器１Ｋ
は、第２の参照電圧群および所定の電圧をそれぞれ４通
りずつ用意している。第３のスイッチ群３０ａ，３０ｂ
が追加されると共に、第３のスイッチ群３０ａ，３０ｂ
の選択を行うためのスイッチＳ１２-3，Ｓ１２-4が追加
されている。そのため、スイッチS-cmp2を介してＭＯＳ
キャパシタＣ２の一方電極に印加される第２の参照電圧
として、VT４〜VT７，VT８〜VT１１の２つの組が新たに
選択可能となっている。また、スイッチS-cmp2に印加す
るための所定の電圧を選択するためのスイッチＳ１１-
3，Ｓ１１-4が追加されている。そのため、スイッチS-p
re2を介してＭＯＳキャパシタＣ２の一方電極に印加さ
れる所定の電圧として、VT０（ＧＮＤ），VT４，VT８，
VT１２が選択可能となっている。逐次近似レジスタＳＡ
Ｒのデータとこれらの動作との関係が表４，表５に示さ
れている。

【００６９】

【表４】

【００７０】

【表５】

【００７１】このように、第３のスイッチ群３０ａ，３
０ｂを増やして逐次近似レジスタの値によってきめ細か
く制御することによって、ＡＤ変換器１ＫのＡＤ変換誤
差がＡＤ変換器１Ｊに比べて改善される。

【００７２】なお、上記実施の形態３による第１および
第２の態様の第３のスイッチ群３０または３０，３０
ａ，３０ｂが選択する電圧については、上記で説明した
以外の電圧になるよう構成されてもよく、ＭＯＳキャバ
シタＣ１のバイアス電圧とＭＯＳキャパシタＣ２のバイ
アス電圧が近くなるように設定すれば効果を奏する。

【００７３】実施の形態４．図１５は、実施の形態４に
よるＡＤ変換器の一態様を示す回路図である。図１５の
ＡＤ変換器１Ｌの電圧発生回路２Ｌは、図１６のＡＤ変
換器１に対し、抵抗ラダー回路４Ｌをさらに備える。そ
して、ＡＤ変換器１が第２のスイッチ群８によって抵抗
ラダー回路４から第２の参照電圧を選択していたのに対
し、ＡＤ変換器１Ｊは、第２のスイッチ群８Ｌによって
抵抗ラダー回路４Ｌから第２の参照電圧を選択する。

【００７４】抵抗ラダー回路４Ｌは、スイッチＳ１３に
よって抵抗Ｒ１５´‐１〜Ｒ１５´‐ｎの選択を行い、
抵抗ラダー回路４Ｌの合成抵抗の値を変更することがで
きるように構成されている。この合成抵抗の値を変更す
ることで、第２のスイッチ群８Ｌが選択する第２の参照
電圧VT１´〜VT３´の値を変更することができるように
構成されている。第２の参照電圧VT１´〜VT３´の変更
は、ＭＯＳキャパシタＣ１，Ｃ２のバイアス電圧依存性
によってＭＯＳキャパシタＣ１，Ｃ２の蓄積電荷量が変
化するのを補償するように行われる。ＭＯＳキャパシタ
Ｃ１，Ｃ２の容量比が変化しても、ＭＯＳキャパシタＣ
１，Ｃ２に蓄積される電荷量を調整して、直列接続体６
に発生する電圧を正しくしてＡＤ変換誤差を減少させる
ことができる。

【００７５】なお、上記実施の形態１〜４では、電圧発
生回路２〜２Ｌに、抵抗ラダー回路４〜４Ｌを用いてい
るが、複数の第１の参照電圧および複数の第２の参照電
圧、また場合に応じて所定の電圧も発生させるものであ
ればよく、上記の構成に限定されるものではない。ま
た、上記実施の形態１〜４では、比較回路３〜３Ｇの検
出回路９〜９Ｇは、ＣＭＯＳインバータ５〜５Ｇを用い
て構成されているが、ＭＯＳキャパシタＣ１，Ｃ２の接
続点Ｎ１に比較時に使用するしきい値電圧と等しいプリ
チャージ電圧をプリチャージできれば他の構成であって
もよく、上記の構成に限定されるものではない。

【００７６】

【発明の効果】以上説明したように請求項１に記載のＡ
Ｄ変換器によれば、ＭＯＳキャパシタがバイアス電圧に
依存して起こす容量変化を起因として直列接続体の一方
端と所定の接続点間の容量と直列接続体の他方端と所定
の接続点間の容量との比が変化するのを抑制し、直列接
続体に発生する電圧を正しくしてＡＤ変換誤差を減少さ
せることができるという効果がある。

【００７７】請求項２に記載のＡＤ変換器によれば、比
較回路が順次比較を繰り返す度に、第１の参照電圧を前
回の変化分の２分の１ずつ変化させる構成において、調
整用キャパシタの接続と非接続によって直列接続体の容
量を変換させるため、接続と非接続を切り替える回数を
最小に抑えることができ、ＡＤ変換器の構成を簡単にで
きるという効果がある。

【００７８】請求項３に記載のＡＤ変換器によれば、電
圧シフト手段によって、直列接続体の一方端と所定の接
続点との間にかかる電圧を小さくするため、ＭＯＳキャ
パシタのバイアス電圧に依存して発生する直列接続体の
一方端と所定の接続点との間の容量変化を抑制すること
ができ、直列接続体に発生する電圧を正しくしてＡＤ変
換誤差を減少させることができるという効果がある。

【００７９】請求項４に記載のＡＤ変換器によれば、プ
リチャージ電圧およびしきい値電圧を大きくすることに
よって、バイアス電圧依存によるＭＯＳキャパシタの容
量変化を小さくでき、直列接続体に発生する電圧を正し
くしてＡＤ変換誤差を減少させることができるという効
果がある。

【００８０】請求項５に記載のＡＤ変換器によれば、例
えば、比較回路を構成するトランジスタのサイズを変更
するだけでプリチャージ電圧および所定の電圧を大きく
することができ、回路の複雑化を防止できるという効果
がある。

【００８１】請求項６に記載のＡＤ変換器によれば、所
定の電圧および第２の参照電圧のうちの少なくとも一方
を調整することによって、直列接続体の一方端と所定の
接続点との間の容量の変化により直列接続体に生じる電
荷量の変化を補償することができ、直列接続体に発生す
る電圧を正しくしてＡＤ変換誤差を減少させることがで
きるという効果がある。

【００８２】請求項７に記載のＡＤ変換器によれば、調
整回路によって所定の電圧および第２の参照電圧を調整
して、所定の接続点と直列接続体の一方端との間にかか
る電圧と所定の接続点と直列接続体の他方端との間にか
かる電圧の差が所定の値を超えないようにでき、簡単な
回路で、直列接続体の一方端と所定の接続点との間の容
量の変化により直列接続体に生じる電荷量の変化を補償
することができるという効果がある。

【図面の簡単な説明】

【図１】実施の形態１によるＡＤ変換器の構成の概要
を示すブロック図である。

【図２】実施の形態１によるＡＤ変換器の第１の態様
を示す回路図である。

【図３】図２のＡＤ変換器におけるＭＯＳキャパシタ
の容量変化に起因する誤差の特性を示すグラフである。

【図４】実施の形態１によるＡＤ変換器の第２の態様
を示す回路図である。

【図５】実施の形態２によるＡＤ変換器の構成の概要
を示すブロック図である。

【図６】実施の形態２によるＡＤ変換器の構成の第１
の態様を示す回路図である。

【図７】図６のＡＤ変換器におけるＭＯＳキャパシタ
の容量変化に起因するＡＤ変換の誤差特性を示すグラフ
である。

【図８】実施の形態２によるＡＤ変換器の構成の第２
の態様を示す回路図である。

【図９】実施の形態２によるＡＤ変換器の構成の第３
の態様を示す回路図である。

【図１０】図９のＡＤ変換器のＣＭＯＳインバータの
入出力特性を示すグラフである。

【図１１】実施の形態３によるＡＤ変換器の構成の概
要を示すブロック図である。

【図１２】実施の形態３によるＡＤ変換器の第１の態
様を示す回路図である。

【図１３】図１２のＡＤ変換器におけるＭＯＳキャパ
シタの容量変化に起因するＡＤ変換の誤差特性を示すグ
ラフである。

【図１４】実施の形態３によるＡＤ変換器の第２の態
様を示す回路図である。

【図１５】実施の形態４によるＡＤ変換器の一態様を
示す回路図である。

【図１６】従来のＡＤ変換器の構成の一例を示す回路
図である。

【図１７】従来のＣＭＯＳインバータ５の入力出力特
性を示すグラフである。

【図１８】従来のＡＤ変換器の動作を説明するための
タイミングチャートである。

【図１９】従来のＡＤ変換器で用いられているＭＯＳ
キャパシタの断面構成を示す模式図である。

【図２０】図１９のＭＯＳキャパシタにおける容量‐
バイアス電圧特性の一例を示すグラフである。

【図２１】従来のＡＤ変換器のＡＤ変換の誤差特性を
示すグラフである。

【符号の説明】

１〜１ＬＡＤ変換器、２〜２Ｌ電圧発生回路、３〜
３Ｇ比較回路、４，４Ｌ抵抗ラダー回路、５，５Ｇ
ＣＭＯＳインバータ、６，６Ａ，６Ｂ直列接続体、
７第１のスイッチ群、８，８Ｌ第２のスイッチ群、
９，９Ｇ検出回路、２０，２０Ｅ，２１，２１Ｆ電
圧シフト回路、３０，３０ａ，３０ｂ第３のスイッチ
群、Ｃ１，Ｃ２，Ｃ１Ａ，Ｃ２Ａ，Ｃ２-1，Ｃ２-2 Ｍ
ＯＳキャパシタ。

Claims

【特許請求の範囲】

【請求項１】所定の電圧を基準として第１および第２
の参照電圧を発生する電圧発生回路と、相互に直列に接続されている複数のＭＯＳキャパシタで
構成されていて一方端および他方端を持つ直列接続体を
有し、該直列接続体の所定の接続点の電圧をプリチャー
ジ電圧に印加するとともにアナログ信号および前記所定
の電圧をそれぞれ前記直列接続体の前記一方端および前
記他方端に印加して電荷の供給を行い、前記プリチャー
ジ電圧の印加を止めるとともに前記アナログ信号および
前記所定の電圧に替えて前記第１および第２の参照電圧
を前記直列接続体の前記一方端および前記他方端にそれ
ぞれ印加するときに前記所定の接続点に発生する電圧を
予め定められているしきい値電圧と比較する比較回路と
を備え、前記直列接続体は、前記所定の接続点と前記直列接続体の前記一方端との間
に存する容量に対して異なる容量を前記所定の接続点と
前記直列接続体の前記他方端との間に持ち、前記比較回路は、前記直列接続体の一方端と前記接続点間の容量と前記直
列接続体の他方端と前記接続点間の容量との比を、前記
第１および第２の参照電圧の少なくとも一方の値に応じ
て調整することを特徴とするＡＤ変換器。
【請求項２】前記電圧発生回路は、前記第２の参照電圧を前記所定の電圧に固定して比較回
路における比較が繰り返される度に前記第１の参照電圧
の値を前回の変化分の２分の１ずつ変化させ、続いて前
記第１の参照電圧の変化を止めて比較回路における比較
が繰り返される度に前記第２の参照電圧の値を前回の変
化分の２分の１ずつ変化させ、前記比較回路は、前記所定の接続点と前記直列接続体の前記一方端との間
に存する容量よりも小さな容量を前記所定の接続点と前
記直列接続体の前記他方端との間に持ち、前記第１の参照電圧の所定の値を境として前記直列接続
体との接続と非接続を切り替えて、前記直列接続体の前
記一方端と前記接続点間の容量と前記直列接続体の前記
他方端と前記接続点間の容量との比を調整するための調
整用キャパシタをさらに有することを特徴とする、請求
項１に記載のＡＤ変換器。
【請求項３】所定の電圧を基準として第１および第２
の参照電圧を発生する電圧発生回路と、相互に直列に接続されている複数のＭＯＳキャパシタで
構成されていて一方端および他方端を持つ直列接続体を
有し、該直列接続体の所定の接続点の電圧をプリチャー
ジ電圧に印加するとともにアナログ信号および前記所定
の電圧をそれぞれ前記直列接続体の前記一方端および前
記他方端に印加して電荷の供給を行い、前記プリチャー
ジ電圧の印加を止めるとともに前記アナログ信号および
前記所定の電圧に替えて前記第１および第２の参照電圧
を前記直列接続体の前記一方端および前記他方端にそれ
ぞれ印加するときに前記所定の接続点に発生する電圧を
予め定められているしきい値電圧と比較する比較回路と
を備え、前記直列接続体は、前記所定の接続点と前記直列接続体の前記一方端との間
に存する容量よりも小さい容量を前記所定の接続点と前
記直列接続体の前記他方端との間に持ち、前記比較回路は、前記直列接続体の前記一方端と前記所定の接続点との間
にかかる電圧を小さくなる方向にシフトさせるための電
圧シフト手段をさらに有することを特徴とするＡＤ変換
器。
【請求項４】前記電圧シフト手段は、前記プリチャージ電圧および前記しきい値電圧を同じ値
だけシフトすることを特徴とする、請求項３に記載のＡ
Ｄ変換器。
【請求項５】前記比較回路は、前記所定の接続点に接続されている制御電極、第１の電
源に接続されている第１の電流電極、および前記比較回
路の出力端子に接続されている第２の電流電極を持つ第
１のトランジスタと、前記所定の接続点に接続されている制御電極、第２の電
源に接続されている第１の電流電極、および前記比較回
路の前記出力端子に接続されている第２の電流電極を持
つ第２のトランジスタと、前記第１のトランジスタの前記制御電極と前記第２の電
流電極間に接続され、前記直列接続体の前記所定の接続
点を前記プリチャージ電圧にするときに閉じ、前記所定
の接続点に発生する電圧を予め定められているしきい値
電圧と比較するときに開いているスイッチをさらに有
し、前記電圧シフト手段は、前記第１のトランジスタのトランジスタ増幅係数を前記
第２のトランジスタのトランジスタ増幅係数よりも小さ
くする構成を含む、請求項４に記載のＡＤ変換器。
【請求項６】所定の電圧を基準として第１および第２
の参照電圧を発生する電圧発生回路と、相互に直列に接続されている複数のＭＯＳキャパシタで
構成されていて一方端および他方端を持つ直列接続体を
有し、該直列接続体の所定の接続点の電圧をプリチャー
ジ電圧に印加するとともにアナログ信号および前記所定
の電圧をそれぞれ前記直列接続体の前記一方端および前
記他方端に印加して電荷の供給を行い、前記プリチャー
ジ電圧の印加を止めるとともに前記アナログ信号および
前記所定の電圧に替えて前記第１および第２の参照電圧
を前記直列接続体の前記一方端および前記他方端にそれ
ぞれ印加するときに前記所定の接続点に発生する電圧を
予め定められているしきい値電圧と比較する比較回路と
を備え、前記直列接続体は、前記所定の接続点と前記直列接続体の前記一方端との間
に存する容量よりも小さい容量を前記所定の接続点と前
記直列接続体の前記他方端との間に持ち、前記電圧発生回路は、前記直列接続体の前記一方端と前記所定の接続点との間
の容量の変化により前記直列接続体に生じる電荷量の変
化を補償するように、前記所定の電圧および前記第２の
参照電圧のうちの少なくとも一方を調整することを特徴
とするＡＤ変換器。
【請求項７】前記電圧発生回路は、前記所定の接続点と前記直列接続体の前記一方端との間
にかかる電圧と前記所定の接続点と前記直列接続体の前
記他方端との間にかかる電圧の差が所定の値を超えない
ように前記所定の電圧および前記第２の参照電圧を調整
する調整回路を有することを特徴とする、請求項６に記
載のＡＤ変換器。