JP2792891B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JP2792891B2 JP2792891B2 JP1068371A JP6837189A JP2792891B2 JP 2792891 B2 JP2792891 B2 JP 2792891B2 JP 1068371 A JP1068371 A JP 1068371A JP 6837189 A JP6837189 A JP 6837189A JP 2792891 B2 JP2792891 B2 JP 2792891B2
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Description
〔概要〕 A/D変換器に関し、 全体的なオフセット電圧を補正して非直線性誤差の補
正精度を高めることのできるA/D変換器を提供すること
を目的とし、 インバータ及びMOSトランジスタが並列接続され、該
インバータ及びMOSトランジスタとコンデンサとを接続
点を介して直列に接続して構成される増幅回路を複数段
有するチョッパ形の比較器により、アナログ入力を基準
値と比較してディジタル値のMSBを決定し、以下逐次比
較動作によりLSBまでのディジタル値を決定してA/D変換
を行うA/D変換器において、前記アナログ入力と前記基
準値との比較結果の変化時に、該比較結果をディジタル
値として保持する複数段のオフセット補正用レジスタ
と、前記接続点に直列に接続され、前記複数段のオフセ
ット用レジスタの各々により動作制御される複数段の電
荷補正用トランジスタと、を備え、前記比較器による前
記アナログ入力のサンプリング終了時に、前記オフセッ
ト補正用レジスタに保持された前記ディジタル値に基づ
いて、前記電荷補正用トランジスタの選択数を変えて前
記接続点に接続される前記電荷補正用トランジスタのゲ
ート容量を変えることを特徴とする。 〔産業上の利用分野〕 本発明は、A/D変換器に係り、詳しくは、非直線性誤
差を自己補正する回路を有するA/D変換器に関する。 近時、分解能14ビットおよび16ビットの１チップA/D
変換器が開発されているが、12ビット以上のA/D変換器
をLSIにする場合、何らかの補正が必要になる。例え
ば、比較器のオフセット電圧や基準電圧などを調整して
A/D変換器の非直線性誤差を所望の範囲に抑えるように
補正している。補正方法は二つに分類され、一つは工場
出荷時にレーザトリミング等で製造のプロセスのばらつ
きを修正する方法であり、他の一つは、LSIに自己補正
回路を内蔵する方法である。本発明はこのような事項を
技術背景としている。 〔従来の技術〕 自己補正回路を内蔵した従来のA/D変換器としては、
例えば第５、６図に示すようなものが知られている。第
５図は逐次比較形と称されるA/D変換器のブロック図で
あり、この種のものは変換時間が数〜数100μｓ、分解
能が12程度の中速、中精度の変換方式として最もよく利
用される。第５図に示すA/D変換器は、大きく分けてチ
ョッパ形の比較器１、逐次比較用レジスタ２、オフセッ
ト補正用レジスタ３、D/A変換回路４、スイッチ５、６
により構成される。動作原理は、最初D/A変換回路４のM
SB（最上位ビット）を“1"に設定し、次いでスイッチ
５、６を閉じてそのときのD/A変換出力 とアナログ入力電圧Viを比較器１で比較する。このと
き、 ならば逐次比較用レジスタ２ではMSB＝１にしたままと
し、また であればMSB＝０に戻した後、２ビット目の比較動作に
移行する。２ビット目もMSBの場合と同様に“1"を設定
する。いま、MSB＝１であるとすると、２ビット目の荷
重（VFS/4）と重畳されてD/A変換回路の出力は3/4VFSと
なる。このとき、 であれば２ビット目も“1"にしたまま、３ビット目に移
行する。このように逐次比較動作を行うことにより、LS
B（最下位ビット）までのディジタル値が求められる。 また、電源投入時に比較器１の出力に応じてオフセッ
ト補正用レジスタ３の内容をセットし、D/A変換回路４
におけるAVRのオフセット電圧を調整して非直線性誤差
の自己補正を行っている。 この動作を説明する具体的回路は第６図のように示さ
れる。同図において、10は抵抗R1〜R6からなる抵抗ラダ
ー回路で、両端にはAVR+（例えば、5V）とAVR-（0V）の
一定電圧が与えられる。また、抵抗ラダー回路10はD/A
変換回路４に含まれるもので、D/A変換回路４にはこの
他にＮチャネルのMOSトランジスタ11〜13およびインバ
ータ14〜16が含まれる。オフセット補正用レジスタ３は
３つのレジスタ17〜19を有しており、各レジスタ17〜19
は比較器１からの比較結果に応じてビット０〜２を記憶
するが、自己補正の前は予め全て０にリセットされる。
比較器１はインバータ20、MOSトランジスタ21およびコ
ンデンサ22、23からなる増幅回路24を３段有し、増幅回
路24にはインバータ25およびMOSトランジスタ26を介し
てBAL信号が供給される。BAL信号はアナログ入力のサン
プリング時に“H"となり、サンプリングを終了すると、
“L"になる。27、28はMOSトランジスタで、それぞれ前
記スイッチ５、６に対応するものである。各MOSトラン
ジスタ27、28のゲートにはそれぞれANIN信号、DAIN信号
が印加される。ANIN信号はアナログ入力のサンプリング
時に“H"、それ意外で“L"、DAIN信号は補正時および比
較時に“H"、それ以外で“L"となる。 自己補正を行うには、まず最初にレジスタ17〜19の内
容をリセット（＝０）し、A/D変換器を動作させてLSBの
非直線性誤差を測定し、第７図に示すように、この誤差
を補正（この場合ゼロトラジション電圧の補正）するた
めに比較器１の比較結果に基づいてレジスタ17〜19のう
ち１つだけ“1"を記憶させる。これにより、“1"を記憶
したレジスタ（例えば、18とする）の出力がインバータ
15を介してMOSトランジスタ12のゲートに印加されて抵
抗R5,R6がショートし、AVR-側のオフセット電圧が調整
される。したがって、トランジスタ11、12、13のうち１
つがオンすることにより第７図に示すように特にゼロト
ランジション電圧が補正されてゼロポジションに落ちつ
く。 〔発明が解決しようとする課題〕 しかしながら、このような従来のA/D変換器にあって
は、いわゆるゼロトランジション電圧の補正はできる
が、ゼロトランジション電圧からフルスケールトランジ
ション電圧までの全体的なオフセット補正はできず、非
直線性誤差の補正精度が十分でないという問題点があっ
た。 そこで本発明は、全体的なオフセット電圧を補正して
非直線性誤差の補正精度を高めることのできるA/D変換
器を提供することを目的としている。 〔課題を解決するための手段〕 本発明によるA/D変換器は上記目的達成のため、イン
バータ及びMOSトランジスタが並列接続され、該インバ
ータ及びMOSトランジスタとコンデンサとを接続点を介
して直列に接続して構成される増幅回路複数段有るチョ
ッパ形の比較器により、アナログ入力を基準値と比較し
てディジタル値のMSBを決定し、以下逐次比較動作によ
りLSBまでのディジタル値を決定してA/D変換を行うA/D
変換器において、前記アナログ入力と前記基準値との比
較結果の変化時に、該比較結果をディジタル値として保
持する複数段のオフセット補正用レジスタと、前記接続
点に直列に接続され、前記複数段のオフセット用レジス
タの各々により動作制御される複数段の電荷補正用トラ
ンジスタと、を備え、前記比較器による前記アナログ入
力のサンプリング終了時に、前記オフセット補正用レジ
スタに保持された前記ディジタル値に基づいて、前記電
荷補正用トランジスタの選択数を変えて前記接続点に接
続される前記電荷補正用トランジスタのゲート容量を変
えることを特徴とする。 〔作用〕 本発明では、比較器が、インバータ、MOSトランジス
タ及びコンデンサからなる増幅回路を複数段有し、イン
バータ及びMOSトランジスタと、コンデンサとの接続点
（ノード）に複数の電荷補正用トランジスタを直列に接
続することにより、アナログ入力と基準値との比較結果
に基づいて電荷補正用トランジスタの選択数を変えて、
そのゲート容量を変化させる。この場合、MOSトランジ
スタがオフするタイミングで電荷補正用トランジスタの
選択数が変えられるため、MOSトランジスタが制御する
ノードの電位が一定に保たれる。 したがって、比較器の重要な部分のノードの電位が一
定に較正されることとなり、ゼロトランジションからフ
ルスケールまでに亘って比較器のオフセット電圧が適切
に補正され、非直線性誤差の補正精度が向上する。 〔実施例〕 以下、本発明を図面に基づいて説明する。 第１〜４図は本発明に係るA/D変換器の一実施例を示
す図である。第１図はA/D変換器のブロック図であり、
この図において、従来例と異なるのはチョッパ形の比較
器31の内部に後に示すオフセット補正回路40が含まれる
こと、D/A変換回路32からオフセット補正用の回路が除
かれていること、およびオフセット補正用レジスタ33の
配置位置が異なる点である。その他は従来例と同様で同
一符号を付している。 第２図はオフセット補正回路40を含む要部の回路であ
り、この図において、オフセット補正回路40はＮチャネ
ルのMOSトランジスタ（電荷補正用トランジスタに相
当）41〜43およびノアゲート44〜46により構成され、MO
Sトランジスタ41〜43のソース・ドレインは全てまとめ
られてMOSトランジスタ21のソース側に共通接続されて
いる。ノアゲート44〜46の一方の入力端子にはレジスタ
47〜49からの信号がそれぞれ供給され、他方の入力端子
にはBAL信号が供給される。レジスタ47〜49はオフセッ
ト補正用レジスタ33を構成し、比較器31からの比較結果
に基づいて記憶内容が変わる。50はD/A変換回路32に含
まれる抵抗ラダー回路で、抵抗R11,R12により構成さ
れ、両端にAVR+,AVR-の一定電圧が与えられ、抵抗R11,R
12の中点から補正基準電圧が取り出される。 その他従来例と同一構成部分は同一符号を付してい
る。上記オフセット補正用レジスタ33およびオフセット
補正回路40はオフセット補正手段51を構成する。 次に、作用を生命するが、最初に本発明の原理から述
べる。 本発明者は従来のA/D変換器における動作中、次のよ
うな回路動作に着目した。これを従来例である第６図お
よび第３図のタイミングチャートを用いて説明すると、
比較器１においてはアナログ入力のサンプリング時にBA
L信号が“H"となってMOSトランジスタ21がオンし、サン
プリング終了時にBAL信号が“L"となってMOSトランジス
タ21がオフに変化する。このとき、コンデンサ22に蓄え
られる電荷がその後補正基準電圧と比較されてA/D変換
が行われることになるが、MOSトランジスタ21のゲート
容量の変化に伴い図中におけるノードＡの電位が下がる
（但し、図中ではトランジスタをTrと略して示してい
る）。これを補正するため、従来はMOSトランジスタ26
を付加しMOSトランジスタ21がオンからオフに遷移する
とき、同じタイミングでMOSトランジスタ26をオフから
オンにスイッチングさせている。このようにすることに
より、MOSトランジスタ21から吐き出されたチャージをM
OSトランジスタ26が吸収することとなり、ノードＡの電
位が一定に保たれ、比較器１の比較動作が安定する。 本発明者は上記動作のうち、MOSトランジスタ26の補
償する電荷量は該MOSトランジスタ26のゲート容量に比
例するから、MOSトランジスタ26のゲート面積を増や
す、言い換えれば、MOSトランジスタ26の数を増やすこ
とにより補正される電位が決定されるという事実を見出
した。 そこで本実施例では、非直線性誤差の補正を行う際に
は、まずBAL＝“H"、DAIN＝“H"、ANIN＝“L"とし、ス
イッチ29をオンにする。これにより、MOSトランジスタ2
8がオンとなり、コンデンサ22の両端に抵抗ラダー回路5
0から補正基準電圧がサンプリングされる。次いで、BAL
＝“L"とし（DAIN、ANINは変わらない）、レジスタ７〜
49の内容を〔bit 2:bit 1、bit 0＝〔１、１、１〕にセ
ットする。次いで、BAL＝“H"、DAIN＝“L"、ANIN＝
“H"としてアナログ入力をサンプリングし、前記補正基
準電圧と比較する。その後、〔bit 2:bit 1、bit 0＝
〔１、１、１〕からデクリメントしていき、比較器31に
おける比較結果が反転するまで続ける。そして、反転し
たときの値をレジスタ47〜49に保持し、この値を保持し
たままA/D変換を実行する。 したがって、
正精度を高めることのできるA/D変換器を提供すること
を目的とし、 インバータ及びMOSトランジスタが並列接続され、該
インバータ及びMOSトランジスタとコンデンサとを接続
点を介して直列に接続して構成される増幅回路を複数段
有するチョッパ形の比較器により、アナログ入力を基準
値と比較してディジタル値のMSBを決定し、以下逐次比
較動作によりLSBまでのディジタル値を決定してA/D変換
を行うA/D変換器において、前記アナログ入力と前記基
準値との比較結果の変化時に、該比較結果をディジタル
値として保持する複数段のオフセット補正用レジスタ
と、前記接続点に直列に接続され、前記複数段のオフセ
ット用レジスタの各々により動作制御される複数段の電
荷補正用トランジスタと、を備え、前記比較器による前
記アナログ入力のサンプリング終了時に、前記オフセッ
ト補正用レジスタに保持された前記ディジタル値に基づ
いて、前記電荷補正用トランジスタの選択数を変えて前
記接続点に接続される前記電荷補正用トランジスタのゲ
ート容量を変えることを特徴とする。 〔産業上の利用分野〕 本発明は、A/D変換器に係り、詳しくは、非直線性誤
差を自己補正する回路を有するA/D変換器に関する。 近時、分解能14ビットおよび16ビットの１チップA/D
変換器が開発されているが、12ビット以上のA/D変換器
をLSIにする場合、何らかの補正が必要になる。例え
ば、比較器のオフセット電圧や基準電圧などを調整して
A/D変換器の非直線性誤差を所望の範囲に抑えるように
補正している。補正方法は二つに分類され、一つは工場
出荷時にレーザトリミング等で製造のプロセスのばらつ
きを修正する方法であり、他の一つは、LSIに自己補正
回路を内蔵する方法である。本発明はこのような事項を
技術背景としている。 〔従来の技術〕 自己補正回路を内蔵した従来のA/D変換器としては、
例えば第５、６図に示すようなものが知られている。第
５図は逐次比較形と称されるA/D変換器のブロック図で
あり、この種のものは変換時間が数〜数100μｓ、分解
能が12程度の中速、中精度の変換方式として最もよく利
用される。第５図に示すA/D変換器は、大きく分けてチ
ョッパ形の比較器１、逐次比較用レジスタ２、オフセッ
ト補正用レジスタ３、D/A変換回路４、スイッチ５、６
により構成される。動作原理は、最初D/A変換回路４のM
SB（最上位ビット）を“1"に設定し、次いでスイッチ
５、６を閉じてそのときのD/A変換出力 とアナログ入力電圧Viを比較器１で比較する。このと
き、 ならば逐次比較用レジスタ２ではMSB＝１にしたままと
し、また であればMSB＝０に戻した後、２ビット目の比較動作に
移行する。２ビット目もMSBの場合と同様に“1"を設定
する。いま、MSB＝１であるとすると、２ビット目の荷
重（VFS/4）と重畳されてD/A変換回路の出力は3/4VFSと
なる。このとき、 であれば２ビット目も“1"にしたまま、３ビット目に移
行する。このように逐次比較動作を行うことにより、LS
B（最下位ビット）までのディジタル値が求められる。 また、電源投入時に比較器１の出力に応じてオフセッ
ト補正用レジスタ３の内容をセットし、D/A変換回路４
におけるAVRのオフセット電圧を調整して非直線性誤差
の自己補正を行っている。 この動作を説明する具体的回路は第６図のように示さ
れる。同図において、10は抵抗R1〜R6からなる抵抗ラダ
ー回路で、両端にはAVR+（例えば、5V）とAVR-（0V）の
一定電圧が与えられる。また、抵抗ラダー回路10はD/A
変換回路４に含まれるもので、D/A変換回路４にはこの
他にＮチャネルのMOSトランジスタ11〜13およびインバ
ータ14〜16が含まれる。オフセット補正用レジスタ３は
３つのレジスタ17〜19を有しており、各レジスタ17〜19
は比較器１からの比較結果に応じてビット０〜２を記憶
するが、自己補正の前は予め全て０にリセットされる。
比較器１はインバータ20、MOSトランジスタ21およびコ
ンデンサ22、23からなる増幅回路24を３段有し、増幅回
路24にはインバータ25およびMOSトランジスタ26を介し
てBAL信号が供給される。BAL信号はアナログ入力のサン
プリング時に“H"となり、サンプリングを終了すると、
“L"になる。27、28はMOSトランジスタで、それぞれ前
記スイッチ５、６に対応するものである。各MOSトラン
ジスタ27、28のゲートにはそれぞれANIN信号、DAIN信号
が印加される。ANIN信号はアナログ入力のサンプリング
時に“H"、それ意外で“L"、DAIN信号は補正時および比
較時に“H"、それ以外で“L"となる。 自己補正を行うには、まず最初にレジスタ17〜19の内
容をリセット（＝０）し、A/D変換器を動作させてLSBの
非直線性誤差を測定し、第７図に示すように、この誤差
を補正（この場合ゼロトラジション電圧の補正）するた
めに比較器１の比較結果に基づいてレジスタ17〜19のう
ち１つだけ“1"を記憶させる。これにより、“1"を記憶
したレジスタ（例えば、18とする）の出力がインバータ
15を介してMOSトランジスタ12のゲートに印加されて抵
抗R5,R6がショートし、AVR-側のオフセット電圧が調整
される。したがって、トランジスタ11、12、13のうち１
つがオンすることにより第７図に示すように特にゼロト
ランジション電圧が補正されてゼロポジションに落ちつ
く。 〔発明が解決しようとする課題〕 しかしながら、このような従来のA/D変換器にあって
は、いわゆるゼロトランジション電圧の補正はできる
が、ゼロトランジション電圧からフルスケールトランジ
ション電圧までの全体的なオフセット補正はできず、非
直線性誤差の補正精度が十分でないという問題点があっ
た。 そこで本発明は、全体的なオフセット電圧を補正して
非直線性誤差の補正精度を高めることのできるA/D変換
器を提供することを目的としている。 〔課題を解決するための手段〕 本発明によるA/D変換器は上記目的達成のため、イン
バータ及びMOSトランジスタが並列接続され、該インバ
ータ及びMOSトランジスタとコンデンサとを接続点を介
して直列に接続して構成される増幅回路複数段有るチョ
ッパ形の比較器により、アナログ入力を基準値と比較し
てディジタル値のMSBを決定し、以下逐次比較動作によ
りLSBまでのディジタル値を決定してA/D変換を行うA/D
変換器において、前記アナログ入力と前記基準値との比
較結果の変化時に、該比較結果をディジタル値として保
持する複数段のオフセット補正用レジスタと、前記接続
点に直列に接続され、前記複数段のオフセット用レジス
タの各々により動作制御される複数段の電荷補正用トラ
ンジスタと、を備え、前記比較器による前記アナログ入
力のサンプリング終了時に、前記オフセット補正用レジ
スタに保持された前記ディジタル値に基づいて、前記電
荷補正用トランジスタの選択数を変えて前記接続点に接
続される前記電荷補正用トランジスタのゲート容量を変
えることを特徴とする。 〔作用〕 本発明では、比較器が、インバータ、MOSトランジス
タ及びコンデンサからなる増幅回路を複数段有し、イン
バータ及びMOSトランジスタと、コンデンサとの接続点
（ノード）に複数の電荷補正用トランジスタを直列に接
続することにより、アナログ入力と基準値との比較結果
に基づいて電荷補正用トランジスタの選択数を変えて、
そのゲート容量を変化させる。この場合、MOSトランジ
スタがオフするタイミングで電荷補正用トランジスタの
選択数が変えられるため、MOSトランジスタが制御する
ノードの電位が一定に保たれる。 したがって、比較器の重要な部分のノードの電位が一
定に較正されることとなり、ゼロトランジションからフ
ルスケールまでに亘って比較器のオフセット電圧が適切
に補正され、非直線性誤差の補正精度が向上する。 〔実施例〕 以下、本発明を図面に基づいて説明する。 第１〜４図は本発明に係るA/D変換器の一実施例を示
す図である。第１図はA/D変換器のブロック図であり、
この図において、従来例と異なるのはチョッパ形の比較
器31の内部に後に示すオフセット補正回路40が含まれる
こと、D/A変換回路32からオフセット補正用の回路が除
かれていること、およびオフセット補正用レジスタ33の
配置位置が異なる点である。その他は従来例と同様で同
一符号を付している。 第２図はオフセット補正回路40を含む要部の回路であ
り、この図において、オフセット補正回路40はＮチャネ
ルのMOSトランジスタ（電荷補正用トランジスタに相
当）41〜43およびノアゲート44〜46により構成され、MO
Sトランジスタ41〜43のソース・ドレインは全てまとめ
られてMOSトランジスタ21のソース側に共通接続されて
いる。ノアゲート44〜46の一方の入力端子にはレジスタ
47〜49からの信号がそれぞれ供給され、他方の入力端子
にはBAL信号が供給される。レジスタ47〜49はオフセッ
ト補正用レジスタ33を構成し、比較器31からの比較結果
に基づいて記憶内容が変わる。50はD/A変換回路32に含
まれる抵抗ラダー回路で、抵抗R11,R12により構成さ
れ、両端にAVR+,AVR-の一定電圧が与えられ、抵抗R11,R
12の中点から補正基準電圧が取り出される。 その他従来例と同一構成部分は同一符号を付してい
る。上記オフセット補正用レジスタ33およびオフセット
補正回路40はオフセット補正手段51を構成する。 次に、作用を生命するが、最初に本発明の原理から述
べる。 本発明者は従来のA/D変換器における動作中、次のよ
うな回路動作に着目した。これを従来例である第６図お
よび第３図のタイミングチャートを用いて説明すると、
比較器１においてはアナログ入力のサンプリング時にBA
L信号が“H"となってMOSトランジスタ21がオンし、サン
プリング終了時にBAL信号が“L"となってMOSトランジス
タ21がオフに変化する。このとき、コンデンサ22に蓄え
られる電荷がその後補正基準電圧と比較されてA/D変換
が行われることになるが、MOSトランジスタ21のゲート
容量の変化に伴い図中におけるノードＡの電位が下がる
（但し、図中ではトランジスタをTrと略して示してい
る）。これを補正するため、従来はMOSトランジスタ26
を付加しMOSトランジスタ21がオンからオフに遷移する
とき、同じタイミングでMOSトランジスタ26をオフから
オンにスイッチングさせている。このようにすることに
より、MOSトランジスタ21から吐き出されたチャージをM
OSトランジスタ26が吸収することとなり、ノードＡの電
位が一定に保たれ、比較器１の比較動作が安定する。 本発明者は上記動作のうち、MOSトランジスタ26の補
償する電荷量は該MOSトランジスタ26のゲート容量に比
例するから、MOSトランジスタ26のゲート面積を増や
す、言い換えれば、MOSトランジスタ26の数を増やすこ
とにより補正される電位が決定されるという事実を見出
した。 そこで本実施例では、非直線性誤差の補正を行う際に
は、まずBAL＝“H"、DAIN＝“H"、ANIN＝“L"とし、ス
イッチ29をオンにする。これにより、MOSトランジスタ2
8がオンとなり、コンデンサ22の両端に抵抗ラダー回路5
0から補正基準電圧がサンプリングされる。次いで、BAL
＝“L"とし（DAIN、ANINは変わらない）、レジスタ７〜
49の内容を〔bit 2:bit 1、bit 0＝〔１、１、１〕にセ
ットする。次いで、BAL＝“H"、DAIN＝“L"、ANIN＝
“H"としてアナログ入力をサンプリングし、前記補正基
準電圧と比較する。その後、〔bit 2:bit 1、bit 0＝
〔１、１、１〕からデクリメントしていき、比較器31に
おける比較結果が反転するまで続ける。そして、反転し
たときの値をレジスタ47〜49に保持し、この値を保持し
たままA/D変換を実行する。 したがって、
〔０〕が保持されたレジスタの出力はBA
L＝“L"になったときノアゲート44〜46（何れか１つ以
上）を“H"にしてMOSトランジスタ41〜43（何れか１つ
以上）におけるゲート面積を増やすことになる。これに
より、該ゲート面積に比例してノードＡにおける電位が
適切に補正されて一定に保たれ、結局、第４図（ａ）に
示すようなゼロトランジションのみの補正でなく、第４
図（ｂ）に示すようにフルスケール迄の間においても適
宜オフセット電圧が補正され、全体的に非直線性誤差の
補正精度を高めることができる。 なお、上記実施例ではMOSトランジスタ41〜43および
レジスタ47〜49を３つずつ設けているが、これに限ら
ず、他の数でもよく、要は適切な自己補正が行えるよう
な数にすればよい。 〔発明の効果〕 本発明によれば、ゼロトランジション電圧からフルス
ケール電圧まで全体的なオフセット電圧を自己補正する
ことができ、非直線性誤差の補正精度を高めることがで
きる。
L＝“L"になったときノアゲート44〜46（何れか１つ以
上）を“H"にしてMOSトランジスタ41〜43（何れか１つ
以上）におけるゲート面積を増やすことになる。これに
より、該ゲート面積に比例してノードＡにおける電位が
適切に補正されて一定に保たれ、結局、第４図（ａ）に
示すようなゼロトランジションのみの補正でなく、第４
図（ｂ）に示すようにフルスケール迄の間においても適
宜オフセット電圧が補正され、全体的に非直線性誤差の
補正精度を高めることができる。 なお、上記実施例ではMOSトランジスタ41〜43および
レジスタ47〜49を３つずつ設けているが、これに限ら
ず、他の数でもよく、要は適切な自己補正が行えるよう
な数にすればよい。 〔発明の効果〕 本発明によれば、ゼロトランジション電圧からフルス
ケール電圧まで全体的なオフセット電圧を自己補正する
ことができ、非直線性誤差の補正精度を高めることがで
きる。
第１図〜４図は本発明に係るA/D変換器の一実施例を示
す図であり、 第１図はそのブロック図、 剤２図はその要部回路図、 第３図はその原理を説明するためのタイミングチャー
ト、 第４図はその効果を説明するためのグラフ、 第５〜７図は従来のA/D変換器を示す図であり、 第５図はそのブロック図、 第６図はその要部回路図、 第７図はその補正を説明するためのグラフである。 ２……逐次比較用レジスタ、 ５、６……スイッチ、 20……インバータ、 21……MOSトランジスタ、 22、23……コンデンサ、 24……増幅回路、 31……比較器（チョッパ形の比較器）、 32……D/A変換回路、 33……オフセット補正用レジスタ、 40……オフセット補正回路、 41〜43……MOSトランジスタ、 44〜46……ノアゲート、 47〜49……レジスタ、 50……抵抗ラダー回路、 51……オフセット補正手段。
す図であり、 第１図はそのブロック図、 剤２図はその要部回路図、 第３図はその原理を説明するためのタイミングチャー
ト、 第４図はその効果を説明するためのグラフ、 第５〜７図は従来のA/D変換器を示す図であり、 第５図はそのブロック図、 第６図はその要部回路図、 第７図はその補正を説明するためのグラフである。 ２……逐次比較用レジスタ、 ５、６……スイッチ、 20……インバータ、 21……MOSトランジスタ、 22、23……コンデンサ、 24……増幅回路、 31……比較器（チョッパ形の比較器）、 32……D/A変換回路、 33……オフセット補正用レジスタ、 40……オフセット補正回路、 41〜43……MOSトランジスタ、 44〜46……ノアゲート、 47〜49……レジスタ、 50……抵抗ラダー回路、 51……オフセット補正手段。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 5/08 H03M 1/10 H03M 1/34
Claims (1)
- 【請求項１】インバータ及びMOSトランジスタが並列接
続され、該インバータ及びMOSトランジスタとコンデン
サとを接続点を介して直列に接続して構成される増幅回
路を複数段有するチョッパ形の比較器により、アナログ
入力を基準値と比較してディジタル値のMSBを決定し、 以下逐次比較動作によりLSBまでのディジタル値を決定
してA/D変換を行うA/D変換器において、 前記アナログ入力と前記基準値との比較結果の変化時
に、該比較結果をディジタル値として保持する複数段の
オフセット補正用レジスタと、前記接続点に直列に接続
され、前記複数段のオフセット用レジスタの各々により
動作制御される複数段の電荷補正用トランジスタと、を
備え、 前記比較器による前記アナログ入力のサンプリング終了
時に、前記オフセット補正用レジスタに保持された前記
ディジタル値に基づいて、前記電荷補正用トランジスタ
の選択数を変えて前記接続点に接続される前記電荷補正
用トランジスタのゲート容量を変えることを特徴とする
A/D変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068371A JP2792891B2 (ja) | 1989-03-20 | 1989-03-20 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068371A JP2792891B2 (ja) | 1989-03-20 | 1989-03-20 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02246621A JPH02246621A (ja) | 1990-10-02 |
| JP2792891B2 true JP2792891B2 (ja) | 1998-09-03 |
Family
ID=13371833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1068371A Expired - Lifetime JP2792891B2 (ja) | 1989-03-20 | 1989-03-20 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792891B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11205145A (ja) * | 1998-01-14 | 1999-07-30 | Mitsubishi Electric Corp | Ａｄ変換器 |
| JP2010283484A (ja) * | 2009-06-03 | 2010-12-16 | Mitsumi Electric Co Ltd | 逐次比較型ａｄ変換回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634719A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | Ａ／ｄ変換回路 |
| JPS63110819A (ja) * | 1986-10-28 | 1988-05-16 | Toshiba Corp | Ａ／ｄコンバ−タ回路 |
| JPS6419830A (en) * | 1987-07-15 | 1989-01-23 | Hitachi Ltd | Chopper type comparing circuit |
-
1989
- 1989-03-20 JP JP1068371A patent/JP2792891B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02246621A (ja) | 1990-10-02 |
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