JPS6323687B2 - - Google Patents
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- JPS6323687B2 JPS6323687B2 JP54008231A JP823179A JPS6323687B2 JP S6323687 B2 JPS6323687 B2 JP S6323687B2 JP 54008231 A JP54008231 A JP 54008231A JP 823179 A JP823179 A JP 823179A JP S6323687 B2 JPS6323687 B2 JP S6323687B2
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- 238000000034 method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は線形性の悪いDA変換器を補正回路を
用いて良くした補正回路付DA変換器。特に簡単
な回路構成を有し、IC化に適した補正回路付DA
変換器に関する。
用いて良くした補正回路付DA変換器。特に簡単
な回路構成を有し、IC化に適した補正回路付DA
変換器に関する。
従来のDA変換器の線形誤差補正回路として
は、例えば第１図に示す構成のものが存在する。
この回路構成は本出願人が先に特願昭52・38519
号「補正回路付DA変換器」として昭和52年４月
６日に出願したものである。
は、例えば第１図に示す構成のものが存在する。
この回路構成は本出願人が先に特願昭52・38519
号「補正回路付DA変換器」として昭和52年４月
６日に出願したものである。
同図において、１０は10ビツトのデイジタル入
力データである。普通のDA変換器では、下位ビ
ツトは比較的線形性が良く、上位ビツトになる程
悪いが、ここでは下位６ビツトの線形性が良く、
上位４ビツトの線形性が悪い場合を想定する。そ
して、上位４ビツトの線形誤差の最大値は下位４
ビツト（15LSB）程度で補正できるものとする。
デジタルデータ１０はレジスタ１１を介して、
DA変換器１２に入力され、その出力電流Ioを電
流−電圧変換器１３で電圧Eoに変換される。こ
の電流−電圧変換器１３は増幅器と帰還抵抗から
なるものが図示されている。この電圧Eoは高精
度AD変換器１４でデイジタル量に変換され、こ
の出力１０′と入力データ１０との差分デイジタ
ル量１５ａがデイジタル加算器１５で求められ
る。
力データである。普通のDA変換器では、下位ビ
ツトは比較的線形性が良く、上位ビツトになる程
悪いが、ここでは下位６ビツトの線形性が良く、
上位４ビツトの線形性が悪い場合を想定する。そ
して、上位４ビツトの線形誤差の最大値は下位４
ビツト（15LSB）程度で補正できるものとする。
デジタルデータ１０はレジスタ１１を介して、
DA変換器１２に入力され、その出力電流Ioを電
流−電圧変換器１３で電圧Eoに変換される。こ
の電流−電圧変換器１３は増幅器と帰還抵抗から
なるものが図示されている。この電圧Eoは高精
度AD変換器１４でデイジタル量に変換され、こ
の出力１０′と入力データ１０との差分デイジタ
ル量１５ａがデイジタル加算器１５で求められ
る。
先の仮定から、この差分デイジタル量１５ａは
符号ビツトを入れて５ビツトで表わすことができ
る。つぎに、上記デイジタル入力データ１０の上
位４ビツト１０ａを番地とし、その番地に上記符
号ビツトと４ビツトの差分デイジタル量１５ａを
メモリー１６に記憶する。同様のことを上位４ビ
ツトのデイジタル入力データを順に変えて行な
い、上位４ビツトで構成される番地の全てに、順
次測定した差分デイジタル量をメモリー１６に書
き込む。ただし上記操作の期間中はメモリー１６
の出力が後述する補正用DA変換器１８に入力さ
れないようにし、操作が完了した段階では上記補
正用DA変換器１８が動作するようにする。
符号ビツトを入れて５ビツトで表わすことができ
る。つぎに、上記デイジタル入力データ１０の上
位４ビツト１０ａを番地とし、その番地に上記符
号ビツトと４ビツトの差分デイジタル量１５ａを
メモリー１６に記憶する。同様のことを上位４ビ
ツトのデイジタル入力データを順に変えて行な
い、上位４ビツトで構成される番地の全てに、順
次測定した差分デイジタル量をメモリー１６に書
き込む。ただし上記操作の期間中はメモリー１６
の出力が後述する補正用DA変換器１８に入力さ
れないようにし、操作が完了した段階では上記補
正用DA変換器１８が動作するようにする。
そして、上記操作が終了した段階では、入力デ
ータに応じて、DA変換器１２の補正データ１５
ａがメモリー１６から出力され、レジスタ１７に
セツトされ、このレジスタ内の補正データに基づ
き補正用の５ビツトDA変換器１８を駆動し、補
正電流Io′を送出し、10ビツトDA変換器１２の出
力Ioに加算することにより下位４ビツト分に相当
する線形誤差を補正した出力を得ることができ
る。
ータに応じて、DA変換器１２の補正データ１５
ａがメモリー１６から出力され、レジスタ１７に
セツトされ、このレジスタ内の補正データに基づ
き補正用の５ビツトDA変換器１８を駆動し、補
正電流Io′を送出し、10ビツトDA変換器１２の出
力Ioに加算することにより下位４ビツト分に相当
する線形誤差を補正した出力を得ることができ
る。
以上述べた補正回路によつて、線形性の悪い
IC化DA変換器内に組込んで、従来不可能であつ
た高精度のIC化DA変換器を構成することができ
る。
IC化DA変換器内に組込んで、従来不可能であつ
た高精度のIC化DA変換器を構成することができ
る。
しかしながら、上記回路構成において、AD変
換器１４として、逐次比較形AD変換器を用いる
ことを考えた場合、いまだ回路構成が複雑であ
り、IC化に適しているとは言えない。又、対象
ビツトの全補正量を求めようとすると、各ビツト
パターン毎にAD変換器を動作させる必要があ
り、全補正量を求める時間が長い。又、市販の積
分形AD変換器を使用した場合も、上と同様各ビ
ツトパターン毎に、AD変換動作を行ない、かつ
回路構成も複雑なる欠点を持つ。
換器１４として、逐次比較形AD変換器を用いる
ことを考えた場合、いまだ回路構成が複雑であ
り、IC化に適しているとは言えない。又、対象
ビツトの全補正量を求めようとすると、各ビツト
パターン毎にAD変換器を動作させる必要があ
り、全補正量を求める時間が長い。又、市販の積
分形AD変換器を使用した場合も、上と同様各ビ
ツトパターン毎に、AD変換動作を行ない、かつ
回路構成も複雑なる欠点を持つ。
本発明は上述した従来の補正回路付DA変換器
の欠点を解消し、簡単な回路構成でIC化に適し
た構成を提供することを目的とする。
の欠点を解消し、簡単な回路構成でIC化に適し
た構成を提供することを目的とする。
上記目的を達成するため本発明においては補正
モードにおいてDA変換器でアナログ化された信
号を再度デイジタル化するためのAD変換器とし
て、ランプ関数発生回路と、該ランプ関数発生回
路の出力が上記DA変換器の出力に致るまでのパ
ルス数を計測する手段を用いる構成とする。
モードにおいてDA変換器でアナログ化された信
号を再度デイジタル化するためのAD変換器とし
て、ランプ関数発生回路と、該ランプ関数発生回
路の出力が上記DA変換器の出力に致るまでのパ
ルス数を計測する手段を用いる構成とする。
以下、本発明を実施例を用いて説明する。第２
図は本発明の一実施例を示す図である。同図にお
いて、入力デイジタルデータ２０は、いま10ビツ
トである。その上位４ビツト２０ａの線形性が悪
い場合を想定する。そして、上位４ビツトの線形
誤差の最大値は下位４ビツト（15LSB）程度で
補正できるものとする。２０ｂは下位６ビツトの
データを示す。２１は選択回路であり、補正モー
ドとAD変換モードにより、選択するデータが相
異する。２２は補正回路付DA変換器であり、後
で詳述される。２３はランプ関数発生回路（三角
波発生回路を含む。）、２４はコンパレータ、２５
はSRフリツプフロツプ、２６はクロツク発生器、
２７はAND・GATE、２８はクロツクパルスの
カウンタ、２９はRAMなどのメモリ、３０は第
１のカウンタ、３１はDA変換器２２の出力端で
ある。
図は本発明の一実施例を示す図である。同図にお
いて、入力デイジタルデータ２０は、いま10ビツ
トである。その上位４ビツト２０ａの線形性が悪
い場合を想定する。そして、上位４ビツトの線形
誤差の最大値は下位４ビツト（15LSB）程度で
補正できるものとする。２０ｂは下位６ビツトの
データを示す。２１は選択回路であり、補正モー
ドとAD変換モードにより、選択するデータが相
異する。２２は補正回路付DA変換器であり、後
で詳述される。２３はランプ関数発生回路（三角
波発生回路を含む。）、２４はコンパレータ、２５
はSRフリツプフロツプ、２６はクロツク発生器、
２７はAND・GATE、２８はクロツクパルスの
カウンタ、２９はRAMなどのメモリ、３０は第
１のカウンタ、３１はDA変換器２２の出力端で
ある。
まず、補正モードにおける動作を第３図を参照
にして説明する。端子３２から補正モード信号が
入力されると、ランプ関数発生回路２３がランプ
関数を発生しはじめると同時に、選択回路２１は
カウンタ３０の出力を選択する。このとき、デイ
ジタル入力の下位ビツト群及びメモリ２９の出力
は“０”に設定しておく。このため、DA変換器
２２の入力は｛0000000000｝であり、出力は第３
図ｃに示すように、epＶである。そして、ランプ
関数がこの基準電圧とるepＶを越えるとコンパレ
ータ２４が動作し、SRフリツプフロツプ２５を
セツトし、カウンタ２８のカウントを開始すると
同時に、メモリの〔0000〕番地にカウンタ２８の
内容を書き込む（この場合は｛0000000000｝であ
る。）。第３図において、ａはクロツク発生器２６
の発生パルスを、ｂは補正モード信号を、ｃはラ
ンプ関数発生回路２３の出力２３ａを示す。コン
パレータ２４の出力は同図ｄに示されており、同
図ｅはSRフリツプフロツプ２５のＱ出力、同図
ｆはカウンタ３０の内容を示す。
にして説明する。端子３２から補正モード信号が
入力されると、ランプ関数発生回路２３がランプ
関数を発生しはじめると同時に、選択回路２１は
カウンタ３０の出力を選択する。このとき、デイ
ジタル入力の下位ビツト群及びメモリ２９の出力
は“０”に設定しておく。このため、DA変換器
２２の入力は｛0000000000｝であり、出力は第３
図ｃに示すように、epＶである。そして、ランプ
関数がこの基準電圧とるepＶを越えるとコンパレ
ータ２４が動作し、SRフリツプフロツプ２５を
セツトし、カウンタ２８のカウントを開始すると
同時に、メモリの〔0000〕番地にカウンタ２８の
内容を書き込む（この場合は｛0000000000｝であ
る。）。第３図において、ａはクロツク発生器２６
の発生パルスを、ｂは補正モード信号を、ｃはラ
ンプ関数発生回路２３の出力２３ａを示す。コン
パレータ２４の出力は同図ｄに示されており、同
図ｅはSRフリツプフロツプ２５のＱ出力、同図
ｆはカウンタ３０の内容を示す。
ランプ関数がepＶを越えた時点で、カウンタ３
０の内容は｛0001｝となるから、DA変換器２２
の入力｛0001000000｝に対応した出力、すなわち
e1Vとなり、以下同様の動作が続く。すなわち、
ランプ関数がe1Vを越える（ｔ＝t1）と、再びコ
ンパレータ２４が動作し、メモリ２９の〔0001〕
番地に、カウンタ２８の内容を読み込む。このカ
ウンタ２８の内容がDA変換器２２の入力
｛0001000000｝に対する補正量となる。同様に、
｛0010000000｝〜｛1111000000｝に対するカウン
タ２８の内容をメモリ２９のそれぞれの番地に読
み込み、補正モードが終了する。ここでカウンタ
２８の長さは、最大補正量分の長さがあれば良
い。すなわち、本実施例の場合６ビツトである。
６ビツトより大きい場合でも、メモリ２９には下
位６ビツト分のみ記憶する。なぜなら、下位６ビ
ツトが補正量であるからである。このことは、第
１図の加算器１５の機能をカウンタ２８とメモリ
２９がかねそなえていることを意味する。
０の内容は｛0001｝となるから、DA変換器２２
の入力｛0001000000｝に対応した出力、すなわち
e1Vとなり、以下同様の動作が続く。すなわち、
ランプ関数がe1Vを越える（ｔ＝t1）と、再びコ
ンパレータ２４が動作し、メモリ２９の〔0001〕
番地に、カウンタ２８の内容を読み込む。このカ
ウンタ２８の内容がDA変換器２２の入力
｛0001000000｝に対する補正量となる。同様に、
｛0010000000｝〜｛1111000000｝に対するカウン
タ２８の内容をメモリ２９のそれぞれの番地に読
み込み、補正モードが終了する。ここでカウンタ
２８の長さは、最大補正量分の長さがあれば良
い。すなわち、本実施例の場合６ビツトである。
６ビツトより大きい場合でも、メモリ２９には下
位６ビツト分のみ記憶する。なぜなら、下位６ビ
ツトが補正量であるからである。このことは、第
１図の加算器１５の機能をカウンタ２８とメモリ
２９がかねそなえていることを意味する。
この事実は次のように説明される。いま、DA
変換器２２の入力データが｛0000000000｝、
｛1111000000｝の場合のクロツクパルス数が０、
1920個となるように、すなわち、1LSBに２つの
パルスとなるようにクロツク発生器２６、又はラ
ンプ関数の勾配を設定するとする。この時、
｛0001000000｝に対しては、128個のパルスが正統
な値である。それに対し、カウンタ２８にカウン
トされた値が129個、127個の場合、誤差が＋１、
−１となる。カウンタ２８がいま６ビツトとする
と、129個に対し｛000001｝、127個に対し、
｛111111｝であり、２の補数表示で考えれば、ち
ようど＋１、−１となつている。もちろん、カウ
ンタ２８の長さを10ビツトとし、その全ビツトの
内容と、選択回路２１の内容とを演算回路で減算
してからメモリ２９に記憶させても良い。
変換器２２の入力データが｛0000000000｝、
｛1111000000｝の場合のクロツクパルス数が０、
1920個となるように、すなわち、1LSBに２つの
パルスとなるようにクロツク発生器２６、又はラ
ンプ関数の勾配を設定するとする。この時、
｛0001000000｝に対しては、128個のパルスが正統
な値である。それに対し、カウンタ２８にカウン
トされた値が129個、127個の場合、誤差が＋１、
−１となる。カウンタ２８がいま６ビツトとする
と、129個に対し｛000001｝、127個に対し、
｛111111｝であり、２の補数表示で考えれば、ち
ようど＋１、−１となつている。もちろん、カウ
ンタ２８の長さを10ビツトとし、その全ビツトの
内容と、選択回路２１の内容とを演算回路で減算
してからメモリ２９に記憶させても良い。
続いて、DA変換時の動作を説明する。選択回
路２１は入力データの上位４ビツト分を選択す
る。そして、DA変換器２２にこの上位４ビツト
と下位６ビツトとメモリ２９からの補正量が同時
に入力され、補正されたアナログ信号が出力端３
１に出力される。補正量は上位４ビツトのデイジ
タルデータでアドレスされる。
路２１は入力データの上位４ビツト分を選択す
る。そして、DA変換器２２にこの上位４ビツト
と下位６ビツトとメモリ２９からの補正量が同時
に入力され、補正されたアナログ信号が出力端３
１に出力される。補正量は上位４ビツトのデイジ
タルデータでアドレスされる。
補正回路付DA変換器としては、例えば第４図
の構成を用いる。なお、第４図の実施例は説明の
便宜上、デイジタル入力データが６ビツトであ
り、上位２ビツトの誤差を補正する例を図示し
た。
の構成を用いる。なお、第４図の実施例は説明の
便宜上、デイジタル入力データが６ビツトであ
り、上位２ビツトの誤差を補正する例を図示し
た。
同図において、スイツチS1，S2およびS3、定電
流回路IS1，IS2およびIS3を除けば、はしご形荷重
回路である。はしご形荷重回路は抵抗Ｒ，２Ｒと
第１ビツトから第６ビツトの定電流回路ID1，ID2，
……ID6とからなつている。４０はデイジタル入
力データ、４１はRAMなどのメモリ、４２は出
力端を示す。本回路構成についてはこれ以上の説
明は省略する。なお、補正回路付DA変換器のか
わりに、信号用のDA変換器と補正値用のDA変
換器を並列に設置して良いことは言うまでもな
い。さらに、補正値を入力データにデジタル的に
加算する方法でも良い。
流回路IS1，IS2およびIS3を除けば、はしご形荷重
回路である。はしご形荷重回路は抵抗Ｒ，２Ｒと
第１ビツトから第６ビツトの定電流回路ID1，ID2，
……ID6とからなつている。４０はデイジタル入
力データ、４１はRAMなどのメモリ、４２は出
力端を示す。本回路構成についてはこれ以上の説
明は省略する。なお、補正回路付DA変換器のか
わりに、信号用のDA変換器と補正値用のDA変
換器を並列に設置して良いことは言うまでもな
い。さらに、補正値を入力データにデジタル的に
加算する方法でも良い。
又、SRフリツプフロツプ２５、AND・GATE
２７、カウンタ２８からなる回路のかわりに、ク
ロツク発生器２６に直接接続されたカウンタと、
該カウンタとコンパレータ２４に直接接続された
信号処理回路からなる回路を用意し、該信用処理
回路でランプ関数がepＶを越えたときのクロツク
数を記憶し、該クロツク数とコンパレータ２４の
出力時の上記カウンタの内容を比較し、その下位
６ビツト分をメモリ２９に入力するよう構成して
も良い。
２７、カウンタ２８からなる回路のかわりに、ク
ロツク発生器２６に直接接続されたカウンタと、
該カウンタとコンパレータ２４に直接接続された
信号処理回路からなる回路を用意し、該信用処理
回路でランプ関数がepＶを越えたときのクロツク
数を記憶し、該クロツク数とコンパレータ２４の
出力時の上記カウンタの内容を比較し、その下位
６ビツト分をメモリ２９に入力するよう構成して
も良い。
第５図はランプ関数発生回路の一具体的構成例
を示す。同図において、５１は演算増幅器、５２
は帰還容量Ｃ、５３は発生回路の出力端である。
定電流源５４のIo≪Irである。SW1はリセツト時
のみONする。発生するランプ関数の勾配はIo／
Ｃである。
を示す。同図において、５１は演算増幅器、５２
は帰還容量Ｃ、５３は発生回路の出力端である。
定電流源５４のIo≪Irである。SW1はリセツト時
のみONする。発生するランプ関数の勾配はIo／
Ｃである。
第６図に本発明の他の実施例を示す。第１の実
施例においては、ランプ関数の勾配、又はクロツ
ク周波数、又はDA変換器のゲインが規定値以上
に変化した場合（第２図に示した実施例では±16
パルス）、それを無理に補正すると、1/2LSB以
上の非線形誤差を生じる結果となる。本実施例は
その欠点を解消するための実施例である。同図に
おいて、６１はメモリ機能を有するマイクロコン
ピユータ等の演算処理回路、６２は選択回路であ
る。カウンタ２８はオーバーフローしないように
十分なビツトを有する。
施例においては、ランプ関数の勾配、又はクロツ
ク周波数、又はDA変換器のゲインが規定値以上
に変化した場合（第２図に示した実施例では±16
パルス）、それを無理に補正すると、1/2LSB以
上の非線形誤差を生じる結果となる。本実施例は
その欠点を解消するための実施例である。同図に
おいて、６１はメモリ機能を有するマイクロコン
ピユータ等の演算処理回路、６２は選択回路であ
る。カウンタ２８はオーバーフローしないように
十分なビツトを有する。
今、ｔ＝ti（ｉ＝１〜15）での実際のカウンタ
２８のカウント数をPi（ｉ＝１〜15）とすると、
非線形誤差△Pi（ｉ＝１〜15）は △Pi＝Pi−ｉ／15・P15 と表わされる。この△Piの演算を演算処理回路６
１が実行する。そして、演算結果の△Piメモリ２
９の所定のアドレスに記憶させる。このとき選択
回路６２は６１ｂのアドレス信号を選択する。な
お、選択回路６２は実際のDA変換実行時に、上
位４ビツトのデイジタルデータ２０ａを選択す
る。
２８のカウント数をPi（ｉ＝１〜15）とすると、
非線形誤差△Pi（ｉ＝１〜15）は △Pi＝Pi−ｉ／15・P15 と表わされる。この△Piの演算を演算処理回路６
１が実行する。そして、演算結果の△Piメモリ２
９の所定のアドレスに記憶させる。このとき選択
回路６２は６１ｂのアドレス信号を選択する。な
お、選択回路６２は実際のDA変換実行時に、上
位４ビツトのデイジタルデータ２０ａを選択す
る。
なお、同様の回路を用いて、DA変換器２２出
力の雑音幅によるオフセツトエラーを避けること
も可能である。すなわち、第７図ａにみるよう
に、コンパレータ２４のリフアレンス入力となる
被測定電圧ep，e1…には、DA変換器２２の雑音
幅にるオフセツトエラー７１が存在する。このた
め、第６図の演算処理回路６１において、時間tA
とtB、及びtCとtD等におけるカウンタ２８の出力
PA，PB，PC，PDをラツチし、ep，e1などに対応す
る補正量を（PA＋PB）／２、（PC＋PD）／２とし
て、メモリ２９に書き込む。
力の雑音幅によるオフセツトエラーを避けること
も可能である。すなわち、第７図ａにみるよう
に、コンパレータ２４のリフアレンス入力となる
被測定電圧ep，e1…には、DA変換器２２の雑音
幅にるオフセツトエラー７１が存在する。このた
め、第６図の演算処理回路６１において、時間tA
とtB、及びtCとtD等におけるカウンタ２８の出力
PA，PB，PC，PDをラツチし、ep，e1などに対応す
る補正量を（PA＋PB）／２、（PC＋PD）／２とし
て、メモリ２９に書き込む。
さらに、同様の回路を用い、かつ正負のランプ
関数を用いても、同様にDA変換器２２出力の雑
音幅によるオフセツトエラーを避けるようにして
も良い。
関数を用いても、同様にDA変換器２２出力の雑
音幅によるオフセツトエラーを避けるようにして
も良い。
続いて、本発明の他の実施例を説明する。本実
施例は絶対精度を得るための実施例である。第８
図に本実施例の回路構成の要部を示す。第８図に
おいて、Vr1，Vr2は２つの基準電圧であり、８
１はコントローラ、８２は選択スイツチである。
コントローラ８１は第２図のカウンタ３０を含ん
でいる。残りの回路構成は第６図の回路構成と全
く同一である。
施例は絶対精度を得るための実施例である。第８
図に本実施例の回路構成の要部を示す。第８図に
おいて、Vr1，Vr2は２つの基準電圧であり、８
１はコントローラ、８２は選択スイツチである。
コントローラ８１は第２図のカウンタ３０を含ん
でいる。残りの回路構成は第６図の回路構成と全
く同一である。
さて、本回路においては、基準電圧Vr1，Vr2
を設けることにより、オフセツト誤差及びゲイン
誤差を演算処理回路６１を用いて算出し、誤差量
をメモリ２９に記憶する。ランプ関数の発生、及
びコントローラ８１のコントロールによつて、第
９図ａに示すように、tr1からtp〜tr2までのカウン
ト数として、Pp〜Pr2が求められる。いまDA変換
器２２の理想出力がV0〜V15とすると、誤差△Pi
（ｉ＝０〜15）は △Pi＝Pi−Vi−V1r／V2r−V1r・Pr2 で与えられる。よつて、上記式を演算処理回路６
１において実行させ、メモリ２９に書込めば、オ
フセツトおよびゲイン誤差を取除くことができ
る。もちろん、理想出力V0〜V15、及びV1r，V2r
は演算処理回路６１内に記憶しておく必要があ
る。なお、同図ｂはSRフリツプフロツプ２５の
出力波形を示している。
を設けることにより、オフセツト誤差及びゲイン
誤差を演算処理回路６１を用いて算出し、誤差量
をメモリ２９に記憶する。ランプ関数の発生、及
びコントローラ８１のコントロールによつて、第
９図ａに示すように、tr1からtp〜tr2までのカウン
ト数として、Pp〜Pr2が求められる。いまDA変換
器２２の理想出力がV0〜V15とすると、誤差△Pi
（ｉ＝０〜15）は △Pi＝Pi−Vi−V1r／V2r−V1r・Pr2 で与えられる。よつて、上記式を演算処理回路６
１において実行させ、メモリ２９に書込めば、オ
フセツトおよびゲイン誤差を取除くことができ
る。もちろん、理想出力V0〜V15、及びV1r，V2r
は演算処理回路６１内に記憶しておく必要があ
る。なお、同図ｂはSRフリツプフロツプ２５の
出力波形を示している。
以上詳述してきた本発明によれば、ランプ関数
発生回路という低速ではあるが、線形精度が優れ
ており、かつ回路構成が簡単でIC化に適する回
路を用いてAD変換部分を構成することができ
る。又、１ランプ関数発生期間中に、対象ビツト
の全補正量を求めうる利点がある。又、基準電圧
源を２つ設置することだけによつて、絶対精度を
も補正することが可能となる。
発生回路という低速ではあるが、線形精度が優れ
ており、かつ回路構成が簡単でIC化に適する回
路を用いてAD変換部分を構成することができ
る。又、１ランプ関数発生期間中に、対象ビツト
の全補正量を求めうる利点がある。又、基準電圧
源を２つ設置することだけによつて、絶対精度を
も補正することが可能となる。
第１図は従来の線形誤差補正回路の一例を示す
図、第２図は本発明の線形誤差補正回路を示す
図、第３図は第２図の各部の波形を示す図、第４
図は補正回路付DA変換器の一例を示す図、第５
図はランプ関数発生回路の一例を示す図、第６図
は本発明の他の実施例の要部を示す図、第７図は
第６図に示した本発明の他の実施例の動作を説明
するための図、第８図は本発明の他の実施例の要
部を示す図、第９図は第８図の本発明の実施例の
動作を説明するための図である。
図、第２図は本発明の線形誤差補正回路を示す
図、第３図は第２図の各部の波形を示す図、第４
図は補正回路付DA変換器の一例を示す図、第５
図はランプ関数発生回路の一例を示す図、第６図
は本発明の他の実施例の要部を示す図、第７図は
第６図に示した本発明の他の実施例の動作を説明
するための図、第８図は本発明の他の実施例の要
部を示す図、第９図は第８図の本発明の実施例の
動作を説明するための図である。
Claims (1)
- 【特許請求の範囲】 １ デイジタル入力信号をアナログ信号に変換す
るためのDA変換手段と、該DA変換手段の出力
をデイジタル量に変換し、該デイジタル量と上記
デイジタル入力信号との誤差量を求める演算手段
と、上記誤差量を上記デイジタル入力信号に対応
したアドレスに記憶する記憶手段と、該記憶手段
から読出される誤差量に基づいて上記DA変換手
段の出力を補正する回路とを有する補正回路付
DA変換器において、前記演算手段は、前記DA
変換手段の変換出力の範囲を越える変化巾のラン
プ関数電圧を発するランプ関数発生手段と、前記
DA変換手段の補正動作用の入力信号となる初期
値及び計数値を発する第１の計数手段と、前記ラ
ンプ関数電圧が前記DA変換器の出力に達するご
とにパルス出力を発して前記第１の計数手段を歩
進させ、もつて前記DA変換手段の出力を階段状
に変化させる判定手段と、前記パルス出力が最初
に発せられた時点から所定クロツクパルスを計数
する第２の計数手段と、前記パルス出力が発せら
れた時点ごとの前記第２の計数手段の計数値をそ
れぞれの時点での補正動作用の入力信号に対応し
た誤差量として前記記憶手段に記憶せしめる手段
とを含んでなることを特徴とする補正回路DA変
換器。 ２ 上記第１の計数手段の出力は上記DA変換手
段の所定上位ビツト入力を指定するように構成さ
れ、上記記憶手段は上記所定上位ビツトによりア
ドレスが指定されることを特徴とする特許請求の
範囲第１項に記載の補正回路付DA変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP823179A JPS55100744A (en) | 1979-01-29 | 1979-01-29 | Da converter with correction circuit |
| US06/113,674 US4316178A (en) | 1979-01-29 | 1980-01-21 | Digital-to-analog conversion system with compensation circuit |
| NL8000549A NL8000549A (nl) | 1979-01-29 | 1980-01-29 | Digitaal/analoogomzetter met compensatieketen. |
| DE3003099A DE3003099C2 (de) | 1979-01-29 | 1980-01-29 | Digital-Analog-Wandler mit Kompensationsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP823179A JPS55100744A (en) | 1979-01-29 | 1979-01-29 | Da converter with correction circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55100744A JPS55100744A (en) | 1980-07-31 |
| JPS6323687B2 true JPS6323687B2 (ja) | 1988-05-17 |
Family
ID=11687376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP823179A Granted JPS55100744A (en) | 1979-01-29 | 1979-01-29 | Da converter with correction circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4316178A (ja) |
| JP (1) | JPS55100744A (ja) |
| DE (1) | DE3003099C2 (ja) |
| NL (1) | NL8000549A (ja) |
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|---|---|---|---|---|
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| DE3036074A1 (de) * | 1980-09-25 | 1982-05-06 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierter digital-analog-wandler |
| JPS5791028A (en) * | 1980-11-27 | 1982-06-07 | Casio Comput Co Ltd | Output error compensating circuit for digital-to-analog converter |
| NL8200871A (nl) * | 1981-03-03 | 1982-10-01 | Intersil Inc | Digitaal-analoog omzetter. |
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| EP0070086B1 (en) * | 1981-05-07 | 1989-08-09 | Cambridge Consultants Limited | Digital-to-analogue converter which can be calibrated automatically |
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| JPS58117723A (ja) * | 1981-12-31 | 1983-07-13 | Advantest Corp | Ｄａ変換装置 |
| JPS58133614A (ja) * | 1982-02-03 | 1983-08-09 | Hitachi Ltd | デジタルオ−デイオ再生装置 |
| JPS58168325A (ja) * | 1982-03-29 | 1983-10-04 | Sanyo Electric Co Ltd | Ｄａ変換器 |
| JPS58168326A (ja) * | 1982-03-29 | 1983-10-04 | Sanyo Electric Co Ltd | Ｄａ変換器 |
| JPS58181323A (ja) * | 1982-04-16 | 1983-10-24 | Nippon Telegr & Teleph Corp <Ntt> | 較正機能付きデジタルアナログ変換器 |
| FR2529412A1 (fr) * | 1982-06-25 | 1983-12-30 | Thomson Csf | Convertisseur numerique-analogique de haute resolution a auto-etalonnage |
| JPS5936421A (ja) * | 1982-08-23 | 1984-02-28 | Matsushita Electric Ind Co Ltd | Ｄ／ａコンバ−タ |
| JPS59114635U (ja) * | 1983-01-25 | 1984-08-02 | 株式会社ケンウッド | 音響再生装置等におけるｄａ変換回路 |
| JPS6048619A (ja) * | 1983-08-26 | 1985-03-16 | Advantest Corp | デジタルアナログ変換装置 |
| JPS60105322A (ja) * | 1983-11-12 | 1985-06-10 | Nippon Gakki Seizo Kk | デイジタル−アナログ変換器 |
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| JPS6340413A (ja) * | 1986-08-06 | 1988-02-20 | Yokogawa Electric Corp | Ｄａ変換器直線性テスタ |
| JPS62121844U (ja) * | 1986-12-04 | 1987-08-03 | ||
| JP2683705B2 (ja) * | 1988-10-27 | 1997-12-03 | ナカミチ株式会社 | ディジタル／アナログ変換装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| GB1516239A (en) * | 1976-12-09 | 1978-06-28 | Burroughs Corp | Positioning system and method particularly useful for magnetic disc drives |
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-
1979
- 1979-01-29 JP JP823179A patent/JPS55100744A/ja active Granted
-
1980
- 1980-01-21 US US06/113,674 patent/US4316178A/en not_active Expired - Lifetime
- 1980-01-29 NL NL8000549A patent/NL8000549A/nl not_active Application Discontinuation
- 1980-01-29 DE DE3003099A patent/DE3003099C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3003099A1 (de) | 1980-07-31 |
| US4316178A (en) | 1982-02-16 |
| JPS55100744A (en) | 1980-07-31 |
| NL8000549A (nl) | 1980-07-31 |
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