DE3003099C2

DE3003099C2 - Digital-Analog-Wandler mit Kompensationsschaltung

Info

Publication number: DE3003099C2
Application number: DE3003099A
Authority: DE
Inventors: Masao Hachioji Tokio/Tokyo Hotta; Kenji Tokio/Tokyo Maio; Akinori Nerima Tokio/Tokyo Shibayama; Norio Huchu Tokio/Tokyo Yokozawa
Original assignee: Hitachi Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Hitachi Ltd Nippon Telegraph And Telephone Corp
Priority date: 1979-01-29
Filing date: 1980-01-29
Publication date: 1984-11-29
Also published as: DE3003099A1; US4316178A; JPS55100744A; NL8000549A; JPS6323687B2

Description

gnale aufeinanderfolgend in bestimmte Adressen des Speichers 16 geschrieben.

Bei einem Digital-Analogwandlungsvorgang für irgendein digitales Eingangssignal 10 aus 10 Bits, wird das digitale Eingangssignal 10 durch das Register 11 zugeführt und durch den ersten DAC 12 in den Strom I₀ umgewandelt Unter Verwendung der oboien 4 Bits des digitalen Eingangssignale 10 als Adresse wird ein entsprechender Linearitätsfehler aus dem Speicher 16 als Kompensationsgröße ausgelesen. Die ausgelescne Kompensationsgröße wird über ein Register i7 einem zweiten DAC 18 zugeführt und durch diesen in einen Strom Io umgewandelt Dieser Strom Iq wird zum Strom /o addiert

Der durch die Addition gewonnene Stromweri (Iq+la) wird durch den Ausgangsverstärker 13 in einen Spannungswert umgewandelt Man erhält also eine Ausgangsspannung Ea. bei der der Fehler der oberen 4 Bits des digitalen Eingangssignals kompensiert ist

Wenn also der Kompensationsschaitungste:] 19 der Fig. 1 mit dem DAC schlechter Linearitätseigenschaften zu einem 1-Chip-IC zusammengebaut wird, sollte man eigentlich eine integrierte DAC-Einrichtung hoher Präzision erhalten.

Bei der Schaltungsanordnung der F i g. 1 ist es jedoch so, daß selbst bei Verwendung eines ADC des schrittweise nähernden Typs oder eines Integrations-ADC, wie er kommerziell verfügbar ist, als ADC 14 das DAC-System wegen des komplizierten Schaltungsaufbaus des ADC als IC ungeeignet ist Da der ADC 14 für alle 2< Signale, die die oberen 4 Bits des Eingangssignals bilden, in Tätigkeit treten muß, besteht ein weiterer Nachteil darin, daß die Zeit zur Gewinnung der Linearitätsfehler lang ist

Aufgabe der Erfindung ist es, die beschriebenen Probleme der bekannten Einrichtung zu lösen und eine DAC-Einrichtung zu schaffen, welche einen einfachen Schaltungsaufbau hat, der zur Herstellung als IC geeignet ist und den Linecritätsfehler in kurzer Zeit gewinnt.

Diese Aufgabe wird mit einem Digital-Analog-Wandler nach dem Oberbegriff des Patentanspruchs 1 gelöst, der erfindungsgemäß nach der im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Weise ausgestaltet ist. Weitere, vorteilhafte Ausgestaltungen ergeben sich aus den Unteransprüchen.

Ausführungsformen der Erfindung werden im folgenden in Verbindung mit der Zeichnung beschrieben. Auf dieser ist

F i g. 1 ein Blockschallbild der Schaltungsanordnung einer bekannten DAC-Einrichtung,

Fig.2 ein Blockschaltbild der Schallungsanordnung einer ersten Ausführungsform der DAC-Einrichtung gemäß der Erfindung,

Fig.3 ein Zeitdiagramm von Signalwcllenfonnen in wesentlichen Teilen des Schaltbildes der F i g. 2,

Fig.4 eine graphische Darstellung, die die Verbindung zwischen einer Ausführungsform eines DAC mit Kompensationsschaltung und einem Speicher zur Speicherung der Linearitätsfehler zeigt,

Fig.5 eine graphische Darstellung, die ein Beispiel für den Sägezahngenerator der F i g. 2 zeigt,

F i g. 6 ein Blockschaltbild, das die Schaltungsanordnung einer zweiten Ausführungsform der DAC-Einrichtung gemäß der Erfindung zeigt,

Fig. 7 ein Zeitdiagranim eines Offsct-Fehlersignals, das in einem DAC-Ausgangssignal erscheint,

Fig.8 ein Blockschaltbild der Schaltungsanordnung einer dritten Ausführungsform des DAC-Syslems gemaß der Erfindung,

F i g. 9 ein Diagramm, das die zeitliche Beziehung in F i g. 8 zwischen Referenzspannungen V_r ι und V_r2, einer DAC-Ausgangsspannung und einer Ausgangswellenform eines Sägezahngenerators zeigt und

F i g. 10 ein Diagramm zur Erläuterung der Kompensation eines Linearitätsfehlers auf der Grundlage einer Änderung der Steigung der Ausgangswellenform des Sägezahnspannungsgenerators.

ίο Fig.2 zeigt die Schaltungsanordnung gemäß einer ersten Ausführungsform der Erfindung. Es "ist als Beispiel der Fall angenommen, daß ein digitales Eingangssignal 20 aus einem 4 Bits enthaltenden oberen Bit-Teil 20a und einem 6 Bits enthaltenden unteren Bit-Teil 20i>, insgesamt also 10 Bits, aufgebaut ist und daß die Linearität der oberen 4 Bits schlecht und diejenige der unteren 6 Bits gut ist. Es ist ferner angenommen, daß der Linearitätsfehler der oberen 4 Bits durch höchstens die unteren 6 Bits (±V₂ LSB χ 32), das Vorzeichenbit eingeschlossen. mit einer Einheit von V₂ LSB ausgedrückt wird. Im folgenden wird die Arbeitsweise der Ausführungsform der F i g. 2 unter Bezugnahme auf das Wellenformdiagramm der F i g. 3 beschrieben, indem sie gemäß einem über einen Anschluß 32 eingegebenen Arbeitsweisen-

2¹) Signal in den Fall einer Kompensationsarbeitsweise (Arbeitsweise, MODE = I) und den Fall der gewöhnlichen Digital-Analogwandlungsarbeitsweise (Arbeitsweise, MODE=0) unterteilt wird.

(I) Kompensatioiisarbeitsweise(MODE« 1)

Wenn das Arbeitsweisen-Signal 33, wie bei (b) in Fig. 3 gezeigt, zur logischen »1« geworden ist, wird zwischen dem oberen Bit-Teil 20a des digitalen Ein-

J5 gangssignals 20 und einem Ausgangssignal eines 4-Bit-Binärzählers 30 letzteres durch eine Auswahlschaltung 21 ausgewählt und zu einem Teil eines Eingangssignals eines DAC 22. Gleichzeitig wird ein Sägezahngenerator 23, d. h. ein Generator, der eine linear ansteigende Spannung erzeugt, in Gang gesetzt, womit eine Sägezahnspannung 23a, wie sie bei (c) in F i g. 3 gezeigt ist, anzusteigen beginnt. Als Eingangssignal des DAC 22 wird der untere Bit-Teil 20b des digitalen Eingangssignals 20, das aus b Bits besteht neben dem Ausgangssignal der Auswahlschaltung 21 aufgegeben. Ferner wird ein Ausgangssignal eines Random-Access-Speichers (im folgenden als »RAM« abgekürzt) 29 zur Speicherung der Linearitätsfehler des DAC, von denen jeder beispielsweise durch 6 Bits ausgedrückt wird, auf eine später noch zu

so erwähnende Kompensationsschaltung innerhalb des DAC 22 gegeben. Zu einer Zeit t ■= h in F i g. 3, (c), in der das Betriebsweisen-Signal 33 ansteigt, wird der Zähler 30 gelöscht. Wenn der untere Bit-Teil 206 des digitalen Eingangssignals vorab auf (000000) gesetzt wird, wird daher das Eingangssignal des DAC 22 (0000000000). Das Ausgangssignal des RAM 29 ist auch (000000). Schließlich wird das Ausgangssignal des DAC 22 eo gemäß F i g. 3, (c). Da C₀ einer Offset-Spannung des DAC 22 entspricht und damit ein vom Linearitätsfehler,

bo mit dem die Erfindung zu tun hat, verschiedener Fehler ist, wird dieses hier nicht im einzelnen beschrieben. Wenn die Sägezahnspannung bzw. linear ansteigende Spannung 23.» im Zeitpunkt 1= to die Spannung eo überschritten hat, wird am Ausgang eines Komparators 24

t>5 ein bei (d) in F i g. 3 gezeigter Impuls c\ geliefert, der ein Sctz-Rücksct/.-Flip-F lop(im folgenden als »SR-FF« abgekürzt) 25 setzt, so daß ein bei (e) in F i g. 3 gezeigtes Ausgangssignal 25a erzeugt wird. Dieses Signal schaltet

ein UND-Glied 27 frei und es werden von einem Taktimpulsgenerator 26 Taktimpulse, wie sie bei (a) in F i g. 3 gezeigt sind, auf einen Zähler 28 gegeben und dieser beginnt mit dem Zählen der Anzahl der Taktimpulse.

Der Ausgangsimpuls ei des !Comparators 24 wird auch ein Schretbsignal für das RAM 29, so daß der Inhalt (000000) des Zählers 28 in f = /₀ in die Adresse (0000) des RAM 29 entsprechend dem Ausgangssignal der Auswahlschaltung^! geschrieben wird.

Ferner wird der Ausgangsimpuls C\ des !Comparators

24 auf den Zähler 30 gegeben, wodurch dieser um I (eins) hochzählt. Das heißt, der Inhalt des Zählers 30 ändert sich von (0000) bis dahin in (0001) wie dies bei (f) in F i g. 3 gezeigt ist.

Nach ίο wird der Inhalt (0001) des Zählers 30 durch die Auswahlschaltung 2i ausgewählt, so daß das Eingangssignal des DAC 22 (0001000000) und das entsprechende Ausgangssignal, das in Fig.3, (c) gezeigte c\ wird. Ähnlich wie in Vorstehendem wird, wenn die Sägezahnspannung 23a den Wert C\ bei f = fi überschritten hat, ein in Fig.3, (d) gezeigter Impuls a am Ausgang des !Comparators 24 vorgesehen. Da das SR-Flip-Flop

25 im Setzzustand gewesen ist, bleibt sein Zustand unverändert. Der Impuls Ci dient jedoch als Schrcibsignal für den RAM 29, so daß der Inhalt des Zählers 28 zur Zeit f-=fi in die Adresse (0001) des RAM 29 entsprechend dem Ausgangssignal der Auswahlschaltung 21 geschrieben wird. Der Inhalt des Zählers 28 zu diesem Zeitpunkt ist ein Linearitätsfehler zum Eingangssignal (0001000000) des DAC 22.

In der gleichen Weise werden die Inhalte des Zählers 28 im Zeitpunkt / = h bis fι s, wie sie in F i g. 3, (d) gezeigt sind, ansprechend auf die Eingangssignalc (001000000O)-(InIOOOOOO) aufeinanderfolgend in die Adressen (0010]| bis (1111)des RAM 29 geschrieben. Zur Zeit f=fi5 wird das SR-Flip-Flop 25 durch ein Signal zurückgesetzt, das anzeigt, daß der Inhalt des Zählers 30 einen bestimmten Wert erreicht hat. Damit ist eine Folge von Verarbeitungsschritten in der Kompensationsarbeitsweise beendet.

Der Zähler 28 kann dabei eine Anzahl von Bits haben, die der maximalen Kompensationsgröße entspricht, in der vorliegenden Ausführungsform also b Bits. Auch in einem Fall, wo der Inhalt des Zählers 28 2⁷ überschritten hat, können nur die unteren 6 Bits in den RAM 29 geschrieben werden, weil diese zur Kompensation dienen. Dies bedeutet, daß der Zähler 28 auch die Funktion der Rechenschaltung 15 in F i g. 1 erfüllt.

Es sei nun als Beispiel angenommen, daß die Schwingungsfrequenz des Taktimpulsgencrators 26 oder die Steigung der Ausgangsspannung des Sägezahngencrators 23 so eingestellt ist, daß die Anzahl von Taktimpjlsen, die auf den Zähler 28 zwischen der Zeit f = U, zu der das Eingangssignal des DAC 22 (0000000000) = Dezimal »0« ist, und der Zeit r = r₎₅ zu der es (111 1000000)= Dezimal »960« ist, zu geben ist, 2 · 960=1920 werden kann, mit anderen Worten, daß die Anzahl von Taktimpulsen pro LSB 2 (zwei) werden kann.

Falls der Linearitätsfehler 0 (null) ist, sollte die Anzahl der Taktimpulse, die auf den Zähler 28 zwischen der Zeit f=io und der Zeit γ=λ, zu der das Eingangssignal (0001000000) wird, gegeben wird, 64-2=128 werden. Falls die Anzahl von Taktimpulsen beispielsweise 129 oder 127 geworden ist, ist das Auftreten eines Linearitätsfehlersvon +1 bzw. — 1 gemeint.

Es sei nun angenommen, daß die Anzahl der Bits des Zählers 28 6 (sechs) sei. dann kehrt der Inhalt des Zählers 28 für den Zählwert »128« in den Anfangszustand zurück und ist (000000). Für den Zählwert »129« ist der Inhalt (000001) oder +1. weil 129-128+1. Für den Zählwcrt »127« ist der Inhalt (111111), weil 127= 128—1, und ist das Zweierkomplement von (—1) ^r> mit dem höchstwertigen Bit der 6 Bits als Vorzeichenbit betrachtet. Dementsprechend läßt sich jeder Linearilätsfchler im Bereich von —32 bis +32 bei f=f₀ bis f|₅ durch den 6-Bit-Zählcr 28 auswerten.

lis ist natürlich auch zulässig, daß der Zähler 28 eine ίο Länge von 10 Bits hat, so daß er alle während t=to bis i\', aufgegebenen 1920 Taktimpulse zählt, und daß der Unterschied zum F.ingangssigruil des DAC 22 durch die gleiche Addierschaltung wie in F i g. 1 berechnet und dann im RAM 29 gespeichert wird.
i^r>

(iiJDigitai-Änaiogwandiungs-Ärbcitsweise
(MODE = O)

Wenn das Arbeitsweisen-Signal zu einer logischen »0« geworden ist. wird der obere Bit-Teil 20a des digitalen Eingangssignal 20 durch das Auswahlsignal 21 ausgewählt und wird ein Teil des Eingangssignals des DAC 22. Gleichzeitig wird es eine Leseadresse für den RAM 29, wodurch der in der bezeichneten Adresse des RAM 29 gespeicherte Linearitätsfehler als Kompensationsgrößc ausgelesen und auf einen später zu beschreibenden Kompensationschaltungsteil des DAC 22 gegeben wird. Auf diese Weise wird das Eingangssignal 20 zusammen mit dem Ausgangssignal des RAM 29 auf

jo den DAC 22 gegeben und in diesem in ein Analogsignal umgewandelt, so daß das kompensierte Ausgangssignal am Ausgangsanschluß 31 vorliegt.

F i g. 4 zeigt ein Beispiel des DAC 22 mit der Kompensationsschaltung und einen Teil des RAM 29 in

J5 Fig. 2. DAC 40 entspricht dem DAC 22 und ein Speicher 41 dem RAM 29. Aus Gründen der Einfachheit stellt F i g. 4 einen Fall dar, wo das digitale Eingangssignal aus 6 Bits aufgebaut ist und der Linearitätsfehler der oberen 2 Bits der 6 Bits mit deren unteren 3 Bits kompensiert wird. In der Figur entsprechen Schalter Si, S2 und Si sowie Konstantstromschaltungen Ai, Λ 2 und A j dem Kompcnsalionsschaltungsteil, während der verbleibende Teil ein herkömmliches R—2R Ketlenleiternetzwerk ist. Dieses R—2R Kettenleitcrnetzwerk ist aus Kettcnleiterwiderständcn R—2R, Schaltern D\ bis £?(,. von denen jeweils einer ihrer Anschlüsse mit der entsprechenden Stufe des Kettenleitcrnetzwerks verbunden ist und die durch entsprechende Bitsignalc des digitalen Eingangssignals 42 ein- oder ausgeschaltet werden, und Konstantstromschaltungen fo\ bis /d6, die mit den anderen Anschlüssen der entsprechenden Schaller D\ bis D_b verbunden sind, aufgebaut

Die Linearitätsfehler der oberen 2 Bits werden in dem als RAM o. dgl. aufgebauten Speicher 41 gespeichert.

SS Wenn das digitale Eingangssignal 42 aufgegeben wird, dienen die oberen 2 Bits desselben auch als Leseadresse für den Speicher 41. und der bereits gespeicherte Linearitätsfehler wird aus der durch die oberen 2 Bits bezeichneten Adresse ausgelesen. Die Schalter Si bis S3 werden in Entsprechung zu zugehörigen Bitsignalen, die den Linearitätsfehler repräsentieren, ein- oder ausgeschaltet und Ströme, die einer Kompensationsgröße entsprechen, von den Konstantstromschaltungen. /,1 bis hs geliefert. Damit wird ein gewünschter Kompensa-

(i5 tionsvorgang ausgeführt und an einem Ausgangsanschluß 43 ein kompensiertes Analogsignal erzeugt

Es ist auch zulässig, daß anstelle des DAC 22 mit Kompensationschaltung in F i g. 2 ein DAC für das Ein-

gangssignal und ein DAC zur Umwandlung des aus dem RAM 29 ausgclesenen Lincaritälsfchlcrs in ein analoges Signal parallel zueinander angeordnet werden, und die Kompensation des Linearitätsfehlers durch Addition und Subtraktion der beiden DAC-Ausgangssigmile durchgeführt wird. Ferner ist ein Verfahren zulässig, bei welchem der aus dem RAM 29 ausgelesene Linearitätsfehler zu den unteren 6 Bits des Eingangssignals als Kompensationsgröße digital addiert wird.

F i g. 5 zeigt ein Beispiel des konkreten Aufbaus des Sägezahngenerators 23 in Fig. 2. Unter Verwendung eines Operationsverstärkers 51 und eines Rückkopplungskondensators 52 (dessen Kapazitätswert C ist) wird ein Strom /o einer Konstantstromschaltung 54 integriert und eine Sägezahnspannung mit einer Steigung von VC an einem Ausgangsansschluß 53 erzeugt. SW\ bezeichnet einen Schalter, der durch das Ausgangssignal (RESET) zu dem Zeitpunkt eingeschaltet wird, zu dem der Zählwert des Zählers 30 in F i g. 2 den bestimmten Wert erreicht hat. Dabei wird, um die am Ausgangsansschluß 53 in Fig.5 erscheinende Rampen- bzw. Sägezahnspannung rasch auf einen unter e₀ in Fig.3 liegenden Anfangswert zurückzubringen, ein Ausgangsstrom Ir einer mit einer Spannung V⁺ vorgespannten Konstantstromschaltung auf einen ausreichend über la liegenden Wert eingestellt.

Fig.6 zeigt eine Schaltungsanordnung gemäß einer zweiten Ausführungsform der DAC-Einrichtung gemäß der Erfindung. Bei der in F i g. 2 gezeigten ersten Ausführungsform sind dem am Ausgang 31 erscheinenden Analogsignal eine Schwankung der Steigung der Ausgangsspannung des Sägezahngenerators 23, eine Schwankung in der Dauer der Ausgangsimpulse des Taktimpulsgenerators 26, ein Fehler der Verstärkung der Digital-Analogwandlung im DAC 22 usw. überlagert. Wenn all diese Fehler als Schwankung der Steigung der Sägezahnspannung in Rechnung gestellt werden, erhält man eine Steigung B, wie sie in Fig. 10 gezeigt ist. Eine Steigung A in Fig. 10 bezeichnet den Idealzustand, in dem kein Fehler vorliegt. Bei der Ausführungsform der Fig.2 sind Fehler kompensiert, so daß Punkte (Ήι —Si₅) auf der Steigung B bei t=!\ bis r^ mit Punkten (A\ — A\$) auf der Steigung A zusammenfallen können. Wenn jedoch der Maximalwert (n in Fig. 10) von Fehlern, die während i = fi bis in entstehen, mit anderen Worten entsprechend den oberen 4 Bits=(0000) bis (1111) im digitalen Eingangssignal ±32 Taktimpulse übersteigt, ist, wie weiter unten ausgeführt, die Kompensation mittels der Ausführungsform der F i g. 2 unzufriedenstellcnd. Zur Zeit t = f, (i— 1 — 15) ist die Kompensation so gemacht, daß der Fehler 0 (null) ist. In einer Zwischenzeit ausgedrückt durch f,_i<i</, (j= 1 — 15), d. h. in einem Intervall, nachdem der Fehler 0 (null) im Zeitpunkt <= <,-i geworden ist und bevor /->/,-erreicht ist steigt der Fehler entsprechend der gleichen Neigung wie bei B in Fi g. 10 in Übereinstimmung mit unteren 6 Bits -=(000000) bis (111111), so daß ein Linearitätsfehler Ober höchstens n/16-±2 Taktimpulse (1 LSB) entsteht. Es sei beispielsweise i-/_H bis i₎₅ in F i g. 10 betrachtet Die Werte öu und B_ti auf der Steigung S bei r=-iu und /=/is sind kompensiert, so daß sich Fehler null ergeben und sie zu den Werten Au bzw. Am auf der Steigung A werden. Im Gegensatz dazu wird ein Wert auf der Steigung B bei tu < t< t_iS so kompensiert daß sich ein Wert auf einer Geraden Vi₅ mit der gleichen Steigung wie B ergibt mit dem Resultat daß ein Linearitätsfehler von A\ s (-= n/16) entsteht

Die Ausführungsform der F i g. 6 dient zu einer Ver

besserung hinsichtlich dieses Nachteils. Eine Verarbeitungsschaltung 61 aus einem Mikroprozessor o. dgl. und eine Auswahlschaltung 62 sind zusätzlich zwischen dem Zähler 28 und dem RAM 29 in F i g. 2 vorgesehen, und gleichzeitig wird ein Zähler als Zähler 28 vorgesehen, der eine so ausreichende Anzahl von Bits hat, daß bis zur Zeil t\', kein Überlauf passiert. Sei der Inhalt des Zählers 28 im Zeitpunkt /=r, '/=1 — 15) gleich P₁ (i= 1 — 15), dann ist der Linearitätsfehler AP, (i= 1 — 15)

ίο gegeben durch Gleichung (1):

AP₁

P₁₅ (/ - 1, 2 15)

is (wobei ΔP₀ - P₀ - 0)

Damit läßt sich der Linearitätsfehler für Zwischenwerte /mit ii4</<fi5kompensieren.

In der Kompensationsarbeitsweise wird die Opera-

tion der Gleichung (1) in der Verarbeitungsschaltung 61 durehgeführt und ein so gewonnenes //f, wiedergebendes Signal 61,/ in eine bezeichnete Adresse des RAM 29 geschrieben. Die Adresse, in die APi geschrieben wird, wird bezeichnet, indem (0001), (0010),... (1111) in der Vcrarbeitungsschaltung 61 für AP\, AP2 ... bzw. AP\$ berechnet werden und ein die Durchführung der Berechnung anzeigendes Ausgangssignal 616 durch die Auswahlschaltung 62 ausgewählt wird. Das heißt, die Ausführungsform der Fig.6 zielt darauf ab, den im DAC 22 entstehenden Linearitätsfehler auf der Steigung B in bezug auf den Wert Po = O und den Wert Py₁ auf der Steigung B in F i g. 10 zu kompensieren. X in den unteren 6 Bits in F i g. 10 bezeichnet »0« oder »1«. In der Digital-Analogwandlungsarbeitsweise wird in der Auswahlschaltung 62 der obere Bit-Teil 20a des digitalen Eingangssignals 20 ausgewählt und dient als Leseadrcssc für den RAM 29. Der Linearitätsfehler AP, wird aus der bezeichneten Adresse ausgelesen und auf den Kompensationsschaltungsteil des DAC 22 als Kom pcnsationsgröße gegeben.

Unter Verwendung der in Fig.6 gezeigten Schaltungsanordnung ist es möglich. Fehler zu vermeiden, die dem Amplitudenwert von Rauschen im Ausgangssignal des DAC 22 zuschrcibbar sind.

Beispielsweise liegt ein Offset-Fchler 71, wie er bei (a) in F i g. 7 gezeigt ist, in der Ausgangsspannung eo, ei,... des DAC 22 vor, die eine Referenzeingangsgröße für den Komparator 24 in Fig.6 werden soll. Der dieser zugeschriebene Fehler kann kompensiert werden, in dem in der Kompensationsarbeitsweise (Ρ_λ + Ρβ)/2. (Ρ,+Ρυ)ΙΪ· als ungefähre Werte von Fehlern der Ausgangsspannungen Ca. Ci.... in der Verarbeitungsschaltung 61 der F i g. 6 aus den Inhalten Pa, Pb, Pc Pa- ■ · des Zählers 28 zu t=U, tu, U; to, ■■- wie diese bei (b) in F i g. 7 gezeigt sind, berechnet werden, wobei die Berechnungsresultate in den RAM 29 geschrieben werden, während in der Digital-Analogwardlungsarbeitsweise die Werte (P_A + Pb)/2, (Pc+ Pd)/2, ... aus dem Speicher 29 ausgelesen und auf den Kompensationsschaltungsteil

U) des DAC 22 als Kompensationsgrößen gegeben werden. Ferner kann eine Kompensationsgrößen für den Fehler 71 auch berechnet werden, indem der in Fig. 7, (a) dargestellte Fehler 71 in eine Pluskomponente (+A) und eine Minuskomponente (-A) unterteilt wird, Kom pensationsgrößen für die einzelnen Komponenten +A

■ und — A aufgefunden werden, indem für +A ein Sägezahngenerator, der eine positive Spannung erzeugt und für — A ein Sägezahngenerator, der eine negative Span-

JO

nung erzeugt, verwendet wird, und die Kompensationsgrößen addiert werden.

Fig.8 zeigt die dritte Ausführungsform der DAC-Einrichtung gemäß der Erfindung, wobei diese eine Verbesserung der absoluten Genauigkeit des DAC-Ausgangssignals erzielt. In Fig.8 bezeichnen V_r\ und V₁ 2 Referenzspannungen für ein DAC-Ausgangssignal 31. Irgendeine der Spannungen V_ri und V_r2 und des Ausgangssignals des DAC 22 wird durch Schalter S\ bis Sj ausgewählt, die so eingerichtet sind, daß sie durch ein Schieberegister 81 innerhalb einer Steuereinheit 80 ein- und ausgeschaltet werden, wobei die ausgewählte Größe zu dem einen der Eingangssignale des !Comparators 24 wird.

Die Steuereinheit 80 enthält den Zähler 30 und ist aus dem Schieberegister SJ, der, Schaltern S₁ bis S₁, die durch Ausgangssignale des Schieberegisters 81 gesteuert werden, einem NICHT-ODER-Glied 82, welches die Inhalte der einzelnen Bits des Zählers 30 erhält, und einem UND-Glied 83, welches die Inhalte von spezifizierten 2 Bits des Zählers 30 erhält, aufgebaut.

Der Aufbau des verbleibenden Teils entspricht ganz dem in F i g. 6 gezeigten Aufbau. Λ P₁

Unter Bezugnahme auf die F i g. 8 und 9 wird nun ein Verfahren erläutert, bei welchem in der Kompensationsarbeitsweise ein Linearitätsfehler des DAC 22 unter Berücksichtigung eines Offset-Fehlers und eines Fehlers einer Vollwertausgangsspannung (Verstärkungsfehler) berechnet und im RAM 29 gespeichert wird.

Wenn das Arbeitsweisen-Signal 33 eine logische »1« geworden ist, wird der Sägezahngenerator 23 in Tätigkeit gesetzt und die Ausgangsspannung 23a (Vi) beginnt anzusteigen. Gleichzeitig wird unter Verwendung des Arbeitsweisen-Signals 33 als Voreinstcllsignal (1111) im Zähler 30 voreingestellt. Dabei wird unter der Annahme als Beispiel, daß »1« im ersten Bit des Schieberegisters 81, gesehen von seiner Eingangsseite, gespeichert ist, der Schalter S\ durch das Ausgangssignal des ersten Bits eingeschaltet, wodurch die Referenzspannung V₁., zu dem einen der Eingangssignalc des Komparalors 24 wird.

Die Ausgangsspannung Vi. des Sägezahngenerators 23 wird im Komparator 24 mit der Spannung V_r 1 verglichen. Wenn V/.= V_r, im Zeitpunkt t~t_r\. wie bei (a) in F i g. 9 gezeigt, hergestellt ist, liefert der Komparator 24 einen Ausgangsimpuls, der das SR-FF 25 setzt, so daß ein Ausgangssignal 25;/ erzeugt wird, das bei (b) in F i g. 9 gezeigt ist und bewirkt, daß der Zähler 30 um 1 (eins) hochzählt. Das Ausgangssignal 25a schaltet das Hi UND-Glied 27 frei, so daß vom Taktimpulsgenerator 26 gelieferte Taktimpuls auf den Zähler 28 gegeben werden und das Zählen der abgegebenen Taktimpulse in Gang gesetzt wird. Da der Inhalt des Zählers 30 (0000) zu dieser Zeit ist, wird das Ausgangssignal des NICHT-ODER-Glieds 82 zu »1«. Dementsprechend wird der Inhalt des Schieberegisters 81 um 1 (ein) Bit verschoben und der Schalter S₂ eingeschaltet, so daß das Ausgangssignal des DAC 22 ausgewählt wird. Danach werden in genau der gleichen Art wie in der Kompensationsar- bo

beitsweise in Fig.2 die Inhalte Po. P\ und Pi₅ des

Zählers 28 zu Zeiten r-fo, fi.... und i_)S. zu denen das Ausgangssignal V₁. gleich den Ausgangsspannungen eo, ei,... bzw. eis des DAC 22 wird, geliefert. Nachfolgend wird, wenn der Inhalt des Zählers 30 erneut (0000) wird b5 und das Ausgangssignal des NICHT-ODER-Glieds zu »1« macht, der Inhalt des Schieberegisters 81 um (ein) Bit verschoben, der Schalter S3 eingeschaltet, damit die Referenzspannung V_r2 ausgewählt und diese Referenzspannung mit der Ausgangsspannung V_L im Komparator 24 verglichen. Zu einer Zeit ί = f_Λ2. zu der V₁ .= V_r2 erreicht ist, wird der Inhalt P_r2 des Zählers 28 geliefert, und gleichzeitig wird der Inhalt des Zählers 30 (0001). Wenn beispielsweise das UND-Glied 83 in dem Fall freigeschaltet wird, wo der Inhalt des Zählers 30 zu (0001) wird und das Schieberegister 81 den Schalter S₃ auswählt, werden das SR-FF 25 und der Sägezahngenerator durch das Ausgangssignal des UND-Glied 83 rückgesetzt.

Die Werte P₀, Pi.... Pi·,. P_r2 und Vn. V_r2 werden in einem Speicherteil der Verarbeitungsschaltung 61 gespeichert. Es wird angenommen, daß ideale Ausgangswcrlc Vb, Vi,... Vis für die entsprechenden Ausgangsgrößen eo, €\ und c\<, des DAC 22 ebenfalls im Speicherteil gespeichert werden. Dabei werden dann Linearitätsfehler JPo, ΔΡ\,... JPf, für die Ausgangsgrößen C₀, ei,... und C15 des DAC 22 in der Verarbeitungsschaltung 61 entsprechend folgender Gleichung (2) berechnet:

P_n (/ - 0, 1,..., 15)

Die mit Gleichung (2) gewonnenen Werte ΔΡ, werden in bestimmte Adressen des RAM 29 geschrieben [JPo,

ΔΡ\ und JPi 5 werden in in der Auswahlschaltung 61

ausgewählte Adressen (0000),(0001).... bzw.(Uli)geschrieben}.

Wie oben ausgeführt, ist nach der Erfindung die Herstellung des DAC in Form eines IC dank der Verwendung des Sägezahngenerators, der einfachen Schaltungsaufbau und eine Ausgangscharakierislik ausgezcichncter Linearität hat, erleichtert. Da die Linearitätsfehler für alle Kombinationen der Gruppen von Bits, die kompensiert werden sollen, innerhalb einer Arbeitsperiode des Sägczahngencrators berechnet werden können, besteht ein weiterer Vorteil darin, daß die Zeitdau-

•to er zur Gewinnung der gesamten Kompensationsgröße drastisch vermindert ist. Ferner ist eine Kompensation der Absolutgenauigkeit allein durch zusätzliches Vorsehen von zwei Refcrenzspannungsquellen möglich.

Hierzu 6 Blatt Zeichnungen

Claims

1 Patentansprüche:

1. Digital-Analog-Wandler mit einer Kompensationsschaltung und mit

einer Eingabevorrichtung zur Eingabe eines Teils des digitalen Eingangssignals, welches in der Normalbetriebsweise umzuwandeln ist, und eines ersten digitalen Prüfsignals, das in einer Betriebsart, bei der Kompensationswerte ermittelt werden, umzuwandeln ist

einer Wandlervorrichtung (22), um den Teil des digitalen Eingangssignals oder das erste digitale Signal in eine Analogspannung umzuwandeln, und mit einem Kompensierwerk, das einen Speicher (29) enthält dadurch gekennzeichnet, daß das Kompensierwerk einen ersten Genentor (23) zum Erzeugen einer linear ansteigenden Spannung aufweist ferner

einen Vergleicher (24) enthält um die linear ansteigende Spannung des ersten Generators (23) mit dem Analogsignal der Wandlervorrichtung (22) zu vergleichen und um danach einen Ausgangsimpuls jedes Mal dann zu erzeugen, wenn der Absolutwert der Analogspannung übersteigt, einem zweiten Generator (26) zur Erzeugung eines Taktimpulssignals, und

einen Zähler (28) zum Zählen des Taktimpulssignals des Generators (26) umfaßt, wobei der Speicher (29) den Inhalt des Zählers (28) jedes Mal dann speichert, wenn der Vergleicher (24) den Ausgangsimpuls erzeugt um die durch den Teil des ersten Digitalsignals angezeigte Adresse zu schreiben und ein der Wandlervorrichtung (22) als zweites Digitalsignal zuzuführendes Signal auszulesen aus der gelesenen, durch den Teil des ersten digitalen Prüfsignals bezeichneten Adresse, und daß die Eingabevorrichtung eine erste Steuervorrichtung (24, 30) aufweist, um den Wert des ersten Digitalsignals jedes Mal dann zu ändern, wenn der Vergleicher (24) den Ausgangsimpuls erzeugt und daß eine erste Auswahlvorrichtung

(21) vorhanden ist, um entweder den Ausgang der ersten Steuervorrichtung (24,30) oder den Teil eines umzuwandelnden digitalen Eingangssignals auszuwählen.

2. Digital-Analog-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die erste Steuervorrichtung (24; 24, 30) einen Zähler (30) enthält, dessen Inhalt sich um 1 (eins) jedesmal dann ändert, wenn der Ausgangsimpuls des Vergleichers (24; 24, 80) erzeugt wird.

3. Digital-Analog-Wandler nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Vergleicher (24; 24, 80) eine zweite Steuervorrichtung (80) aufweist um die Ausgangsspannung der Wandlervorrichtung

(22) oder wenigstens eine Referenzspannung nach Maßgabe des ersten Digitalsignals auszuwählen und sie mit der linear ansteigenden Spannung zu vergleichen.

4. Digital-Analog-Wandler nach einem der Ansprüche 1 bis 3, gekennzeichnet durch eine digitale Verarbeitungsschaltung (61) zum Berechnen eines dritten Digitalsignals nach Maßgabe des Inhalts des Zählers (28) und der Schreibadresse des dritten Digitalsignals für den Speicher (29). wobei die Speicheradresse durch das umzuwandelnde Digitalsignal bestimmt wird und das zweite Digitalsignal aus dem Speicher (29) ausgelesen wird.

Die Erfindung bezieht sich auf eine Digital-Analog-Wandlungscinrichtung mit Kompensationsschaltung (im folgenden als »DAC-Einrichiung« bezeichnet), bei der der Linearitätsfehler eines Digital-Analogwandlers (im folgenden als »DAC« bezeichnet) schlechter Linearität durch die Verwendung der Kompensationsschaltung kompensiert wird. Im einzelnen richtet sie sich auf eine DAC-Einrichtung mit einem für eine integrierte Schaltung (IC) geeigneten Aufbau, indem ein Span nungsgenerator mit linearem Anstieg der Spannung (Sägezahngenerator) als Referenz für die Kompensation der Linearität des DAC-Ausgangssignals verwendet wird.

Ein adaptives Korrekturverfahren für einen Analog-

Digital-Umsctzer, das mit einem Mikroprozessor, einem Speicher und einem Test-Digital-Analog-Umsetzer arbeitet ist bekannt aus »Der Elektroniker«, 1978, Nr. 6, Seit. EL 14 bis EL 19. Zur Kompensation eines Linearitätsfehlers eines DAC ist aus der DE-AS 28 14754 die in Fig. 1 dargestellte Schaltungsanordnung bekannt Das mit ihr durchgeführte Kompensationsverfahren ist folgendes:

Bei einem herkömmlichen DAC ist die Linearität eines DAC-Ausgangssignals, das einem oberen Bit eines digitalen Eingangssignals entspricht (im folgenden soll dies einfach als »Linearität« bezeichnet werden und der darauf beruhende Linearitätsfehler des DAC-Ausgangs-;ignals als »Linearitätsfehler«), schlecht, während die Linearität eines unteren Bits des digitalen Eingangs signals, verglichen mit derjenigen des oberen Bits, gut ist. Es ist daher möglich, den Linearitätsfehler des oberen Bits durch Verwendung des unteren Bits zu kompensieren. In F i g. I ist als Beispiel ein Fall angenommen, wo ein digitales Eingangssignal 10 aus einem oberen Bit-Teil 10a mit 4 Bits und einem unteren Bit-Teil 106 mit 6 Bits, insgesamt also 10 Bits, aufgebaut ist und wo die Linearität der oberen 4 Bits schlecht, die Linearität der unteren b Bits aber gut ist. Ferner ist angenommen, daß der Linearitätsfehler der oberen 4 Bits durch höchstens die unteren 6 Bits (±'/₂ LSB χ 32; LSB für niedrigstwertiges Bit (r.ngl. least significant bit)), die das Vorzeichenbit einschließen, mit einer Einheit von V₂ LSB ausgedrückt wird.

Das digitale Eingangssignal 10 wird über ein Register U auf einen ersten DAC 12 gegeben, wo es in einen Analogstrom /o umgewandelt wird. Dieser Strom /o wird mittels eines Ausgangsverstärkers 13, der aus einem Operationsverstärker 13-1 und einem Rückkopp- lungswiderstand 13-2 besteht, in eine Spannung Eo umgewandelt. Die Spannung Eo wird durch einen Analog-Digitalwandlcr (im folgenden als »ADC« bezeichnet) 14 hoher Präzision in eine Digitalgröße 10' aus 10 Bits umgewandelt. In einem Addierer 15 wird die Digitalgrö ßendifferenz 15a zwischen der digitalen Größe 10' und dem digitalen Eingangssignal 10 berechnet. Die digitale GröÖcndifferenz 15a ist eine Größe, die dem Linearitätsfehler für die oberen Bits des digitalen Eingangssignals entspricht und kann etwa durch 5 bis 6 Bits, das

M) Vorzeichenbit eingeschlossen, ausgedrückt werden. Sie wird in diejenige Adresse eines Speichers 16 geschrieben, die durch das Adresscnsignal 10a, das aus den oberen 4 Bits des digitalen Eingangssignals 10 aufgebaut ist, bezeichnet wird.

b^r) Die obigen Verarbeitungssehritte werden für all die 2" Signale (0000, 0001. 0010. ... 1111), die die oberen 4 Bits des digitalen Eingangssignals aufbauen, durchgeführt und Linearitätsfehler für die entsprechenden Si-