DE2814754C2

DE2814754C2 - Digital/Analog-Umsetz-System

Info

Publication number: DE2814754C2
Application number: DE2814754A
Authority: DE
Inventors: Kenji Tokio/Tokyo Maio; Tsuneta Kadaira Sudo
Original assignee: Hitachi Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Hitachi Ltd Nippon Telegraph And Telephone Corp
Priority date: 1977-04-06
Filing date: 1978-04-05
Publication date: 1985-03-28
Also published as: CA1146277A; GB1577007A; DE2814754A1; FR2386939A1; FR2386939B1; JPS53124053A; US4340882A; JPS5953727B2

Description

automatisch korrigieren bzw. kompensieren kann.

Die gestellte Aufgabe wird gemäß der Erfindung gelöst durch ein Digital/Analog-Umselz-System (D/A-Umsetz-System), wie es im Palentanspruch 1 angegeben ist Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüch<"n.

Das erfindungsgemäß ausgebildete Digital/Analog-Umsetz-System enthält in seinem Speicher gewissermaßen eine Eichkurve, die für jeden vorkommenden digitalen Eingangswert eine ausreichende Korrekturgröße anbietet, so daß sich jeder dieser Eingangswerte auch unabhängig von der jeweiligen Kennlinie zur Erzielung einer hohen Urnsetzgenauigkeit kompensieren läßt

Die Erfindung wird nachfolgend anhand der Zeichnung beispielsweise näher erläutert Es zeigt

F i g. 1 ein Blockschaltbild eines ersten Ausführungsbeispiels des erfindungsgemäßen D/A-Umsetz-Systems,

Fig.2 einen Kurvenverlauf zur Erläuterung des Grundprinzips weiterer Ausführungsbeispiele für das erfindungsgemäßeD/A-Umsetz-Syslem,

Γ I g. i, t üfiu / JCWCII3 uiinilVauiialiuuuci uicaci anuc-

ren Ausführungsbeispiele der Erfindung, du auf das in F i g. 2 dargestellte Grundprinzip zurückgehen,

F i g. 5 und 6 jeweils Schaltbilder für den praktischen Aufbau eines Teiles des in F i g. 4 dargestellten Systems,

Fig.8 einen Kurvenverlauf zur Erläuterung des Grundprinzips weiterer Ausführungsbeispiele des erfindungsgemäßen D/A-Umsetz-Systems,

F i g. 9 und 12 jeweils Blockschaltbilder dieser weiteren Ausführungsbeispiele der Erfindung, die auf das in F i g. 8 dargestellte Grundprinzip zurückgehen,

Fig. 10 und 11 jeweils Schaltbilder mit dem praktischen Aufbau eines Teiles des in F i g. 9 gezeigten Systems,

Fig. 13 einen Kurvenverlauf zur Erläuterung des Grundprinzips eines weiteren Ausführungsbeispiels des erfindungsgemäßen D/A-Umsetz-Systems und

F i g. 14 ein Blockschaltbild eines weiteren Ausführungsbeispiels der Erfindung, das auf das in F i g. 13 dargestellte Grundprinzip zurückgeht.

In Fi g. 1 ist der Aufbau eines ersten Ausführungsbeispiels für ein D/A-Umsetz-System gezeigt, und bei den folgenden Erläuterungen wird von einem Fall ausgegangen, in dem ein digitales Eingangssignal von 10 Bits in ein analoges Ausgangssignal umgewandelt wird.

Bei einem als Ergebnis einer D/A-Umseizung eines digitalen Eingangssignal durch einen D/A-Umset/.er erhaltenen analogen Ausgangssignal hat der den nicderwertigen Bits entsprechende Ausgangssignalteil eine relativ bessere Linearität als der den höherwertigen Bits entsprechende Ausgangssignalteil. Es wird hier angenommen, daß der den unteren 6 Bits entsprechende Ausgangssignalteil eine bessere Linearität aufweist als der den oberen 4 Bits entsprechende Ausgangssignalteil. Es wird weiter angenommen, daß der Höchstwert des linearitätsfehlers in dem den höheren 4 Bits entsprechenden Ausgangssignalteil gegeben ist durch die Dezimalzahl, die durch die niederen 4 Bits dargestellt ist ( = 15 LSB). Unter LSB wird das niederwertigste Bit verstanden und hier zur Darstellung der kleinsten Einheit eines digitalen Datenwerts verwendet

Unter den oben erläuterten Bedingungen werden Aufbau und Betrieb des ersten Ausführungsbeispiels anhand der F i g. 1 näher erläutert. In F i g. 1 liegt ein digitales Eingungssigriz! 100 von 10 Bits über ein Register 7t an einem lO-Bit-D/A-Umsctzer 11, und dessen Ausgangsstrom /n wird durch einen Strom-Spannungs-Umsct/.cr 10 in eine Analogspannung et> umgewandelt Dieser Strom-Spannungs-Umsetzer 10 besteht aus einem. Verstärker 31 und einem Rückkopplungswiderstand 32. Die Analogspannung ea wird dann durch einen A/D-Umsetzer 61 mit hoher Genauigkeit in ein Digitalsignal 100' umgesetzt, und dieses DigitaJsignal iOO' liegt an einem Addierer 74, der die Differenz zwischen dem eingespeisten digitalen Eingangssignal 100 und dem Digitalsignal 100' aus dem A/D-Umsetzer 61 erfaßt. (Diese Addition liefert die Differenz zwischen dem Eingangssignal IGO und dem Digitalsignal 100' aus dem A/D-Umsetzer 61, da diese Signale entgegengesetzte Vorzeichen haben.) Unter der obigen Voraussetzung über die Größe des Linearitätsfehlers kann ein die Differenz zwischen dem Eingangssignal 100 und dem Digitalsignal 100' des A/D-Umsetzers 61 darstellendes Digitalsignal 74a mit 5 Bits ausgedrückt werden, die zusätzlich zu 4 Bits ein Vorzeichen-Bit umfassen. Dieses Digitalsignai 74a aus dem Vorzeichen-Bit und den 4 Bits wird in einem Speicher 73 bei einer Adresse entsprechend der Dezimalzahl gespeichert, die durch die höheren 4-Bits 100ά des digitalen Eingangssignals 100 dargestellt ist. Eine ähnliche Operation wird für alle Kombinationen der höheren 4 Bits des digitalen Eingangssignals durchgeführt, so daß alle Differenzsignale, die gemessene digitale Differenzgrößen darstellen, nacheinander in den Speicher 73 bei den entsprechenden Adressen geschrieben werden können, die durch die einzelnen Kombinationen der höheren 4 Bits des digitalen Eingangssignals erzeugt sind. Während dieser Zeit ist der Ausgang des Speichers 73 über ein Register 72 zu einem 5-Bit-D/A-Umsetzer 12 für die weiter unten erläuterte Kompensation gesperrt, da das Register 72 und der D/A-Umseizer 12 abgetrennt sind.
Nach Abschluß der oben erläuterten Operation wird das D/A-Umsetz-Systera für eine D/A-Umsetzung in seinen normalen Betriebszustand gebracht In diesem Fall sind das Register 72 und der D/A-Umsetzer 12 im Betriebszustand, während der A/D-Umsatzer 61 und der Addierer 74 nicht im Betriebszustand sind.

Abhängig von der Einspeisung eines einer D/A-Umse.zung zu unterwerfenden digitalen Eingangssignals 100 wird ein geeigneter Kompensierdatenwert 73a zum Kompensieren des Analog-Ausgangssignsls des D/AUmsetzers 11 aus dem Speicher 73 abhängig von dem Datenieil 100a gelesen, der durch die höheren 4 Bits des jeweiligen digitalen Eingangssignals 100 gegeben ist, und ein derartiger Kompensierdatenwert 73a wird in das Register 72 gesetzt. Aufgrund des im Register 72 aufgezeichneten Kompensierdatenwertes 73a liefert der 5-Bit-Kompensier-D/A-Umsetzer 12 einen Kompensierstrom /b', der zum Ausgangsstrom /o des 10-Bit-D/A-Umsetzers 11 addiert wird, und die Summe aus Z₀ und V wird durch den Strom-Spannungs-Umsetzer 10 in eine entsprechende Spannung umgewandelt Daher erzeugt der StroiVi-Spannungs-Umsetzer 30 eine Ausgangsspannung et>' bei der der Linearitätsfehler des oberen 4-Bit-Teiles 100a des digitalen Eingangssignals 100, der 15 LSB betragen kann (vgl. oben), vollständig kompensiert ist Die Register 71 und 72 dienen zum Synchronisieren der Zeitsteuerung bzw, des Taktes der Einspeisung der digitalen Eingangssignale in die D/A-Umsetzer 11 und 12. Der Speicher 73 ist vorzugsweise nichtflüchtig, um so die Notwendigkeit eines erneuten Einschreibens der Kompensterdaten in den Speicher 73 nach dem Abschalten der Stromversorgung auszuschließen.

Selbstverständlich werden Steuerglieder zur Schreib-Lese-Steuerung des Speichers 73, zur Steuerung des Betriebs des D/A-Umsetzers 12 und des A/D-Umset-

zers 61 und für andere Steuerfunktionen benötigt. In F i g. 1 sind diese Steuerglieder jedoch nicht gezeigt, da sie von herkömmlichem Aufbau sein können.

Aus der obigen Beschreibung des ersten Ausführungsbeispiels folgt, daß das dargestellte D/A-Systcm als zusätzliche Digital-Bauteile nur einen Digitalspeicher und einen Digitaladdierer, und einen D/A-Umsctzer mit einer kleinen Anzahl von Bits, wie z. B. einen 5-Bit-D/A-Umsetzer, benötigt, und daher sehr einfach in der Form eines Moduls oder einer integrierten Schaltung herstellbar ist.

Weiterhin ist die Speicherung der Kompcnsicrdatenwerte im Digitalspeicher vorteilhaft, da diese Daten im wesentlichen frei von temperaturabhängigen, zeitabhängigen und anderen Änderungen sind, und die D/AUmsetzung kann mit sehr hoher Genauigkeit ausgeführt werden.

Da weiterhin die zur Kompensation der einzelnen digitalen Eingangssignale verwendeten Kompensierdatenwerte automatisch durch Zusammenwirken des A/ D-Umsetzers und des Addierers entstehen, können der erforderliche Aufwand und die benötigte Zeit zum Erzeugen der Kompensierdatenwerte stark verringert werden.

Es sei darauf hingewiesen, daß die Linearität des Ausgangssignals des D/A-Umsetz-Systems nicht durch die Anordnung des D/A-Umsetzers 12 beeinflußt wird, da es sich lediglich um die Kompensierdatenwerte aus 4 Bits und dem Vorzeichen-Bit von einem Bit handelt, das zur Kompensation des Ausgangssignals des D/A-Umsetzers 11 verwendet wird.

Der in Fig. 1 gezeigte D/A-Umsetzer 12 wird bei anderen Ausführungsbcispielcn des erfindungsgemäßen D/A-Umsetz-Systems nicht benötigt, und diese Ausführungsbeispieie werden im folgenden näher erläutert. Das Grundprinzip dieser Ausführungsbeispiele wird anhand der F i g. 2 beschrieben. Es sei angenommen, daß ein D/A-Umsetzer statt der durch eine gestrichelte Linie a-b'-e'-i gezeigten idealen Verlauf eine Ausgangskennlinie mit den in F i g. 2 durch eine ausgezogene Linie a-b-e-l-i angegebenen Verlauf hat. In F i g. 2 ist das tatsächliche Ausgangssignal eo des D/A-Umsetzers durch den Punkt b gegeben, wenn der digitale Eingangswert den Wert B hat. Andererseits ist das ideale Ausgangssignal dieses D/A-Umsetzers durch den Punkt b' gegeben. Um das gleiche Ausgangssignal für den Fingangsdatenwert ßwie im Punkt ö'zu erhalten, kann der Wert des Eingangsdatenwertes B kompensiert werden, um den Wein an einem Punkt c zu erzeugen, der einem Eingangsdaten wert Centspricht. Das ideale Ausgangssignal für den tatsächlichen Eingangsdatenwert B kann erhalten werden, wenn der Eingangsdaten wert C so gewählt wird, daß das Ausgangssignal in diesem Punkt c gleich dem Ausgangssignal im Punkt b' ist. Dies kann verwirklich) werden, indem die Differenz zwischen dem Eingangsdatenwert C und dem Eingangsdatenwert B zum Eingangsdatenwert B addiert wird. Auf ganz ähnliche Weise kann z. B. ein Eingangsdatenwert D so kompensiert werden, daß er einen Wert gleich dem Eingangsdatenwert F hat.

F i g. 3 zeigt ein weiteres Ausführungsbeispiel für ein D/A-Umsctz-Systcm, das in Verwirklichung des anhand Fig.2 erläuterten Grundprinzips aufgebaut ist. In Fig.3 sind einander entsprechende Teile mit den gleichen Bezugszeichen versehen wie in F i g. 1. Das in F i g. 3 gezeigte System zeichnet sich dadurch aus, daß ein Addierer 75 vorgesehen ist, um einen aus einem Speicher 73 gelesenen Kompensierdatenwert zu einem unteren fvßil-Signalteil iOOh eines Eingangssignal* 100 zu addieren. Derartige Kompcnsicrdatcnwcrtc 74.i werden in den Speicher 73 in der bereits anhand F i g. 1 erläuterten Weise eingeschrieben. Wenn ein Eingangssignal 100 in das D/A-llmsctz-System eingespeist wird, nachdem alle Kompensierdaten 74a in den Speicher 73 eingeschrieben sind, wird der Inhalt des Speichers 73 bei der Adresse entsprechend dem oberen 4-Bit-Signalleil 100a des Eingangssignals 100 aus dem Speicher 73 gelc sen und in ein Register 72 gesetzt. Das Ausgungssignal 72a des Registers 72 wird im Addierer 75 zum unteren 6-Bit-Signaitcil 1006 des Mingangsdatcnsignals 100 addiert, und das Ergebnis 75.) der Addition, das den kompensierten unteren 6-Bit-Signaltcil 1006 darstellt, wird

is in ein Register 71 gespeist. Das obere 4-Bit-Signaltcil 100a des Eingangsdatcnsignals 100 liegt direkt am Register 71. Auf diese Weise werden die das ideale Ausgangssignal erzeugenden kompensierten Eingangsdaten in das Register 71 gesetzt, und dieses ideale Aus-

2i) gangssignal wird von einem D/A-Umsetzer 11 abgegeben. Es sei angenommen, daß der Eingangsdatenwert B in F i g. 2 eine Binärzahl »0001000000« ist. Es sei weiterhin angenommen, daß »OHO« die Differenz zwischen dem Eingungsdatenwcrt C der das gleiche Ausgangssi gnal wie im Punkt b' erzeugt, und dem Eingangsdaten wert B in F i g. 2 ist. Dann werden die 5 Bits, die durch Addieren des Vorzcichcn-Bits (das z. B. 0 und 1 ist, wenn der Eingangsdatenwert positiv bzw. negativ ist) zur obigen Differenz »0110« gegeben sind, als Kompcnsicrda- tenwert bei der Adresse »0001« im Speicher 73 gespeichert. Folglich wird abhängig von der Einspeisung des Eingangsdatenwertes U der Kompensierdatenwert »00110« aus dem Speicher 73 gelesen und zu den unteren 6 Bits »000000« des Eingangsdatenwertes B im Ad- dierer 75 addiert. Als Folge treten die unteren 6 Bits »000100« des Eingangssignals B vom Addierer 75 als dessen Ausgangssignal 75a auf. Schließlich wird ein Eingangsdatenwert, der die Kombination der oberen 4 Biis »0001« und der unteren 6 Bits »000110« darstellt, in das Register 71 gesetzt. Dieser Eingangsdatenwert stimmt genau mit dem Eingangsdatenwert Cüberein. Auf diese Weise wird das Ausgangssignal am Punkt c erhalten, und es zeigt sich sofort, daß dieses Ausgangssignal das gleiche Ausgangssignal wie das ideale Ausgangssignal am Punkt fc'fürden Eingangsdatenwert ßdarstellt.

In der oben erläuterten Weise kann die Nichtlinearität des Ausgangssignals des D/A-Umsetzers 11 automatisch kompensiert werden, ohne den in F i g. 1 gezeigten Kompcnsier-D/A-Umsetzer 12 zu benötigen.

so Jedoch ist das in F i g. 3 gezeigte Ausführungsbeispiel, das auf das anhand Fig.2 erläuterte Prinzip zurückgeht, insoweit unzureichend, als die gewünschte Kompensation nicht für die Endteile einiger Liniensegmente der Kennlinienkurve angewandt werden kann, d. h. für die Endteile der Liniensegmente d-e und h-i in Fig. 2. Wenn die in F i g. 2 gezeigte Art der Kompensation ausgeführt wird, um ein ideales Ausgangssignal in z. B. einem Punkt A'für einen Eingangsdatenwert Fzu erhalten, so wird dieser Eingangsdatenwert F kompensiert, um einen Eingangsdatenwert G entsprechend einem Punkt g" in F i g. 2 zu erzeugen. Gleichzeitig entspricht jedoch das tatsächliche Ausgangssignal einem Punkt g. der vom idealen Ausgangspunkt f abweicht. Weiterhin erzeugt bei einem Eingangsdatenwert /die Kompensation einen

b5 Eingangsdatenwert M entsprechend einem Punkt m. der den gleichen Ausgangspegel wie ein idealer Ausgangspunkt j' hat. In einem derartigen Fall kann jedoch das genau kompensierte Ausgangssignal für den Eingangs-

dalenwert / nicht crhiillcn werden, da der kompensierte F.ingangsdalenwcrt M den erlaubten Höchstwert /der Eingangsdaten überschreitet. Die Vcrzweigungspunkte der in Fig. 2 gt/eiglen Kennlinienkurvc treten auf, wenn eine Änderung in den oberen 4 liits der Eingangschiton vorliegt, und dies entspricht dem Tail, daB das Ergebnis der Addition 75a des unteren b-Bit-Signalteils 1006 /es Liingungssignals 100 und des Kompensiersignals 7<f,i aus dem Speicher 73 zu einem Überlauf am Addierer 75 führt. Daher muß ein geeigneter Kompensicrer für einen derartigen Überlauf vorgesehen werden.

Ein derartiger Überlauf wird mit einem weiter unten erläuterten Verfahren behandelt, so daß ein Eingangsdatenwert selbst in einem derartigen Fall kompensiert werden kann. Nach dem Grundprinzip dieser Methode wird getrennt eine feste Konstanlstromquclle vorgesehen, um ein Ausgangssignal in /. B. einem idealen Punkt Im folgenden wird eine Kompensation JX > 0 als positive Kompensation und eine Kompensation mit AX < 0 als negative Kompensation bezeichnet. Wenn so der Eingangsdatenwert X im Bereich B-Dliegt, ist ein kompensierter Datenwert Abgegeben durch:

X' = X + ΔΧ

und kann entsprechend der anhand Fig.3 erläuterten Kompensation zur Erzeugung eines kompensierten Ausgangssignals Y' verwendet werden, das gegeben ist durch:

V=A"

r eifert

Fsnstcüc de*

riii _

chen Ausgangssignals in einem Punkt /in Fig.2 zu erhalten. Diese Konstantstromquelle kann eine Kapazität aufweisen, um einen Strom mit einem Betrag entsprechend der Differenz zwischen den Punkten /und F abzugeben. Wenn jedoch z. B. der Eingangsdatenwert / vorliegt, wird ein anderer Betrag des Stromes entsprechend de- Differenz zwischen den Punkten j und j' benötigt. D.es bedeutet, daß mehrere verschiedene Stromquellen zur Kompensation der Eingangsdaten in den einzelnen Eingangsdatenbereichen erforderlich wären. Ein weiteres Ausführungsbeispiel der Erfindung ist so aufg' baut, daß diese Ströme von einer einzigen Stromquelle abgegeben werden können. Das heißt, eine einzige Stromquelle wird verwendet, die einen ausreichend großer. Strom liefern kann, um den größten Fehler zwischen einem tatsächlichen Ausgangspunkt und einem idealen Ausgangspunkt zu kompensieren.

Es sei nun angenommen, daß ein Eingangsdaten wert Feingespeist wird und die Kompensiersiromquelle einen Strom entsprechend der Differenz zwischen den Punkten /' und F' abgeben kann. Dann kann der Eingangsdatenwcrt F kompensiert werden, um einen Eingangsdatenwert Fo zu erhalten, so daß der D/A-Umsetzer 11 das gleiche Ausgangssignal wie im Punkt /"erzeugen kann, d. h. das Ausgangssignal in einem Punkt /Ό. Wenn so z. B. der Eingangsdatenwert F kompensiert wird, um den Eingangsdalenwert G entsprechend der anhand Fig.3 erläuterten Kompensation zu erzeugen, und wenn das Ergebnis der Addition der unteren b Bits des Eingangsdatenwertes Fzum Kompensiersignal 74a aus dem Speicher 73 einen Überlauf zeigt, kann der Stromwert entsprechend dem Kompensierstrom (F-F')von dem Wert entsprechend dem kompensierten Eingangsdatenwert G subtrahiert werden, und ein Eingangsdatenwert entsprechend diesem Wert kann als neuer kompensierter Eingangsdatenwert verwendet werdender im vorliegenden Fall F₀ist.

Das obige Grundprinzip wird im folgenden quantitativ näher erläutert Es sei angenommen, daß X allgemein einen Eingangsdatenwert bezeichnet, und Y bezeichnet einen Ausgangsdatenwert entsprechend einem tatsäch- μ liehen Ausgangssignal λ V des D/A-Umsetzers in diesem Fall.

Dann wird im Bereich b-e in F i g. 2 Y ausgedrückt durch:

Y=X-AX (1)

mit AX = die für die Kompensation verwendete Größe.

Wenn der Eingangsdatenwert X im Bereich D-Eliegt, so war es unmöglich, die gewünschte Kompensation zu erzielen, da die Summe (X + AX). die das Ergebnis der

ddii dü d ΕΙί H b

Addition dsrsleüt den

Addition dsrsleüt den ΕΙη3π££ί2·£π^£Γί H überschreitet. Entsprechend dem vorliegenden Ausführungsbeispiel wird daher eine einzige Konstantstromquelle verwendet und gibt einen Strom entsprechend einem Eingangsdatenwert X₀ ab, der zum Ausgangssignal des D/A-Umsetzers addiert wird, um einen kompensierten Eingangsdatenwert X" zu erzeugen. Wenn dieser Eingangsdatenwert X""so gewählt wird, daß er im Bereich B-E des Eingangsdatenwertes X liegt, ergibt sich ein durch die folgende Gleichung gegebenes Ausgangssignal Y":

X"-AX+ X₀

Damit dieser Wert gleich X ist, kann der Eingangsdatenwert X nach X" kompensiert werden, um die folgende Gleichung zu erfüllen:

X" -AX +Xa X" = X - X₀ + AX

Es sei angenommen, daß ein oberer Jti-Bit-Teil jedes Eingangsdatenwertes einen Fehler aufweist, während ein unterer Ar₂-BU-TeU des Eingangsdatenwertes keinen Fehler umfaßt, wobei diese Fehler einen durch die unteren /fcj-Bits (ki < k₂) gegebenen Dezimalwert hat. Dann muß ΛΌ kleiner als 2*j—1) sein, damit X" im Bereich 0-F.der Eingangsdaten liegt. Zum Beispiel muß AO zwischen 64 und 15 liegen, wenn Jt 1 = 4, k] « 6 und kj =» 4 gilt.

F i g. 4 zeigt die Struktur dieses speziellen Ausführungsbcispiels für ein D/A-Umsetz-System. In Fig.4 sind einander entsprechende Teile mit den gleichen Bezugszeichen versehen wie in F i g. 4 unterscheidet sich von der Anordnung nach Fig.3 durch ein 1-Bit-Register 76P zum Speichern eines vom Addierer 75 eingespeisten Überlauf signals UP, eine Stromquelle 14Pzur positiven Kompensation, die einen vorbestimmten Kompensierstrom 1+ abgibt, wenn das Überlaufsignal 81 Pauf »1 «Pegel ist und durch einen Datenkompensierer 9OP zum Kompensieren des Ausgangssignals 75a des Addierers 75. Die übrigen Bauteile entsprechen den Bauteilen in F i g. 3.

Das vom Addierer 75 in den Datenkompensierer 9OP eingespeiste Eingangssignal 75a tritt unverändert als Ausgangssignal lOOW von diesem Datenkompensierer 9OPauf, wenn das Überlaufsignal 81Pauf »0«-Pegel ist. Der Betrieb des gesamten Systems ist in diesem Fall so, wie dies oben anhand Fig.3 erläutert wurde. Wenn

andererseits das Überlaufssignal 81Pmit einem »!«-Pegel vom Addierer 75 auftritt, führt der Datenkompensierer 9OPeine Kompensation entsprechend Gleichung (6) aus. Die Kompensation der Eingangsdaten entsprechend Gleichung (6) ist lediglich auf das Ausgangssignal 75a des Addierers 75 gerichtet, da lediglich die Kompensation der unteren 6 Bits der Eingangsdaten erforderlich ist.

Der Dater.&ompensierer 90P kann den in F i g. 5 gezeigten Aufbau haben. In Fig.5 tritt das Ausgangssignal 75a des Addierers 75 unverändert als Ausgangssignal 1006P eines Wählers 8OP auf und wird in der anhand F i g. 3 gezeigten Weise in das Register 71 gesetzt, wenn das Überlaufsignal 81P auf »0«-Pegel ist. Wenn andererseits das Überlaufsignal 81Pmit »t«-Pegel vom Addierer 75 auftritt, erzeugt ein Positiv-Datum-Kompensierer 78P ein Ausgangssignal 78Pa, das das Ergebnis der Kompensation des Ausgangssignals 75.7 des Addierers 75 darstellt, und dieses Ausgangssignal 78Pa wird durch einen Wähler 80 gewählt und als Ausgangssignal 10Oi)P an das Register 71 abgegeben, um dort gesetzt zu werden.

Das Ausgangssignal 75a des Addierers 75 bei dem in F i g. 4 gezeigten System wird im folgenden anhand des Falles näher erläutert, daß ein Überlauf im Addierer 75 auftritt Es sei angenommen, daß A^-(I, 4) die Dezimaldarstellung des binären Eingangsdatenwertes 100 von 10 Bits ist, wobei die oberen 4 Bits unverändert bleiben und die unteren 6 Bits alle den Wert »0« haben. Es sei weiterhin angenommen, daß X (5, 10) die Dezimaldarstellung des binären Eingangsdatenwertes 100 ist, wenn die oberen 4 Bits alle den Wert »0« haben und die unteren 6 Bits unverändert bleiben, um die entsprechende Dezimalzahl darzustellen. Dann ist der Eingangsdatenwert Xgegeben durch:

X-X(1.4) + X(5.10)

In diesem Fall wird der kompensierte Eingangsdatenwert X"ausgedrückt durch:

X"- X(1,4) + X(5,10) - X₀ + JX

was aus Gleichung (6) folgt. Wenn so Xo und ΔΧ kleiner als und einschließlich 5 Bits sind, ist die durch die unteren 6 Bits des kompensierten Eingangsdatenwertes X" dargestellte Dezimalzahl X"(5,10)gegeben durch:

X"(5.10) - X(5,10) - X₀ + ΔΧ

Andererseits werden dieser Wert X (5, 10) und der Kompensierdatenwert 72a (- JX) im Addierer 75 addiert Wenn daher ein Überlauf im Ergebnis der Addition im Addierer 75 auftritt, ist das Ausgangssignal 75a des Addierers 75 gegeben durch:

Xp (5,10) - X(5,10) + JX - 64

wobei Xp (5,10) das Ausgangssignal 75a des Addierers 75 in diesem Zeitpunkt angibt Daher muß der Positiv-Daten-Kompensierer 78Peine solche Datenkompensation ausführen, daß der durch Gleichung (10) gegebene Wert von X_P' (5.10) mit dem durch Gleichung (9) gegebenen Wert von X" (5, 10) übereinstimmt. Zu diesem Zweck ist der Positiv-Daten-Kompensierer 78P&O aufgebaut, daß

JP- 64 -X₀

also der Unterschied zwischen den Gleichungen (9) und (10) /um Wert von Xr (5, 10) addiert wird, was das Ausgangssignal 75a des Addierers 75 in diesem Zeitpunkt darstellt. Ein praktischer numerischer Wert ist JP -48 für X_n= 16.

In der oben erläuterten Weise kann das Ausgangssignal des D/A-Umsctzers mit der in Fig.2 gezeigten Kennlinie automatisch genau kompensiert werden. Bei dem oben anhand Fig.4 erläuterten Ausfüh rungsbeispiel kann angenommen werden, daß Kompen sierdaten von 4 Bits vorliegen. In einem derartigen Fall tritt ein Überlauf im Ergebnis der Addition im Addierer 75 auf. wenn das fünfte und das sechste Bit. die vom höchstwertigen Bit der Eingangsdaten aus zählen, beide den Wert »1« haben, und die Addition der unteren 4 Bits der Eingangsdaten und der Kompensierdaten von 4 Bits führen zum Auftreten eines Überlaufsignals. Wenn daher ein Überlauf auftritt, haben das fünfte und das sechste Bit des Ausgangssignals 75a des Addierers 75 beide den Wert »0«. Andererseits liegt JP =■ 48 für X_n = 16 vor (vgl. oben). Dieses JP wird durch »110000« entsprechend der Binärdarstcllung ausgedrückt, und die Addition von diesem JP zum oben erläuterten Ausgangssignal 75a des Addierers 75 bewirkt, daß das fünfte und das sechste Bit der Eingangsdaten, die ursprünglich den Wert »1« hatten und aufgrund des Überlaufes im Ausgangssignal 75a des Addierers 75 zu »0« wurden, wieder zum Wert »1« zurückkehren. In einem derartigen Fall kann daher der Positiv-Datenkompensiercr 9OP (vgl.

Fig.4) in einer in Fig.6 gezeigten Weise vereinfacht werden. In F i g. 6 wird das Ausgangssignal 75a des Addierers 75 geteilt in einen Signalteil 7Sb. der die fünfte und sechste Bit-Stelle der ursprünglichen Eingangsdaten darstellt, und in einen Signaltcil 75c der die unteren 4 Bits darstellt. Der erste Signaltcil 756 hat den Wert »00«, wenn das Übcrlaufsignal 81P»!«-Pegel annimmt.

(7) Dieser erste Signalteil 75b mit »00« wird in ein Signal »Ί i« in einem Positiv-Seiz-üiicd 79Pumgewandcit, und tritt als dessen Ausgangssignal 79Pa auf. Wenn andcrcr seits das Überlaufsignal 81P auf »0«-Pegel ist. tritt der Signnltcil 75b unverändert als Ausgangssignal 76Pa des

(8) Sclz-Giiedcs 79P auf. Der letzte Signalteil /5c. der das Ergebnis der Addition der unteren 4 Bits im Addierer 75 darstellt, wird nicht an das Setz-Glied 79P abgegeben und verbleibt so in der ursprünglichen Form. Die Kombination des Ausgangssignals 79Pa des Setz-Gliedes 79P und des Signalteils 75c des Ausgangssignals 75a wird als kompensierter Datenwert lOOöPder unteren 6

(9) Bits an das in F i g. 4 gezeigte Register 71 abgegeben.

so Daraus folgt, daß eine positive Kompensation der Daten erzielt werden kann, wenn eine Stromquelle mit einer Kapazität von Xo = 16 als positive Kompensierstromquelle 14Pin Fig.4 verwendet wird. Jedoch gilt JP = 0 mit X₀ = 64, was sofort aus Gleichung (11) folgt. In einem derartigen Fall ist keine Datenkompensation erforderlich, und der Datenkompcnsator 9OP wird nicht (10) benötigt.

Aus der obigen Beschreibung folgt, daß eine genaue Datenkompensation selbst dann ausgeführt werden kann, wenn als Ergebnis einer Kompensation eines Eingangsdatenwertes ein Überlauf auftritt

Bei dem in Fig.4 gezeigten Ausführungsbeispiel dient die positive Kompensicrslromquelle 14P lediglich zum Behandeln eines Überlaufes von 6-Bit-Addierer 75. 6^c Jedoch kann diese Stromquelle so aufgebaut sein, daß sie auch für andere Zwecke verwendbar ist, und ein derartiger Aufbau kann den Aufwand für das D/A-Um-(H) setz-System verringern.

Ein entsprechend abgewandeltes Ausführungsbeispiel wird im folgenden anhand der F i g. 7 näher erläutert. In Fig. 7 addiert ein 4-Bit-Addierer 750 einen Kompensierdatenwert 72.·/ von 4 Bits, die vom Speicher 73 eingespeist sind, und einen Signalteil 100c/. der die unteren 4 Bits eines Eingangssignals 100 darstellt, und wenn ein Überlauf auftritt, gibt der Addierer 750 ein Überlaufsignal 820/³ ähnlich dem Überlaufsignal 8If (vgl. F i g. 4) ab. Das Ausgangssignal 750a des Addierers 750 wird in das Register 71 zusammen mit einem Signaltcil 100c gespeist, der die oberen 6 Bits des Kingangssignals 100 darstellt. Die übrigen Bauteile entsprechen den in Fig.4 gezeigten Bauteilen. Bei dem in Fig. 7 dargestellten Ausführungsbeispiel wird die Kapazität der positiven Kompensierstromquellc 14Pauch zu AO = 16 gewählt. Wenn kein Überlauf als Ergebnis einer Addition des Kompensierdatenwertes 72a der 4 Bits und des unteren 4-Bit-Signaltcils 100c/des Eingangsdatensi-„i„ «An :« *j_n_ α*4*4:».._n- 7CA ....r*~:«» ,.>:~'J Ί_η« λ..«· !£11(113 IWV III UV.II rAUUICIkl I ~J%» UUIlI ILl, OTIIVJ VJUJ /VUO gangssignal 7S0a des Addierers 750 unverändert in die unteren 4 Bauteilen des Registers 71 gesetzt. Wenn ein Überlauf als Ergebnis einer Addition im Addierer 750 auftritt, wird das Ausgangssignal 750a des Addierers 750, das bei Vorliegen des Überlaufes auftritt, in die unteren 4 Bitsicllen des Registers 71 gesetzt, und gleichzeitig wird das Register 76/' durch das Überlaufsignal 820P gesetzt, so daß die Stromquelle 14P gemeinsam mit dem Betrieb des D/A-Umsetzers U betätigbar ist. Diese Stromquelle 14 hat (vgl. oSen) die Kapazität von Xo = 16 entsprechend der Anzahl von den durch den Addierer 750 zu verarbeitenden Bits.

Aus den obigen Erläuterungen folgt daß das Ausgangssignal des D/A-Umsetzers 11 einfach kompensiert werden kann durch die Anordnung des Addierers 750, der die vorbestimmte Anzahl von Bits der Kompensierdaten und die gleiche Anzahl von unteren Bits der Eingangsdaten addiert, und durch die Anordnung der Kompcnsicrsiromquclle HP mit einer Kapazität entsprechend der vorbestimmten Anzahl von Bits.

Im allgemeinen kann der Addierer 750 ein jti-Bit-Addierer sein, und die positive Kompensierstromquelle 14Pkann eine Kapazität von 2*) haben, wenn Kompensierdaten von Jt j Bits vorliegen.

In der oben erläuterten Weise kann das Ausgangssignal des D/A-Umsetzers 11 mit der in F i g. 2 gezeigten Kennlinie ausreichend kompensiert werden. Es ist noch anzumerken, daß in den Bereichen A-B und E-L in F i g. 2 keine Kompensation erforderlich ist, da eine Änderung entsprechend einer Einheitsgröße lediglich in diesen Bereichen auftritt

Es soll nun der Fall betrachtet werden, in dem die tatsächliche Ausgangskennlinie eines D/A-Umsetzers den durch die ausgezogene Linie n-p-s in F i g. 8 gezeigten Verlauf hat, wobei das analoge Ausgangssignal größer ist als die durch eine gestrichelte Linie angedeutete Kennlinie. In einem derartigen Fall ist das in Fig. 1 gezeigte Ausführungsbeispiel zur Kompensation vorteilhaft. In dem in Fig.8 gezeigten Fall werden Kompensierdaten mit negativem Wert benötigt, und der Kompensier-D/A-Umsetzer 12 in F i g. 1 kann so aufgebaut sein, daß er einen negativen Strom abgibt.

Wenn der Eingangsdatenwert im Bereich R-S in F i g. 8 liegt, kann die in F i g. 3 gezeigte Schaltung für eine Kompensation in der anhand Fig.2 erläuterten Weise eingesetzt werden. Wenn z. B. ein Eingangsdatenwert S eingespeist ist, wird ein Punkt t anstelle des tatsächlichen Ausgangspunktes s gewählt, da in diesem Punkt t das Ausgangssignal gleich ist wie in einem idealen Ausgangspunkt s'. Zu diesem Zweck kann der Eingangsdatenwert 5 kompensiert werden, um einen Eingangsdatenwert Tzu erzeugen. Jedoch bewirkt z. B. bei einem Eingangsdatenwert Q, der im Bereich P-R Siegt, die Kompensation entsprechend der in F i g. 3 gezeigten Schaltung einen kompensierten Eingangsdatenwert U, und es wird kein Ausgangssignal an einem Punkt u' entsprechend diesem Eingangsdatenwert U erhalten. Auch in diesem Fall ist daher ein geeigneter Kompensierer wie bei dem in F i g. 4 dargestellten System erforderlich. Die obige Schwierigkeit kann einfach überwunden werden, indem eine Einrichtung entsprechend den in Fig.4 —7 gezeigten Systemen verwendet wird. Eine derartige Einrichtung wird im folgenden kurz erläutert.

Die Kompensation für den Eingangsdatenwert Q erzeugt den kompensierten Eingangsdatenwert U In F i g. 8, wenn das Ergebnis der Addition im Addierer 75 in F i g. 3 einen negativen Wert liefert. Daher kann eine genaue Kompensation erreicht werden, Indern cine An-Ordnung ähnlich zu Fig.4 verwendet wird, die eine Weiterbildung des Ausführungsbeispiels der Fig.3 zeigt. In F i g. 9 mit einem weiteren Ausführungsbeispiel oder einer Abwandlung des Ausführungsbeispiels der F i g. 4 wird ein Vorzeichensignal 81N, das das Vorzeichen des Ergebnisses der Addition im Addierer 75 angibt (welches Signal »!«-Pegel annimmt, wenn das Ergebnis der Addition negativ ist), in ein Register 76N gespeist, um darin gesetzt zu werden. Eine Stromquelle 14N für negative Kompensation gibt einen negativen

jo Kompensierstrom #_ nur dann ab, wenn ein Wert »1« im Register 76Λ/ aufgezeichnet ist. Ein negativer Daten-Kompensierer 90Λ/ kompensiert das Ausgangssignal 75a des Addierers 75 abhängig davon, ob das Vorzeichensignal 81Nauf »!«-Pegel oder auf »0«-Pegel ist und speist ein Ausgangssignal lOOWVin das Register 71.

Der Betrieb dieses negativen Kompensierers 90W wird im folgenden näher erläutert. Die obigen Gleichungen (1) bis (9) gelten unabhängig von der Tatsache, daß der vom Speicher 73 eingespeiste Kompensierdatenwert ΔΧ negativ ist und der von der negativen Kompensierstromquelle 14Λ/ eingespeiste Kompensierstrom /_ ebenfalls negativ ist, wenn das Vorzeichen genau betrachtet wird. Es sei angenommen, daß Xf/ (5, ?0) das Ausgangssignal 75a des Addierers 75 ist, wenn das Ergebnis der Addition im Addierer 75 negativ ist. Dann ist dieses XiJ (5,10) gegeben durch:

X_n' (5,10) = X"(5,10) + ΔΧ + 64

so wenn das Vorzeichen-Bit ausgenommen wird. Damit dieses X_n' (5,10) mit dem durch Gleichung (9) gegebenen Zie'wert X"(5,10) übereinstimmt, kann

—64—

also der Unterschied zwischen den Gleichungen (9) und (10'), zum Wert von X_n' (5,10) addiert werden, was das Ausgangssignal 75a des Addierers 75 in diesem Zeitpunkt darstellt Es sei darauf hingewiesen, daß Au einen

μ negativen Wert hat.

Der negative Datenkompensierer 90Λ/ kann in einem praktischen Beispiel den in Fig. 10 gezeigten Aufbau haben. Ein negativer Kompensierer 78N addiert den durch Gleichung (U') gegebenen Wert von 4v zu dem

es vom Addierer 75 eingespeister. Eingangssigna! 75s und gibt sein Ausgangssignal 78Na an einen Wähler 8ON ab. Abhängig davon, ob das Vorzeichen-Signal 81N auf »!«-Pegel auf »0«-Pegel ist, tritt das Ausgangssignal

13 14

78Na des Kompensierers 78/V oder das Ausgangssignal spiel wird im folgenden anhand von F i g. 12 näher erläu-

75a des Addierers 75 wahlweise als das Ausgangssignal tert In Fig. 12 addiert ein 4-Bit-Addierer 750 einen

1006Ndes Wählers 8ON auf. Als praktischer Zahlenwert Kompensierdatenwert 72a von 4 Bits, die vom Speicher

giltd_N" — 48fürX₀ — 16. 73 eingespeist sind, und einen Signalteil WOd. der die

Auf die oben beschriebene Weise kann automatisch s unteren 4 Bits eines Eingangsdatensignals 100 darstelli.

eine genaue Kompensation für das Ausgangssignal des und ein Vorzeichen-Signal 820N ähnlich dem Vorzei-

D/A-Umsetzers 11 mit der in Fig.8 gezeigten Kennli- chen-Signal 81N (vgl. Fig.9) wird vom Addierer 750

nie ausgeführt werden. abgegeben, um das Vorzeichen des Ergebnisses der Ad-

Bei dem anhand F i g. 9 beschriebenen Ausführungs- dition anzuzeigen. Das Ausgangssignal 750a des Addiebeispiel sei angenommen, daß Kompensierdaien von 4 io rers 750 wird in das Register 71 zusammen mit einem Bits vorliegen. In einem derartigen Fall tritt ein negati- Signalteil 100c eingespeist, der die oberen 6 Bits des ves Ausgangssigna] vom Addierer 75 auf, wenn das fünf- Eingangsdatensignals 100 angibt Die übrigen Bauteile te Bit und das sechste Bit, die vom höchstwertigen Bit sind die gleichen wie bei dem Ausführungsbeispiel von der Eingangsdaten zählen, beide den Wert »0« haben. Fig.9. Bei dem in Fig. 12 gezeigten Ausführungsbei- und die Addition der unteren 4 Bits der Eingangsdaten 15 spiel wird die Kapazität der negativen Kompensier- und der Kompensierten der 4 Bits führt nicht zum stromquelle 14Nmit X₀ = —16 gewählt Wenn als ErAuftreten eines Oberlaufsignals. Daher haben in diesem gebnis der Addition der Kompensierdaten 72a der 4 Bits Fall das fünfte und das sechste Bit des Ausgangssignals und des unteren 4-Bit-Signaltcils iOOd des Eingangsda-75a des Addierers 75 beide den Wert »!«.Andererseits tensignals 100 im Addierer 750 kein negatives Ausglitt* — —48 für Xa = 16 (vgLoben). Dieses A_n wird 20 gangssignal vom Addierer 750 auftritt, wird das Ausdurch »001110« entsprechend der Binärdarstellung mit gangssignal 750a des Addierers 750 unverändert in die Ausnahme des Vorzeichen-Bits dargestellt, und die Ad- unteren 4 Bit-Stellen des Registers 71 gesetzt Wenn als dition von diesem A_n zum obigen Ausgangssignal 75a Ergebnis der Addition ein negatives Ausgangssignal des Addierers 75 führt dazu, daß das fünfte und das vom Addierer 750 auftritt, wird dieses Ausgangssignal sechste Bit der Eingangsdaten, die ursprünglich den 2s 750a des Addierers 750 in die unteren 4 Bit-Stcllcn des Wert »0« halten und dann im Ausgangssignal 75a des Registers 71 gesetzt und gleichzeitig wird das Register Addierers 75 den Wert »1« annahmen, wiederum zum 76N durch das Vorzeichen-Signal 820N gesetzt, so daß Wert »0« zurückkehren. In einem derartigen Fall kann die Stromquelle I4N gemeinsam mit dem Betrieb des daherdernegativeDatenkompensierer90Nin Fig.9in D/A-Umsetzers 11 betätigbar ist Diese Stromquelle der in Fig. 11 gezeigten Weise vereinfacht werden. In 30 14N hat die Kapazität von X₀ - —16 (vgl. oben) enl-Fig. 11 wird das Ausgangssignal 75a des Addierers 75 sprechend der Anzahl der durch den Addierer 750 zu geteilt in einen Signalteil 756, der die fünfte und die verarbeitenden Bits.

sechste Bit-Stelle der ursprünglichen Eingangsdaten Aus den obigen Erläuterungen folgt, daß das Ausdarstellt und in einen Signalteil 75c der die unteren 4 gangssignal des D/A-Umselzcrs 11 einfach kompensiert Bits darstellt Der erste Signalteil 756 wird durch »11« 15 werden kann durch die Anordnung des Addierers 750. dargestellt, wenn das Vorzeichen-Signal 81N »!«-Pegel der die vorbcstimmic Anzahl von Bits der Kompensierannimmt Ein derartiger Signalteil 756 wird in ein Signal daten und die gleiche Anzahl der unteren Bits der Einmit »00« in einem negativen Setz-Glied 79N umgesetzt gangsdaten addiert, und weiterhin durch die Anordnung um als Ausgangssignal 79Na des Gliedes 79N aufzutre- der Kompensierstromquelle 14N mit der Kapazität entten. Wenn andererseits das Vorzeichen-Signal 81N auf 40 sprechend der vorbestimmten Anzahl von Bits. »O«-Pegel ist, tritt der Signalteil 756 unverändert als das Im allgemeinen kann der Addierer 750 ein Jt₃-BiI-Ad-Ausgangssignal 79Na des Setz-Gliedes 79N auf. Der dierer sein, und die negative Kompensierstromquelle letzte Signalteil 75c, der das Ergebnis der Addition der 14N kann eine Kapazität von 2*j aufweisen, wenn Kornunteren 4 Bits darstellt wird nicht in das Setz-Glied 79N pensicrdaten von kj Bits vorliegen, wie dies bereits oben eingespeist und bleibt so in der ursprünglichen Form. 45 für die positive Kompensation erläutert wurde. Die Kombination des Ausgangssignals 79Na des Setz- Die anhand der F i g. 9 und 12 beschriebenen Ausfüh-Gliedes 79N und des Signalteils 75c des Ausgangssi- rungsbcispicle sind so aufgebaut, daß ein negativer gnals 75a wird als kompensierter Eingangsdatenwert Kompensierdatenwert am Addierer 75 bzw. 750 für die 100 WV der unteren 6 Bits in das in F ig. 9 gezeigte Regi- Kompensation eines Eingangsdatenwertes liegt Desster 71 eingespeist so halb sollte das Vorzeichen-Bit plus der Kompcnsations-

Der negative Datenkompensierer 9ON ist nicht erfor- datenwert von 4 Bits das Ausgangssignal 72a des Spei-

derlich, wie dies für die positive Kompensation erläutert chers 73 sein.

wurde, wenn die negative Kompensierstromquelle 14N Aus den obigen Erläuterungen folgt, daß jede ge-

so aufgebaut ist, daß eine Kapazität mit Xo — —64 wünschte positive Kompensation mit dem in Fig.4

vorliegt 55 oder 7 dargestellten Ausführungsbeispiel ausführbar ist

Weiter oben wurde erläutert, daß eine genaue Daten- und daß jede gewünschte negative Kompensation mit kompensation selbst dann ausgeführt werden kann, dem in Fig.9 oder 12 gezeigten Ausfuhrungsbeispiel wenn ein negatives Ausgangssignal als Ergebnis einer durchgeführt werden kann. Daher können diese vier Kompensation der Eingangsdaten vom Addierer 75 auf- Ausführungsbeispiele geeignet zusammengefaßt wertritt, μ den, wenn eine positive Kompensation und eine negati-Bei dem in Fig.9 dargestellten Ausführungsbeispiel ve Kompensation für das Ausgangssignal eines D/A-wird die negative Kompensierstromquelle 14Λ/lediglich Umsetzers benötigt werden. In diesem Fall wird eine bei Auftreten eines negativen Ausgangssignals vom negative Kompcnsicrstromquelle für die negative Kom-(i-Bit-Addierer 75 verwendet, jedoch kann diese Strom- pcnsation und eine positive Kompensicrstromquellc für quelle 14Nauch für andere Zwecke verwendbar aufgc- 65 die positive Kompensation verwendet Jedoch können baut sein, und ein derartiger Aufbau kann den Aufwand diese beiden Stromquellen geeignet in einem D/A-Umfürdas D/A-Umsetz-System verringern. sclz-Sysiem zusammengefaßt werden, so daß der Auf-Ein entsprechend abgewandeltes Ausführungsbei- bau des Systems weiter vereinfacht wird. Ein Ausfüh-

rangsbeispicl hierfür wird im folgenden nühcr erläutert Der Betrieb der für die negative Kompensation geeigneten Ausführungsbeispiele ist vollkommen symmetrisch zum Betrieb der für die positive Kompensation vorgesehenen Ausführungsbeispiele. Jedoch kann die Ausgangs-Kennlinie eines D/A-Umsetzers, für den eine negative Kompensation erforderlich ist, in diejenige umgewandelt werden, für die eine positive Kompensation benötigt wird. Es sei z. B. angenommen, daß ein D/A-Umsetzer eine Ausgangskennlinie aufweist, wie diese durch die angezogene Linie a-b-e-p-s in Fig. 13 gezeigt ist. Dann kann das Liniensegment p-s entsprechend dem Eingangsdatenbereich P-S in die Stelle eines Liniensegments p"-s" verschoben werden, wenn in diesem Bereich kontinuierlich ein negativer Kompensierstrom eingespeist wird. Daher kann auf dieser neuen Kennlinie eine positive Kompensation erfolgen.

Ein für diesen Zweck geeignetes Ausführungsbeispiel wird im folgenden anhand F i g. 14 näher beschrieben. In Fig. 14 wird ein Vorzeichen-Bit-Signal 830, das das Vorzeichen-Bit darstellt, das zu einem Kompensierdatenwert 72a addiert ist, der aus dem Speicher 73 gelesen ist und vom Register 72 abgegeben wird, in das Register 76/V eingespeist und gesetzt, um die negative Kompensierstromquelle \AN zu betätigen. Wenn ein Eingangsdatenwert im Bereich PSm F i g. 13 liegt, ist der Kompensierdatenwert 72a negativ, und das Vorzeichen-Bit hat den Wert »1«. Diese negative Kompensierstromquelle 14Λ/ ändert den tatsächlichen Ausgangskennlinienbereich p-s in den neuen Ausgangskennlinienbereich p"-s". Als Folge einer derartigen Änderung der Ausgangskennlinie des D/A-Umsctzers 11 mittels der negativen Kompensierstromquelle XAN benötigt der schehibare Ausgangsbereich p"-s" des D/A-Umsetzers 11 nunmehr eine positive Kompensation. Folglich kann die Schaltung aus dem Addierer 750, dem Register 76P und der positiven Kompensierstromquelle 14P (vgl. F i g. 7) verwendet werden, um eine positive Kompensation auszuführen, so daß ein idealer Ausgangskcnnlinienbcrcich p'-s' aufgrund des Bereiches p"-s" entsteht. In diesem Fall kann der Datenteil eines Kompensierdatenwertes, d. h. der Teil mit Ausnahme des Vorzeichen-Bits, der im Speicher 73 gespeichert ist, als positiver Wert angesehen werden, so daß er direkt für die Kompensation verwendbar ist. Zu diesem Zweck kann das Vorzeichen-Bit auf »0« zurückgesetzt werden, und ein derartiger Kompensierdatenwert kann in den Addierer 750 eingespeist werden, oder es kann kein Vor/cichcn-Bit eingespeist werden. Wenn z. B. die Kompensiergröße im allgemeinen durch —ΔΧ ausgedrückt wird, ist das Vorzeichen-Bit »1« + (16 — ΔΧ)\νη Speicher 73 gespeichert, so daß der Kompensierdatenwert zur Kompensation von höchstens 4 Bits verwendbar ist. Wenn andererseits die Kapazität der negativen Kompensicrstromquelle 14Λ/ allgemein mit -X₀ ausgedrückt wird, so beträgt die Größe der positiven Kompensation Χα—ΔΧ für den Kennlinienbereich p"-5"in Fig. 13. Mit X_n = 16 kann daher der Datenteil (16 — ΔΧ)der im Speicher 73 gespeicherten Kompensationsdaten ausreichend für die positive Kompensation eines Eingangsdatenwertes im w) Bereich p-s entsprechend dem Kcnniinicnbereieh p"-s" verwendet werden. Im allgemeinen kann die negative Koinpcnsierstromquelle 14Λ/ eine Kapazität von 2*i aufweisen, wenn der Kompensierdatenwert von k, Bits für die negative Kompensation verwendet wird.

Daraus folgt, daß die gewünschte negative Kompensation durch die in Fig. 14 gezeigte Anordnung ausgeführt werden kann. Vorzugsweise kann die in Fig. 14 gezeigte Schaltung direkt für die positive Kompensation eingesetzt werden. Daraus folgt, daß der in F i g. 14 dargestellte Aufbau direkt für einen D/A-Umsetzer anwendbar ist, der ein Ausgangssignal erzeugt, für das eine positive Kompensation und eine negative' Kompensation erforderlich sind, wie dies in Fig. 13 dargestellt ist

Ein einer positiven Kompensation zu unterwerfender Ausgangskennlinienbereich kann in einen einer negativen Kompensation zu unterwerfenden Ausgangskennlinienbereich umgewandelt werden, und ein derartiger Kennlinicnbercich kann mittels einer negativen Kompensation vollkommen entgegengesetzt zu dem Fall verarbeitet werden, daß ein Ausgangskennlinienbereich, der einer negativen Kompensation zu unterwerfen ist, in einen Ausgangskennlinienbereich umgesetzt wird, der einer positiven Kompensation zu unterwerfen ist. In einem derartigen Fall werden die negative und die positive Kompensierstromquelle 14Λ/ und 14P in F i g. 14 durch eine positive bzw. eine negative KompensierstromqueUe !4P bzw. 14N ersetzt, um den positiven Kompensierstrom von der Stromquelle 14P abzugeben, wenn der Kompensierdatenwert positiv ist, und der Kompensierdatenwert mit dem auf »1«. gesetzten Vorzeichen-Bit kann an den Addierer 750 abgegeben werden.

Aus den obigen Erläuterungen zahlreicher Ausführungsbeispiele der Erfindung folgt, daß sich diese dadurch auszeichnet, daß bestimmte obere Bits der Eingangsdaten als ein Adreß-Signal verwendet werden, und daß ein eine Kompensiergröße bei jeder derartigen Adresse aufzeichnender Speicher vorgesehen ist, um den erforderlichen Kompensierdatenwert gemeinsam mit der Einspeisung des Eingangsdatenwertes zu erhalten. Damit kann aus D/A-Umsetzern geringer Genauigkeit ein D/A-Umsetz-System hoher Genauigkeit aufgebaut werden. Bei den obigen Ausführungsbeispielen der Erfindung binäre Kompensierdatenwerte weiterer unterer Bits neben den unteren 4 Bits für die Kompensation vorbereitet werden, und ein entsprechender D/AUmsetzer kann zusätzlich vorgesehen sein, um den Linearitätsfehler unter V₂ LSB zu verringern.

Bei der tatsächlichen D/A-Umsetzung nehmen der A/D-Umsetzer 61, der Strom-Spannungs-Umsetzer 10 und der Digital-Addierer 74 bei der p/A-Umsetzung nicht teil, sobald die erforderlichen Kompensierdaten im Speicher 73 aufgezeichnet sind. Daher können diese Bauteile lediglich für den oben erläuterten Zweck vorgesehen und vom System während des Prozesses der D/A-Umsetzung der Eingangsdaten durch die übrigen Bauteile abgetrennt werden.

Obwohl sich die obigen Ausführungsbeispiele der Erfindung insbesondere auf das automatische Schreiben von Kompensierdaten in den Speicher mittels des A/D-Umsctzers und Addierers beziehen, können die Kompensierdaten auch automatisch in den Speicher durch jede andere geeignete Einrichtung oder von Hand in den Speicher eingeschrieben werden.

Hierzu 12 Blatt Zeichnungen

Claims

1 2 , 6. Digital/Analog-Umsetz-System nach Anspruch Patentansprüche: 5, dadurch gekennzeichnet, daß die Stromquelle eine Konstantstromquelle (14P) mit positivem Ausgangs-

1. Digital/Analog-Umsetz-System zum Umsetzen strom (i+) ist (F i g. 4,7).

von Digitalsignalen aus π höhenvertigen und m nie- 5 7. Digital/Analog-Umsetz-System nach Anspruch derwertigen Bits in Analogsignale mit einem Einga- 5, dadurch gekennzeichnet, daß die Stromquelle eine bewerk zum Eingeben der umzusetzenden Digitals'!- Konstantstromquelle (\AN) mit negativen Ausgnale, mit einem D/A-Umsetzer zum Umwandeln gangsstrom(/_)ist(Fig.9,12). der Digitalsignale aus dem Eingabewerk in Analog- 8. Digital/Analog-Umsetz-System nach \nspruch signale, mit einem Ausgabewerk zum Ausgeben von 10 5 oder 6, dadurch gekennzeichnet, daß an den Spei-Analogsignalen aus dem D/A-Umsetzer und mit ei- eher (73) zusätzlich eine zweite Stromquelle (14/vy nem Kompensierwerk zum Korrigieren der Analog- mit negativem Ausgangsstrom für die Abgabe eines signale aus dem D/A-Umsetzer mittels Korrektursi- einem negativen Kompensierdatenwert entspregnalen, dadurch gekennzeichnet, daß das chenden analogen Signals (L·) an das Ausgabewerk Kompensierwerk in einem mit dem Eingabewerk ti (10) vorgesehen ist (71) verbundenen Speicher (73) für jedes umzuset zende Digitalsignal (100) unter der Adresse von des-

sen π höherwertigen Bits einen Kompensierdatenwert enthält und diesen zusammen mit den höher-

wertigec rind den niederwertigen Bits des jeweils 20 Die Erfindung betrifft ein Digital/Analog-Umsetz-Sy-

umzuseteanden Digitalsignals in analoger Form an stern, wie es im Oberbegriff des Patentanspruchs 1 an-

das Ausgabewerk (10) gelangen läßt gegeben ist.

2. Digital/Analog-Umsetz-System nach Anspruch Ein Digital/Analog-Sys tem dieser Art ist in IBM-1, dadurch gekennzeichnet, daß der Speicher (73) zur Technical Disclosure Bulletin, Nr. 8. Januar 1976, Seiten Einspeicherung der Kompensierdatenwcrte (73a^ 25 2538 bis 2539 beschrieben. Bei diesem bekannten Syunter den π höherwertigen Bits (100a,) der Digitalsi- stern ist eine automatische Kompensation von Umsetgnale (100) entsprechenden Adressen mit einem Re- zungsfehiern in des Weise vorgesehen, daß zum einen chenwerk (74) verbunden ist, das an einem ersten der Nullpunkt und zum anderen der mögliche Höchst-Eingang mit dem jeweiligen Digitalsignal (100) und wert für das Ausgangssignal einer automatischen Überan einem zweiten Eingang mit dem Ausgangssignal 30 prüfung und Nacheinstellung unterzogen werden. Eine eines vom Ausgabewerk (10) mit dem zugehörigen Berücksichtigung von Abweichungen der Kennlinie des unkompensierten Analogsignal gespeisten A/D- Umsetzers zwischen diesen beiden Endpunkten ist da-Umsetzers (61) beaufschlag-: wird und an den Spei- gegen nicht vorgesehen, und ebenso findet keine Becher (73) jeweils die Differenz zwischen seinen bei- rücksichtigung, daß sich die Genauigkeit der D/A-Umden Eingangssignalen als Kor.pensierdatenwert ab- 35 sctzung mit der Zeit aufgrund von Änderungen in den gibt einzelnen Baustufen verschlechtern kann.

3. Digital/Analog-Umsetz-System nach Anspruch Weiter ist aus der DE-AS 25 49 222 eine digitale 1 oder 2, dadurch gekennzeichnet, daß das Kompen- Schaltungsanordnung zur Linearisierung nicht linearer sierwerk im Anschluß an den Speicher (73) einen Geberkennlinien bekannt, die einen Festwertspeicher zweiten D/A-Umsetzer (12) aufweist, der den jewei- 40 enthält, aus dem Korrekturwerte entnommen werden ligen Kompensierdatenwert parallel zu dem analo- können, um eine systematische Nichtlinearität der Gegen Ausgangssignal (k) aus dem direkt vom Einga- berkennlinie dahingehend auszugleichen, daß die ausbewerk (71) mit dem jeweils umzusetzenden Digital- gangsseitig erhaltenen Digitalwerte wenigstens in etwa signal (100) gespeisten ersten D/A-Umsetzer (11) als einem linearen Verlauf entsprechen.

analoges Signal i₀') an das Ausgabewerk (10) abgibt. 45 Eine Berücksichtigung von sich aus Kennlinienfehlern

4. Digital/Analog-Umsetz-System nach Anspruch und insbesondere aus zeitlichen Änderungen innerhalb 1 oder 2, dadurch gekennzeichnet, daß das Kompen- der Schaltung selbst ergebenden Abweichungen im Ansierwerk im Anschluß an den Speicher (73) einen Zeigeergebnis ist bei dieser Schaltungsanordnung je-Addierer (75) aufweist, der den Kompensierdaten- doch nicht vorgesehen.

wert vorzeichenrichtig zu den m niederwertigen Bits 50 Schließlich sind in Electronic Design, 1974, Nr. 7, des jeweils umzusetzenden Digitalsignals (100) hin- 1. April, Seiten 64 bis 69 noch die Grundparameter anzufügt und gemeinsam damit an den außerdem und gegeben, anhand deren die Qualität von A/D-Wandlern parallel dazu mit den η höherwertigen Bits des um- bzw. von D/A-Wandlern überprüft werden kann. In diezusetzenden Digitalsignals (100) gespeisten D/A- sem Zusammenhang werden zwar Meßmethoden für Umsetzer(100) abgibt 55 die Überprüfung dieser einzelnen Parameter genannt,

5. Digital/Analog-Umsetz-System nach Anspruch irgendwelche Angaben über die Möglichkeit einer Kor-4, dadurch gekennzeichnet, daß das Kompensier- rektur von bei einer solchen Überprüfung etwa festgewerk im Anschluß an den Addierer (75) einen einer- stellten Fehlern werden dagegen nicht gemacht, und seits mit dessen Ausgangssignal und andererseits mit insbesondere wird kein Weg für eine automatische Koreinem bei Überschreiten der Datenkapazität im Ad- eo rektur solcher Fehler gewiesen.

dierer (7S) abgegebenen Überlaufsignal (SiP) ge- Der Erfindung liegt die Aufgabe zugrunde, ein Digi-

speisten Datenkompensierer (90P) für die Abgabe tal/Analog-Umsetz-System der eingangs erwähnten Art

des überlaufbereinigten Additionsergebnisses so auszubilden, daß es unter Wahrung der Möglichkeit

(lOQbP) an den D/A-Umsetzer (11) und eine allein einer Ausbildung in Form eines Moduls oder einer inte-

mit dem Überlaufsignal (81 P) gespeiste Stromquelle 65 grierten Schaltung eine hohe Genauigkeit des Umsctz-

(14P; \4N) für die Abgabe eines dem Überlauf ent- Vorganges über den gesamten Signalbcrcich gewährlci-

sprechenden analogen Signals (Ζ.:/-) an eins Ausgii- stcn und insbesondere iiuch im Laufe der Betricbs/.cil

bewerk(10)aufweist(Fig.4,7,9,12). auftretende Änderungen und Fehler in der Kennlinie