JPS5897918A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPS5897918A JPS5897918A JP19661181A JP19661181A JPS5897918A JP S5897918 A JPS5897918 A JP S5897918A JP 19661181 A JP19661181 A JP 19661181A JP 19661181 A JP19661181 A JP 19661181A JP S5897918 A JPS5897918 A JP S5897918A
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- JP
- Japan
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- bit
- signal
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル信号をアナログ信号に変換するＤ
／ Ａ変換器に関し、その目的とするところは分解能の
低いＤ／Ａ変換器を複数個組み合わせて所期の性能を得
るようにすると共に、補正量を自動的に決定して記憶す
る機能を備えたＤ／Ａ変換器を提供するものである。
／ Ａ変換器に関し、その目的とするところは分解能の
低いＤ／Ａ変換器を複数個組み合わせて所期の性能を得
るようにすると共に、補正量を自動的に決定して記憶す
る機能を備えたＤ／Ａ変換器を提供するものである。
一般に、高分解能のＤ／Ａ変換器は価格が相当に高いも
のであるから、従来、単一の高分解能のものを使用する
代りにそれよりも分解能は低いが価格の虞ではるかに有
利なビット数の少ないＤ／Ａ変換器を複数−組み合わせ
て所期の性能を実現しようとする回路が提案されてきた
が分解能及び取り扱いの点で種々の問題があり、満足の
いくものでなかった。本発明では低分解能のＤ／Ａ変換
器が持つ誤差を補正するために補正量を内部で自動的に
決定し、記憶する機能を備えたものでその実施例に従っ
て説明する。
のであるから、従来、単一の高分解能のものを使用する
代りにそれよりも分解能は低いが価格の虞ではるかに有
利なビット数の少ないＤ／Ａ変換器を複数−組み合わせ
て所期の性能を実現しようとする回路が提案されてきた
が分解能及び取り扱いの点で種々の問題があり、満足の
いくものでなかった。本発明では低分解能のＤ／Ａ変換
器が持つ誤差を補正するために補正量を内部で自動的に
決定し、記憶する機能を備えたものでその実施例に従っ
て説明する。
第１図は、本発明の一実施例を示す１６ ビット精度
のＤ／Ａ変換器のブロック図である。従来の１個１６ビ
ツトＤ／Ａ変換器に対し、本発明では上位８ピツ）Ｄ／
Ａ変換器（１）及び下位８ピノ）Ｄ／Ａ変換器（３）と
で１６ ピットのＤ／Ａ変換器を構成し、上位８ピツ）
Ｄ／Ａ変換器（１）が１６ビツト精度のＤ／Ａ変換器の
上位８ピット部分に較べて精度が低いために誤差を生じ
、その誤差を補正するために誤差に対応した誤差データ
を記憶する記憶装置（８）と、該記憶装置（８）から読
み出された上位８ピツトの誤差データをアナログ量に変
換するための補正用８ピツ）Ｄ／Ａ変換器（２）とを備
え、誤差を検出するための保持回路（４）、逐次比較レ
ジスタ（７）ゲート回路（６）、記憶装置（８）、カウ
ンタ回路（９）及び下位データ発生器αυに対して必要
な制御信号を供給するコントロール回路αυ、カウンタ
回路α邊を具備している。
のＤ／Ａ変換器のブロック図である。従来の１個１６ビ
ツトＤ／Ａ変換器に対し、本発明では上位８ピツ）Ｄ／
Ａ変換器（１）及び下位８ピノ）Ｄ／Ａ変換器（３）と
で１６ ピットのＤ／Ａ変換器を構成し、上位８ピツ）
Ｄ／Ａ変換器（１）が１６ビツト精度のＤ／Ａ変換器の
上位８ピット部分に較べて精度が低いために誤差を生じ
、その誤差を補正するために誤差に対応した誤差データ
を記憶する記憶装置（８）と、該記憶装置（８）から読
み出された上位８ピツトの誤差データをアナログ量に変
換するための補正用８ピツ）Ｄ／Ａ変換器（２）とを備
え、誤差を検出するための保持回路（４）、逐次比較レ
ジスタ（７）ゲート回路（６）、記憶装置（８）、カウ
ンタ回路（９）及び下位データ発生器αυに対して必要
な制御信号を供給するコントロール回路αυ、カウンタ
回路α邊を具備している。
この実施例の場合、補正用８ピツ）Ｄ／Ａ変換器（２）
と下位８ピツ）Ｄ／Ａ変換器（３）に対する重み付けは
、上位８ビツトＤ／Ａ変換器（１）の出力な１としたと
き、２−８＝２５６−１とされる。重み付けは各Ｄ／Ａ
変換器（１）、（２）、（３）内で行なうこともできる
し、各Ｄ／Ａ変換器（１）、（２）、（３）の出力に操
作を加えることによっても行なうことができる。以下、
記憶装置（８）への誤差データの書き込み動作を第１図
に従って説明する。
と下位８ピツ）Ｄ／Ａ変換器（３）に対する重み付けは
、上位８ビツトＤ／Ａ変換器（１）の出力な１としたと
き、２−８＝２５６−１とされる。重み付けは各Ｄ／Ａ
変換器（１）、（２）、（３）内で行なうこともできる
し、各Ｄ／Ａ変換器（１）、（２）、（３）の出力に操
作を加えることによっても行なうことができる。以下、
記憶装置（８）への誤差データの書き込み動作を第１図
に従って説明する。
最初にカウンタ回路（９）より上位８ピツトＤ／Ａ変換
器（１）に８ピツトのディジタル信号ｒ ｏｏｏ。
器（１）に８ピツトのディジタル信号ｒ ｏｏｏ。
００００ Ｊを入力し、下位８ビツトＤ／Ａ変換器（３
）には下位データ発生器００より８ピツトのディジタル
信号ｒ １１１１１１１１ Ｊを入力する。またこの
とき、補正用８ピツ）Ｄ／Ａ変換器（２）にはコントロ
ール回路ａυからの信号によりゲート回路（６）を開き
、同時に８ビツトのディジタル信号ｒ ０００００００
１ Ｊをカウンタ回路αりより入力する。そして各Ｄ／
Ａ変換器（１）、（２）、（３）によりＤ／Ａ変換され
た信号は加算され、理論上 ｒ （１０００００００１１１１１１１１Ｊ 十ｒ ０
００００００００００００００１ Ｊ・・−・・（１）
１のアナログ信号が得られる。このアナログ信号は比較
器（５）へ入力されると共に、保持回路（４）でコント
ロール回路０υからの制御信号により一担保持される。
）には下位データ発生器００より８ピツトのディジタル
信号ｒ １１１１１１１１ Ｊを入力する。またこの
とき、補正用８ピツ）Ｄ／Ａ変換器（２）にはコントロ
ール回路ａυからの信号によりゲート回路（６）を開き
、同時に８ビツトのディジタル信号ｒ ０００００００
１ Ｊをカウンタ回路αりより入力する。そして各Ｄ／
Ａ変換器（１）、（２）、（３）によりＤ／Ａ変換され
た信号は加算され、理論上 ｒ （１０００００００１１１１１１１１Ｊ 十ｒ ０
００００００００００００００１ Ｊ・・−・・（１）
１のアナログ信号が得られる。このアナログ信号は比較
器（５）へ入力されると共に、保持回路（４）でコント
ロール回路０υからの制御信号により一担保持される。
また、比較器（５）では保持回路（４）を通った信号と
直接Ｄ ／ Ａ変換器（１）、（２）、（３）からの合
成された信号との同一信号が入力され比較器（５）から
一致信号がコントロール回路α１）及び逐次比−較レジ
スタ（７）に入力される。このとき、コントロール回路
０１）ではゲート回路（６）、カウンタ回路α２に制御
信号を送り、ゲート回路（６）はそのままであり、カウ
ンタ回路ａ湯はリセットされる。
直接Ｄ ／ Ａ変換器（１）、（２）、（３）からの合
成された信号との同一信号が入力され比較器（５）から
一致信号がコントロール回路α１）及び逐次比−較レジ
スタ（７）に入力される。このとき、コントロール回路
０１）ではゲート回路（６）、カウンタ回路α２に制御
信号を送り、ゲート回路（６）はそのままであり、カウ
ンタ回路ａ湯はリセットされる。
次に、カウンタ回路（９）から上位８ピツトＤ／Ａ変換
器（１）に、最小桁に１ビツト（ＩＬＳＢ）加えたディ
ジタル信号ｒ ０００００００１ Ｊを入力し、下位
８ビツトＤ／Ａ変換器（３）には下位データ発生器（１
（ＩＩより８ビツトのディジタル信号ｒ ００００００
００ Ｊを入力して、補正用８ビツトＤ／Ａ変換器（２
）にはコントロール回路αυからの制御信号によりカウ
ンタ回路０２）から８ビツトのディジタル信号ｒ ｏｏ
ｏ。
器（１）に、最小桁に１ビツト（ＩＬＳＢ）加えたディ
ジタル信号ｒ ０００００００１ Ｊを入力し、下位
８ビツトＤ／Ａ変換器（３）には下位データ発生器（１
（ＩＩより８ビツトのディジタル信号ｒ ００００００
００ Ｊを入力して、補正用８ビツトＤ／Ａ変換器（２
）にはコントロール回路αυからの制御信号によりカウ
ンタ回路０２）から８ビツトのディジタル信号ｒ ｏｏ
ｏ。
０ｎｔｏ Ｊをゲート回路（６）を通して入力する。
このときの合成出力は理論上
ｒ ０００００００１００００００００ Ｊ ＋ ｒｏ
ｏｏｏ ０００００［１００００００Ｊ・・−・・（２
）のアナログ信号が得られる。
ｏｏｏ ０００００［１００００００Ｊ・・−・・（２
）のアナログ信号が得られる。
このとき、保持回路（４）にはコントロール回路θ１）
から制御信号が入力されないため、アナログ信号は比較
器（５）にのみ入力される。そして、比較器（５）では
以前に保持回路（４）で保持されていたアナログ信号と
上記のアナログ信号とが比較されて、一致信号あるいは
不一致信号として、より大きい場合の大信号及び、より
小さい場合の小信号がコントロール回路ａυ及び逐次比
較レジスタ（力に入力される。
から制御信号が入力されないため、アナログ信号は比較
器（５）にのみ入力される。そして、比較器（５）では
以前に保持回路（４）で保持されていたアナログ信号と
上記のアナログ信号とが比較されて、一致信号あるいは
不一致信号として、より大きい場合の大信号及び、より
小さい場合の小信号がコントロール回路ａυ及び逐次比
較レジスタ（力に入力される。
このときの比較器（５）に入力される両アナログ信号が
等しい場合にはカウンタ回路（９）の出力信号で記憶装
置（８）の番地を指定し、補正量を記憶して、等しくな
い場合には比較器（５）からの不一致信号によってコン
トロール回路ａＯから、ゲート回路（６）Ｋはカウンタ
回路ａ２からのディジタル信号に対してゲートを閉じる
と共に、逐次比較レジスタ（７）からのディジタル信号
を入力するためのゲート回路（６）を開く制御信号が出
力される。また、カウンタ回路０２はコントロール回路
（Ｉυからの制御信号によりリセットされる。比較器（
５）から逐次比較レジスタ（７）に入力された不一致信
号により、逐次比較レジス′り（力が動作する。
等しい場合にはカウンタ回路（９）の出力信号で記憶装
置（８）の番地を指定し、補正量を記憶して、等しくな
い場合には比較器（５）からの不一致信号によってコン
トロール回路ａＯから、ゲート回路（６）Ｋはカウンタ
回路ａ２からのディジタル信号に対してゲートを閉じる
と共に、逐次比較レジスタ（７）からのディジタル信号
を入力するためのゲート回路（６）を開く制御信号が出
力される。また、カウンタ回路０２はコントロール回路
（Ｉυからの制御信号によりリセットされる。比較器（
５）から逐次比較レジスタ（７）に入力された不一致信
号により、逐次比較レジス′り（力が動作する。
逐次比較レジスタ（力には８ビツトのレジスタが設けら
れており、最大桁から補正値を決定していく。
れており、最大桁から補正値を決定していく。
すなわち、まず、ｒ １０００００００ Ｊのディジタ
ル信号が出力され、ゲート回路（６）を介して補正用８
ピノ） Ｄ／Ａ変換器（２）に入力され、アナログ信号
に変換されて他の８ビツトＤ／Ａ変換器（１）、（３）
の出力するアナログ信号と合成され、比較器（５）に入
力され、比較器（５）の出力が一致信号の場合には「１
０００００００ Ｊのディジタル信号が□記憶装置ｒ
８）に記憶され、不一致であって大信号の場合は最大桁
を１０」にして次の桁を「１」にしたｒ ０１００００
００Ｊのディジタル信号を出力し、また、小信号の場合
は最大桁をそのままにして次の桁を「１」にしたｒ １
１００００００ Ｊのディジタル信号を出力し、補正用
８ビツトＤ／Ａ変換器（２）に入力する。以後、上記と
同様の動作をして（１）式と（２）式との値が一致する
まで行ない、（１）式と（２）式で表わされる演算結果
が等しくなった時点で、比較器（５）からコントロール
回路０υに入力される一致信号により、コントロール回
路ａυから記憶装置（８）に制御信号を送ることにより
、その時点での逐次比較レジスタ（力の出力８ビットデ
ィジタル信号が誤差データとして記憶装置（８）にカウ
ンタ回路（９）の出力信号を番地として格納される。そ
の後、コントロール回路ａυからの制御信号によりゲー
ト回路（６）は逐次比較レジスタ（７）からのディジタ
ル信号を通過させないようにゲートを閉じると共に、カ
ウンタ回路ａ２）からのディジタル信号を通過させるた
めに、ゲート回路（６）を開く制御信号がコントロール
回路０υから出力され、また逐次比較レジスタ（力はコ
ントロール回路αυからの信号によりリセットされる。
ル信号が出力され、ゲート回路（６）を介して補正用８
ピノ） Ｄ／Ａ変換器（２）に入力され、アナログ信号
に変換されて他の８ビツトＤ／Ａ変換器（１）、（３）
の出力するアナログ信号と合成され、比較器（５）に入
力され、比較器（５）の出力が一致信号の場合には「１
０００００００ Ｊのディジタル信号が□記憶装置ｒ
８）に記憶され、不一致であって大信号の場合は最大桁
を１０」にして次の桁を「１」にしたｒ ０１００００
００Ｊのディジタル信号を出力し、また、小信号の場合
は最大桁をそのままにして次の桁を「１」にしたｒ １
１００００００ Ｊのディジタル信号を出力し、補正用
８ビツトＤ／Ａ変換器（２）に入力する。以後、上記と
同様の動作をして（１）式と（２）式との値が一致する
まで行ない、（１）式と（２）式で表わされる演算結果
が等しくなった時点で、比較器（５）からコントロール
回路０υに入力される一致信号により、コントロール回
路ａυから記憶装置（８）に制御信号を送ることにより
、その時点での逐次比較レジスタ（力の出力８ビットデ
ィジタル信号が誤差データとして記憶装置（８）にカウ
ンタ回路（９）の出力信号を番地として格納される。そ
の後、コントロール回路ａυからの制御信号によりゲー
ト回路（６）は逐次比較レジスタ（７）からのディジタ
ル信号を通過させないようにゲートを閉じると共に、カ
ウンタ回路ａ２）からのディジタル信号を通過させるた
めに、ゲート回路（６）を開く制御信号がコントロール
回路０υから出力され、また逐次比較レジスタ（力はコ
ントロール回路αυからの信号によりリセットされる。
続いて、カウンタ回路（９）より上位８ビツトのＤ／Ａ
変換器（１）に８ビツトのデジタル信号ｒ ’ｏｏｏ。
変換器（１）に８ビツトのデジタル信号ｒ ’ｏｏｏ。
０００１ Ｊを入力し、下゛位８ビットのＤ／Ａ変換
器（３）には下位データ発生器師より８ピントのディジ
タル信号ｒ １１１１１１１１ Ｊを入力する。また
補正用Ｄ／Ａ変換器（２）にはコントロール回路０υか
らの制御信号によりカウンタ回路０湯から８ビットディ
ジタル信号ｒ ０００００００１ Ｊを人、力する。
器（３）には下位データ発生器師より８ピントのディジ
タル信号ｒ １１１１１１１１ Ｊを入力する。また
補正用Ｄ／Ａ変換器（２）にはコントロール回路０υか
らの制御信号によりカウンタ回路０湯から８ビットディ
ジタル信号ｒ ０００００００１ Ｊを人、力する。
従ってこのとき理論上
ｒ Ｏ［１０００，ｎ０１１１１１１１１１ Ｊ ＋
ｒ ０００００００００００００００１」・・・・・・
（３）４のアナログ信号が得られる。
ｒ ０００００００００００００００１」・・・・・・
（３）４のアナログ信号が得られる。
次に上記と同様にして、
ｒ ［１ｎｎＯ００１０００００００００Ｊ’ ＋ ｒ
００００ （１００００００００００ｎ Ｊ・・・・
・・ （４）のアナログ信号を発生して（３）式、（４
）式で表わされるアナログ信号を比較し、上記と同様の
方法により結果を誤差データとして記憶装置（８）に格
納する。
００００ （１００００００００００ｎ Ｊ・・・・
・・ （４）のアナログ信号を発生して（３）式、（４
）式で表わされるアナログ信号を比較し、上記と同様の
方法により結果を誤差データとして記憶装置（８）に格
納する。
以後、同様の方法により上位８ビツトがｒ １１１１１
１１１ Ｊになるまで繰返して誤差データを記憶装置
（８）に格納していく。なお、各動作はすべてコントロ
ール回路ａ、υからの信号に同期して行なわれている。
１１１ Ｊになるまで繰返して誤差データを記憶装置
（８）に格納していく。なお、各動作はすべてコントロ
ール回路ａ、υからの信号に同期して行なわれている。
以上の記憶装置（８）への誤差データの格納は複数個の
低分解能Ｄ／Ａ変換器を備えた１６ビソ）Ｄ／Ａ変換器
の内部で自動的に行なわれ外部比較基準を必要としない
ものである。
低分解能Ｄ／Ａ変換器を備えた１６ビソ）Ｄ／Ａ変換器
の内部で自動的に行なわれ外部比較基準を必要としない
ものである。
そして、記憶装置（８）へ補正量として誤差データが格
納された後の１６ビツトＤ／Ａ変換器としての動作ハ１
６ピツトデイジタル入力のうち上位８ビツトは上位８ビ
ツトＤ／Ａ変換器（１）に入力されると共に、記憶装置
（８）の番地を指定する。指定された番地の誤差データ
が記憶装置（８）から読み出されて、補正用８ビツトＤ
／Ａ変換器（２）へ入力される。また、１６ピノトデイ
ジタル入力のうち下位８ビツトは下位８ビツトＤ／Ａ変
換器（３）Ｋ入力される。各Ｄ／Ａ変換器（１）、（２
）、（３）に入力されたディジタル信号はアナログ信号
にｆ換され、上位ピット及び下位ビットに対応するよう
重み付けがなされた後に、合成され１６ビソトデイジタ
ル入力に対応したアナログ出力が得られる。
納された後の１６ビツトＤ／Ａ変換器としての動作ハ１
６ピツトデイジタル入力のうち上位８ビツトは上位８ビ
ツトＤ／Ａ変換器（１）に入力されると共に、記憶装置
（８）の番地を指定する。指定された番地の誤差データ
が記憶装置（８）から読み出されて、補正用８ビツトＤ
／Ａ変換器（２）へ入力される。また、１６ピノトデイ
ジタル入力のうち下位８ビツトは下位８ビツトＤ／Ａ変
換器（３）Ｋ入力される。各Ｄ／Ａ変換器（１）、（２
）、（３）に入力されたディジタル信号はアナログ信号
にｆ換され、上位ピット及び下位ビットに対応するよう
重み付けがなされた後に、合成され１６ビソトデイジタ
ル入力に対応したアナログ出力が得られる。
ところで、上述のように補正量を決定する際、上位８ピ
ツ）Ｄ／Ａ変換器（１）に１ＬＳＢ加算されるごとに、
その出力が基準として保持回路（４）に保持されるため
、この方式で生ずる誤差はＩＬＳＢ加算されるつと累積
されてゆくことになる。このため誤差を少なくする方式
として、上位８ビツトＤ／Ａ変換器（１）に８ビツトデ
イジタル信４Ｈ１［１ｎＯｎｎｏＯＪを初期値として入
力し、正方向、負方向に１ビツトずつ加算、減算するこ
とにより補正量を決定していく方式が有効である。この
方式で、補正量決定の際生ずる誤差は、上位８ピツ）Ｄ
／Ａ変換器（１）のディジタル信号がｒ １１１１１１
１１ Ｊ及びｒ ｎａｎｏ ｏｏｎＯＪのとき最大と
なるが、この値は前記方式でのｒ ００００００００
Ｊからｒ １１１１１１１１ Ｊまで誤差が累積さ
れたｒ １１１１１１１１ Ｊでの最大値よりも小さ
くなり有利である。
ツ）Ｄ／Ａ変換器（１）に１ＬＳＢ加算されるごとに、
その出力が基準として保持回路（４）に保持されるため
、この方式で生ずる誤差はＩＬＳＢ加算されるつと累積
されてゆくことになる。このため誤差を少なくする方式
として、上位８ビツトＤ／Ａ変換器（１）に８ビツトデ
イジタル信４Ｈ１［１ｎＯｎｎｏＯＪを初期値として入
力し、正方向、負方向に１ビツトずつ加算、減算するこ
とにより補正量を決定していく方式が有効である。この
方式で、補正量決定の際生ずる誤差は、上位８ピツ）Ｄ
／Ａ変換器（１）のディジタル信号がｒ １１１１１１
１１ Ｊ及びｒ ｎａｎｏ ｏｏｎＯＪのとき最大と
なるが、この値は前記方式でのｒ ００００００００
Ｊからｒ １１１１１１１１ Ｊまで誤差が累積さ
れたｒ １１１１１１１１ Ｊでの最大値よりも小さ
くなり有利である。
以上説明した如く、本発明によれば、低分解能のＤ／Ａ
変換器を複数個組み合わせることにより所期の性能が得
られると共に、複数個のＤ／Ａ変換器に合計値が同じで
ある２種類のディジタル信号を入力して得られる合成ア
ナログ信号が等しくなるように逐次比較されて、等しく
なったときのデータを誤差データとして記憶装置に格納
するように構成したため、Ｄ ／ Ａ変換器の内部で自
動的補正量を決定でき、外部の比較基準を必要とせずま
た安価なり／Ａ変換器の構成で高精度のＤ／Ａ変換器を
提供することができる等の極めて大きな効果を奏する。
変換器を複数個組み合わせることにより所期の性能が得
られると共に、複数個のＤ／Ａ変換器に合計値が同じで
ある２種類のディジタル信号を入力して得られる合成ア
ナログ信号が等しくなるように逐次比較されて、等しく
なったときのデータを誤差データとして記憶装置に格納
するように構成したため、Ｄ ／ Ａ変換器の内部で自
動的補正量を決定でき、外部の比較基準を必要とせずま
た安価なり／Ａ変換器の構成で高精度のＤ／Ａ変換器を
提供することができる等の極めて大きな効果を奏する。
第１図は本発明によるＤ／Ａ変換器を示すブロック図で
ある。 （１） 上位８ビツトＤ／Ａ変換器 （２）補正用８ビツトＤ ／ Ａ変換器（３）下位８ビ
ツトＤ／Ａ変換器 （４）保持回路 （５）比較器 （６）ゲート回路 （力 逐次比較レジスタ （８）記憶装置 （９）、（Ｉり カウンタ団結 ＱＯＩ 下位データ発生器 Ｑｌ） ：Ｉントロール回路
ある。 （１） 上位８ビツトＤ／Ａ変換器 （２）補正用８ビツトＤ ／ Ａ変換器（３）下位８ビ
ツトＤ／Ａ変換器 （４）保持回路 （５）比較器 （６）ゲート回路 （力 逐次比較レジスタ （８）記憶装置 （９）、（Ｉり カウンタ団結 ＱＯＩ 下位データ発生器 Ｑｌ） ：Ｉントロール回路
Claims (1)
- ｎビットのディジタル信号をアナログ信号に変換するＤ
／ Ａ変換器において、ｎピットのディジタル信号の
うち上位ｌビットのデータをアナログ信号に変換する第
１のＤ／Ａ変換器と、前記第１のＤ／Ａ変換器の入力デ
ータに対する誤差データを記憶する記憶装置と、前記第
１のＤ／Ａ変換器の入力データに対応して前記記憶装置
から出力される誤差データをアナログ信号に変換する第
２のＤ／Ａ変換器と、ｎピットのデータのうち下位（ｎ
−／）ビットのデータをアナログ信号に変換する第３の
Ｄ／Ａ変換器と、前記第１、第２、第６のＤ ／ Ａ変
換器の出力を合成し一時保持する手段と、前記保持され
たデータと前記第１、第２、第３のＤ／Ａ変換器の合成
出力とを比較する比較手段とで構成し、前記記憶装置が
該比較手段により比較した結果を誤差データとして、記
憶し、Ｄ／Ａ変換動作時に前記記憶内容を用いて補正を
行なうように構成したことを特徴とするＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19661181A JPS5897918A (ja) | 1981-12-07 | 1981-12-07 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19661181A JPS5897918A (ja) | 1981-12-07 | 1981-12-07 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5897918A true JPS5897918A (ja) | 1983-06-10 |
Family
ID=16360630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19661181A Pending JPS5897918A (ja) | 1981-12-07 | 1981-12-07 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897918A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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