JPH01170119A - ディジタル・アナログ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は画像や音声などのディジタル化されたデータを
アナログ信号に変換して再生するディジタルアナログ変
換装置に関するものである。

従来の技術 近年、ディジタル・アナログ変換装置（ＤＡＣ）は、光
デイヌク装置やメモリー等の大容量記憶装、置と組み合
わせて、画像や音声などのディジタル化されたデータを
アナログ信号に変換して再生する装置として、よシ高い
特性を得るために安価なりＡＣを複数組み合わせて使用
して、よシ高品質な画像や音声などを再生するために利
用されている。

以下図面を参照しながら、上述した従来のディジタ／Ｌ
／＠アナログ変換装置の一例について説明する。

第３図は、従来のディジタル・アナログ変換装置のブロ
ック図を示すもので、第３図においてＮ≦Ｍであるとし
、１はＭビットの入力データで、２はＭビットの入力デ
ータ１のうち上位Ｎビットのデータである。３と３′は
それぞれ同じ出力特性を持つＮビットＤＡＣで、４はＤ
ＡＣ３及びＤＡＣ３′から出力される２つのアナログ信
号の和を出力する信号合成回路である。

以上のように構成されたディジタル・アナログ変換装置
について以下その動作について説明する。

まずＤＡＣ３とＤ　Ａ　Ｃ３’は、Ｍビット入力データ
１の上位ＮビットをＤ／Ａ変換する。信号合成回路４は
、前記２つのＮピッ）ＤＡＣ３と３／よシ出力される２
つのアナログ信号の和を１つの信号として出力する。

第１表は、ｔ＄、５図に於いてＭ−ｓ、Ｎ＝＝６の場合
について、入力データ１の値と、これに対応してＤＡＣ
３及びＤＡＣ３’に印加されるデータの値と、信号合成
回路４の出力をデジタル表現して示したもので、前記Ｄ
ＡＣ３と３′の出力信号が加算されて信号合成回路４か
ら出力されている。

第１表 発明が解決しようとする問題点 しかしながら上記の様な構成では、２つのＤＡＣを使用
したことによって振幅は２倍になるものへ分解能はＮビ
ットのままであるという問題点を有していた。

本発明は上記問題点に鑑み、入力データ（Ｎ＋２）ビッ
ト以上である場合に、ＮビットのＤＡＣを２個使用して
（Ｎ＋１　）ビットの分解能を有し、なおかつ桁溢れし
て（Ｎ−１−１）ビットの分解能を有し、なおかつ桁溢
れによる歪を両極に分散するディジタル・アナログ変換
装置を提供するものである。

問題点を解決するための手段 上記問題点を解決するために本発明のディジタル・アナ
ログ変換装置は、少なくとも（Ｎ＋２）ビットのディジ
タル入力を第１のデータとして、第１のデータの上位か
ら（Ｎ＋２）ビットめに１を加算した結果のうち上位Ｎ
ビットを第２のデータとして出力する第１の演算回路と
、第１のデータの上位から（Ｎ−）−２）ビットめから
１を減算した結果のうち上位Ｎピットを第３のデータと
して出力する第２の演算回路と、前記第２及び第３のデ
ータをそれぞれ符号変換する第１及び第２の符号変換回
路と、ｆ＄、１及び第２の符号変換回路の出力をそれぞ
れアナログ量に変換する第１及び第２のＮビットディジ
タルアナログ変換器と、これら第１及び第２のディジタ
ルアナログ変換器の２つのアナログ出力信号を合成し、
第３のアナログ信号を出力する信号合成回路を備えたも
のである。

作　　用 本発明は上記した構成によって、一定分解能を有するＤ
ＡＣを２個用いて、分解能を２倍にし、なおかつ、桁溢
れによる歪を両極に分散するディジタル・アナログ変換
装置を提供することとなる。

実施例 以下本発明の実施例によるディジタル・アナログ変換装
置について、図面を参照しながら説明する。

第１図は本発明の第１の実施例におけるディジタル・ア
ナログ変換装置のブロック図を示すものである。第１図
において１１は８ビツトの入力データ、１２は入力デー
タ１１の全ビットが１である場合を除いて入力データ１
１に１を加算する加算回路、１３は入力データ１１の全
ビットが０である場合を除いて入力データ１１から１を
減算する減算回路、１２′は加算回路１２の出力を上位
６ビツト出力したデータ、１３は減算回路１３の出力の
上位６ピツトを出力したデータ、１４と１６はデータ１
２′と１３′をそれぞれＤ／Ａ変換して出力する同じ特
性を持った６ビツ）ＤＡＣ，１６は２つのＤＡＣ１４，
１５の出力を合成する信号加算回路で、１６′は信号加
算回路１６の出力である。

以上のように構成されたディジタル・アナログ変換装置
について、以下第１図及び第２図を用いてその動作を説
明する。

ｉｆ、第１図で示すディジタ〃・アナログ変換装置の加
算回路１２は、入力データ１１に対して１を加算する演
算を行うが、この際、桁溢れを避けるために入力データ
１１の全ビットが１である時には、演算を行わずに入力
データ１１をそのまま出力する。減算回路１３は入力デ
ータ１１に対して１を減算する演算を行うが、この際、
入力データ１１の全ビットが０である時には、演算を行
わずに入力データ１１をそのまま出力する。６ビツト０
ＤＡＣ１４には加算回路１２の出力の上位６ビツトデー
タ１２′を印加し、もう一方の６ビツトＤＡＣ１５には
減算回路１３の出力の上位６ビツトデータ１３′を印加
してアナログ信号に変換し、ＤＡＣ１４とＤＡＣｌｓの
出力信号は信号加算回路１６によって合成され、７ピツ
ト分解能の出力１６′を得ることができる。

°第２表は入力データ１１に対してＤＡＣ１４とＤＡＣ
ｌｓに印加されるデータ１２′と１３′および信号加算
回路１６の出力１６モデイジタル化して表にしたもので
、データ１２′と１３′の和が出力デ、−夕１６′とな
って現れておシ、加算回路１２および減算回路１３によ
って桁溢れ演算が発生して、直線性が損なわれ歪が生じ
たデータが、第２表中の最上部と最下部（朱印）にそれ
ぞれ１箇所づつ現れている。

第２表 以上のように本実施例によれば、少なくとも８ビツトの
ディジタル入力を第１のデータとして、第１のデータの
上位から８ビツトめに１を加算した結果のうち上位６ビ
ツトを第２のデータとして出力する第１の演算回路と、
第１のデータの上位から８ビツトめから１を減算した結
果のうち上位６ビツトを第３のデータとして出力する第
２の演算回路と、第２と第３のデータをそれぞれアナロ
グ量に変換する第１及び第２の６ビツトのディジタルア
ナログ変換器と、これら第１及び第２のディジタルアナ
ログ変換器の２つのアナログ出力信号を合成し、第３の
アナログ信号を出力する信号合成回路とを設けることに
より、第２表に示すようＫＤ／Ａ変換の分解能を７ビツ
トにし、なおかつ桁溢れデータを両圏に分散することが
できる。

次に本発明の第２の実施例について図面を参照しながら
説明する。

第２図は本発明の第２の実施例を示すディジタル・アナ
ログ変換装置で、取り扱うデータが２の補数表現である
場合のブロック図である。

同図において、３１は８ビツトの入力データ、３６及び
３６は６ビツ）ＤＡＣで、以上は第１図の構成と同様な
ものである。

第１図の構成と異なるのは、入力データ３１が２の補数
であるために加算回路３２は入力が０１１・・・１１の
時を除いて＋１の演算を行う回路で、減算回路３３は入
力が１００・・・００の時を除いて−１の演算を行う回
路であることと、信号合成回路として、２つの入力信号
の差を出力する差動増幅回路３８を設けたために、デー
タの全ビットを反転する符号変換回路３４を減算回路３
３の直後に設けた点と、２つのＤＡＣの出力特性が等し
くない場合に、等しくなるように調整するためのゲイン
調整回路３７を設けた点である。

上記のように構成されたディジタル・アナログ変換装置
について、以下その動作を説明する。

まず、第２図で示すディジタル・アナログ変換装置の８
ビツト入力データ３１に対して、加算回路３２は１を加
算する演算を行うが、この廉、桁溢れを避けるために入
力データ３１が００１・・・１１の時を除いて＋１の演
算を行って結果を出力する。

一方、減算回路３３は入力データ３１に対して１を減算
する演算を行うが、この際、入力データ３１が１００・
・・００の時を除いて−１の演算を行い出力する。前記
加算回路３２の出力データの上位６ビツトは６ビツトＤ
ＡＣ３ｓによってＤ／Ａ変換され、減算回路３３の出力
データは、符号変換回路３４によって符号を反転されて
から、もう一方の６ビツ）ＤＡＣ３６によってその上位
６ビツトがＤ／Ａ変換され、ゲイン調整回路３７によっ
てゲイン調整される。ＤＡＣ３５とゲイン調整回路３７
の出力信号は差動増幅回路３８で合成されて出力される
。

第３表は、入力データ３１に対してＤＡＣｓｅｓとＤＡ
Ｃ３６に印加されるデータ３６′と３６′、および差動
増幅回路３８の出力３８′をディジタル化して表にした
もので、データ３６′と３６′の差が出力データ３７′
となって現れているが、加算回路３２および減算回路３
３によって桁溢れ演算が発生し、直線性が損なわれ歪が
生じたデータが、第３表中の最上部と最下部（朱印）Ｋ
均等に現れている。

第３表 以上の様に本実施例によれば、少なくとも８ビツトのデ
ィジタル入力を第１のデータとして、第１のデータの上
位から８ビツトめに１を加算した結果のうち上位６ビツ
トを第２のデータとして出力する第１の演算回路と、第
１のデータの上位から８ビフトめから１を減算した結果
のうち上位６ビツトを第３のデータとして出力する第２
の演算回路と、第２と第３のデータをそれぞれアナログ
量に変換する第１及び第２の６ビツトのディジタルアナ
ログ変換器と、これら第１及び第２のディジタルアナロ
グ変換器の２つのアナログ出力信号を合成し、第３のア
ナログ信号を出力する信号合成回路とを設けることによ
り、７ビツトの分解能の出力を得たうえで、゛桁溢れを
両極に分散することができる。

なお、第２の実施例では符号変換回路３４を減算回路３
３の直後においたが、これは、加算回路３２の後におい
てもよい。また、ゲイン調整回路３７もＤＡＣ３６の後
に置いたが、ＤＡＣ３５の後に置いてもよい。

発明の効果 以上のように本発明は少なくとも（Ｎ＋２）ビットのデ
ィジタル入力を第１のデータとして、第１のデータの上
位から（Ｎ−）−２）ビットめに１を加算した結果のう
ち上位Ｎビットを第２のデータとして出力する第１の演
算回路と、第１のデータの上位から（Ｎ−）−２）ビッ
トめから１を減算した結果として第３のデータを出力す
る第２の演算回路と、前記第２及び第３のデータをそれ
ぞれ符号変換する第１及び第２の符号変換回路と、第１
及び第２の符号変換回路の出力をそれぞれアナログ量に
変換する第１及び第２のＮビットディジタルアナログ変
換器と、これら第１及び第２のディジタルアナログ変換
器の２つのアナログ出力信号を合成し、第３のアナログ
信号を出力する信号合成回路を設けることにより、ディ
ジタルアナログ変換の分解能を２倍にすることができる
上に、桁溢れによる歪を両極に分散することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるディジタル・ア
ナログ変換装置のハードウェアブロック図、第２図は本
発明の第２の実施例におけるディジタル・アナログ変換
装置のハードウェアブロック図、第３図は従来のディジ
タル・アナログ変換装置のハードウェアブロック図であ
る。 １１・・・・・・８ビツト入力データ、１２・・・・・
・加算回路、１２′・・・・・・加算回路の出力データ
、１３・・・・・・減算回路、１３′・・・・・・減算
回路の出力データ、１４・・・・・・６ビツトＤＡＣ，
１ｓ・・・・・・６ビツトＤＡＣ，１ｓ・・・・・・電
流加算回路、１６′・・・・・・電流加算回路の出力信
号、３１・・・・・・８ビツト入カデータ、３２・・・
・・・加算回路、３３・・・・・・減算回路、３４・・
・・・・符号変換回路、３６・・・・・・６ビツトＤＡ
Ｃ，３６・・・・・・６ビツトＤＡＣ，３７・・・・・
・ゲイン調整回路、３８・・・・・・差動増幅回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
ｒｉ！Ｊ 第２図

Claims (2)

【特許請求の範囲】
1. （１）少なくとも（Ｎ＋２）ビットのディジタル入力を
   第１のデータとして、第１のデータに ｎ（ｎ＜Ｎ）を加算した結果のうち上位Ｎビットを第２
   のデータとして出力する第１の演算回路と、第１のデー
   タの上位からｎ（ｎ＜Ｎ）を減算した結果のうち上位Ｎ
   ビットを第３のデータとして出力する第２の演算回路と
   、前記第２及び第３のデータをそれぞれアナログ量に変
   換する第１及び第２のＮビットディジタルアナログ変換
   器と、これら第１及び第２のディジタルアナログ変換器
   の２つのアナログ出力信号を合成し、第３のアナログ信
   号を出力する信号合成回路を備えたことを特徴とするデ
   ィジタル、アナログ変換装置。
2. （２）第１のディジタルアナログ変換器または第２のデ
   ィジタルアナログ変換器のどちらか一方の入力部に符号
   変換回路を備え、信号合成回路のかわりに差動増幅回路
   を備えたことを特徴とする特許請求の範囲第１項記載の
   ディジタル・アナログ変換装置。