JPH02134025A - アナログ・デイジタル変換装置 - Google Patents
アナログ・デイジタル変換装置Info
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- JPH02134025A JPH02134025A JP63287300A JP28730088A JPH02134025A JP H02134025 A JPH02134025 A JP H02134025A JP 63287300 A JP63287300 A JP 63287300A JP 28730088 A JP28730088 A JP 28730088A JP H02134025 A JPH02134025 A JP H02134025A
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- 230000003321 amplification Effects 0.000 claims description 11
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000003786 synthesis reaction Methods 0.000 claims description 3
- 230000002194 synthesizing effect Effects 0.000 claims description 3
- 230000000295 complement effect Effects 0.000 abstract description 4
- 238000012545 processing Methods 0.000 abstract 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000013139 quantization Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000006187 pill Substances 0.000 description 2
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- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＤＡＴ （ディジタル・オーディオ・テープ
レコーダ）等に使用することができる高速Ａ／Ｄ （ア
ナログ・ディジタル）変換装置に関する。
レコーダ）等に使用することができる高速Ａ／Ｄ （ア
ナログ・ディジタル）変換装置に関する。
［従来の技術及び発明が解決しようとする課題］従来の
逐次比較型Ａ／Ｄ変換器及び積分型Ａ／Ｄ変換器は高精
度化が可能であるが、高速化が困難であるという欠点を
有する。
逐次比較型Ａ／Ｄ変換器及び積分型Ａ／Ｄ変換器は高精
度化が可能であるが、高速化が困難であるという欠点を
有する。
一方、並列型Ａ／Ｄ変換器は高速化することができると
いう利点を有する反面、高精度化が困難であるという欠
点を有する。
いう利点を有する反面、高精度化が困難であるという欠
点を有する。
そこで、本発明の目的は、ピッ１へ数の少ない並列型Ａ
／Ｄ変換器を使用して高速化と高精度化との両方を達成
することができるアナログ・ディジタル変換装置を提供
することにある。
／Ｄ変換器を使用して高速化と高精度化との両方を達成
することができるアナログ・ディジタル変換装置を提供
することにある。
［課趙を解決するための手段］
上記目的を達成するための本発明は、アナログ信号入力
端子に接続されたサンプル・ホールド回路と、前記サン
プル・ホールド回路に接続されたｎビット（ｎは任意の
整数）の第１の並列型アナログ・ディジタル変換器と、
前記第１の並列型アナログ・ディジタル変換器に接続さ
れたディジタル・アナログ変換器と、前記サンプル・ホ
ールド回路から得られるサンプルと前記ディジタル・ア
ナ１″：７グ変換器から得られる出力との差のＡ倍（Ａ
は１よりも大きい数値）の信号を得るための減算及び増
幅回路と、前記減算及び増幅回路から得られた出力をデ
ィジタル信号に変換するためのｍビット（任意の整数）
の第２の並列型アナログ・ディジタル変換器と、前記第
１の並列型アナログ・ディジタル変換器の誤差を低減す
るように、前記第１の並列型アナログ・ディジタル変換
器の出力のＬＳＢ又はこの近傍め下位ビットに前記第２
の並列型アナログ・ディジタル変換器の出力のＭＳＢが
対応するように両出力を合成して前記ｎビットよりも冬
いピッ１−数のデータを得るための合成回路とから成る
アナログ・ディジタル変＃Ｑ装置に係わるものである。
端子に接続されたサンプル・ホールド回路と、前記サン
プル・ホールド回路に接続されたｎビット（ｎは任意の
整数）の第１の並列型アナログ・ディジタル変換器と、
前記第１の並列型アナログ・ディジタル変換器に接続さ
れたディジタル・アナログ変換器と、前記サンプル・ホ
ールド回路から得られるサンプルと前記ディジタル・ア
ナ１″：７グ変換器から得られる出力との差のＡ倍（Ａ
は１よりも大きい数値）の信号を得るための減算及び増
幅回路と、前記減算及び増幅回路から得られた出力をデ
ィジタル信号に変換するためのｍビット（任意の整数）
の第２の並列型アナログ・ディジタル変換器と、前記第
１の並列型アナログ・ディジタル変換器の誤差を低減す
るように、前記第１の並列型アナログ・ディジタル変換
器の出力のＬＳＢ又はこの近傍め下位ビットに前記第２
の並列型アナログ・ディジタル変換器の出力のＭＳＢが
対応するように両出力を合成して前記ｎビットよりも冬
いピッ１−数のデータを得るための合成回路とから成る
アナログ・ディジタル変＃Ｑ装置に係わるものである。
［作用］
本発明の減算及び増幅回路における減算出力は、第１の
アナログ・ディジタル変１１Ａ器め変ｌ！！！誤差と量
子化歪に基づく誤差とディジタル・アナログ変換器の歪
に基づく誤差とを示す。合成回路において、第１のアナ
ログ・ディジタル変換器の出力に第２のアナログ・ディ
ジタル変換器の出力を下位にシフトシて加３ｔ（又は減
算）すると、結果として変換誤差と量子化歪の誤差か除
去された例えば（ｎ−１＞＋ｍヒツトのディジタル信号
を得ることができる。
アナログ・ディジタル変１１Ａ器め変ｌ！！！誤差と量
子化歪に基づく誤差とディジタル・アナログ変換器の歪
に基づく誤差とを示す。合成回路において、第１のアナ
ログ・ディジタル変換器の出力に第２のアナログ・ディ
ジタル変換器の出力を下位にシフトシて加３ｔ（又は減
算）すると、結果として変換誤差と量子化歪の誤差か除
去された例えば（ｎ−１＞＋ｍヒツトのディジタル信号
を得ることができる。
［実施例］
次に、第１図〜第４図を参照して本発明の一実施例に係
わるＡ／Ｄ変換装置を説明する。
わるＡ／Ｄ変換装置を説明する。
第１図において、アナログ入力端子１に接続されている
サングル・ホールド（Ｓ ／Ｈ）回路２は、一定周期で
入力アナログ信号をサンプリングし、保持する回路であ
る。
サングル・ホールド（Ｓ ／Ｈ）回路２は、一定周期で
入力アナログ信号をサンプリングし、保持する回路であ
る。
Ｓ 、／ Ｉ−（回路に接続された第１め並列型Ａ／Ｄ
変換器３は、サンプルＳを１＝１０ビツトのディジタル
信号に変換するものであり、例えば第２図に原理的に示
す如く入力アナログ信号とレベルの異なる１ ０２４−
１段の基準電圧Ｅ１〜Ｅ １０２４−１とをそれぞれ比
較するための１０２４−１個の比較器０１〜Ｃ１０２４
−１と、エンコーダＥとがら成り、例えば２の補数の形
式の２進数を出力する汎用のものである。この並列型Ａ
／Ｄ変換器３は多数の比較器が必要になるが、これ等は
並列接続されているので、変換速度が極めて早い。とこ
ろでこのＡ／Ｄ変換ＦＩＩ３は、比較器０１〜Ｃ１０２
４−Ｖ）相互間のレベル差に対応した誤差が生じるおそ
れがある。第３図はこれを原理的に説明するものであり
、Ａ／Ｄ変換器３の人力即ちサンプルＳのレベルが段の
中間に位置していても、これを正確に示すディジタル出
力は発生せず、これよりも量子化誤差Ｄａたけ高い値Ｄ
ｎ＝Ｓ＋Ｄａの出力か発生する。
変換器３は、サンプルＳを１＝１０ビツトのディジタル
信号に変換するものであり、例えば第２図に原理的に示
す如く入力アナログ信号とレベルの異なる１ ０２４−
１段の基準電圧Ｅ１〜Ｅ １０２４−１とをそれぞれ比
較するための１０２４−１個の比較器０１〜Ｃ１０２４
−１と、エンコーダＥとがら成り、例えば２の補数の形
式の２進数を出力する汎用のものである。この並列型Ａ
／Ｄ変換器３は多数の比較器が必要になるが、これ等は
並列接続されているので、変換速度が極めて早い。とこ
ろでこのＡ／Ｄ変換ＦＩＩ３は、比較器０１〜Ｃ１０２
４−Ｖ）相互間のレベル差に対応した誤差が生じるおそ
れがある。第３図はこれを原理的に説明するものであり
、Ａ／Ｄ変換器３の人力即ちサンプルＳのレベルが段の
中間に位置していても、これを正確に示すディジタル出
力は発生せず、これよりも量子化誤差Ｄａたけ高い値Ｄ
ｎ＝Ｓ＋Ｄａの出力か発生する。
第３図ではＡ／Ｄ変換器３の量子化ステ・・ｌプの変換
誤差Ｄｂを無視してデータレベルか示されているが、実
際には変１！！！！ 誤差Ｄｂがあるので、第１の並列
型Ａ／Ｄ変換器の出力はＳ ＋ Ｄ ａ ＋ Ｄ ｂと
なる。もし、従来のように第１の並列型Ａ／Ｄ変換器３
のみで人力信号をＡ 、／ Ｄ変換してそのまま出力す
れば、精度の低い出力となる。
誤差Ｄｂを無視してデータレベルか示されているが、実
際には変１！！！！ 誤差Ｄｂがあるので、第１の並列
型Ａ／Ｄ変換器の出力はＳ ＋ Ｄ ａ ＋ Ｄ ｂと
なる。もし、従来のように第１の並列型Ａ／Ｄ変換器３
のみで人力信号をＡ 、／ Ｄ変換してそのまま出力す
れば、精度の低い出力となる。
第１の並列型Ａ／Ｄ変換器３に接続されたディジタル・
アナログ変換器４は、例えば２０ビ・１１〜のラダー抵
抗型Ｄ／Ａ変換器から成る誤差め小さいものである。な
お、第１の並列型Ａ／Ｄ変換器３の出力は１０ビツトで
あるので、２０ピツｊ〜のＤ／Ａ変換器の上位の１０ビ
ツトにＡ／Ｄ変換器３の出力を入力させ、下位の１０ピ
ツ１〜には伶理のＯ″を入力させる。このＤ／Ａ変！！
！１ｉ８／Ｉはこれ自体の変換誤差Ｄｃを伴った５ｆＤ
ａ＋Ｄｂ＋Ｄｃを出力する。Ｄ／Ａ変換誤差ＤａはＤ／
Ａ変換器４をＡ／Ｄ変換器３のビット数よりも多い２０
ビツトにすることによって極めて小さくなり、Ｄａ＋Ｄ
ｂよりも大幅に小さい。
アナログ変換器４は、例えば２０ビ・１１〜のラダー抵
抗型Ｄ／Ａ変換器から成る誤差め小さいものである。な
お、第１の並列型Ａ／Ｄ変換器３の出力は１０ビツトで
あるので、２０ピツｊ〜のＤ／Ａ変換器の上位の１０ビ
ツトにＡ／Ｄ変換器３の出力を入力させ、下位の１０ピ
ツ１〜には伶理のＯ″を入力させる。このＤ／Ａ変！！
！１ｉ８／Ｉはこれ自体の変換誤差Ｄｃを伴った５ｆＤ
ａ＋Ｄｂ＋Ｄｃを出力する。Ｄ／Ａ変換誤差ＤａはＤ／
Ａ変換器４をＡ／Ｄ変換器３のビット数よりも多い２０
ビツトにすることによって極めて小さくなり、Ｄａ＋Ｄ
ｂよりも大幅に小さい。
減算及び増幅回路５の一方の入力端子はＤ／Ａ変換器４
に接続され、他方の入力端子はサンプル・ホールド回路
２に接続されている。従って、Ｓ＋ Ｄ ａ −１−Ｄ
ｂ ＋Ｄ ｃからＳが減算されて、Ｄａ＋Ｄｂ−１−
Ｄｃが得られ、これに増幅度Ａが掛算された出力Ａ （
Ｄａ＋Ｄｂ＋Ｄｃ）が得られる。ここではＡ＝２９＝５
１２に設定されている。
に接続され、他方の入力端子はサンプル・ホールド回路
２に接続されている。従って、Ｓ＋ Ｄ ａ −１−Ｄ
ｂ ＋Ｄ ｃからＳが減算されて、Ｄａ＋Ｄｂ−１−
Ｄｃが得られ、これに増幅度Ａが掛算された出力Ａ （
Ｄａ＋Ｄｂ＋Ｄｃ）が得られる。ここではＡ＝２９＝５
１２に設定されている。
減算及び増幅回路５に接続された第２の並列型Ａ／Ｄ変
換器６は１０ビツトの２の補数形式のブタを出力するよ
うに構成され、第１の並列型Ａ／Ｄ変換器３と同様に第
２図に示すように構成されている。この第２の並列型Ａ
／Ｄ変換器６の入力レベルは減算及び増幅回路５で十分
に高められているので、誤差分（Ｄａ十Ｄｂ＋Ｄｃ＞を
高精度にディジタル化することができる。この第２の並
列型Ａ／Ｄ変換器６も変換誤差Ｄｂ及び量子化誤差Ｄｅ
を有するので、出力はＡ（Ｄａ−＋−Ｄｂ＋Ｄｃ）＋Ｄ
ｄ＋Ｄｅで示すことができる。しかし、第２の並列型Ａ
／Ｄ変換器６に基づく誤差はＡ倍されたデータのＬＳＢ
程度の誤差であるので、第１の並列型Ａ／Ｄ変換器３の
誤差に比べて大幅に小さく、無視することができる。
換器６は１０ビツトの２の補数形式のブタを出力するよ
うに構成され、第１の並列型Ａ／Ｄ変換器３と同様に第
２図に示すように構成されている。この第２の並列型Ａ
／Ｄ変換器６の入力レベルは減算及び増幅回路５で十分
に高められているので、誤差分（Ｄａ十Ｄｂ＋Ｄｃ＞を
高精度にディジタル化することができる。この第２の並
列型Ａ／Ｄ変換器６も変換誤差Ｄｂ及び量子化誤差Ｄｅ
を有するので、出力はＡ（Ｄａ−＋−Ｄｂ＋Ｄｃ）＋Ｄ
ｄ＋Ｄｅで示すことができる。しかし、第２の並列型Ａ
／Ｄ変換器６に基づく誤差はＡ倍されたデータのＬＳＢ
程度の誤差であるので、第１の並列型Ａ／Ｄ変換器３の
誤差に比べて大幅に小さく、無視することができる。
第１の並列型Ａ／Ｄ変換器３に接続された合成回路７は
、第１及び第２の並列型Ａ／Ｄ変換器３．６の出力を合
成するものであり、第１及び第２のビット付加回路８．
９と加算器１０とから成る。
、第１及び第２の並列型Ａ／Ｄ変換器３．６の出力を合
成するものであり、第１及び第２のビット付加回路８．
９と加算器１０とから成る。
第１のピント付加回路８は第１の並列型Ａ／Ｄ変換器３
から得られる１０ピッ１−のデータの下位に９ビツトを
付加して第４図（Ａ＞に示す１９ビツトのデータを得る
ものである。なお、下位に付加するビットはすべて論理
の“０′°である。
から得られる１０ピッ１−のデータの下位に９ビツトを
付加して第４図（Ａ＞に示す１９ビツトのデータを得る
ものである。なお、下位に付加するビットはすべて論理
の“０′°である。
第２のビット付加回路路９は第２の並列型Ａ／Ｄ変換器
６から得られる１０ビツトの上位に第４図（Ｂ）に示す
ように９ビツトを付加し、更に負のレベルに変換したデ
ータを出力する。なお、負に変換する前において上位に
付加する９ビツトはすべてＡ／Ｄ変換３６のＭＳＢに等
しい論理値である。第２のビット付加回路９で上位に９
ビツトを付加しなということは、第１のビット付加回路
８の出力を基準にして下位方向に９ビツトシフトして信
号レベルを減衰させたことに相当する。この減衰量は１
／Ａに相当するので、減衰後のデータを（Ｄａ＋Ｄｂ＋
Ｄｃ）＋ （Ｄｄ＋Ｄｅ）／Ａで示すことかできる。こ
れを負レベルのデータに変換することにより、 （Ｄ
ａ＋Ｄｂ＋Ｄｃ）＋（Ｄｄ＋Ｄｅ）／Ａになる。なお、
加算器１ｏの代りに減算器が設けられている場合には、
第２のビット付加回Ｉｊ？１９で負レベルデータに変換
することが不要になる。
６から得られる１０ビツトの上位に第４図（Ｂ）に示す
ように９ビツトを付加し、更に負のレベルに変換したデ
ータを出力する。なお、負に変換する前において上位に
付加する９ビツトはすべてＡ／Ｄ変換３６のＭＳＢに等
しい論理値である。第２のビット付加回路９で上位に９
ビツトを付加しなということは、第１のビット付加回路
８の出力を基準にして下位方向に９ビツトシフトして信
号レベルを減衰させたことに相当する。この減衰量は１
／Ａに相当するので、減衰後のデータを（Ｄａ＋Ｄｂ＋
Ｄｃ）＋ （Ｄｄ＋Ｄｅ）／Ａで示すことかできる。こ
れを負レベルのデータに変換することにより、 （Ｄ
ａ＋Ｄｂ＋Ｄｃ）＋（Ｄｄ＋Ｄｅ）／Ａになる。なお、
加算器１ｏの代りに減算器が設けられている場合には、
第２のビット付加回Ｉｊ？１９で負レベルデータに変換
することが不要になる。
加算器１０は第１及び第２のビット付加回路８．９の出
力をピッ１ル単位で加算して１９ビツトの出力を発生す
る。加算器１０の入力は２の補数の形式σ）２進数で与
えられるので、正レベルのデータと負レベルのデータと
をそのまま力ｎＫする、二とができる。
力をピッ１ル単位で加算して１９ビツトの出力を発生す
る。加算器１０の入力は２の補数の形式σ）２進数で与
えられるので、正レベルのデータと負レベルのデータと
をそのまま力ｎＫする、二とができる。
加算器１０からは
５ｏ＝Ｓ−（Ｄｃ＋ （Ｄｄ＋Ｄｅ）／Ａ）のデータが
得られる。このデータＳｏにはＤ ｃ −ｔ−（Ｄｄ＋
Ｄｅｌ／Ａが含まれるが、Ｄａ＋Ｄｂは除去される。Ｄ
／Ａ変換器４による誤差Ｄｃは、Ｄ／Ａ変換器４のビッ
ト数を増加させること等によって小さくすることができ
る。また、第２の並列型Ａ／Ｄ変換器６の誤差Ｄ ｄ
−）−Ｄ ｅはＡ倍して値をＡ／Ｄ変換しているので、
第１の並列型Ａ／Ｄ変換器３の誤差Ｄａ＋Ｄｂに比べて
大幅に小さい、また、減算及び増幅回路５の誤差は極め
て小さくすることができる。結局、汎用の低コスｌ−な
１０ビツトの２つの並列型Ａ／Ｄ変換器３．６を使用し
て、１９ビツトの並列型Ａ／Ｄ変換器を使用したと等価
なデータを得ることができる。
得られる。このデータＳｏにはＤ ｃ −ｔ−（Ｄｄ＋
Ｄｅｌ／Ａが含まれるが、Ｄａ＋Ｄｂは除去される。Ｄ
／Ａ変換器４による誤差Ｄｃは、Ｄ／Ａ変換器４のビッ
ト数を増加させること等によって小さくすることができ
る。また、第２の並列型Ａ／Ｄ変換器６の誤差Ｄ ｄ
−）−Ｄ ｅはＡ倍して値をＡ／Ｄ変換しているので、
第１の並列型Ａ／Ｄ変換器３の誤差Ｄａ＋Ｄｂに比べて
大幅に小さい、また、減算及び増幅回路５の誤差は極め
て小さくすることができる。結局、汎用の低コスｌ−な
１０ビツトの２つの並列型Ａ／Ｄ変換器３．６を使用し
て、１９ビツトの並列型Ａ／Ｄ変換器を使用したと等価
なデータを得ることができる。
［変形例］
本発明はＬ述の実施例に限定されるものでなく、変形が
可能なものである。例えば、第１及び第２の並列型Ａ／
Ｄ変換器３．６を自然２進数の出力を発生ずるものとし
てもよい。また、第１の並列型Ａ／Ｄ変換器３の誤差Ｄ
ａ＋ＤｂがＬ Ｓ Ｂ ニ収まらない場合には、第２の
並列型Ａ／Ｄ変換器６の出力のＭＳＢを第１の並列型Ａ
／Ｄ変換器３のＬＳＢよりも上位のビットに一致するよ
うにレベルを設定して加算してもよい。また、加算器１
０を′ｆＡ算器とし、第２のビット付加回路って負任性
データを作ることを省いてらよい。
可能なものである。例えば、第１及び第２の並列型Ａ／
Ｄ変換器３．６を自然２進数の出力を発生ずるものとし
てもよい。また、第１の並列型Ａ／Ｄ変換器３の誤差Ｄ
ａ＋ＤｂがＬ Ｓ Ｂ ニ収まらない場合には、第２の
並列型Ａ／Ｄ変換器６の出力のＭＳＢを第１の並列型Ａ
／Ｄ変換器３のＬＳＢよりも上位のビットに一致するよ
うにレベルを設定して加算してもよい。また、加算器１
０を′ｆＡ算器とし、第２のビット付加回路って負任性
データを作ることを省いてらよい。
［発明の効果］
上述のように本発明によれば、ビット数の少ない並列型
Ａ／Ｄ変換器を使用してビット数の多い並列型Ａ／Ｄ変
換器を使用したと等価な効果を得ることができる。
Ａ／Ｄ変換器を使用してビット数の多い並列型Ａ／Ｄ変
換器を使用したと等価な効果を得ることができる。
第１図は本発明の一実施例に係わるアナログ・ディジタ
ル変換装置を示すブロック図、第２図は第１図の並列型
Ａ／Ｄ変換器を原理的に示すブロック図、 第３図は第１図の第１の並列型Ａ／Ｄ変換器の出力とサ
ンプルとの関係を模式的に示す図、第４図は第１の並列
型Ａ／Ｄ変換器の出力と第２の並列型Ａ／Ｄ変換器の出
力との合成を示すピッ１ル配置図である。 ■・・・アナログ入力端子、２・・・Ｓ ／ Ｈ回路、
３・・・第１の並列型Ａ／Ｄ変換器、４・・・Ｄ／Ａ変
換器、５・・・減算及び増幅回路、６・・・第２の並列
型Ａ／Ｄ変換器、８．９・・・ピットイ・１加回路、１
０・・・加算器。 代 理 人 高 野 則 次第２図 基準電圧ＶＲ 八力゛屹三ｖｌＮ
ル変換装置を示すブロック図、第２図は第１図の並列型
Ａ／Ｄ変換器を原理的に示すブロック図、 第３図は第１図の第１の並列型Ａ／Ｄ変換器の出力とサ
ンプルとの関係を模式的に示す図、第４図は第１の並列
型Ａ／Ｄ変換器の出力と第２の並列型Ａ／Ｄ変換器の出
力との合成を示すピッ１ル配置図である。 ■・・・アナログ入力端子、２・・・Ｓ ／ Ｈ回路、
３・・・第１の並列型Ａ／Ｄ変換器、４・・・Ｄ／Ａ変
換器、５・・・減算及び増幅回路、６・・・第２の並列
型Ａ／Ｄ変換器、８．９・・・ピットイ・１加回路、１
０・・・加算器。 代 理 人 高 野 則 次第２図 基準電圧ＶＲ 八力゛屹三ｖｌＮ
Claims (1)
- 【特許請求の範囲】 ［１］アナログ信号入力端子に接続されたサンプル・ホ
ールド回路と、 前記サンプル・ホールド回路に接続されたｎビット（ｎ
は任意の整数）の第１の並列型アナログディジタル変換
器と、 前記第１の並列型アナログ・ディジタル変換器に接続さ
れたディジタル・アナログ変換器と、前記サンプル・ホ
ールド回路から得られるサンプルと前記ディジタル・ア
ナログ変換器から得られる出力との差のＡ倍（Ａは１よ
りも大きい数値）の信号を得るための減算及び増幅回路
と、 前記減算及び増幅回路から得られた出力をディジタル信
号に変換するためのｍビット（任意の整数）の第２の並
列型アナログ・ディジタル変換器と、 前記第１の並列型アナログ・ディジタル変換器の誤差を
低減するように、前記第１の並列型アナログ・ディジタ
ル変換器の出力のＬＳＢ又はこの近傍の下位ビットに前
記第２の並列型アナログ・ディジタル変換器の出力のＭ
ＳＢが対応するように両出力を合成して前記ｎビットよ
りも多いビット数のデータを得るための合成回路と、 から成るアナログ・ディジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63287300A JPH02134025A (ja) | 1988-11-14 | 1988-11-14 | アナログ・デイジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63287300A JPH02134025A (ja) | 1988-11-14 | 1988-11-14 | アナログ・デイジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02134025A true JPH02134025A (ja) | 1990-05-23 |
Family
ID=17715592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63287300A Pending JPH02134025A (ja) | 1988-11-14 | 1988-11-14 | アナログ・デイジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02134025A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04360316A (ja) * | 1991-06-06 | 1992-12-14 | Nec Corp | Ａ／ｄコンバータ |
| JPH07202700A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Ａ／ｄ変換装置 |
| JP2005109643A (ja) * | 2003-09-29 | 2005-04-21 | Fujio Kurokawa | Ａ／ｄ変換回路、制御装置および絶縁型ａ／ｄ変換装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58104524A (ja) * | 1981-12-17 | 1983-06-22 | Sony Corp | Ａ／ｄコンバ−タ回路 |
| JPS60223328A (ja) * | 1984-04-20 | 1985-11-07 | Nec Corp | Ａ／ｄ変換器 |
-
1988
- 1988-11-14 JP JP63287300A patent/JPH02134025A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58104524A (ja) * | 1981-12-17 | 1983-06-22 | Sony Corp | Ａ／ｄコンバ−タ回路 |
| JPS60223328A (ja) * | 1984-04-20 | 1985-11-07 | Nec Corp | Ａ／ｄ変換器 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04360316A (ja) * | 1991-06-06 | 1992-12-14 | Nec Corp | Ａ／ｄコンバータ |
| JPH07202700A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Ａ／ｄ変換装置 |
| JP2005109643A (ja) * | 2003-09-29 | 2005-04-21 | Fujio Kurokawa | Ａ／ｄ変換回路、制御装置および絶縁型ａ／ｄ変換装置 |
| JP4514095B2 (ja) * | 2003-09-29 | 2010-07-28 | 不二雄 黒川 | Ａ／ｄ変換回路 |
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