JPH02134025A - アナログ・デイジタル変換装置 - Google Patents
アナログ・デイジタル変換装置Info
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- JPH02134025A JPH02134025A JP63287300A JP28730088A JPH02134025A JP H02134025 A JPH02134025 A JP H02134025A JP 63287300 A JP63287300 A JP 63287300A JP 28730088 A JP28730088 A JP 28730088A JP H02134025 A JPH02134025 A JP H02134025A
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- 230000003321 amplification Effects 0.000 claims description 11
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000003786 synthesis reaction Methods 0.000 claims description 3
- 230000002194 synthesizing effect Effects 0.000 claims description 3
- 230000000295 complement effect Effects 0.000 abstract description 4
- 238000012545 processing Methods 0.000 abstract 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000013139 quantization Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000006187 pill Substances 0.000 description 2
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- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、DAT (ディジタル・オーディオ・テープ
レコーダ)等に使用することができる高速A/D (ア
ナログ・ディジタル)変換装置に関する。
レコーダ)等に使用することができる高速A/D (ア
ナログ・ディジタル)変換装置に関する。
[従来の技術及び発明が解決しようとする課題]従来の
逐次比較型A/D変換器及び積分型A/D変換器は高精
度化が可能であるが、高速化が困難であるという欠点を
有する。
逐次比較型A/D変換器及び積分型A/D変換器は高精
度化が可能であるが、高速化が困難であるという欠点を
有する。
一方、並列型A/D変換器は高速化することができると
いう利点を有する反面、高精度化が困難であるという欠
点を有する。
いう利点を有する反面、高精度化が困難であるという欠
点を有する。
そこで、本発明の目的は、ピッ1へ数の少ない並列型A
/D変換器を使用して高速化と高精度化との両方を達成
することができるアナログ・ディジタル変換装置を提供
することにある。
/D変換器を使用して高速化と高精度化との両方を達成
することができるアナログ・ディジタル変換装置を提供
することにある。
[課趙を解決するための手段]
上記目的を達成するための本発明は、アナログ信号入力
端子に接続されたサンプル・ホールド回路と、前記サン
プル・ホールド回路に接続されたnビット(nは任意の
整数)の第1の並列型アナログ・ディジタル変換器と、
前記第1の並列型アナログ・ディジタル変換器に接続さ
れたディジタル・アナログ変換器と、前記サンプル・ホ
ールド回路から得られるサンプルと前記ディジタル・ア
ナ1″:7グ変換器から得られる出力との差のA倍(A
は1よりも大きい数値)の信号を得るための減算及び増
幅回路と、前記減算及び増幅回路から得られた出力をデ
ィジタル信号に変換するためのmビット(任意の整数)
の第2の並列型アナログ・ディジタル変換器と、前記第
1の並列型アナログ・ディジタル変換器の誤差を低減す
るように、前記第1の並列型アナログ・ディジタル変換
器の出力のLSB又はこの近傍め下位ビットに前記第2
の並列型アナログ・ディジタル変換器の出力のMSBが
対応するように両出力を合成して前記nビットよりも冬
いピッ1−数のデータを得るための合成回路とから成る
アナログ・ディジタル変#Q装置に係わるものである。
端子に接続されたサンプル・ホールド回路と、前記サン
プル・ホールド回路に接続されたnビット(nは任意の
整数)の第1の並列型アナログ・ディジタル変換器と、
前記第1の並列型アナログ・ディジタル変換器に接続さ
れたディジタル・アナログ変換器と、前記サンプル・ホ
ールド回路から得られるサンプルと前記ディジタル・ア
ナ1″:7グ変換器から得られる出力との差のA倍(A
は1よりも大きい数値)の信号を得るための減算及び増
幅回路と、前記減算及び増幅回路から得られた出力をデ
ィジタル信号に変換するためのmビット(任意の整数)
の第2の並列型アナログ・ディジタル変換器と、前記第
1の並列型アナログ・ディジタル変換器の誤差を低減す
るように、前記第1の並列型アナログ・ディジタル変換
器の出力のLSB又はこの近傍め下位ビットに前記第2
の並列型アナログ・ディジタル変換器の出力のMSBが
対応するように両出力を合成して前記nビットよりも冬
いピッ1−数のデータを得るための合成回路とから成る
アナログ・ディジタル変#Q装置に係わるものである。
[作用]
本発明の減算及び増幅回路における減算出力は、第1の
アナログ・ディジタル変11A器め変l!!!誤差と量
子化歪に基づく誤差とディジタル・アナログ変換器の歪
に基づく誤差とを示す。合成回路において、第1のアナ
ログ・ディジタル変換器の出力に第2のアナログ・ディ
ジタル変換器の出力を下位にシフトシて加3t(又は減
算)すると、結果として変換誤差と量子化歪の誤差か除
去された例えば(n−1>+mヒツトのディジタル信号
を得ることができる。
アナログ・ディジタル変11A器め変l!!!誤差と量
子化歪に基づく誤差とディジタル・アナログ変換器の歪
に基づく誤差とを示す。合成回路において、第1のアナ
ログ・ディジタル変換器の出力に第2のアナログ・ディ
ジタル変換器の出力を下位にシフトシて加3t(又は減
算)すると、結果として変換誤差と量子化歪の誤差か除
去された例えば(n−1>+mヒツトのディジタル信号
を得ることができる。
[実施例]
次に、第1図〜第4図を参照して本発明の一実施例に係
わるA/D変換装置を説明する。
わるA/D変換装置を説明する。
第1図において、アナログ入力端子1に接続されている
サングル・ホールド(S /H)回路2は、一定周期で
入力アナログ信号をサンプリングし、保持する回路であ
る。
サングル・ホールド(S /H)回路2は、一定周期で
入力アナログ信号をサンプリングし、保持する回路であ
る。
S 、/ I−(回路に接続された第1め並列型A/D
変換器3は、サンプルSを1=10ビツトのディジタル
信号に変換するものであり、例えば第2図に原理的に示
す如く入力アナログ信号とレベルの異なる1 024−
1段の基準電圧E1〜E 1024−1とをそれぞれ比
較するための1024−1個の比較器01〜C1024
−1と、エンコーダEとがら成り、例えば2の補数の形
式の2進数を出力する汎用のものである。この並列型A
/D変換器3は多数の比較器が必要になるが、これ等は
並列接続されているので、変換速度が極めて早い。とこ
ろでこのA/D変換FII3は、比較器01〜C102
4−V)相互間のレベル差に対応した誤差が生じるおそ
れがある。第3図はこれを原理的に説明するものであり
、A/D変換器3の人力即ちサンプルSのレベルが段の
中間に位置していても、これを正確に示すディジタル出
力は発生せず、これよりも量子化誤差Daたけ高い値D
n=S+Daの出力か発生する。
変換器3は、サンプルSを1=10ビツトのディジタル
信号に変換するものであり、例えば第2図に原理的に示
す如く入力アナログ信号とレベルの異なる1 024−
1段の基準電圧E1〜E 1024−1とをそれぞれ比
較するための1024−1個の比較器01〜C1024
−1と、エンコーダEとがら成り、例えば2の補数の形
式の2進数を出力する汎用のものである。この並列型A
/D変換器3は多数の比較器が必要になるが、これ等は
並列接続されているので、変換速度が極めて早い。とこ
ろでこのA/D変換FII3は、比較器01〜C102
4−V)相互間のレベル差に対応した誤差が生じるおそ
れがある。第3図はこれを原理的に説明するものであり
、A/D変換器3の人力即ちサンプルSのレベルが段の
中間に位置していても、これを正確に示すディジタル出
力は発生せず、これよりも量子化誤差Daたけ高い値D
n=S+Daの出力か発生する。
第3図ではA/D変換器3の量子化ステ・・lプの変換
誤差Dbを無視してデータレベルか示されているが、実
際には変1!!!! 誤差Dbがあるので、第1の並列
型A/D変換器の出力はS + D a + D bと
なる。もし、従来のように第1の並列型A/D変換器3
のみで人力信号をA 、/ D変換してそのまま出力す
れば、精度の低い出力となる。
誤差Dbを無視してデータレベルか示されているが、実
際には変1!!!! 誤差Dbがあるので、第1の並列
型A/D変換器の出力はS + D a + D bと
なる。もし、従来のように第1の並列型A/D変換器3
のみで人力信号をA 、/ D変換してそのまま出力す
れば、精度の低い出力となる。
第1の並列型A/D変換器3に接続されたディジタル・
アナログ変換器4は、例えば20ビ・11〜のラダー抵
抗型D/A変換器から成る誤差め小さいものである。な
お、第1の並列型A/D変換器3の出力は10ビツトで
あるので、20ピツj〜のD/A変換器の上位の10ビ
ツトにA/D変換器3の出力を入力させ、下位の10ピ
ツ1〜には伶理のO″を入力させる。このD/A変!!
!1i8/Iはこれ自体の変換誤差Dcを伴った5fD
a+Db+Dcを出力する。D/A変換誤差DaはD/
A変換器4をA/D変換器3のビット数よりも多い20
ビツトにすることによって極めて小さくなり、Da+D
bよりも大幅に小さい。
アナログ変換器4は、例えば20ビ・11〜のラダー抵
抗型D/A変換器から成る誤差め小さいものである。な
お、第1の並列型A/D変換器3の出力は10ビツトで
あるので、20ピツj〜のD/A変換器の上位の10ビ
ツトにA/D変換器3の出力を入力させ、下位の10ピ
ツ1〜には伶理のO″を入力させる。このD/A変!!
!1i8/Iはこれ自体の変換誤差Dcを伴った5fD
a+Db+Dcを出力する。D/A変換誤差DaはD/
A変換器4をA/D変換器3のビット数よりも多い20
ビツトにすることによって極めて小さくなり、Da+D
bよりも大幅に小さい。
減算及び増幅回路5の一方の入力端子はD/A変換器4
に接続され、他方の入力端子はサンプル・ホールド回路
2に接続されている。従って、S+ D a −1−D
b +D cからSが減算されて、Da+Db−1−
Dcが得られ、これに増幅度Aが掛算された出力A (
Da+Db+Dc)が得られる。ここではA=29=5
12に設定されている。
に接続され、他方の入力端子はサンプル・ホールド回路
2に接続されている。従って、S+ D a −1−D
b +D cからSが減算されて、Da+Db−1−
Dcが得られ、これに増幅度Aが掛算された出力A (
Da+Db+Dc)が得られる。ここではA=29=5
12に設定されている。
減算及び増幅回路5に接続された第2の並列型A/D変
換器6は10ビツトの2の補数形式のブタを出力するよ
うに構成され、第1の並列型A/D変換器3と同様に第
2図に示すように構成されている。この第2の並列型A
/D変換器6の入力レベルは減算及び増幅回路5で十分
に高められているので、誤差分(Da十Db+Dc>を
高精度にディジタル化することができる。この第2の並
列型A/D変換器6も変換誤差Db及び量子化誤差De
を有するので、出力はA(Da−+−Db+Dc)+D
d+Deで示すことができる。しかし、第2の並列型A
/D変換器6に基づく誤差はA倍されたデータのLSB
程度の誤差であるので、第1の並列型A/D変換器3の
誤差に比べて大幅に小さく、無視することができる。
換器6は10ビツトの2の補数形式のブタを出力するよ
うに構成され、第1の並列型A/D変換器3と同様に第
2図に示すように構成されている。この第2の並列型A
/D変換器6の入力レベルは減算及び増幅回路5で十分
に高められているので、誤差分(Da十Db+Dc>を
高精度にディジタル化することができる。この第2の並
列型A/D変換器6も変換誤差Db及び量子化誤差De
を有するので、出力はA(Da−+−Db+Dc)+D
d+Deで示すことができる。しかし、第2の並列型A
/D変換器6に基づく誤差はA倍されたデータのLSB
程度の誤差であるので、第1の並列型A/D変換器3の
誤差に比べて大幅に小さく、無視することができる。
第1の並列型A/D変換器3に接続された合成回路7は
、第1及び第2の並列型A/D変換器3.6の出力を合
成するものであり、第1及び第2のビット付加回路8.
9と加算器10とから成る。
、第1及び第2の並列型A/D変換器3.6の出力を合
成するものであり、第1及び第2のビット付加回路8.
9と加算器10とから成る。
第1のピント付加回路8は第1の並列型A/D変換器3
から得られる10ピッ1−のデータの下位に9ビツトを
付加して第4図(A>に示す19ビツトのデータを得る
ものである。なお、下位に付加するビットはすべて論理
の“0′°である。
から得られる10ピッ1−のデータの下位に9ビツトを
付加して第4図(A>に示す19ビツトのデータを得る
ものである。なお、下位に付加するビットはすべて論理
の“0′°である。
第2のビット付加回路路9は第2の並列型A/D変換器
6から得られる10ビツトの上位に第4図(B)に示す
ように9ビツトを付加し、更に負のレベルに変換したデ
ータを出力する。なお、負に変換する前において上位に
付加する9ビツトはすべてA/D変換36のMSBに等
しい論理値である。第2のビット付加回路9で上位に9
ビツトを付加しなということは、第1のビット付加回路
8の出力を基準にして下位方向に9ビツトシフトして信
号レベルを減衰させたことに相当する。この減衰量は1
/Aに相当するので、減衰後のデータを(Da+Db+
Dc)+ (Dd+De)/Aで示すことかできる。こ
れを負レベルのデータに変換することにより、 (D
a+Db+Dc)+(Dd+De)/Aになる。なお、
加算器1oの代りに減算器が設けられている場合には、
第2のビット付加回Ij?19で負レベルデータに変換
することが不要になる。
6から得られる10ビツトの上位に第4図(B)に示す
ように9ビツトを付加し、更に負のレベルに変換したデ
ータを出力する。なお、負に変換する前において上位に
付加する9ビツトはすべてA/D変換36のMSBに等
しい論理値である。第2のビット付加回路9で上位に9
ビツトを付加しなということは、第1のビット付加回路
8の出力を基準にして下位方向に9ビツトシフトして信
号レベルを減衰させたことに相当する。この減衰量は1
/Aに相当するので、減衰後のデータを(Da+Db+
Dc)+ (Dd+De)/Aで示すことかできる。こ
れを負レベルのデータに変換することにより、 (D
a+Db+Dc)+(Dd+De)/Aになる。なお、
加算器1oの代りに減算器が設けられている場合には、
第2のビット付加回Ij?19で負レベルデータに変換
することが不要になる。
加算器10は第1及び第2のビット付加回路8.9の出
力をピッ1ル単位で加算して19ビツトの出力を発生す
る。加算器10の入力は2の補数の形式σ)2進数で与
えられるので、正レベルのデータと負レベルのデータと
をそのまま力nKする、二とができる。
力をピッ1ル単位で加算して19ビツトの出力を発生す
る。加算器10の入力は2の補数の形式σ)2進数で与
えられるので、正レベルのデータと負レベルのデータと
をそのまま力nKする、二とができる。
加算器10からは
5o=S−(Dc+ (Dd+De)/A)のデータが
得られる。このデータSoにはD c −t−(Dd+
Del/Aが含まれるが、Da+Dbは除去される。D
/A変換器4による誤差Dcは、D/A変換器4のビッ
ト数を増加させること等によって小さくすることができ
る。また、第2の並列型A/D変換器6の誤差D d
−)−D eはA倍して値をA/D変換しているので、
第1の並列型A/D変換器3の誤差Da+Dbに比べて
大幅に小さい、また、減算及び増幅回路5の誤差は極め
て小さくすることができる。結局、汎用の低コスl−な
10ビツトの2つの並列型A/D変換器3.6を使用し
て、19ビツトの並列型A/D変換器を使用したと等価
なデータを得ることができる。
得られる。このデータSoにはD c −t−(Dd+
Del/Aが含まれるが、Da+Dbは除去される。D
/A変換器4による誤差Dcは、D/A変換器4のビッ
ト数を増加させること等によって小さくすることができ
る。また、第2の並列型A/D変換器6の誤差D d
−)−D eはA倍して値をA/D変換しているので、
第1の並列型A/D変換器3の誤差Da+Dbに比べて
大幅に小さい、また、減算及び増幅回路5の誤差は極め
て小さくすることができる。結局、汎用の低コスl−な
10ビツトの2つの並列型A/D変換器3.6を使用し
て、19ビツトの並列型A/D変換器を使用したと等価
なデータを得ることができる。
[変形例]
本発明はL述の実施例に限定されるものでなく、変形が
可能なものである。例えば、第1及び第2の並列型A/
D変換器3.6を自然2進数の出力を発生ずるものとし
てもよい。また、第1の並列型A/D変換器3の誤差D
a+DbがL S B ニ収まらない場合には、第2の
並列型A/D変換器6の出力のMSBを第1の並列型A
/D変換器3のLSBよりも上位のビットに一致するよ
うにレベルを設定して加算してもよい。また、加算器1
0を′fA算器とし、第2のビット付加回路って負任性
データを作ることを省いてらよい。
可能なものである。例えば、第1及び第2の並列型A/
D変換器3.6を自然2進数の出力を発生ずるものとし
てもよい。また、第1の並列型A/D変換器3の誤差D
a+DbがL S B ニ収まらない場合には、第2の
並列型A/D変換器6の出力のMSBを第1の並列型A
/D変換器3のLSBよりも上位のビットに一致するよ
うにレベルを設定して加算してもよい。また、加算器1
0を′fA算器とし、第2のビット付加回路って負任性
データを作ることを省いてらよい。
[発明の効果]
上述のように本発明によれば、ビット数の少ない並列型
A/D変換器を使用してビット数の多い並列型A/D変
換器を使用したと等価な効果を得ることができる。
A/D変換器を使用してビット数の多い並列型A/D変
換器を使用したと等価な効果を得ることができる。
第1図は本発明の一実施例に係わるアナログ・ディジタ
ル変換装置を示すブロック図、第2図は第1図の並列型
A/D変換器を原理的に示すブロック図、 第3図は第1図の第1の並列型A/D変換器の出力とサ
ンプルとの関係を模式的に示す図、第4図は第1の並列
型A/D変換器の出力と第2の並列型A/D変換器の出
力との合成を示すピッ1ル配置図である。 ■・・・アナログ入力端子、2・・・S / H回路、
3・・・第1の並列型A/D変換器、4・・・D/A変
換器、5・・・減算及び増幅回路、6・・・第2の並列
型A/D変換器、8.9・・・ピットイ・1加回路、1
0・・・加算器。 代 理 人 高 野 則 次第2図 基準電圧VR 八力゛屹三vlN
ル変換装置を示すブロック図、第2図は第1図の並列型
A/D変換器を原理的に示すブロック図、 第3図は第1図の第1の並列型A/D変換器の出力とサ
ンプルとの関係を模式的に示す図、第4図は第1の並列
型A/D変換器の出力と第2の並列型A/D変換器の出
力との合成を示すピッ1ル配置図である。 ■・・・アナログ入力端子、2・・・S / H回路、
3・・・第1の並列型A/D変換器、4・・・D/A変
換器、5・・・減算及び増幅回路、6・・・第2の並列
型A/D変換器、8.9・・・ピットイ・1加回路、1
0・・・加算器。 代 理 人 高 野 則 次第2図 基準電圧VR 八力゛屹三vlN
Claims (1)
- 【特許請求の範囲】 [1]アナログ信号入力端子に接続されたサンプル・ホ
ールド回路と、 前記サンプル・ホールド回路に接続されたnビット(n
は任意の整数)の第1の並列型アナログディジタル変換
器と、 前記第1の並列型アナログ・ディジタル変換器に接続さ
れたディジタル・アナログ変換器と、前記サンプル・ホ
ールド回路から得られるサンプルと前記ディジタル・ア
ナログ変換器から得られる出力との差のA倍(Aは1よ
りも大きい数値)の信号を得るための減算及び増幅回路
と、 前記減算及び増幅回路から得られた出力をディジタル信
号に変換するためのmビット(任意の整数)の第2の並
列型アナログ・ディジタル変換器と、 前記第1の並列型アナログ・ディジタル変換器の誤差を
低減するように、前記第1の並列型アナログ・ディジタ
ル変換器の出力のLSB又はこの近傍の下位ビットに前
記第2の並列型アナログ・ディジタル変換器の出力のM
SBが対応するように両出力を合成して前記nビットよ
りも多いビット数のデータを得るための合成回路と、 から成るアナログ・ディジタル変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63287300A JPH02134025A (ja) | 1988-11-14 | 1988-11-14 | アナログ・デイジタル変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63287300A JPH02134025A (ja) | 1988-11-14 | 1988-11-14 | アナログ・デイジタル変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02134025A true JPH02134025A (ja) | 1990-05-23 |
Family
ID=17715592
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63287300A Pending JPH02134025A (ja) | 1988-11-14 | 1988-11-14 | アナログ・デイジタル変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02134025A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04360316A (ja) * | 1991-06-06 | 1992-12-14 | Nec Corp | A/dコンバータ |
JPH07202700A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | A/d変換装置 |
JP2005109643A (ja) * | 2003-09-29 | 2005-04-21 | Fujio Kurokawa | A/d変換回路、制御装置および絶縁型a/d変換装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58104524A (ja) * | 1981-12-17 | 1983-06-22 | Sony Corp | A/dコンバ−タ回路 |
JPS60223328A (ja) * | 1984-04-20 | 1985-11-07 | Nec Corp | A/d変換器 |
-
1988
- 1988-11-14 JP JP63287300A patent/JPH02134025A/ja active Pending
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