JPH0481129A - ディジタル／アナログ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はコンパクトディスク（ＣＤ）プレーヤ。

ディジタルオーディオテープ（ＤＡＴ）レコーダ等のデ
ィジタルオーディオ機器に用いて好適なディジタル／ア
ナログ変換装置に関し、特に複数のディジタル／アナロ
グ変換回路（以下、ＤＡＣと略称する）を用いることに
より、高分解能を達成しつつも、ローレベル出力時の出
力誤差を改善することができるディジタル／アナログ変
換装置に関する。

［従来の技術］ 一般にＤＡＣは全出力レベル範囲において±１／２ＬＳ
Ｂ以下の非直線性出力誤差を満足するよう製造されるが
、ディジタルオーディオ機器に用いられるＤＡＣ等、高
分解能なりＡＣはレーザートリミングによる調整によっ
ても上位ビット側の重み精度が完全なものにならなく、
上述の出力誤差を満足していないものが多い。よって、
出力誤差の原因となっている上位ビット側を更に外部調
整可能にしているが、これも温度や湿度変化、振動によ
って影響を受は易い等、種々の問題点を有している。

また、ディジタルオーディオ機器に用いられるＤＡＣは
回路構成の簡略化の為、その大半がユニポーラ出力のＤ
ＡＣによって構成され、その出力に中点オフセットを与
え両極性出力（バイポーラ出力）となるようにしたり、
入力データが音声信号を示しているので片極性のまま出
力（ユニポーラ出力）シ、その出力に発生したＤＣオフ
セットはカップリングコンデンサ、ＤＣサーボ回路等に
より除去するようにしている。

そして、ディジタルオーディオ機器においてＤＡＣに入
力されるディジタルデータは両極性のアナログ信号（正
負の１０進値）を示す２’　Ｓコンブリメントコード又
はバイナリオフセットコードで表わされている為、ロー
レベルのアナログ信号を示している時にも上位ビット側
が４１１　＄１状態となる。

よって、このＤＡＣはローレベルのアナログ信号を示し
たディジタルデータが入力された時にも。

その出力には上位ビット側の出力成分が含まれることに
なり、結果、アナログ信号がローレベルとなるにも拘ら
ず出力誤差が低下しない欠点を有している。

一方、従来から、フローティングＤＡＣ１指数ＤＡＣ等
と呼ばれるデータシフト回路、仮数ＤＡＣ１指数ＤＡＣ
等から構成されたディジタル／アナログ変換装置が特開
昭６１−２４２４２１号（ＵＳＰ　　４，７２７，３５
５号）公報等によって提案されている。

［発明が解決しようとする問題点コ しかしながら、このディジタル／アナログ変換装置によ
れば、ディジタルデータが示したアナログ信号のレベル
に応答してディジタルデータを上位側にシフトして仮数
ＤＡＣによりＤ／Ａ変換することで、ローレベル出力時
における出力誤差を実質的に小さくできるものの、ハイ
レベル出力時には仮数ＤＡＣの分解能を引き上げる必要
があるためにその構成が複雑となり、また、仮数ＤＡＣ
の出力に指数ＤＡＣが接続された２段ＤＡＣの構成を採
っているので、指数ＤＡＣのスイッチングノイズがアナ
ログ信号に含まれてしまう問題点があった。

［問題点を解決するための回路］ 本発明は上述の問題点を招くことなく、高分解能を達成
しつつも、ローレベル出力時における出力誤差を改善す
ることができるディジタル／アナログ変換装置を提供す
るものであり、第１の本発明装置は、正負の１０進値を
示したＮビットの入力データを入力し、正負の１０進値
を示したＭ（Ｍ＜Ｎ）ビットの第１〜第２　のメイン出
力データと正の１０進値を示した（Ｎ−Ｍ）ビットのサ
ブ出力データを出力するディジタルデータ変換手段と、
少なくとも第１〜第２　のメイン出力データを夫々アナ
ログ信号にＤ／Ａ変換可能な第１番〜第２　番のメイン
ＤＡＣと、少なくともサブ出力データをアナログ信号に
Ｄ／Ａ変換可能なサブＤＡＣと、第１〜第２　のメイン
出力データの各ＬＳＢの重みとサブ出力データのＬＳＢ
の重みが全て一致すべく、各アナログ信号を加算するア
ナログ加算手段とから構成されることを特徴とする。

また、第２の本発明装置は、正負の１０進値を示したＮ
ビットの入力データを入力し、正負の１０進値を示した
Ｍ　（Ｍ＜Ｎ）ビットの第１〜第２　のメイン出力デー
タと１ビットの第１〜第（２−１）のサブ出力データを
出力するディジタルデータ変換手段と、少なくとも第１
〜第２　のメイン出力データを夫々アナログ信号にＤ／
Ａ変換可能な第１番〜第２　番のメインＤＡＣと、少な
くとも第１〜第（２−１）のサブ出力データを夫々アナ
ログ信号に変換可能な第１番〜第（２−１）番のサブ出
力手段と、第１〜第２　のメイン出力データの各ＬＳＢ
の重みと第１〜第（２−１）のサブ出力データのＬＳＢ
の重みが全て一致すべく、各アナログ信号を加算するア
ナログ加算手段とから構成されることを特徴とする。

［作用］ 上記第１の本発明装置によれば、ディジタルデータ変換
手段は入力データの正又は負方向への増大に応答してメ
インＤＡＣを順次追加し、少なくとも第に番目までのメ
インＤＡＣを用いて入力データのＤ／Ａ変換が達成され
るべく各出力データを出力するものであり、Ｋが２以上
となる入力データの時、第（Ｋ−１）以下のメイン出方
データを常に正又は負の最大値とする。

出力された第１〜第２　のメイン出力データは夫々第１
番〜第２　番のメインＤＡＣによってアナログ信号にＤ
／Ａ変換され、サブ出方データはサブＤＡＣによってア
ナログ信号にＤ／Ａ変換される。そして、各アナログ信
号はアナログ加算手段により加算され、入力データをＤ
／Ａ変換したアナログ信号となり出力される。

また、第２の本発明装置によれば、ディジタルデータ変
換手段は入力データの正又は負方向への増大に応答して
メインＤＡＣを順次追加し、少なくとも第に番目までの
メインＤＡＣを用いて入力データのＤ／Ａ変換が達成さ
れるべく各出方データを出力するものであり、Ｋが２以
上となる入力データの時、第（Ｋ−１）以下のメイン出
方データを常に正又は負の最大値とする。

出力された第１〜第２　のメイン出方データは夫々第１
番〜第２　番のメインＤＡＣによってアナログ信号にＤ
／Ａ変換され、第１〜第（２−１）のサブ出方データは
夫々第１番〜第（２−１）番サブＤＡＣによってアナロ
グ信号にＤ／Ａ変換される。そして、各アナログ信号は
アナログ加算手段により加算され、入力データをＤ／Ａ
変換したアナログ信号となり出方される。

［実施例］ 以下、ＣＤプレーヤに適用した場合における本発明ディ
ジタル／アナログ変換装置の第１実施例を第１図〜第３
図を参照しながら説明する。

第１図は本発明装置のブロック図を示したもので、ディ
ジタルフィルタ（図示しない）から出方された２０ビッ
ト、２′Ｓコンブリメントコードの入力データはディジ
タルデータ変換回路１の入力端子Ｄ１〜Ｄ２０に入力さ
れ、第２図データ変換表に示されように、そのデータ値
に対応して１８ビット、２′Ｓコンブリメントコードの
第１〜第４のメイン出力データ、２ビット、バイナリコ
ードのサブ出力データに変換され、夫々、出方端子（Ａ
ｌ−Ａ１８）、（Ｂｌ〜Ｂ１８）、（Ｃ１〜Ｃｌ８）、
（Ｄｉ−Ｄｉ８）、（ＳＬ、Ｓ２）から出力される。

出力された第１〜第４のメイン出方データは夫々同一回
路構成、同一分解能（１８ビット）のメインＤＡＣ２１
−２Ｄに入力されてアナログ電流工、〜１．に、また、
サブ出方データは分解能２ビットのサブＤＡＣ３に入力
されてアナログ電流■５にＤ／Ａ変換される。

なお、ＤＡＣ２Ａ〜２Ｄは１８ビット、２’　Ｓコンブ
リメントコードの入力データをＤ／Ａ変換すべく構成さ
れているものであって、そのアナログ電流工□〜■４は
入力データ（メイン出力データ）がプラスの１０進値を
示している時にはＤＡＣ内部方向（図面矢印方向）に、
マイナスの１０進値を示している時にはＤＡＣ外部方向
に流れる。

一方、ＤＡＣ３は２ビット、バイナリコードの入力デー
タ（サブ出力データ）をＤ／Ａ変換すべく、また、＋Ｉ
ＬＳＢに対応するそのアナログ電流ＩＳ（絶対値）がＤ
ＡＣ２Ａの＋ＩＬＳＢに対応するアナログ電流■１と同
一になるよう構成されているものであって、そのアナロ
グ電流工、は入力データの変化に応答してＤＡＣ内部方
向（図面矢印方向）のみに流れる。

出力されたアナログ電流工、〜工、は夫々、ＯＰアンプ
Ａ、、抵抗Ｒ工により構成された同一回路構成のＩ／Ｖ
変換回路４Ａ〜４Ｅによって、アナログ電圧ｖ１〜Ｖ、
に同一ゲインαでＩ／Ｖ変換され、ＯＰアンプＡ２．抵
抗Ｒ２〜Ｒ４により構成されたアナログ加算回路５によ
って同一ゲインβでアナログ加算され、ＬＰＦ６によっ
てＤ／Ａ変換に伴う折り返し成分が、また、カップリン
グコンデンサＣ□によって各○Ｐアンプによって発生し
たＤＣオフセットが除去され、アナログ出力端子７から
アナログ信号として出力される。

次に、上述した第２図データ変換表の詳細を説明する。

なお、各データ後の（）内はその１０進値を示している
。

先ず、サブ出力データは入力データが“１００００・・
００”〜“０００１１・・・１１″（−５２４２８８〜
＋１３１０７１）の間、常に“００”　（０）に、入力
データが“ｏｏｔｏ。

・００”〜“００１１１・＝１１”　（＋１３１０７２
〜＋　２６２１４３）の間、常に“０１”　（＋１）に
、入力データが“０ＩＯ００・・・００″〜“０１０１
１・・・１１”　（＋２６２１４４〜＋３９３２１５）
の間、常に“１０”　（＋２）に、入力データが“０１
１００・・・ＯＯ”〜“０１１１１・・・１１″　（＋
　３９３２１６〜＋５２４２８７）の間、常に“１１”
　（＋３）になる。

第１のメイン出力データは入力データが“１１１０・・
・００”〜“０００１１・・・１１″　（−１３１０７
２〜＋１３１０７１）の間、入力データが示した１０進
値を示すべく“１００・・・００″〜“０１１・・・１
１”　（−１３１０７２〜＋１．３１０７１）に夫々変
化し、入力データが’００１００・・・００′″　（＋
１３１０７２）以上になると常に“０１１・・・１１”
　（＋１３１０７１）に、’１１，０１１・・・１１”
　（−１３１０７３）以下になると常に”ｉｏｏ・・・
００”　（−１３１０７２）になる。

第２のメイン出力データは入力データが”１１１００・
・・００”〜“ｏｏｏｉｉ・・・１１”　（−１３１０
７２〜＋１３１０７１）の間、常に“０００・・・００
”　（０）になり、入力データが”００１００・・・０
０”〜“００１１１・・・１１”（＋　１３１０７２〜
＋２６２１４３）の間、入力データの示した１０進値か
ら＋１３１０７２　（第１のメイン出力データ”０１１
・・・１１″が示した１０進値（＋１３１０７１）とサ
ブ出力データ１７０１１１が示した１０進値（＋１）を
加算した値）を減算した値を示すべく“０００・・・０
０″〜“０１１・・・１１”（Ｏ〜＋１３１０７１）に
夫々変化し、入力データが“０１０００・・・００”　
（＋　２６２１４４）以上になると常に“０１１・・・
１１”　（＋　１３１０７１）になる。

また、第２のメイン出力データは入力データが“１１０
１１−１１”　〜“１１０００・００”　　（−１３１
０７３〜−２６２１４４）の間、入力データの示した１
０進値から−１３１０７２（第１のメイン出力データ“
ｉｏｏ・・・００″が示した１０進値）を減算した値を
示すべく“１１１・・１１”〜“１００・・・００”（
−１〜−１３１０７２）に夫々変化し、入力データが”
１０１１１・・・１１”　　（−２６２１４５）以下に
なると常に“１００・・・００”　　（−１３１０７２
）になる。

第３のメイン出力データは入力データが“１１０００・
・・００″〜“００１１１・・・１１”　（−２６２１
４４〜＋２６２１４３）の間、常に“０００・・・００
″になり、入力データが“０１０００・・・００”〜“
０１０１１・・・１１”　　（＋２６２１４４〜＋３９
３２１５）の間、入力データの示した１０進値から＋２
６２１４４（第１のメイン出力データ“０１１・・・１
１″が示した１０進値（＋１３１０７１）と第２のメイ
ン出方データ“０１１・１１”が示した１０進値（＋１
３１０７１）とサブ出力データ“１０”が示した１０進
値（＋２）を加算した値）を減算した値を示すべく“ｏ
ｏｏ・・・００”〜“０１１−１１”　（０〜＋１３１
０７１）　ニ夫々変化し、入力データが“０１１００・
・・００”　　（＋３９３２１６）以上になると常に“
０１１・・・１１”　（＋１３１０７１）になる。

また、第３のメイン出力データは入力データが“１０１
１１・・・１１”〜“１０１００・・・００”　（−２
６２１４５〜−３９３２１６）の間、入力データの示し
た１０進値から−２６２１４４（第１のメイン出力デー
タ“１００・・・００″が示した１０進値（−１３１０
７２）と第２のメイン出力データ“１００・・・００”
が示した１０進値（−１３１０７２）を加算した値）を
減算した値を示すべく′″１１１・・・１１”〜”ｉｏ
ｏ・・・００”　　（−１〜−１３１０７２）に夫々変
化し、入力データが“１０１１１・・・１１”　　（−
３９３２１７）以下になると常に“１００・・・００”
　（−１３１０７２）になる。

そして、第４のメイン出力データは入力データが“１０
１００・・・００”〜“０１０１１・・・１１”（−３
９３２１６〜＋３９３２１５）の間、常に“０００・・
００”　（０）になり、入力データが“０１１００・・
・００″〜“０１１１１・・・１１”　　（＋３９３２
１６〜＋５２４２８７）の間、入力データの示した１０
進値から＋３９３２１６　（第１のメイン出力データ“
Ｏｌｌ・・・１１”が示した１０進値（＋１３１０７１
）と第２のメイン出力データ“０１１・・・１１“が示
した１０進値（＋１３１０７１）と第３のメイン出力デ
ータ”　０１１・・・１１″が示した１０進値（＋１３
１０７１）とサブ出力データ１１１　ｔ　Ｉｆが示した
１０進値（＋３）を加算した値）を減算した値を示すべ
く　”ｏｏｏ・・・００″〜”　０１１・・・１１”　
　（０〜＋１３１０７１）に夫々変化し、また、入力デ
ータが”１００１１・・・１工”〜“１００００・・・
ＯＯ”　（−３９３２１７〜−５２４２８８）の間、入
力データの示した１０進値から−３９３２１６（第１の
メイン出力データ“１００・・・００″が示した１０進
値（−１３１０７２）と第２のメイン出力データ“１０
０・・・００”が示した１０進値（−１３１０７２）と
第３のメイン出力データ“１００・・・ＯＯ″が示した
１０進値（−１３１０７２）を加算した値）を減算した
値を示すべく”ＩＩＩ・・・１１　”〜“１００・・・
ＯＯ”（−１〜−１３１０７２）に夫々変化する。

このように、第１〜第４のメイン出力データ、サブ出力
データは夫々が示した１０進値を加算した値が入力デー
タが示した１０進値と同一になるべく変化するものであ
って、特に、サブ出力データは第２〜第４のメイン出力
データの下位１７ビットが入力データの下位１７ビット
と同一状態になるべく変化する。

以下、同図布にも示されるよう、入力データが“ｏｏｔ
ｏｏ・・・ＯＯ”　（＋１３１０７２）以上となる範囲
をＵＰ　１　、”０１０００・・・００”　　（＋２６
２１４４）以上となる範囲をＵＰ２．　　”０１１００
・・・００”　（＋３９３２１６）以上となる範囲をＵ
Ｐ３とし、入力データが“１１０１１・・・１１”　（
−１３１０７３）以下となる範囲をＤＯＷＮＩ、“１０
１１１・・・１１”　（−２６２１４５）以下となる範
囲をＤＯＷＮ２、“１００１１・・・１１”　（−３９
３２１７）以下となる範囲をＤＯＷＮ３とし、また、入
力データが“１１１００・・・ＯＯ”〜“０００１１・
・・１１”　（−１３１０７２〜＋１３１０７１）とな
る範囲をＭＩＤＩ、”１１０００・・・００″〜“００
１１１・・・１１”　（−２６２１４４〜＋２６２１４
３）となる範囲をＭＩＤ２、”１０１００・・・００″
〜“０１０１１・・・１１″（−３９３２１６〜＋３９
３２１５）となる範囲をＭＩＤ３とする。

次に、第２図データ変換を達成するディジタルデータ変
換回路１の回路例を第３図を参照しながら説明する。

先ず、入力データが上記何れの範囲に含まれるかを検出
すべくデータ値検出回路が構成されている。

入力データがＵＰＩの範囲であるか否かを検出するには
、ＭＳＢが“０″で、２ＳＢ、３ＳＢが“’ｏｏ”以外
であること検出すれば良いので、入力端子Ｄ１がＩＮＶ
ＩＯを介してＡＮＤＩＩの一方の入力に、入力端子Ｄ２
、Ｄ３が夫々ＩＮＶＥＲＴ−ＮＡＮＤ（以下、Ｉ−ＮＡ
ＮＤと略称する）１２の各入力に接続され、Ｉ−ＮＡＮ
Ｄ１２の出力はＡＮＤＩＩの他方の入力に接続されてい
る。

この回路構成によれば、入力データがＵＰＩの範囲にあ
る時、ＡＮＤＩＩの出力は“１”となる。

次に、入力データがＤＯＷＮＩの範囲であるか否かを検
出するには、ＭＳＢが“１”で、２ＳＢ。

３ＳＢが”Ｉｆ　”以外であること検出すれば良いので
、入力端子Ｄ１がＡＮＤ１３の一方の入力に、入力端子
Ｄ２、Ｄ３が夫々ＮＡＮＤ１４の各入力に接続され、Ｎ
ＡＮＤ１４の出力がＡＮＤ１３の他方の入力に接続され
ている。この回路構成によれば、入力デ〜りがＤＯＷＮ
Ｉの範囲にある時、ＡＮＤｉ３の出力は“１″となる。

そして、入力データがＭＩＤＩの範囲であるか否かを検
出するには、ＵＰＩ、ＤＯＷＮＩの何れの範囲でもない
ことを検出すれば良いので、ＡＮＤｌｌ、１３の出力が
夫々ＩＮＶＥＲＴ−ＡＮＤ（以下、Ｉ−ＡＮＤと略称す
る）１４の各入力に接続され、入力データがＭＩＤＩの
範囲にある時、Ｉ　−ＡＮＤ１４の出力は１１１”とな
る。

次に、入力データがＵＦ４の範囲であるか否かを検出す
るには、ＭＳＢが０″′で、２８Ｂが１１１７１である
ことを検出すれば良いので、入力端子Ｄ２とＩＮＶＩＯ
の出力が夫々ＡＮＤ１５の各入力に接続され、入力デー
タがＵＦ４の範囲である時、ＡＮＤ１５の出力は１”と
なる。

次に、入力データがＤＯＷＮ２の範囲であるか否かを検
出するには、ＭＳＢが“１”で、２８Ｂが“０”である
ことを検出すれば良いので、入力端子Ｄ１がＡＮＤ１６
の一方の入力に接続され、入力端子Ｄ２がＩＮＶ１７を
介しテＡＮＤ　１６（７）他方の入力に接続され、入力
データがＤＯＷＮ２の範囲である時、ＡＮＤ１６の出力
は“１″となる。

そして、入力データがＭＩＤ２の範囲であるか否かを検
出するには、ＵＦ４、ＤＯＷＮ２の何れの範囲でもない
ことを検出すれば良いので、ＡＮＤ１５．１６の出力が
夫々Ｉ　−ＡＮＤ１８の各入力に接続され、入力データ
がＭＩＤ２の範囲である時、Ｉ　−ＡＮＤ　１８の出力
は“１”となる。

次に、入力データがＵＦ４の範囲であるか否かを検出す
るには、ＵＦ４の範囲、且つ、３８Ｂが１（１＃である
ことを検出すれば良いので、入力端子Ｄ３とＡＮＤ１５
の出力が夫々ＡＮＤ１９の各入力に接続され、入力デー
タがＵＦ４の範囲である時、ＡＮＤ１９の出力は“ｌＩ
Ｐとなる。

次に、入力データがＤＯＷＮ３の範囲であるが否かを検
出するには、ＤＯＷＮ２の範囲、且つ、３８Ｂが“０”
であることを検出すれば良いので、ＡＮＤ１６の出力が
ＡＮＤ２０の一方の入力に、入力端子Ｄ３がＩＮＶ２１
を介してＡＮＤ２０の他方の入力に接続され、入力デー
タがＤＯＷＮ３の範囲である時、ＡＮＤ２０の出力は１
１１１１となる。

そして、入力データがＭＩＤ３の範囲であるが否かを検
出するには、ＵＦ４．ＤＯＷＮ３の何れの範囲でもない
ことを検出すれば良いので、ＡＮＤ１９．２０の出力が
Ｉ　−ＡＮＤ　２２の各入力に接続され、入力データが
ＭＩＤ３の範囲である時、Ｉ　−ＡＮＤ　２２の出力は
１”となる。

次に、以上の検出回路の各出力に基づき、入力データか
ら第１〜第４の各メイン出方データとサブ出力データが
形成されている。

先ず、サブ出力データのＭＳＢは入力データがＵＦ４の
範囲である時に“１″になるので、ＡＮＤ１５の出力（
ＵＦ４）は直ちにサブ出方データのＭＳＢを示すことに
なる。一方、サブ出方データのＬＳＢは入力データがＵ
Ｆ４を除＜ＵＰＩの範囲である時と、ＵＦ４の範囲であ
る時に“１”になるので、ＡＮＤＩＩの出方（ＵＰＩ）
がＡＮＤ２３の一方の入力に、ＡＮＤ１５の出方（ＵＦ
４）がＩＮＶ２４を介してＡＮＤ２３（７）他方ノ入力
に接続されている。そして、ＡＮＤ２３の出力が０Ｒ２
５の一方の入力に、ＡＮＤ１９の出力（ＵＦ４）が０Ｒ
２５の他方の入力に接続されている。以上の接続により
、０Ｒ２５の出方はサブ出力データのＬＳＢを示すこと
になる。

形成されたサブ出力データは各論理回路の遅延時間によ
ってビット間の時間ズレが、更には、他のデータ間（メ
イン出方データ）とも時間ズレが発生するので、ＡＮＤ
１５、○Ｒ２５の出力が夫々ラッチ回路２６のデータ端
子Ｄ１、Ｄ２に接続され、入力データの出力クロックに
対して所定の位相遅れを有したラッチクロックＬＣＫに
基づきラッチされ、その出力端子Ｑ１、Ｑ２、更にはデ
ィジタルデータ変換回路１の出方端子５１．Ｓ２から出
力される。なお、サブ出方データ内のビット間の時間ズ
レはＤＡＣ３の出力に、データ間の時間ズレはアナログ
加算回路５の出方にグリッチノイズを招く原因となる。

一方、第１のメイン出方データのＭＳＢは入力データが
何の範囲であるかに拘らず、入方データのＭＳＢと同一
状態になるので、入力端子Ｄ１の状態が直ちに第１のメ
イン出力データのＭＳＢを示すことになる。

そして、第１のメイン出力データの２５Ｂ−ＬＳＢは、
入力データがＭＩＤＩの範囲である時に入力データの４
８Ｂ−ＬＳＢと夫々同一状態に、ＵＰＩの範囲である時
に全て“１”に、ＤＯＷＮｌの範囲である時に全てｔｒ
　Ｏｔｒになる。よって、入力端子Ｄ４〜Ｄ２ｏが夫々
ＡＮＤ２７−４３（７）一方の入力に接続され、ＡＮＤ
１３の出力（ＤＯＷＮｌ）がＩＮＶ４４を介してＡＮＤ
２７〜４３の各他方の入力に接続されている。また、Ａ
ＮＤ２７〜４３の出力が夫々０Ｒ４５〜６１の一方の入
力に接続され、ＡＮＤＩＩの出力（ＵＰＩ）が０Ｒ４５
〜６１の各他方の入力に接続されている。

以上の接続により、０Ｒ４５〜６１の出力は夫々第１の
メイン出力データの２８Ｂ−ＬＳＢを示すことになる。

形成された第１のメイン出力データも上記同様にして時
間ズレが発生するので、入力端子Ｄ１．０Ｒ４５〜６１
の出力が夫々ラッチ回路６２のデータ端子Ｄ１〜Ｄ１８
に接続され、ラッチクロックＬＣＫに基づきラッチされ
、その出力端子Ｑ１〜Ｑ１８、更にはディジタルデータ
変換回路１の出力端子Ａ１〜Ａ１８から出力される。

次に、第２のメイン出力データのＭＳＢは入力データが
ＤＯＷＮＩの範囲である時のみＫｌ　１７１になるので
、ＡＮＤ１３の出力状態（ＤＯＷＮＩ）が直ちに第２の
メイン出力データのＭＳＢを示すことになる。

そして、第２のメイン出力データの２ＳＥ−ＬＳＢは、
入力データがＭＩＤＩを除＜ＭＩＤ２の範囲である時に
入力データの４８Ｂ−ＬＳＢと夫々同一状態に、ＵＦ４
の範囲である時に全てＬＬ　Ｉ　Ｉ＋に、ＭＩＤＩ又は
ＤＯＷＮ２の範囲である時に全て“０”になる、よって
、入力端子Ｄ４〜Ｄ２０が夫々ＡＮＤ６３〜７９の一方
の入力に接続され、ＡＮＤ１６の出力（ＤＯＷＮ２）と
Ｉ−ＡＮＤ２２の出力（ＭＩＤＩ）が夫々０Ｒ８０の各
入力に接続され、そして、０Ｒ８０の出力がＩＮＶ８１
を介してＡＮＤ６３〜７９の各他方の入力に接続されて
いる。また、ＡＮＤ６３〜７９の出方が夫々０Ｒ８１〜
９７の一方の入力に接続され、ＡＮＤ１５（７）出力（
ＵＦ４）が０Ｒ８１〜９７（７）各他方の入力に接続さ
れている。以上の接続により、０Ｒ８１〜９７の出力は
夫々第２のメイン呂カデ−Ｊの２ＳＢ−ＬＳＢを示すこ
とになる。

形成された第２のメイン出方データも上記同様にして時
間ズレが発生するので、ＡＮＤ１３．０Ｒ８１〜９７の
出方が夫々ラッチ回路９８のデータ端子Ｄ１〜Ｄ１８に
接続され、ラッチクロックＬＣＫに基づきラッチされ、
その出力端子Ｑ１〜Ｑ１８、更にはディジタルデータ変
換回路ｌの出力端子Ｂ１〜Ｂ１８から出力される。

次に、第３のメイン出力データのＭＳＢは入力データが
ＤＯＷＮ２の範囲である時のみ“１”になルノテ、ＡＮ
Ｄ１６１７）出方状態（ＤＯＷＮ２）が直ちに第３のメ
イン出方データのＭＳＢを示すことになる。

そして、第３のメイン出方データの２ＳＢ−ＬＳＢは、
入力データがＭＩＤ２を除＜ＭＩＤ３の範囲である時に
入力データの４３Ｂ−ＬＳＢと夫々同一状態に、ＵＦ４
の範囲である時に全てａｔ　１　＋１に、ＭＩＤ２又は
ＤＯＷＮ３の範囲である時に全て１１０　Ｆ＋になる。

よって、入力端子Ｄ４〜Ｄ２０が夫々ＡＮＤ９９〜１１
５の一方の入力に接続され、ＡＮＤ２０の出力（ＤＯＷ
Ｎ３）とＩ　−ＡＮＤ１８の出力（ＭＩＤ２）が夫々○
Ｒ１１６の各入力に接続され、そして、０Ｒ１１６の出
力が工ＮＶ１１７を介してＡＮＤ９９〜１１５の各他方
の入力に接続されている。また、ＡＮＤ９９〜１１５の
出力が夫々０Ｒ１１８〜１３４の一方の入力に接続され
、ＡＮＤ１９の出力（ＵＦ４）が０Ｒ１１８〜１３４の
各他方の入力に接続されている。以上の接続により、０
Ｒ１１８〜１３４の出力は夫々第３のメイン出力データ
の２３Ｂ−ＬＳＢを示すことになる。

形成された第３のメイン出力データも上記同様にして時
間ズレが発生するので、ＡＮＤ１６．０Ｒ１１８〜１３
４の出力が夫々ラッチ回路１３５のデータ端子Ｄ１〜Ｄ
１８に接続され、ラッチクロックＬＣＫに基づきラッチ
され、その出力端子Ｑ１〜０１８、更にはディジタルデ
ータ変換回路１の出力端子０１〜Ｃ１８から出力される
。

次に、第４のメイン出力データのＭＳＢは入力データが
ＤＯＷＮ３の範囲である時のみ“１″になるので、ＡＮ
Ｄ２０の出力状態（ＤＯＷＮ３）が直ちに第４のメイン
出力データのＭＳＢを示すことになる。

そして、第４のメイン出力データの２５Ｂ−ＬＳＢは、
入力データがＵＦ４又はＤＯＷＮ３の範囲である時に入
力データの４８Ｂ−ＬＳＢと夫々同一状態に、ＭＩＤ３
の範囲である時に全てＯｎになる。よって、入力端子Ｄ
４〜Ｄ２０が夫々ＡＮＤ１３６〜１５２の一方の入力に
接続され、■−ＡＮＤ１４（７）出力（ＭＩＤ３）がＩ
ＮＶ１５３を介してＡＮＤ１３６〜１５２の各他方の入
力に接続されている。以上の接続により、０Ｒ１３６〜
１５２の出力は夫々第４のメイン出力データの２８Ｂ−
ＬＳＢを示すことになる。

形成された第４のメイン出力データも上記同様にして時
間ズレが発生するので、ＡＮＤ２０．０Ｒ１３６〜１５
２の出力が夫々ラッチ回路１５４のデータ端子Ｄ１〜Ｄ
１８に接続され、ラッチクロックＬＣＫに基づきラッチ
され、その出力端子Ｑ１〜０１８、更にはディジタルデ
ータ変換回路１の出力端子Ｄ１〜Ｄ１８から出力される
。

次に、上述した本発明装置の動作を説明する。

先ず、”１１１００・・００″〜“０００１１・・１１
”　（−１３１０７２〜＋１３１０７１）内の入力デー
タが入力されている間の動作を説明する。

この間、ディジタルデータ変換回路１のラッチ回路２６
の入力端子Ｄ１、Ｄ２はＡＮＤＩＩの出力（ＵＰＩ）、
ＡＮＤ１５の出力（ＵＦ４）、ＡＮＤ１９の出力（ＵＦ
４）が全て“０”になるので共に“０”、即ち、サブ出
力データは常に“００″（０）になる（第３図）。

また、ラッチ回路６２の入力端子Ｄｉ（第１のメイン出
力データのＭＳＢ）はディジタルデータ変換回路１の入
力端子Ｄ１に接続されているので、入力データのＭＳＢ
と同一状態に変化し、入力端子Ｄ２〜Ｄ１８（第１のメ
イン出力データの２８Ｂ−ＬＳＢ）はＡＮＤ１３の出力
（ＤＯＷＮＩ）、ＡＮＤＩＩの出力（ＵＰＩ）が共に“
０”になるので、夫々入力データの４８Ｂ−ＬＳＢと同
一状態に変化する。即ち、この間、第１のメイン出力デ
ータは入力データが示した１０進値を示すデータになる
。例えば、入力データが“０００１０・・・００″（＋
６５５３６）の時、第１のメイン出力データは“０１０
・・・００”　　（＋６５５３６）に、入力データが１
１１１１・・・１０”　　（−２）の時、第１のメイン
出力データは“１１１・・・１０”　（−２）になる。

一方、ラッチ回路９８の入力端子ＤＩ（第２のメイン出
力データのＭＳＢ）はＡ　Ｎ　Ｄ　ｉ　２の出力（ＤＯ
ＷＮＩ）に接続されているので“Ｏ”になり、入力端子
Ｄ２〜Ｄ１８（第２のメイン出力データの２５Ｂ−ＬＳ
Ｂ）もＡＮＤ１６の出力（ＤＯＷＮ２）、Ｉ−ＡＮＤ１
４の出力（ＭＩＤＩ）、ＡＮＤ１５の出力（ＵＦ４）が
夫々“０”、１４１　ＩＩ″０”になるので全て“０″
になる。即ち、この間、第２のメイン出力データは常に
“０００・・・００”　（０）になる。

同様に、ラッチ回路１３５の入力端子Ｄ１〜Ｄ１８もＡ
ＮＤ１６の出力（ＤＯＷＮ２）、ＡＮＤ２０の出力（Ｄ
ＯＷＮ３）、Ｉ−ＡＮＤ１８の出力（ＭＩＤ２）、ＡＮ
Ｄ１９の出力（ＵＦ４）が夫々“０”０”、′１”、′
０”になるので全て“０”に、また、ラッチ回路１５４
の入力端子Ｄ１〜Ｄ１８もＡＮＤ２０（７）出力（ＤＯ
ＷＮ３）。

Ｉ　−ＡＮＤ　２２の出力（ＭＩＤ３）が夫々“０″“
１″になるので全て“０”になる。即ち、この間、第３
及び第４のメイン出力データも常に”ｏｏｏ・・・００
”　（０）になる。

上述したサブ出力データ、第１〜第４のメイン出力デー
タは夫々ラッチクロックＬＣＫの立上りに基づき各ラッ
チ回路に取込まれることによって、各データ内のビット
間の時間ズレ、各データ間の時間ズレが除去され、ディ
ジタルデータ変換回路１の各出力端子から出力される。

最もこの場合には第１のメイン出力データしか変化しな
いので、第１のメイン出力データ内のビット間の時間ズ
レのみ除去されることになる。

出力された第１のメイン出力データはＤＡＣ２Ａによっ
て電流■、にＤ／Ａ変換され、Ｉ／Ｖ変換回路４Ａによ
って電圧ｖ１にＩ／Ｖ変換される（第１図）。また、第
２〜第４のメイン出力データ、サブ出力データはＤＡＣ
２Ｂ〜２Ｄ、ＤＡＣ３によって夫々Ｄ／Ａ変換されるが
、データ値が常にゼロなので各出力電流工２〜工、も流
れることなく、また、Ｉ／Ｖ変換回路４Ｂ〜４Ｅの出力
電圧■２〜Ｖ、も常にＯｖとなる。

よって、アナログ加算回路５の出力電圧ｖＧはβ・Ｖ□
となり（β：アナログ加算回路５の加算ゲイン）、ＬＰ
Ｆ６によってＤ／Ａ変換に伴う折り返し成分が、また、
カップリングコンデンサＣ□によってＯＰアンプによっ
て発生したＤＣオフセットが除去され、アナログ出力端
子７から出力される。

このように、”１１１００・・・００”〜”０００１１
・・・１１″（−１３１０７２〜＋１３１０７１）内の
入力データが入力されている間、実質的に第１のメイン
ＤＡＣ２ＡのみによってＤ／Ａ変換が達成されるので、
アナログ出力端子７から出力されるアナログ信号の出力
誤差はＤＡＣ２Ａの出力誤差のみによって決定される。

即ち、本発明装置はＤＡＣ２Ａが分解能、精度共に１８
ビットであれば、上記間の入力データを分解能、精度共
に２０ビットのＤＡＣ同様にＤ／Ａ変換することができ
ることになる。

なお、分解能がｎビットで出力誤差が±２ＬＳＢ以下の
ＤＡＣを（ｎ　＋　ｍ−１）ビット精度のＤＡＣと言う
。

次に、　　”００１００・・・００”〜“００１１１・
・・１１”　（＋１３１０７２〜＋２６２１４３）内の
入力データが入力されている間の動作を説明する。

この間、ラッチ回路２６の入力端子Ｄ１、Ｄ２はＡＮＤ
ＩＩの出力（ＵＰＩ）　、ＡＮＤ１５の出力（ＵＦ４）
、ＡＮＤ１９の出力（ＵＦ４）が“１”、ｕｏｎ、“０
”になるので夫々１′０”、１”に、即ち、サブ出力デ
ータは常に“０１”　（＋１）になる。

また、ラッチ回路６２の入力端子Ｄｉ（第１のメイン出
力データのＭＳＢ）はディジタルデータ変換回路１の入
力端子Ｄ１に接続されているので、入力データのＭＳＢ
と同一状態の“０′１になり。

入力端子Ｄ２〜Ｄ１８（第１のメイン出力データ（７）
２ＳＢ−ＬＳＢ）はＡＮＤ１３（７）出力（ＤＯＷＮｌ
）　、ＡＮＤＩＩの出力（ＵＰＩ）が夫々″０”１１１
　Ｉｔになるので全て“１″になる。即ち、第１のメイ
ン出力データは常にプラス最大データ゛′０１１・・・
１１”　（＋１３１０７１）になる。

一方、ラッチ回路９８の入力端子Ｉ）１（第２のメイン
出力データのＭＳＢ）はＡＮＤ１２の出力（ＤＯＷＮｌ
＞　　に接続されているのでＩｔ　ＯＰ＋になり、入力
端子Ｄ２〜Ｄ１８（第２のメイン出力データの２８Ｂ−
ＬＳＢ）はＡＮＤ１６の出力（ＤＯＷＮ２）、Ｉ−ＡＮ
Ｄ１４の出力（ＭＩＤＩ）、ＡＮＤ１５の出力（ＵＦ４
）が全て“０″になるので入力データの４５Ｂ−ＬＳＢ
と同一状態に変化する。即ち、この間、第２のメイン出
力データは入力データの示した１０進値から＋１３１０
７２　（第１のメイン出力データ“０１１・・・１１″
が示した１０進値（＋１３１０７１）とサブ出力データ
“Ｏ１″が示した１０進値（＋１）を加算した値）を減
算した値を示すデータになる。例えば、入力データが“
００１００・・・００”　　（＋１３１０７２）の時、
第２のメイン出力データは“０００・・・ｏｏ”　　（
０）に、入力データが“００１１１・・１１”　　（＋
２６２１４３）の時、第２のメイン出力データは“１１
１・・・１１”　（＋１３１０７１）になる。

そして、ラッチ回路１３５の入力端子Ｄ１〜Ｄ１８はＡ
ＮＤ１６の出力（ＤＯＷＮ２）、ＡＮＤ２０の出力（Ｄ
ＯＷＮ３）＋　Ｉ−ＡＮＤ１８の出力（ＭＩＤ２）、Ａ
ＮＤ１９の出力（ＵＦ４）が夫々“０″、０”、１”、
９０″になるので全て“０″に、また、ラッチ回路１５
４の入力端子Ｄ１〜Ｄ１８もＡＮＤ２０の出力（ＤＯＷ
Ｎ３）、Ｉ−ＡＮＤ２２の出力（ＭＩＤ３）が夫々１１
０　ＰＩ″１”になるので全て“０”になる。即ち、こ
の間、第３及び第４のメイン出力データは常に′″００
０・・・００”　（０）になる。

上述したサブ出力データ、第１〜第４のメイン出力デー
タは夫々ラッチクロックＬＣＫの立上りに基づき各ラッ
チ回路に取込まれることによって、各データ内のビット
間の時間ズレ、各データ間の時間ズレが除去され、ディ
ジタルデータ変換回路１の各出力端子から出力される。

出力されたサブ出力データ”０１”　　（＋１）はサブ
ＤＡＣ３によって電流工、にＤ／Ａ変換され、Ｉ／Ｖ変
換回路４Ｅによって電圧Ｖ、にＩ／Ｖ変換される。また
、第１のメイン出力データ“０１１・−１１”　（＋１
３１０７１）はＤＡＣ２Ａによッテ電流工１にＤ／Ａ変
換され、Ｉ／Ｖ変換回路２Ａによって電圧Ｖ工にＩ／Ｖ
変換される。そして、第２のメイン出力データはＤＡＣ
２Ｂによって電流工２にＤ／Ａ変換され、Ｉ／Ｖ変換回
路２Ａによって電圧ｖ２にＩ／Ｖ変換される。

一方、第３、第４のメイン出力データはＤＡＣ２Ｃ１２
Ｄによって夫々Ｄ／Ａ変換されるが、データ値が常にゼ
ロなので各出力電流Ｉ３、工、も流れることなく、また
、Ｉ／Ｖ変換回路４Ｃ１４Ｄの出力電圧ｖ３、■４も常
にＯｖとなる。

よって、アナログ加算回路５の出力電圧ｖｓはβ・（Ｖ
１＋Ｖ、＋ＶＳ）となり、ＬＰＦ６によッテＤ／Ａ変換
に伴う折り返し成分が、また、カップリングコンデンサ
Ｃ１によってｏＰアンプによって発生したＤＣオフセッ
トが除去され、アナログ出力端子７から出力される。

続いて、”１１０１１・・・１１″〜“１１０００・・
・００”　（−１３１０７３〜−２６２１４４）内の入
力データが入力されている間の動作を説明する。

この間、ディジタルデータ変換回路１のラッチ回路２６
の入力端子Ｄ１、Ｄ２はＡＮＤＩＩの出力（ＵＰＩ）、
ＡＮＤ１５の出力（ＵＦ４）、ＡＮＤ１９の出力（ＵＦ
４）が全て＃　０　′１になるので共に“０”に、即ち
、サブ出力データは常に００”　（０）になる。

また、ラッチ回路６２の入力端子Ｄｉ（第１のメイン出
力データのＭＳＢ）はディジタルデータ変換回路１の入
力端子Ｄ１に接続されているので、入力データのＭＳＢ
と同一状態の“１”になり、入力端子Ｄ２〜Ｄ１８（第
１のメイン出力データの２８Ｂ−ＬＳＢ）はＡＮＤ１３
（７）出力（ＤＯＷＮｌ）、ＡＮＤｌｌの出力（ＵＰＩ
）が夫々“１″“０”になるので全てＯ”になる。即ち
、第１のメイン出力データは常にマイナス最大データ“
１００・・・００”　（−１３１０７２）になる。

一方、ラッチ回路９８の入力端子ＤＩ（第２のメイン出
力データのＭＳＢ）はＡＮＤ１２の出力（ＤＯＷＮＩ）
に接続されているので“１”になり、入力端子Ｄ２〜Ｄ
１８（第２のメイン出力データの２８Ｂ−ＬＳＢ）はＡ
ＮＤ１６の出力（ＤＯＷＮ２）　、Ｉ−ＡＮＤ１４の出
力（ＭＩＤＩ）、ＡＮＤ１５の出力（ＵＦ４）が全て“
Ｏ”になるので入力データの４８Ｂ−ＬＳＢと同一状態
に変化する。即ち、この間、第２のメイン出力データは
入力データの示した１０進値から−１３１０７２（第１
のメイン出力データ“１００・・・００”が示した１０
進値）を減算した値を示すデータになる。例えば、入力
データが“１１０１１・・・１１”　（−１３１０７３
）の時、第２のメイン出力データは“１１１・・・１１
”　（−１）に、入力データが“１１０００・・・００
”　（−２６２１４４）の時、第２のメイン出力データ
は“１００・・・００”　　（−１３１０７２）になる
。

そして、ラッチ回路１３５の入力端子Ｄ１〜Ｄ１８はＡ
ＮＤ１６の出力（ＤＯＷＮ２）、ＡＮＤ２０の出力（Ｄ
ＯＷＮ３）、Ｉ−ＡＮＤ１８の出力（ＭＩＤ２）　、Ａ
ＮＤ１９の出力（ＵＦ４）が夫々“０″、１′Ｏ１１，
６１″、（（０？＋になるので全て“０”に、また、ラ
ッチ回路１５４の入力端子Ｄ１〜Ｄ１８もＡＮＤ２０の
出力（ＤＯＷＮ３）、Ｉ−ＡＮＤ２２の出力（ＭＩＤ３
）が夫々Ｉｔ　ＯＩＩ“１Ｆ＋になるので全て“０″に
なる。即ち、この間、第３及び第４のメイン出力データ
は常に”ｏｏｏ・・・００”　（０）になる。

上述したサブ出力データ、第１〜第４のメイン出力デー
タは夫々ラッチクロックＬＣＫの立上りに基づき各ラッ
チ回路に取込まれることによって、各データ内のビット
間の時間ズレ、各データ間の時間ズレが除去され、ディ
ジタルデータ変換回路１の各出力端子から出力される。

出力された第１のメイン出力データ”１００・・・００
”（−１３１０７２）はＤＡＣ２Ａによって電流Ｉ工に
Ｄ／Ａ変換され、Ｉ／Ｖ変換回路２Ａによって電圧ｖ１
にＩ／Ｖ変換される。そして、第２のメイン出力データ
はＤＡＣ２Ｂによって電流■２にＤ／Ａ変換され、Ｉ／
Ｖ変換回路２Ａによって電圧■２にＩ／Ｖ変換される。

一方、第３、第４のメイン出力データ、サブ出力データ
はＤＡＣ２Ｃ１２Ｄ、３によって夫々Ｄ／Ａ変換される
が、データ値が常にゼロなので各出力電流■３〜Ｉ、も
流れることなく、また、■／■変換回路４０〜４Ｅの出
力電圧■、〜ｖ５も常にｏｖとなる。

よって、アナログ加算回路５の出力電圧ｖＧはβ−（Ｖ
１＋Ｖ２）となり、Ｌ　Ｐ　Ｆ　６　ニよってＤ／Ａ変
換に伴う折り返し成分が、また、カップリングコンデン
サＣ□によってＯＰアンプによって発生したＤＣオフセ
ットが除去され、アナログ出力端子７から出力される。

このように、”００１００・・・００″〜“００１１１
・・１１″（＋１３１０７２〜＋２６２１４３）の入力
データが入力されている間、第１のメインＤＡＣ２Ａ、
第２のメインＤＡＣ２Ｂ及びサブＤＡＣ３によってＤ／
Ａ変換が達成されるので、アナログ出力端子７から出力
されるアナログ信号の出力誤差もＤＡＣ２Ａ、２Ｂ及び
サブＤＡＣ３の各出力誤差の合計値となる。なお、サブ
ＤＡＣ３の出力誤差は分解能が２ビットと低いので容易
に小さくでき、実際上は無視することができる。

また、”１１０１１・・１１″〜”１１０ｏｏ・・・０
０”　　（−１３１０７３〜−２６２１４４）の入力デ
ータが入力されている間、第１のメインＤＡＣ２Ａ及び
第２のメインＤＡＣ２ＢによってＤ／Ａ変換が達成され
るので、アナログ出力端子７から出力されるアナログ信
号の出力誤差もＤＡＣ２Ａ、２Ｂの各出力誤差の合計値
となる。

よって、本発明装置はＤＡＣ２Ａ、２Ｂが分解能、精度
共に１８ビットであれば、上記間の入力データを分解能
２０ビット、精度１９ビットのＤＡＣ同様にＤ／Ａ変換
することができる。

また１本発明装置によれば、入力データが′００１００
・・・００″〜“００１１１・・・１１”　（＋１３１
０７２〜＋２６２１４３）又は’１１０１１・・・１１
”〜“１１０００・・・００”　　（−１３１０７３〜
−２６２１４４）内で如何に変化しても、第１のメイン
出力データが“０１１−１１”　　（＋１３１０７１）
又は“１００・・・００”　（−１３１０７２）に、即
ち、ＤＡＣ２Ａの出力電流Ｉ０がプラス又はマイナスの
最大値に常に保たれるので、例え、ＤＡＣ２Ａと２Ｂ間
でのビットスイッチの動作タイミングズレ、Ｉ／Ｖ変換
回路４Ａ、４Ｂ間でのスルーレイト、位相特性のズレ等
があっても、アナログ出力端子から出力されるアナログ
信号にグリッチノイズを招くことがない。

更に１本発明装置によれば、入力データが１１１００・
・００″〜“０００１１・・・ｕ”　　（−１３１０７
２〜＋１３１０７１）から“００１００・・・００”〜
“００１１１・・・１１”　（＋　１３１０７２〜＋　
２６２１４３）又は“１１０１１・・・１１″〜“１１
０００・・・００″（−１３１０７３〜−２６２１４４
）に変化しても、ＤＡＣ２Ａの出力電流工、とＤＡＣ２
Ｂの出力電流工２は必ず同一方向に変化するので、この
場合にもアナログ信号にグリッチノイズを招くことがな
い。

なお、残る入力データに対する動作は上記動作説明から
予想されるので詳細な説明を省略するが、本発明装置は
“０１０００・・・００”〜”０１０１１・・・１１”
　　（＋２６２１４４〜＋３９３２１５）内の入力デー
タが入力されている間、第１〜第３のメインＤＡＣ２Ａ
〜２ＣとサブＤＡＣ３によってＤ／Ａ変換が達成される
ので、アナログ出力端子７から出力されるアナログ信号
の出力誤差はＤＡＣ２Ａ〜２ＣとサブＤＡＣの各出力誤
差の合計値となり、”１０１１１・・１１″〜”１０１
００・・・００”　（−２６２１４５〜−３９３２１６
）内の入力データが入力されている間、第１〜第３のメ
インＤＡＣ２Ａ〜２ＣによってＤ／Ａ変換が達成される
ので、アナログ出力端子７から出力されるアナログ信号
の出力誤差はＤＡＣ２Ａ〜２Ｃの各出力誤差の合計値と
なる。

そして、本発明装置は“０１１００・・・００″〜”　
０１１１１・・・１１”　　（＋３９３２１６〜＋５２
４２８７）内の入力データが入力されている間、第１〜
第４のメインＤＡＣ２Ａ〜２ＤとサブＤＡＣ３、即ち、
全てのＤＡＣによってＤ／Ａ変換が達成されるので、ア
ナログ出力端子７から出力されるアナログ信号の出力誤
差も全ＤＡＣの出力誤差の合計値となり、また、”１０
０１１・・・１１″〜”１００００・・・ＯＯ”　（−
３９３２１７〜−５２４２８８）内の入力データが入力
されている間、第１〜第４のメインＤＡＣ２Ａ〜２Ｄに
よってＤ／Ａ変換が達成されるので、アナログ出力端子
７から出力されるアナログ信号の出力誤差もＤＡＣ２Ａ
〜２Ｄの各出力誤差の合計値となる。

よって、本発明装置はＤＡＣ２Ａ〜２Ｄが分解能、精度
共に１８ビットであれば、”０１１００・・・００”〜
“０１１１１・・・１１”　（＋３９３２１６〜＋５２
４２８７）又は“１００１１・・・１１”〜“１０００
０・・・００”　（−３９３２１７〜−５２４２８８）
内の入力データに対して、分解能２０ビット、精度１８
ビットのＤＡＣ同様にＤ／Ａ変換することになる。

／ 次に、本発明装置の第２実施例を第４図〜第６図を参照
しながら説明する。

なお、この第２実施例は第１実施例のサブＤＡＣ３を第
１〜第３のサブ出力回路１６１Ａ〜１６１Ｃに置き換え
たものであるので、回路上の相違点のみを説明する。ま
た、第１実施例と同一箇所には同番号を附し、その詳細
な説明を省略する。

ディジタルフィルタ（図示しない）から出力された２０
ビット、２’　Ｓコンブリメントコードの入力データは
ディジタルデータ変換回路１６０の入力端子Ｄ１〜Ｄ２
０に入力され、そのデータ値に対応して、１８ビット、
２’　Ｓコンブリメントコードの第１〜第４のメイン出
力データ（第２図）と、１ビットの第１〜第３のサブ出
力データ（第５図）に変換され、夫々、出力端子Ａ１〜
Ａ１８、Ｂ１−Ｂ１８、Ｃ１〜Ｃ１８、Ｄ１〜Ｄ１８、
Ｅｌ、Ｆｌ、Ｇｌから出力される。

出力された第１〜第４のメイン出力データは夫々メイン
ＤＡＣ２Ａ〜２Ｄに入力されてアナログ電流Ｉ工〜工、
にＤ／Ａ変換され、第１〜第３のサブ出力データは抵抗
Ｒ５〜Ｒ７により構成された同一構成のサブ出力回路１
６１Ａ〜１６１Ｃに入力され、メインＤＡＣの＋ＩＬＳ
Ｂに対応する電流値と同一の電流工、〜工、に変換され
る。

ここで、サブ出力回路１６１Ａ〜１６１Ｃは夫々、第１
〜第３のサブ出力データが“１”状態になった時のシッ
クレベルの電圧を抵抗Ｒ６〜Ｒ７によって電流■、〜エ
フに分圧、電流変換しているだけなので、第４図に示さ
れるようにその出力電流工、〜Ｉ７の方向がＤＡＣ２Ｂ
〜２Ｄの出力電流工〜王。の方向と逆になってしまうが
、この問題点は後述されるように各サブ出力データの状
態を本来の状態に対して反転させることによって解消さ
れる。

そして、ＤＡＣ２Ａの呂力電流工、は第１図同様にＩ／
Ｖ変換回路４Ａによって電圧Ｖ□にゲインαでＩ／Ｖ変
換されるが、ＤＡＣ２Ｂ〜２Ｄの出力電流工２〜工。は
夫々サブ出力回路１６１Ａ〜１６１Ｇの出力電流工、〜
工、と加算された後、工／Ｖ変換回路４Ｂ〜４Ｅによっ
て電圧ｖ２〜Ｖ、に同−ゲインαでＩ／Ｖ変換される。

この出力電圧Ｖ工〜ｖ４は夫々、ＯＰアンプＡ３、抵抗
Ｒ８〜Ｒ工。により構成されたアナログ加算回路１６２
によって同一ゲインβでアナログ加算され、ＬＰＦ６、
カップリングコンデンサＣ工を介してアナログ出力端子
７からアナログ信号として出力される。なお、本実施例
において、カップリングコンデンサＣ０はサブ出力デー
タの状態を反転したことに伴う、サブ出力回路の出力に
よって発生したＤＣオフセットを除去するのにも寄与す
る。

次に、上述した第５図データ変換表の詳細を説明する。

なお、各データ後の（）内はその１０進値を示している
。

先ず、第１のサブ出力データは入力データが“１０００
０・・・００″〜“０００１１・・・１１”　（−５２
４２８８〜＋１３１０７１）の間、常に“１”　（＋１
）になり、”００１００・・・００″〜“０１１１１・
・・１１”　　（＋１３１０７２〜＋５２４２８７）の
間、常に“Ｏ”　（０）になる。

第２のサブ出力データは入力データが”１００００・・
・００”〜“００１１１・・・１１”　（−５２４２８
８〜＋２６２１４３）の間、常に“１”　（＋１）にな
り、”０１０００・・・００″〜“０１１１１・・・１
１”　　（＋２６２１４４〜＋５２４２８７）の間、常
に“０”　（０）になる。

そして、第３のサブ出力データは入力データが“１００
００・・・００”〜“０１０１１・・・１１”　（−５
２４２８８〜＋３９３２１５）の間、常に“１”　　（
＋１）になり、”０１１００・・・００”〜”０１１１
１・・・１１”　（＋３９３２１６〜＋５２４２８７）
の間、常に“０”　（０）になる。

このように第１〜第３のサブ出力データはサブ出力回路
の出力電流の方向をメインＤＡＣの出力電流の方向と合
致させるために、その状態が本来の状態に対して反転し
ている。なお、第１〜第４のメインデータは第１実施例
と同一なので説明を省略する。

次に、上記データ変換を達成するディジタルデータ変換
回路１６０の回路例を第６図を参照しながら説明する。

このディジタルデータ変換回路１６０は第１実施例にお
けるディジタルデータ変換回路１に対して、サブ出力デ
ータを生成する回路のみが異なる。

即ち、第１のサブデータは入力データがＵＰＩ以外の範
囲である時、第２のサブデータは入力データがＵＰ２以
外の範囲である時、また、第３のサブデータは入力デー
タがＵＰ３以外の範囲である時、夫々“１”になるので
、ＡＮＤｌｌの出力（ＵＰｌ）に接続されたＩＮＶ１７
０の出力が第１のサブデータを、ＡＮＤ１５の出力（Ｕ
Ｆ４）の出力に接続されたＩＮＶ１７１の出力が第２の
サブデータを、また、ＡＮＤ１９の出力（ＵＦ４）の出
力に接続されたＩＮＶ１７２の出力が第３のサブデータ
を示すことになる。

そして、第１〜第３のサブ出力データはメインデータ同
様に各遅延回路による時間ズレを取り除くため、ＩＮＶ
１７０〜１７２の出力がラッチ回路１７３のデータ端子
Ｄ１〜Ｄ３に接続されることにより、ラッチクロックＬ
ＣＫに基づきラッチされ、その出力端子Ｑ１〜Ｑ３、更
にはディジタルデータ変換回路１の出力端子Ｅ１、Ｆｌ
、Ｇ１から出力される。

なお、本発明装置は上記第１及び第２実施例に限定され
ることなく種々の態様を取得るものである。

例えば、上記第１実施例において、各出力データは第２
図データ変換表に示される如き変化するが、これに限定
されるものでなく、例えば、第７図に示されるように、
サブ出力データを入力データが“１０ｏｏｏ・・・００
０”〜“０１１１１・・・１００”　　（−５２４２８
８〜＋５２４２８４）の間、常に“００”にし、入力デ
ータが”０１１１１・・・１０１”　　（＋５２４２８
５）の時に０１″（＋１）に、”０１１１１・・・１１
０”　（＋５２４２８６）の時に１１１０”（＋２）に
、”０１１１１・・・１１１”　（＋　５２４２８７）
の時に“１１”　（＋３）になるように変更する等、サ
ブ出力データの変化位置に限定されない。勿論、同図に
示されるよう、サブ出力データの変化位置に応答して第
２〜第４のメインデータの変化位置も変わることになる
。

しかしながら、この種の変更は動作的に見れば何等問題
ないものの、第２〜第４のメインデータの２ＳＢ−ＬＳ
Ｂがプラス範囲において入力デ−タの４ＳＢ−ＬＳＢと
夫々同一状態にならなくなるので、第２〜第４のメイン
データの生成に多ビットのディジタル加算（又は減算）
回路等を必要とすることになり、結果、ディジタルデー
タ変換回路の回路構成を非常に複雑なものとするので望
ましくない。最も、ディジタルデータ変換回路をＲＯＭ
等を用いて構成すればこの問題点はなくなるものの、上
記実施例に示されるように本発明装置においては入力デ
ータの分解能が高い場合に特に有効となるので、ＲＯＭ
の記憶容量が膨大なものとなる欠点を有する６ また、各出力データは状態反転を取得るものであり、こ
の場合、対応するＤＡＣの出力は逆相になる。

また、入力データ及びメイン出力データは２′Ｓコンブ
リメントコードで表わされているが、バイナリオフセッ
トコードであっても良く、入力データとメイン出力デー
タが必ずしも同一のコードで表わされていることに限定
されない。

また、メインＤＡＣの個数、各データのビット数等も上
記実施例に限定されるものではなく、例えば、入力デー
タが１８ビットで、メインＤＡＣに分解能１４ビットの
ＤＡＣを用る場合、ディジタルデータ変換回路は入力デ
ータに対して１４ビットの第１〜第１６のメイン出力デ
ータと４ビットのサブ出力データとを変換出力するよう
に構成し、夫々を１６個のメインＤＡＣ（１４ビット）
とサブＤＡＣ（４ビット）とによってＤ／Ａ変換した後
、加算するように構成する。

また、各ＤＡＣは少なくとも変換するデータのビット数
以上の分解能があればよいもので、分解能が余る場合に
はＤＡＣの出力誤差を実質的に減らすべく、データを上
位ビット側の入力端子に入力し、残る下位ビット側の入
力端子は常に“Ｏ”状態にする。

また、ＤＡＣはバイポーラ出力、ユニポーラ８力の何れ
であっても良く、バイポーラ出力のＤＡＣを用いている
場合には発生するＤＣオフセットの量も僅かなものであ
るので、カップリングコンデンサの省略が可能である。

また、カップリングコンデンサもＤＣサーボ回路等に変
更することもできる。

また、説明を簡略化するため、パラレル入力のＤＡＣを
用いて構成しているが、シリアル入力のＤＡＣを用いて
も良く、特にメインＤＡＣとサブ出力回路を用いた構成
において、メインＤＡＣにシリアル入力のＤＡＣを用い
る場合、ディジタルデータ変換回路はメイン出力データ
をシリアル出力することは勿論、サブ出力データをメイ
ンＤＡＣの変換クロックに同期して対応して出力するよ
うに構成する。

また、サブ出力回路も出力精度を向上させるべく、定電
流回路、スイッチング回路から構成し。

サブ出力データに応答するして定電流回路の電流を出力
するようにしてもよい。

更に、各メインＤＡＣの出力、サブＤＡＣ（サブ出力回
路）の出力を加算するＩ／Ｖ変換回路、アナログ加算回
路を含むアナログ回路部も上記実施例回路に限定される
ことなく、アナログ加算回路の出力で見て、各出力デー
タのＬＳＨの重み出力が同一となるよう加算するのであ
れば如何に変更しても良い。

［発明の効果］ 以上説明した如く、本発明装置によれば、高分解能を達
成しながらも、ローレベルを表わす入力データに対して
高精度でＤ／Ａ変換することができるので、特にディジ
タルオーディオ機器に用いることによって高音質を得る
ことができる。

また、各ＤＡＣの出力を全て加算するように構成してい
るので従来装置のようにアナログ信号にスイッチングノ
イズが含まれることなく、更には、入力データが微小変
化している間は殆ど−のメインＤＡＣの出力のみが変化
するので、また、入力データが大きく変化することによ
り複数のメインＤＡＣの出力が変化しても、その変化方
向が同一であるので、例え、各メインＤＡＣに出力タイ
ミングのズレがあったり、各Ｉ／Ｖ変換回路にスルーレ
イト、位相特性のズレがあっても、アナログ信号にパル
ス状のグリッチノイズが発生することがない。

【図面の簡単な説明】

第１図は本発明装置の第１実施例を示すブロック図、第
２図は同実施例におけるディジタルデータ変換回路１が
行うデータ変換表、第３図は同実施例におけるディジタ
ルデータ変換回路１の詳細な回路図、第４図は本発明装
置の第２実施例を示すブロック図、第５図は同実施例に
おけるディジタルデータ変換回路１６０が行うデータ変
換表、第６図は同実施例におけるディジタルデータ変換
回路１６０の詳細な回路図、第７図は第１実施例におけ
るディジタルデータ変換回路１が行うデータ変換表の他
の例を示す。 １．１６０・・・ディジタルデータ変換回路、２Ａ〜２
Ｄ・・・メインＤＡＣ１３・・・サブＤＡＣ１４Ａ〜４
Ｅ・・・Ｉ／Ｖ変換回路、５，１６２・・・アナログ加
算回路１６１Ａ〜１６１Ｃ・・・サブ出力回路。

Claims (4)

【特許請求の範囲】
1. （１）正負の１０進値を示したＮビットの入力データを
   入力し、正負の１０進値を示したＭ（Ｍ＜Ｎ）ビットの
   第１〜第２＾Ｎ＾−＾Ｍのメイン出力データと正の１０
   進値を示した（Ｎ−Ｍ）ビットのサブ出力データを出力
   するディジタルデータ変換手段と、 少なくとも上記第１〜第２＾Ｎ＾−＾Ｍのメイン出力デ
   ータを夫々アナログ信号にＤ／Ａ変換可能な第１番〜第
   ２＾Ｎ＾−＾Ｍ番のメインＤＡＣと、少なくとも上記サ
   ブ出力データをアナログ信号にＤ／Ａ変換可能なサブＤ
   ＡＣと、 上記第１〜第２＾Ｎ＾−＾Ｍのメイン出力データの各Ｌ
   ＳＢの重みと上記サブ出力データのＬＳＢの重みが全て
   一致すべく、上記各アナログ信号を加算するアナログ加
   算手段とから構成され、 上記ディジタルデータ変換手段は上記入力データの正又
   は負方向への増大に応答して上記メインＤＡＣを順次追
   加し、少なくとも第Ｋ番目 （１≦Ｋ≦２＾Ｎ＾−＾Ｍ）までのメインＤＡＣを用い
   て上記入力データのＤ／Ａ変換が達成されるべく上記各
   出力データを出力するも、上記Ｋが２以上となる入力デ
   ータの時、上記第（Ｋ−１）以下のメイン出力データを
   常に正又は負の最大値とすることを特徴とするディジタ
   ル／アナログ変換装置。
2. （２）正負の１０進値を示したＮビットの入力データを
   入力し、正負の１０進値を示したＭ（Ｍ＜Ｎ）ビットの
   第１〜第２＾Ｎ＾−＾Ｍのメイン出力データと正の１０
   進値を示した（Ｎ−Ｍ）ビットのサブ出力データを出力
   するディジタルデータ変換手段と、 少なくとも上記第１〜第２＾Ｎ＾−＾Ｍのメイン出力デ
   ータを夫々アナログ信号にＤ／Ａ変換可能な第１番〜第
   ２＾Ｎ＾−＾Ｍ番のメインＤＡＣと、少なくとも上記サ
   ブ出力データをアナログ信号にＤ／Ａ変換可能なサブＤ
   ＡＣと、 上記第１〜第２＾Ｎ＾−＾Ｍのメイン出力データの各Ｌ
   ＳＢの重みと上記サブ出力データのＬＳＢの重みが全て
   一致すべく、上記各アナログ信号を加算するアナログ加
   算手段とから構成され、 上記ディジタルデータ変換手段は上記入力データの正又
   は負方向への増大に応答して上記メインＤＡＣを順次追
   加し、少なくとも第Ｋ番目 （１≦Ｋ≦２＾Ｎ＾−＾Ｍ）までのメインＤＡＣを用い
   て上記入力データのＤ／Ａ変換が達成されるべく上記各
   出力データを出力するも、上記サブ出力データを上記第
   Ｋのメイン出力データの下位（Ｍ−１）ビットが上記入
   力データの下位（Ｍ−１）ビットと全て同一又は反対の
   状態となる値にし、また、上記Ｋが２以上となる入力デ
   ータの時、上記第（Ｋ−１）以下のメイン出力データを
   常に正又は負の最大値とすることを特徴とするディジタ
   ル／アナログ変換装置。
3. （３）正負の１０進値を示したＮビットの入力データを
   入力し、正負の１０進値を示したＭ（Ｍ＜Ｎ）ビットの
   第１〜第２＾Ｎ＾−＾Ｍのメイン出力データと１ビット
   の第１〜第（２＾Ｎ＾−＾Ｍ−１）のサブ出力データを
   出力するディジタルデータ変換手段と、少なくとも上記
   第１〜第２＾Ｎ＾−＾Ｍのメイン出力データを夫々アナ
   ログ信号にＤ／Ａ変換可能な第１番〜第２＾Ｎ＾−＾Ｍ
   番のメインＤＡＣと、少なくとも上記第１〜第（２＾Ｎ
   ＾−＾Ｍ−１）のサブ出力データを夫々アナログ信号に
   変換可能な第１番〜第（２＾Ｎ＾−＾Ｍ−１）番のサブ
   出力手段と、上記第１〜第２＾Ｎ＾−＾Ｍのメイン出力
   データの各ＬＳＢの重みと上記第１〜第（２＾Ｎ＾−＾
   Ｍ−１）のサブ出力データの各ＬＳＢの重みが全て一致
   すべく、上記各アナログ信号を加算するアナログ加算手
   段とから構成され、 上記ディジタルデータ変換手段は上記入力データの正又
   は負方向への増大に応答して上記メインＤＡＣを順次追
   加し、少なくとも第Ｋ番目 （１≦Ｋ≦２＾Ｎ＾−＾Ｍ）までのメインＤＡＣを用い
   て上記入力データのＤ／Ａ変換が達成されるべく上記各
   出力データを出力するも、上記Ｋが２以上となる入力デ
   ータの時、上記第（Ｋ−１）以下のメイン出力データを
   常に正又は負の最大値とすることを特徴とするディジタ
   ル／アナログ変換装置。
4. （４）正負の１０進値を示したＮビットの入力データを
   入力し、正負の１０進値を示したＭ（Ｍ＜Ｎ）ビットの
   第１〜第２＾Ｎ＾−＾Ｍのメイン出力データと１ビット
   の第１〜第（２＾Ｎ＾−＾Ｍ−１）のサブ出力データを
   出力するディジタルデータ変換手段と、少なくとも上記
   第１〜第２＾Ｎ＾−＾Ｍのメイン出力データを夫々アナ
   ログ信号にＤ／Ａ変換可能な第１番〜第２＾Ｎ＾−＾Ｍ
   番のメインＤＡＣと、少なくとも上記第１〜第（２＾Ｎ
   ＾−＾Ｍ−１）のサブ出力データを夫々アナログ信号に
   変換可能な第１番〜第（２＾Ｎ＾−＾Ｍ−１）番のサブ
   出力手段と、上記第１〜第２＾Ｎ＾−＾Ｍのメイン出力
   データの各ＬＳＢの重みと上記第１〜第（２＾Ｎ＾−＾
   Ｍ−１）のサブ出力データのＬＳＢの重みが全て一致す
   べく、上記各アナログ信号を加算するアナログ加算手段
   とから構成され、 上記ディジタルデータ変換手段は上記入力データの正又
   は負方向への増大に応答して上記メインＤＡＣを順次追
   加し、少なくとも第Ｋ番目 （１≦Ｋ≦２＾Ｎ＾−＾Ｍ）までのメインＤＡＣを用い
   て上記入力データのＤ／Ａ変換が達成されるべく上記各
   出力データを出力するも、上記第 １〜第（２＾Ｎ＾−＾Ｍ−１）のサブ出力データを上記
   第Ｋのメイン出力データの下位（Ｍ−１）ビットが上記
   入力データの下位（Ｍ−１）ビットと全て同一又は反対
   の状態となる値にし、また、上記Ｋが２以上となる入力
   データの時、上記第（Ｋ−１）以下のメイン出力データ
   を常に正又は負の最大値とすることを特徴とするディジ
   タル／アナログ変換装置。