JPH02184119A

JPH02184119A - オーバーサンプリング形デジタル―アナログ変換回路

Info

Publication number: JPH02184119A
Application number: JP440289A
Authority: JP
Inventors: Mitsuru Nagata; 満永田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-01-11
Filing date: 1989-01-11
Publication date: 1990-07-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、信号周波数と比較して非常に高い周波数で
変換動作を行なうことにより、高い変換精度を実現する
オーバーサンプリング形デジタル−アナログ変換回路の
改良に関する。

（従来の技術）周知のように、アナログ信号をサンプル値のデジタルデ
ータから復号化する場合、ナイキストの定理により信号
周波数帯域ｆＢに対して２倍のサンプリング周波数を設
定すれば、原信号が再生できることが知られている。こ
のため、−船釣なデジタル−アナログ変換器のサンプリ
ング周波数ｆｓは、信号周波数帯域ｆＢの２倍程度に選
定されている。

これに対し、近年では、サンプリング周波数ｆｓを信号
周波数帯域ｆＢよりも十分に高く設定することにより、
変換精度を高めるようにしたオーバーサンプリング形の
デジタル−アナログ変換器が開発され、実用化されてき
ている。このオーバーサンプリング形デジタル−アナロ
グ変換器は、一般に、その最大Ｓ　／　Ｎ　ｗａｘが、
ビット数（分解能）をｎとすると、Ｓ／Ｎｍａｘ　−（３／２）２２ｎ（ｆｓ　／２　ｆＢ
　）で与えられる。このため、デジタル−アナログ変換
器の分解能を１ビツト上げると、Ｓ／Ｎは６　ｄＢ改善
されるが、サンプリング周波数ｆｓを２倍にしてもＳ／
Ｎは３　ｄＢ　Ｌか改善されないことがわかる。

そこで、近時では、サンプリング周波数ｆｓをあまり高
くすることなく、Ｓ／Ｎを十分に上げる手段が種々開発
されており、その中の１つにデルタ−シグマ変調形のデ
ジタル−アナログ変換器がある。第１２図は、１次の積
分形デルターシグマ変調方式を用いた、従来のデジタル
−アナログ変換器を示している。

すなわち、入力デジタルデータは、加算器ｌｌ及び遅延
回路１２よりなる積分回路Ｉ３で積分される。

この積分回路１３の出力ｙ′は、量子化回路１４で量子
化誤差ｅが付加されて量子化され、２値の出力デジタル
データｙとなる。この出力デジタルデータｙは、減算器
１５によって積分回路１３の出力ｙ′から減算されて遅
延回路１２に帰還されるとともに、１ビツトのＤ−Ａ（
デジタル−アナログ）変換回路１６に供給されアナログ
信号に変換され、ここにデジタル−アナログ変換が行な
われる。

ここで、遅延回路１２の伝達関数Ｈ’　　（Ｚ）は、１
次積分の場合、Ｈ’　　（Ｚ）−Ｚ−１であり、２次積分の場合、Ｈ’　　（Ｚ）−Ｚ−１（２−Ｚ−１）であり、３次積
分の場合、Ｈ’　　（Ｚ）−Ｚ−’　　［３（１−Ｚ−１）＋Ｚ−
２コが用いられる。また、量子化回路１４は、通常は、
２値量子化するもので、Ｄ−Ａ変換回路１６も１ビツト
のもので済み、直線性を考慮する必要がいらない。

上記のような積分形デルターシグマ変調方式のＤ−Ａ変
換器の例が、ｒ　ＩＥＥＥ　ＪＯＵＲＮＡＬ　Ｏ）’　
５ＱＬＩＤＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ　ＶＯＬ、５
Ｃ−２２ｋ３　ＪＵＮＥ　１９８７ＮＡＵＳ　Ｐ、Ｊ、
Ａ、　ｅｔ　ａｔ　　“Ａ　０ＭＯ８５ｔｅｒｅｏ　１
８ｂｌｔ　Ｄ／ＡＣｏｎｖｅｒｔｅｒ　ｆｏｒ　Ｄ１ｇ
ｌｔａｌ＾ｕｄ１ｏ″Ｐ３９０〜３９９Ｊなる文献に掲
載されている。この文献では、信号周波数帯域ｆＢを２
０ｋＨｚとし、サンプリング周波数ｆｓを１１　、３　
Ｍ　Ｈｚとして、サンプリング周波数ｆｓを非常に高く
することにより良好な性能を得るとともに、２次積分を
用いている。

ところで、サンプリング周波数ｆｓがこのように高いと
、１ビットＤ−Ａ変換回路の変換スピードが問題となっ
てくる。すなわち、１ビットＤ−Ａ変換回路にＣＭＯＳ
ロジックのバッファやインバータ等と同じ回路を使用す
ると、立上りと立下りの波形のなまりが無視できなくな
り、２次歪みが増加するものである。この歪みは、サン
プリング周波数ｆｓを倍にする毎に６　ｄＢ程度悪化す
る。

したがって、上記文献においても、１ビットＤ−Ａ変換
回路は、スイッチトキャパシタ回路を用いて歪みの悪化
を防いでいる。このように、２次積分形のデルタ−シグ
マ変調方式では、ｌＢビット程度の性能を得るためにサ
ンプリング周波数ｆｓをＩＩＭ　ｆｉｚにもする必要が
あり、１ビットＤ−Ａ変換回路がかなり複雑な回路にな
ることが明らかである。

つまり、ＣＭＯＳのバッファやインバータ等を、１ビッ
トＤ−Ａ変換回路に使う場合は、サンプリング周波数ｆ
ｓを１〜３ＭＨｚ程度にする必要がある。この程度のサ
ンプリング周波数ｆｓで１６ビツトＤ−Ａ変換器並の性
能を得るには、デルタ−シグマの次数を上げるか、量子
化回路のレベル数を上げそのステップ幅を小さくするし
か方法がない。

また、３次積分形のデルタ−シグマ変調方式では、量子
化回路のレベル数を３値以上の多値にしないと不安定と
なり、４次積分形のデルタ−シグマ変調方式では、量子
化回路を３ビツト以上にする必要が生じる（日経エレク
トロニクス　１９８８８．８　Ｎ［Ｌ４５３湯川彰「オ
ーバーサンプリング方式のＡ／Ｄ　　Ｄ／Ａ技術」第２
回９．２１１−１）、２２１　）。

すなわち、従来のＤ−Ａ変換器では、直線性の問題のな
い１ビットＤ−Ａ変換回路を使おうとすると、サンプリ
ング周波数ｆｓが非常に高くなり特殊な回路でＤ−Ａ変
換回路を構成する必要が生じるため、結局、構成が複雑
化しＩＣ化に不向きとなり経済的に不利になるという問
題が生じる。

そこで、前述したように、量子化回路を多値化すると、
Ｄ−Ａ変換回路の直線性の問題で性能の劣化や経済的な
不利を招（という不都合が生じる。

例えば量子化回路の出力をＨ，Ｍ、Ｌレベルの３値とし
、各Ｈ，Ｍ、Ｌレベルをそれぞれ２ビツトの２値デジタ
ルデータで表現する。

そして、第１３図に示すように、各Ｈ，Ｍ、Ｌレベルに
対応するデジタルデータのＭＳＢ（最上位ビット）デー
タとＬＳＢ（ｆｆｌ下位ビット）データとを、ノット回
路１７．オア回路１８及びアンド回路Ｉ９よりなるロジ
ック回路２０を介して、３つの１ピツ）Ｄ−Ａ変換回路
２１〜２３にそれぞれ各Ｈ，Ｍ。

Ｌレベルに応じた異なるパターンで供給し、各Ｄ−Ａ変
換回路２１〜２３の出力を抵抗Ｒ１−Ｒ３を介した後、
演算増幅器ＯＰｌ及び抵抗Ｒ４よりなるアナログ加算器
２４で加算して、出力端子２５からアナログ信号を得る
ようにすることが考えられる。

この場合、各Ｄ−Ａ変換回路２１〜２３相互間の誤差や
、アナログ加算器２４の誤差等が大きな問題となって（
る。

また、量子化回路の出力を■、■、■、■レベルの４値
とし、各■、■、■、■レベルをそれぞれ第１４図に示
すようにＰＷＭ（パルス幅変調）信号に対応させ、この
ＰＷＭ信号をアナログ信号に変換する手段も考えられて
いる。ところが、この場合には、ＰＷＭのためのクロッ
ク周波数が、ｆｓＸ（量子化レベル数−１）と高くなるため、Ｄ−Ａ変換回路のスピードの問題が再
び生じることになる。

（発明が解決しようとする課題）以上のように、従来のオーバーサンプリング形デジタル
−アナログ変換回路は、例えば１６ビツト程度の精度を
得るためには、１ビットＤ−Ａ変換回路のクロック周波
数をＩＯＭ　Ｈｚ以上にしてスイッチトキャパシタフィ
ルタ等の特殊な回路を使用するか、直線性の優れない多
値Ｄ−Ａ変換を行なう必要があるという問題を有してい
る。

そこで、この発明は上記事情を考慮してなされたもので
、直線性の問題のない１ビットＤ−Ａ変換回路を使用し
、しかもその動作クロック周波数が低く特殊な回路を用
いることなく簡易に構成でき、ＩＣ化に好適し経済的に
も有利である極めて良好なオーバーサンプリング形デジ
タル−アナログ変換回路を提供することを目的とする。

［発明の構成〕（課題を解決するための手段）この発明に係るオーバーサンプリング形デジタル−アナ
ログ変換回路は、入力デジタルデータを積分する積分回
路と、この積分回路から出力されるデジタルデータを３
値以上の量子化レベルで量子化し、各量子化レベルにそ
れぞれ対応する２値のデジタルデータを出力する多値量
子化回路と、この多値量子化回路の量子化レベル数に対
応した個数設けられる複数の１ビットデジタル−アナロ
グ変換器と、多値量子化回路から出力されるデジタルデ
ータを、複数の１ビットデジタル−アナログ変換器に平
均すると均等になるように供給するロジック回路とを備
えたものである。

（作用）上記のような構成によれば、直線性の問題のない１ビッ
トＤ−Ａ変換回路を使用し、しかもその動作クロック周
波数が低くてすみ、例えばスイッチトキャパシタフィル
タ等の特殊な回路を用いることなく、ＣＭＯＳロジック
のバッファやインバータ等で簡易に構成でき、ＩＣ化に
好適し経済的にも有利とすることができる。

（実施例）以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、入力デジタルデータは、
加算器２Ｂ及び遅延回路２７よりなる積分回路２８で積
分される。この積分回路２８の出力ｙ′は、量子化回路
２９で量子化誤差ｅが付加されて量子化され、３値の出
力デジタルデータｙとなる。この出力デジタルデータｙ
は、減２％ｒＡ３０によって積分回路１３の出力ｙ′か
ら減算されて遅延回路２７に帰還されるとともに、Ｄ−
Ａ変換部３１に供給されアナログ信号に変換される。

ここで、量子化回路２９は、第２図に示すように、人力
データｙ′をＨ，Ｍ、Ｌの３ｉｉｆｆの量子化レベルで
変換するもので、各Ｈ，Ｍ、Ｌレベルをそれぞれ第３図
に示すように２ビツトの２値デジタルデータ“０１”０
０”、’１１°とじて、Ｄ−Ａ変換部３１に出力するも
のである。なお、第２図中斜線で示す部分は、量子化誤
差ｅを表わしている。

また、上記Ｄ−Ａ変換部３１は、第４図に示すように、
量子化回路２９から出力される２ビツトのデジタルデー
タ（ＭＳＢ、ＬＳＢ）を、ノット回路３２、３３．　ノ
ア回路３４．トグルフリップフロップ（以下ＴＦＦ回路
という）３５及びスイッチ３６．３７よりなるロジック
回路３８を介して、２つの１ピツ）Ｄ−Ａ変換器３９．
４０に導いている。

このロジック回路３８は、量子化回路２９から出力され
る２ビツトのデジタルデータが“０１”または’１１’
（つまりＨまたはＬの量子化レベル）のとき、スイッチ
３６．３７を図示と逆の切換状態とし、各１ビツトＤ−
Ａ変換器３９．４０に第５図に示すように、ＭＳＢデー
タを反転したデータが人力されるように制御している。

また、ロジック回路３８は、量子化回路２９から出力さ
れる２ビツトのデジタルデータが“ＯＯ′″（つまりＭ
の量子化レベル）のとき、スイッチ３Ｇ、　３７を図示
の切換状態とするもので、このときＴＦＦ回路３５に“
１゛が入力される。つまり量子化レベルがＨまたはＬの
状態からＭに変わる毎に、ＴＦＦ回路３５の出力が反転
することになる。

このため、各１ビツトＤ−Ａ変換器３９．４０には、第
５図に示すように、量子化レベルがＨまたはＬの状態か
らＭに変わる毎に、“１“及び“０″が交互にかつ排他
的に供給される。

そして、上記１ビットＤ−Ａ変換器３９．４０から出力
される各アナログ信号は、抵抗ｒＬ、ｒ２を介した後、
演算増幅器ＯＰ２及び抵抗Ｒ５よりなるアナログ加算器
４１で加算され、出力端子４２から取り出される。

上記実施例における効果を説明するために、今、１ビッ
トＤ−Ａ変換器３９Ｅ’１″が入力されたときのアナロ
グ出力をＶ３９＋、　　“Ｏｍが入力されたときのアナ
ログ出力をＶ２Ｏ−とじ、同様に、１ビットＤ−Ａ変換
器４０に“１″が入力されたときのアナログ出力をＶ４
０＋、　　“０”が入力されたときのアナログ出力をＶ
２Ｏ−とする。

また、量子化レベルがＨのときに出力端子４２から得ら
れる最終アナログ出力をＶＯＨ，ｆｆｉ子化レベルがＭ
で１ビットＤ−Ａ変換器３９．４０にそれぞれ“１“０
”が入力されたときに出力端子４２から得られる最終ア
ナログ出力をＶＯＭ、ｆｆｉ子化レベルがＭで１ビット
Ｄ−Ａ変換器３９．４０にそれぞれ０”１”が入力され
たときに出力端子４２から得られる最終アナログ出力を
ＶＯＭ’　、　ｆｆｉ子化レベルがＬのときに出力端子
４２から得られる最終アナログ出力をＶＯＬとする。す
ると、ＶＯＨ−Ｅ　（Ｖ２Ｏ”／ｒｆ　）　＋　（Ｖ２Ｏ”／
ｒ２　）　］　Ｒ５ＶＯＭ＝　［（Ｖ２Ｏ”／ｒｌ　）
　＋　（Ｖ２Ｏ−／ｒ２　）　］　Ｒ５ＶＯＭ’　−［
（ＶＢ２−／ｒｌ　）　＋　（Ｖ２Ｏ”／ｒ２　）　］
　Ｒ５ＶＯＬ−［（Ｖ２Ｏ−／ｒｌ　）　十（Ｖ２Ｏ−
／ｒ２　）　］　Ｒ５となり、これら４つの式から、Ｖ
ＯＭとＶ　ＯＮ’　の平均値ＶＭは、ＶＭ　−ＣＶＯＭ＋ＶＯＭ’　）／２＝　（１／２）　［（（Ｖ２Ｏ”／ｒｌ　）　＋（Ｖ２
Ｏ−／ｒ２　）　ｌ　Ｒ５＋　（（Ｖ２Ｏ−／ｒｌ　）
　＋　（Ｖ２Ｏ”／ｒ２　）　）　Ｒ５］＝　（１／２
）　　［ｔ　（Ｖ２Ｏ”／ｒｌ　）　＋　（Ｖ２Ｏ”／
ｒ２　）　ｌ　Ｒ５＋　（（Ｖ２Ｏ−／ｒＬ　）　＋　
（Ｖ２Ｏ−／ｒ２　）　）　Ｒ５］、　（ＶＯＨ＋ＶＯ
Ｌ）　／２となる。

つまり、Ｍレベルのとき、ＶＯＭとＶ　ＯＮ’　　とを
出現確率１／２づつで出せば、その平均値ＶＭは正確に
ＶＯＨとＶＯＬの中間値となることがわかる。このこと
は、１ビットＤ−Ａ変換器３９．４０の相互誤差や抵抗
ｒｌ、ｒ２の相互誤差があっても、精度のよいデジタル
−アナログ変換が行なわれることを示している。そして
、この場合、量子化誤差分ｅは、信号帯域よりはるかに
高い周波数（サンプリング周波数ｆｓの１／２倍）とな
り、低次のローパスフィルタで除去することができる。

したがって、上記実施例のような構成によれば、直線性
の問題のない１ビットＤ−Ａ変換器３９．４０を使用し
、しかもその動作クロック周波数が数Ｍ　１１ｚかそれ
以下に低くてよいため、スイッチトキャバシタフィルタ
等の特殊な回路を用いることなく、ＣＭＯＳロジックの
インバータまたはバッファ等で簡易に構成でき、ＩＣ化
に好適し経済的にも有利とすることができる。

また、上記実施例では、ＶＯＭとＶ　ＯＮ’　とが交互
に出現するようにしているが、これをランダムにかつ出
現確率１／２になるようにしてもよい。この場合、信号
帯域に誤差によるノイズが多少加わるが、誤差があまり
大きくなければ問題ない。さらに、信号帯域にはノイズ
が加わらない、帯域外ノイズにすることも可能である。

次に、この発明の第２の実施例について説明する。すな
わち、前述した量子化回路２９として、第６図に示すよ
うに、入力データｙ′を■、■、■。

■の４値の量子化レベルで変換するもので、各■、■、
■、■レベルをそれぞれ第７図に示すように２ビツトの
２値デジタルデータ“０１″“００”、“１１”、”１
０”として、Ｄ−Ａ変換部３Ｉに出力するものである。

なお、第６図中斜線で示す部分は、量子化誤差ｅを表わ
している。

また、上記Ｄ−Ａ変換部３１としては、第８図に示すよ
うに、量子化回路２９から出力される２ビツトのデジタ
ルデータ（ＭＳＢ、ＬＳＢ）を、ノット回路４３．オア
回路４４．アンド回路４５．スイッチ４Ｂ、　４７．４
８及びサンプリングクロックＣＫに同期して動作する３
進カウンタ４９よりなるロジック回路５０を介して、３
つの１ビットＤ−Ａ変換器５１゜５２．５３に導いてい
る。

このロジック回路５ｏは、サンプリングクロックＣＫに
同期して循環計数動作を行なう３進カウンタ４９の出力
によって、各スイッチ４Ｂ、　４７．４８がそれぞれ同
時に３つの接点を順次切換えられることにより、各１ビ
ツトＤ−Ａ変換器５１．５２．５３に、第９図に示すよ
うなデータが入力されるように制御している。

すなわち、量子化レベルが■、■のときは、スイッチ４
６．４７．４８の切換位置がどこであっても、各１ビツ
トＤ−Ａ変換器５１．５２．５３に１＃′０”が供給さ
れる。そして、量子化レベルが■。

■のときは、スイッチ４６．４７．４８の切換位置に応
じて、第９図に示すような３つの状態が、平均すると均
等に出現するようになる。

そして、上記１ビットＤ−Ａ変換器５１．５２．５３か
ら出力される各アナログ信号は、抵抗ｒ３゜ｒ４．ｒ５
を介した後、演算増幅器ＯＰ３及び抵抗Ｒ６よりなるア
ナログ加算器５４で加算され、出力端子５５から取り出
される。

したがって、このような構成によっても、上記実施例の
説明と同様な理由により、量子化レベル■、■のときの
出力平均値は、１ビットＤ−Ａ変換器５１．５２．５３
の相互誤差や抵抗ｒ３．ｒ４゜ｒ５の相互誤差に無関係
に正確な値をとり、精度のよいデジタル−アナログ変換
が行なわれるとともに、量子化誤差ｅによるノイズは、
信号帯域より十分高い周波数領域に追いやられ、上記実
施例と略同様な効果を得ることができる。

また、スイッチ４６．４７．４８の切換は、必ずしも３
進カウンタ４９で行なう必要はなく、量子化レベル■、
■が出現する毎に状態を移すことがで１もばよく、さら
には、ランダムに信号を発生させて各状態になる確率を
１／３にするようにしてもよい。

次に、第１０図は、この発明の第３の実施例を示してい
る。第８図と同一部分に同一記号を付して説明すると、
まず、スイッチ４ｆｉ、　４７．４８で導がれたデータ
を、サンプリングクロックＣＫに同期するＤタイプフリ
ップフロップ回路（以下ＤＦＦ回路という）　５６．５
７．５８を介して、１ビットＤ−Ａ変換器５１．５２．
５３に供給している。

また、スイッチ４Ｂ、　４７．４８で導かれたデータを
、ノット回路５９．８０．６１を介してサンプリングク
ロックＣＫに同期するＤＦＦ回路６２．６３．６４に供
給し、このＤＦＦ回路８２．８３．６４の出力を、１ビ
ットＤ−Ａ変換器８５．６６、８７に供給している。そ
して、これら１ビットＤ−Ａ変換器６５．８６．　（ｉ
７の出力を、抵抗ｒ８．ｒ７．ｒ８を介して演算増幅器
ＯＰ４及び抵抗Ｒ７よりなるアナログ加算器８８で加算
する。その後、アナログ加算器５４．６８の各出力を、
抵抗Ｒ８，Ｒ９を介して演算増幅器ＯＰ５及び抵抗ＲＩ
Ｏ，Ｒ１１よりなるアナログ減算器６９で減算し、出力
端子７０から取り出している。

この第３の実施例の回路は、１ビットＤ−Ａ変換器５１
．５２．５３の立上りまたは立下りがゆるやかになるこ
とによる、大振幅時の２次歪みを防ぐようにしているも
のである。例えばアナログ加算器５４の出力電圧Ｖｏが
、第１１図（ａ）に示すように、立下りが非常にゆるや
かであると、平均値はＶ＋／２（Ｖ＋は“１“が供給さ
れたときの１ビットＤ−Ａ変換器の出力電圧）より高め
になり、２次歪みが出る。

そこで、アナログ加算器６８から、第１１図（ｂ）に示
すように、上記出力電圧Ｖｏの反転出力電圧Ｖｏｈを取
り出し、アナログ減算器６９で、Ｖｏ　−Ｖｏｈなる減算処理を行なうことによって、第１１図（Ｃ）に
示すように、立上りと立下りの傾きが完全に等しい出力
信号が得られ、平均値は「０」となり２次歪みは打ち消
される。

なお、この発明は上記各実施例に限定されるものではな
く、この外その要旨を逸脱しない範囲で種々変形して実
施することができる。

［発明の効果］以上詳述したようにこの発明によれば、直線性の問題の
ない１ビットＤ−Ａ変換回路を使用し、しかもその動作
クロック周波数が低く特殊な回路を用いることなく簡易
に構成でき、ＩＣ化に好適し経済的にも有利である極め
て良好なオーバーサンプリング形デジタル−アナログ変
換回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係るオーバーサンプリング形デジタ
ル−アナログ変換回路の一実施例を示すブロック構成図
、第２図及び第３図はそれぞれ同実施例の量子化回路を
説明するための図、第４図及び第５図はそれぞれ同実施
例のＤ−Ａ変換部を説明するための図、第６図及び第７
図はそれぞれこの発明の第２の実施例の量子化回路を説
明するための図、第８図及び第９図はそれぞれ同第２の
実施例のＤ−Ａ変換部を説明するための図、第１Ｏ図及
び第１１図はそれぞれこの発明の第３の実施例を示すブ
ロック回路構成図及びその動作を説明するためのタイミ
ング図、第１２図は従来のオーバーサンプリング形デジ
タル−アナログ変換回路を示すブロック構成図、第１３
図及び第１４図はそれぞれ他の従来回路を説明するため
の図である。１１・・・加算器、１２・・・遅延回路、１３・・・積
分回路、１４・・・量子化回路、１５・・・減算器、１
６・・・Ｄ−Ａ変換回路、１７・・・ノット回路、１８
・・・オア回路、１９・・・アンド回路、２０・・・ロ
ジック回路、２１〜２３・・・１ビットＤ−Ａ変換回路
、２４・・・アナログ加算器、２５・・・出力端子、２
６・・・加算器、２７・・・遅延回路、２８・・・積分
回路、２９・・・量子化回路、３０・・・減算器、３１
・・・Ｄ−Ａ変換部、３２．３３・・・ノット回路、３
４・・・ノア回路、３５・・・ＴＦＦ回路、３６．３７
・・・スイッチ、３８・・・ロジック回路、３９．４０
・・・１ビットＤ−Ａ変換器、４１・・・アナログ加算
器、４２・・・出力端子、４３・・・ノット回路、４４
・・・オア回路、４５・・・アンド回路、４６〜４８・
・・スイッチ、４９・・・３進カウンタ、５０・・・ロ
ジック回路、５１〜５３・・・１ビットＤ−Ａ変換器、
５４・・・アナログ加算器、５５・・・出力端子、５６
〜５８・・・ＤＦＦ回路、５９〜６１・・・ノット回路
、６２〜６４・・・ＤＦＦ回路、６５〜６７・・・１ビ
ットＤ−Ａ変換器、６８・・・アナログ加算器、８９・
・・アナログ減算器、７０・・・出力端子。出願人代理人　弁理士　鈴江武彦第図缶今図第図第図

Claims

【特許請求の範囲】

入力デジタルデータを積分する積分回路と、この積分回
路から出力されるデジタルデータを３値以上の量子化レ
ベルで量子化し各量子化レベルにそれぞれ対応する２値
のデジタルデータを出力する多値量子化回路と、この多
値量子化回路の量子化レベル数に対応した個数設けられ
る複数の１ビットデジタル−アナログ変換器と、前記多
値量子化回路から出力されるデジタルデータを前記複数
の１ビットデジタル−アナログ変換器に平均すると均等
になるように供給するロジック回路とを具備してなるこ
とを特徴とするオーバーサンプリング形デジタル−アナ
ログ変換回路。