JPH0621824A - デルタ−シグマ変調器 - Google Patents
デルタ−シグマ変調器Info
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- JPH0621824A JPH0621824A JP5113751A JP11375193A JPH0621824A JP H0621824 A JPH0621824 A JP H0621824A JP 5113751 A JP5113751 A JP 5113751A JP 11375193 A JP11375193 A JP 11375193A JP H0621824 A JPH0621824 A JP H0621824A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
- H03M3/346—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by suppressing active signals at predetermined times, e.g. muting, using non-overlapping clock phases
- H03M3/348—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by suppressing active signals at predetermined times, e.g. muting, using non-overlapping clock phases using return-to-zero signals
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
-
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- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 変調器の関心のある周波数帯域へ雑音を導入
しないようにデルタ−シグマ変調器から出力データを伝
送する方法を提供する。 【構成】 アナログ−デジタルコンバータ５０は、デル
タ−シグマ変調器５２とデジタルフィルタ５４を含む。
変調器５２のループフィルタ２４の出力に接続されたｎ
個のコンパレータ５６は、ループフィルタ出力を異なる
基準電圧ＶＲ0−ＶＲNと比較してｎ個のデジタル出力を
発生させる。各コンパレータの出力はデジタル−アナロ
グコンバータ５８の入力とパルスエンコーダ５７の入力
へ接続され、このパルスエンコーダの対応出力はインバ
ータ２６に接続されている。インバータ２６のデジタル
出力信号ｂ0−ｂnはデジタルフィルタ５４へ入力され
る。パルスエンコーダにおいてＲＴＺ(return-to-zero)
符号化方式を用いると、全てのデジタル状態の各々につ
き論理１の数が等しいデジタル出力が得られるが、これ
は雑音により影響されない。
しないようにデルタ−シグマ変調器から出力データを伝
送する方法を提供する。 【構成】 アナログ−デジタルコンバータ５０は、デル
タ−シグマ変調器５２とデジタルフィルタ５４を含む。
変調器５２のループフィルタ２４の出力に接続されたｎ
個のコンパレータ５６は、ループフィルタ出力を異なる
基準電圧ＶＲ0−ＶＲNと比較してｎ個のデジタル出力を
発生させる。各コンパレータの出力はデジタル−アナロ
グコンバータ５８の入力とパルスエンコーダ５７の入力
へ接続され、このパルスエンコーダの対応出力はインバ
ータ２６に接続されている。インバータ２６のデジタル
出力信号ｂ0−ｂnはデジタルフィルタ５４へ入力され
る。パルスエンコーダにおいてＲＴＺ(return-to-zero)
符号化方式を用いると、全てのデジタル状態の各々につ
き論理１の数が等しいデジタル出力が得られるが、これ
は雑音により影響されない。
Description
【０００１】
【産業上の利用分野】本発明はデルタ−シグマ変調器に
関し、さらに詳細にはデルタ−シグマ変調器からの出力
データの低雑音伝送に関する。
関し、さらに詳細にはデルタ−シグマ変調器からの出力
データの低雑音伝送に関する。
【０００２】
【従来の技術】デルタ−シグマ型アナログ−デジタルコ
ンバータは、非常に良好な信号対雑音比特性を有するデ
ジタル出力を与える。典型的なデルタ−シグマ型アナロ
グ−デジタルコンバータでは、デルタ−シグマ変調器が
アナログ信号を受けてオーバーサンプリングされたデジ
タル信号を出力し、この信号がデジタルフィルタにより
フィルタリングされる。デルタ−シグマ変調器内のルー
プフィルタは量子化雑音を典型的にはハイパス特性に成
形する。即ち、雑音は低周波数で非常に低く、高周波数
で非常に高い。デジタルフィルタは、高周波数帯域にお
けるほとんどの量子化雑音を理想的に除去するためロー
パスフィルタの特性を有する。
ンバータは、非常に良好な信号対雑音比特性を有するデ
ジタル出力を与える。典型的なデルタ−シグマ型アナロ
グ−デジタルコンバータでは、デルタ−シグマ変調器が
アナログ信号を受けてオーバーサンプリングされたデジ
タル信号を出力し、この信号がデジタルフィルタにより
フィルタリングされる。デルタ−シグマ変調器内のルー
プフィルタは量子化雑音を典型的にはハイパス特性に成
形する。即ち、雑音は低周波数で非常に低く、高周波数
で非常に高い。デジタルフィルタは、高周波数帯域にお
けるほとんどの量子化雑音を理想的に除去するためロー
パスフィルタの特性を有する。
【０００３】実用的なデルタ−シグマ変調器では、量子
化雑音の非線形関数をアナログ入力へ結合することにな
るいかなる動作も入念に回避する必要がある。かかる非
線形性は関心のある帯域内の周波数における雑音特性を
劣化させる恐れがある。例えば、周波数ｆs／２−△に
おける量子化雑音成分は下記の式で与えられる。
化雑音の非線形関数をアナログ入力へ結合することにな
るいかなる動作も入念に回避する必要がある。かかる非
線形性は関心のある帯域内の周波数における雑音特性を
劣化させる恐れがある。例えば、周波数ｆs／２−△に
おける量子化雑音成分は下記の式で与えられる。
【０００４】
【数１】 ２乗則非線形性は、
【数２】 ｆs＝１／Ｔであるから、
【数３】 この式は周波数２△の成分を含む。かくして、デルタ−
シグマ変調器システムの非線形性により、ｆs／２近く
の高振幅雑音がデジタルフィルタが減衰を与えない関心
のある帯域へ変換される危険性がある。
シグマ変調器システムの非線形性により、ｆs／２近く
の高振幅雑音がデジタルフィルタが減衰を与えない関心
のある帯域へ変換される危険性がある。
【０００５】したがって、関心のある周波数帯域へ雑音
が導入されるのを回避するようにデルタ−シグマ変調器
から出力データを伝送する方法が望ましい。
が導入されるのを回避するようにデルタ−シグマ変調器
から出力データを伝送する方法が望ましい。
【０００６】
【発明が解決しようとする課題】本発明は変調器の関心
のある周波数帯域へ雑音を導入しないようにデルタ−シ
グマ変調器から出力データを伝送する方法を提供する。
のある周波数帯域へ雑音を導入しないようにデルタ−シ
グマ変調器から出力データを伝送する方法を提供する。
【０００７】本発明の１つの特徴によると、デルタ−シ
グマ変調器はアナログ入力信号を受けてシリアルデータ
のデジタル出力を与え、デジタル出力により発生される
過渡信号は前のデジタル出力から無関係である。
グマ変調器はアナログ入力信号を受けてシリアルデータ
のデジタル出力を与え、デジタル出力により発生される
過渡信号は前のデジタル出力から無関係である。
【０００８】本発明の関連の特徴として、デルタ−シグ
マ変調器はアナログ入力信号を受けてシリアルデータの
デジタル出力を与え、そのデジタル出力のコードは雑音
により不変の形を有する。
マ変調器はアナログ入力信号を受けてシリアルデータの
デジタル出力を与え、そのデジタル出力のコードは雑音
により不変の形を有する。
【０００９】本発明のさらに別の特徴として、デジタル
出力はＮ個のデジタル出力端子で与えられるＫ個のデジ
タル状態よりなり、各デジタル状態に対して前記Ｎ個の
デジタル出力端子における第１の極性の遷移数の総和は
前記Ｋ個のデジタル状態の各々に対して同一である。
出力はＮ個のデジタル出力端子で与えられるＫ個のデジ
タル状態よりなり、各デジタル状態に対して前記Ｎ個の
デジタル出力端子における第１の極性の遷移数の総和は
前記Ｋ個のデジタル状態の各々に対して同一である。
【００１０】本発明の別の実施例において、デルタ−シ
グマ変調器システムは複数のデルタ−シグマ変調器より
なり、各デルタ−シグマ変調器のデジタル出力は少なく
とも１つのデジタルデータラインへ時分割多重化され、
各デルタ−シグマ変調器はそのデジタル出力のコードが
雑音により不変の形を持つという特徴を有する。
グマ変調器システムは複数のデルタ−シグマ変調器より
なり、各デルタ−シグマ変調器のデジタル出力は少なく
とも１つのデジタルデータラインへ時分割多重化され、
各デルタ−シグマ変調器はそのデジタル出力のコードが
雑音により不変の形を持つという特徴を有する。
【００１１】以下、添付図面を参照して本発明を実施例
につき詳細に説明する。
につき詳細に説明する。
【００１２】
【実施例】デルタ−シグマ変調器において、デジタル出
力の遷移パターンは、変調器の関心のある周波数帯域に
おいて望ましくない雑音を発生させる恐れのある非線形
性の発生源となり得る。図１はデルタ−シグマ型アナロ
グ−デジタルコンバータ１０であり、アナログ入力信号
ＶＩＮはデルタ−シグマ変調器１２へ結合されてデジタ
ルフィルタ１４へオーバーサンプリングされたシリアル
データ信号流を与える。デジタルフィルタ１４はデジタ
ルデータをローパスフィルタリングすることによりフィ
ルタリング済みシリアル出力データＤＯＵＴを出力す
る。デルタ−シグマ変調器１２の内部の加算回路１８
は、アナログ入力電圧とデジタル−アナログ（Ｄ／Ａ）
コンバータ２０からの出力を加算する。
力の遷移パターンは、変調器の関心のある周波数帯域に
おいて望ましくない雑音を発生させる恐れのある非線形
性の発生源となり得る。図１はデルタ−シグマ型アナロ
グ−デジタルコンバータ１０であり、アナログ入力信号
ＶＩＮはデルタ−シグマ変調器１２へ結合されてデジタ
ルフィルタ１４へオーバーサンプリングされたシリアル
データ信号流を与える。デジタルフィルタ１４はデジタ
ルデータをローパスフィルタリングすることによりフィ
ルタリング済みシリアル出力データＤＯＵＴを出力す
る。デルタ−シグマ変調器１２の内部の加算回路１８
は、アナログ入力電圧とデジタル−アナログ（Ｄ／Ａ）
コンバータ２０からの出力を加算する。
【００１３】加算回路１８の出力は積分器２２へ結合さ
れ、この積分器の出力はループフィルタ２３へ結合され
る。ループフィルタ２３の出力はコンパレータ２４の入
力へ結合される。コンパレータ２４の出力はデジタル信
号であり、これはパルスエンコーダ２５の入力へ結合さ
れると共にデルタ−シグマコンバータ２０の入力へも結
合される。パルスエンコーダ２５の出力はＣＭＯＳ出力
バッファ／インバータ２６（以下インバータ２６と呼
ぶ）の入力へ結合される。インバータ２６の出力はデル
タ−シグマ変調器１２の出力を形成する。
れ、この積分器の出力はループフィルタ２３へ結合され
る。ループフィルタ２３の出力はコンパレータ２４の入
力へ結合される。コンパレータ２４の出力はデジタル信
号であり、これはパルスエンコーダ２５の入力へ結合さ
れると共にデルタ−シグマコンバータ２０の入力へも結
合される。パルスエンコーダ２５の出力はＣＭＯＳ出力
バッファ／インバータ２６（以下インバータ２６と呼
ぶ）の入力へ結合される。インバータ２６の出力はデル
タ−シグマ変調器１２の出力を形成する。
【００１４】図２は、パルスエンコーダがＮＲＺ(non-r
eturn-to-zero)データを発生しているときのコンパレー
タ／パルスエンコーダ２５の出力であるｙ（ｔ）のプロ
ットである。ＣＭＯＳコンバータ２６を図３に略示す
る。このインバータ２６はキャパシタＣLの負荷をプル
アップするごとに、電源ライン上に過渡電流ｉ（ｔ）が
生じる。この過渡電流を図２に示す。図２を検討する
と、過渡電流ｉ（ｔ）は時間８Ｔのように２つの連続す
る論理１が現われる時を除いてデータに依存することが
わかる。時間８Ｔでは電流スパイクが生じないため、回
路ＶＤＤライン上へ非線形過渡電流が注入される。
eturn-to-zero)データを発生しているときのコンパレー
タ／パルスエンコーダ２５の出力であるｙ（ｔ）のプロ
ットである。ＣＭＯＳコンバータ２６を図３に略示す
る。このインバータ２６はキャパシタＣLの負荷をプル
アップするごとに、電源ライン上に過渡電流ｉ（ｔ）が
生じる。この過渡電流を図２に示す。図２を検討する
と、過渡電流ｉ（ｔ）は時間８Ｔのように２つの連続す
る論理１が現われる時を除いてデータに依存することが
わかる。時間８Ｔでは電流スパイクが生じないため、回
路ＶＤＤライン上へ非線形過渡電流が注入される。
【００１５】パルスエンコーダ２５が各出力状態に対し
て前の出力状態とは無関係のパルスコードを発生するよ
うに構成されている場合、このような前の状態から無関
係であるコーディングにより、出力データ上に１が連続
する状態に起因する非線形過渡電流が除去される。かか
る前の状態から無関係のコーディングの１つのタイプに
ＲＴＺ(return-to-zero)符号化方式があり、図４にＲＴ
Ｚコーディングを用いるｙ（ｔ）のタイミング図を示
す。図４は過渡電流ｉ（ｔ）も示す。図４に示すよう
に、ｙ（ｔ）信号上の連続する１はＶＤＤライン上に連
続する過渡電流ｉ（ｔ）を発生させる。ＮＲＺ及びＲＴ
Ｚを符号化する回路は当該技術分野において公知である
ため図示しない。
て前の出力状態とは無関係のパルスコードを発生するよ
うに構成されている場合、このような前の状態から無関
係であるコーディングにより、出力データ上に１が連続
する状態に起因する非線形過渡電流が除去される。かか
る前の状態から無関係のコーディングの１つのタイプに
ＲＴＺ(return-to-zero)符号化方式があり、図４にＲＴ
Ｚコーディングを用いるｙ（ｔ）のタイミング図を示
す。図４は過渡電流ｉ（ｔ）も示す。図４に示すよう
に、ｙ（ｔ）信号上の連続する１はＶＤＤライン上に連
続する過渡電流ｉ（ｔ）を発生させる。ＮＲＺ及びＲＴ
Ｚを符号化する回路は当該技術分野において公知である
ため図示しない。
【００１６】図５はデルタ−シグマ変調器１２の部分ブ
ロック図であり、加算回路１８とインバータ２６を示
す。図５はいかにしてｉ（ｔ）電流スパイクがデルタ−
シグマ変調器のアナログ入力へ結合されるかを示す。ｉ
（ｔ）が変化すると、ｉ（ｔ）により発生する磁界が変
化し、アナログ入力と直列に下記の電圧が発生する。
ロック図であり、加算回路１８とインバータ２６を示
す。図５はいかにしてｉ（ｔ）電流スパイクがデルタ−
シグマ変調器のアナログ入力へ結合されるかを示す。ｉ
（ｔ）が変化すると、ｉ（ｔ）により発生する磁界が変
化し、アナログ入力と直列に下記の電圧が発生する。
【００１７】
【数４】 ｉ（ｔ）信号を図５においてアナログ入力信号ＶＩＮへ
結合されるものとして示したが、このｉ（ｔ）信号は同
じメカニズムでデルタ−シグマ変調器に用いる基準電圧
信号にも結合され得る。Ｍの値はｉ（ｔ）を入力へ運ぶ
ループの近接度、入力に対するループの方向、ｉ（ｔ）
ループのサイズ、グラウンド面の使用のようなファクタ
ー及び他のファクターにより影響される。しかも、Ｍは
ゼロに減少することができず、特に高いダイナミックレ
ンジを有するデルタ−シグマ型アナログ−デジタルコン
バータでは集積回路パッケージのリードフレーム内で顕
著な結合が生じる。かくして、ｉ（ｔ）電流パスの線形
性を保つのはかなり重要なことと考えられる。
結合されるものとして示したが、このｉ（ｔ）信号は同
じメカニズムでデルタ−シグマ変調器に用いる基準電圧
信号にも結合され得る。Ｍの値はｉ（ｔ）を入力へ運ぶ
ループの近接度、入力に対するループの方向、ｉ（ｔ）
ループのサイズ、グラウンド面の使用のようなファクタ
ー及び他のファクターにより影響される。しかも、Ｍは
ゼロに減少することができず、特に高いダイナミックレ
ンジを有するデルタ−シグマ型アナログ−デジタルコン
バータでは集積回路パッケージのリードフレーム内で顕
著な結合が生じる。かくして、ｉ（ｔ）電流パスの線形
性を保つのはかなり重要なことと考えられる。
【００１８】図６は、多重化デルタ−シグマ型アナログ
−デジタルコンバータのブロック図である。図６に示す
ように、４つのデルタ−シグマ変調器３０，３１，３
２，３３は単一のデジタルフィルタ３８のデータバス３
４，３５，３６，３７上へデジタルデータを出力する。
デルタ−シグマ変調器３０−３３は図１に示したデルタ
−シグマ変調器１２と同じものである。デジタルフィル
タ３８は４つの変調器３０−３３へのライン４０上にク
ロック信号を与えて４つの変調器３０−３３を同期させ
る。変調器のデータ出力バスはデジタルフィルタ３８に
対して時分割多重化されている。即ち、デジタルフィル
タ３８は各サンプリング周期の間でそれぞれのデータバ
ス３４−３７をサンプリングする。フィルタをこのよう
に多重化するとシステムから３つのデジタルフィルタが
不要となる。データバス３４−３７はｎ個のラインまた
はｎビット幅として示してある。ビットの数は１または
それよりも大きい。ｎが１よりも大きい場合につき図８
及び９に関連して説明する。
−デジタルコンバータのブロック図である。図６に示す
ように、４つのデルタ−シグマ変調器３０，３１，３
２，３３は単一のデジタルフィルタ３８のデータバス３
４，３５，３６，３７上へデジタルデータを出力する。
デルタ−シグマ変調器３０−３３は図１に示したデルタ
−シグマ変調器１２と同じものである。デジタルフィル
タ３８は４つの変調器３０−３３へのライン４０上にク
ロック信号を与えて４つの変調器３０−３３を同期させ
る。変調器のデータ出力バスはデジタルフィルタ３８に
対して時分割多重化されている。即ち、デジタルフィル
タ３８は各サンプリング周期の間でそれぞれのデータバ
ス３４−３７をサンプリングする。フィルタをこのよう
に多重化するとシステムから３つのデジタルフィルタが
不要となる。データバス３４−３７はｎ個のラインまた
はｎビット幅として示してある。ビットの数は１または
それよりも大きい。ｎが１よりも大きい場合につき図８
及び９に関連して説明する。
【００１９】かかるシステムの１つの実施例において、
変調器３０−３３は１つの集積回路パッケージの単一チ
ップ上にあるが、デジタルフィルタ３８は別のパッケー
ジ内にある。図３に示したＣＬ負荷はチップ上の相互接
続部だけでなく２つの集積回路パッケージ間の相互接続
部をも含むため、これらの負荷は集積回路チップ内部の
相互接続部の１ｐＦ以下のような値でなく３０ｐＦのオ
ーダーになることがある。その結果、インバータ２６内
部のトランジスタのサイズを一般的に増加させる必要が
あり、これにより非常に大きいｉ（ｔ）信号が生じる。
さらに、多重化により１つの変調器の動作が別の変調器
の動作に干渉する恐れがある。図７は図６に示した多重
化変調器の変形例である。図７において、４つのデータ
バスは多重化データバス４６に結合され、デジタルフィ
ルタ３８からの同期信号４４により４つの変調器が同期
される。図７に示す多重化データバスの構成は、１つの
変調器により発生する信号が他のすべての変調器の出力
に直接結合されるためデルタ−シグマ干渉をより受けや
すい。
変調器３０−３３は１つの集積回路パッケージの単一チ
ップ上にあるが、デジタルフィルタ３８は別のパッケー
ジ内にある。図３に示したＣＬ負荷はチップ上の相互接
続部だけでなく２つの集積回路パッケージ間の相互接続
部をも含むため、これらの負荷は集積回路チップ内部の
相互接続部の１ｐＦ以下のような値でなく３０ｐＦのオ
ーダーになることがある。その結果、インバータ２６内
部のトランジスタのサイズを一般的に増加させる必要が
あり、これにより非常に大きいｉ（ｔ）信号が生じる。
さらに、多重化により１つの変調器の動作が別の変調器
の動作に干渉する恐れがある。図７は図６に示した多重
化変調器の変形例である。図７において、４つのデータ
バスは多重化データバス４６に結合され、デジタルフィ
ルタ３８からの同期信号４４により４つの変調器が同期
される。図７に示す多重化データバスの構成は、１つの
変調器により発生する信号が他のすべての変調器の出力
に直接結合されるためデルタ−シグマ干渉をより受けや
すい。
【００２０】図８はマルチビット・マルチステートデル
タ−シグマ変調器５２とマルチビットデジタルフィルタ
５４を含むマルチビット・マルチステートデルタ−シグ
マアナログ−デジタルコンバータ５０のブロック図であ
る。デルタ−シグマ変調器５２はループフィルタ２４の
出力にｎ個のコンパレータ５６が接続されている点を除
き図１のデルタ−シグマ変調器１２と同じものである。
各コンパレータ５６はループフィルタ２４の出力を異な
る基準電圧ＶＲ0，ＶＲ1，．．．ＶＲNと比較してｎ個
のデジタル出力信号を発生させる。各コンパレータ５６
の出力はマルチビットデジタル−アナログコンバータ５
８の入力とマルチビットパルスエンコーダ５７の入力へ
接続され、このパルスエンコーダの対応出力はインバー
タ２６に接続されている。インバータ２６の出力はそれ
ぞれデジタル信号ｂ0，ｂ1，．．．ｂnを与える。デジ
タル信号ｂ0−ｂnはデジタルフィルタ５４への入力であ
る。
タ−シグマ変調器５２とマルチビットデジタルフィルタ
５４を含むマルチビット・マルチステートデルタ−シグ
マアナログ−デジタルコンバータ５０のブロック図であ
る。デルタ−シグマ変調器５２はループフィルタ２４の
出力にｎ個のコンパレータ５６が接続されている点を除
き図１のデルタ−シグマ変調器１２と同じものである。
各コンパレータ５６はループフィルタ２４の出力を異な
る基準電圧ＶＲ0，ＶＲ1，．．．ＶＲNと比較してｎ個
のデジタル出力信号を発生させる。各コンパレータ５６
の出力はマルチビットデジタル−アナログコンバータ５
８の入力とマルチビットパルスエンコーダ５７の入力へ
接続され、このパルスエンコーダの対応出力はインバー
タ２６に接続されている。インバータ２６の出力はそれ
ぞれデジタル信号ｂ0，ｂ1，．．．ｂnを与える。デジ
タル信号ｂ0−ｂnはデジタルフィルタ５４への入力であ
る。
【００２１】図９は図８に示したデルタ−シグマ変調器
の３ビット型装置の部分ブロック図である。図９に示す
ように、３つのインバータ２６が入力信号反転ｂ0，反
転ｂ1，反転ｂ2を受けてそれぞれ出力信号ｂ0，ｂ1，ｂ
2を発生させる。図８に示すように、これらのインバー
タにより発生されるｉ（ｔ）信号は加算回路１８の入力
へ結合される。
の３ビット型装置の部分ブロック図である。図９に示す
ように、３つのインバータ２６が入力信号反転ｂ0，反
転ｂ1，反転ｂ2を受けてそれぞれ出力信号ｂ0，ｂ1，ｂ
2を発生させる。図８に示すように、これらのインバー
タにより発生されるｉ（ｔ）信号は加算回路１８の入力
へ結合される。
【００２２】以下、ＲＴＺパルス符号化を用いるシステ
ムの出力状態の符号化につき説明する。
ムの出力状態の符号化につき説明する。
【００２３】図８の回路を用いて３つの出力レベル及び
３つのフィードバックレベルを発生させる場合、従来技
術のデルタ−シグマ変調器は２つの出力、即ちｂ0，ｂ1
だけにより以下の表に示すような３つのレベルを発生さ
せる。
３つのフィードバックレベルを発生させる場合、従来技
術のデルタ−シグマ変調器は２つの出力、即ちｂ0，ｂ1
だけにより以下の表に示すような３つのレベルを発生さ
せる。
【００２４】
【数５】 上の表を検討すると、ビットのうちの１つがフリップす
るか全くフリップしないのいずれかであることがわか
る。その結果得られるｉ（ｔ）信号はフィードバック信
号の非線形関数である（この場合整流）。
るか全くフリップしないのいずれかであることがわか
る。その結果得られるｉ（ｔ）信号はフィードバック信
号の非線形関数である（この場合整流）。
【００２５】しかしながら、３レベルデルタ−シグマ変
調器システムにおいて、以下の表に従って３つの出力ラ
インｂ0，ｂ1，ｂ2が選択される場合、ｉ（ｔ）信号は
パターンから独立したものとなる。
調器システムにおいて、以下の表に従って３つの出力ラ
インｂ0，ｂ1，ｂ2が選択される場合、ｉ（ｔ）信号は
パターンから独立したものとなる。
【００２６】
【数６】 上の表を用いて３つの論理状態を発生させる場合、ただ
１つのインバータだけが各サンプリング周期においてパ
ルスを発生し、変調器の出力とは無関係のｉ（ｔ）の寄
生結合を行なう。従って、このコーディングは雑音によ
り不変である。入力或いは基準電圧に誘導結合されるエ
ラーはサンプリング周波数で繰り返し生じるが、較正に
より除去が容易なデジタルオフセットに折り返す。
１つのインバータだけが各サンプリング周期においてパ
ルスを発生し、変調器の出力とは無関係のｉ（ｔ）の寄
生結合を行なう。従って、このコーディングは雑音によ
り不変である。入力或いは基準電圧に誘導結合されるエ
ラーはサンプリング周波数で繰り返し生じるが、較正に
より除去が容易なデジタルオフセットに折り返す。
【００２７】以下に示す表はこの同じ数の遷移特性を有
する３つの出力状態の別の選択を示す。
する３つの出力状態の別の選択を示す。
【００２８】
【数７】 上の表において、３つの出力のうちの２つはサンプリン
グ周期ごとに遷移する。
グ周期ごとに遷移する。
【００２９】この雑音により不変の符号化法は、以下に
示す表に従って２つの出力状態ｂ0，ｂ1を与えることに
より２ステートデルタ−シグマ変調器にも適用可能であ
る。
示す表に従って２つの出力状態ｂ0，ｂ1を与えることに
より２ステートデルタ−シグマ変調器にも適用可能であ
る。
【００３０】
【数８】 ＲＺ符号化法を用いると、１つの駆動出力が各サンプリ
ング周期を支持し、ｉ（ｔ）は出力ビットと無関係であ
る。
ング周期を支持し、ｉ（ｔ）は出力ビットと無関係であ
る。
【００３１】一般的に、出力ビットラインの各出力状態
に対する論理１の数の総和が出力ライン上の１つおきの
出力状態に対する１の数の総和に等しい場合、そしてＲ
ＴＺ符号化法を用いる場合、過渡電流ｉ（ｔ）はそのデ
ータと無関係である。
に対する論理１の数の総和が出力ライン上の１つおきの
出力状態に対する１の数の総和に等しい場合、そしてＲ
ＴＺ符号化法を用いる場合、過渡電流ｉ（ｔ）はそのデ
ータと無関係である。
【００３２】上に示した表はｎビット変調器出力ワード
に対して一般化可能である。ｎビット変調器出力ワード
は２ｎ個の出力状態を表わすことができる。これらの状
態のうちＫ個のアクティブビットを有する状態の数はＮ
Kによって与えらる。
に対して一般化可能である。ｎビット変調器出力ワード
は２ｎ個の出力状態を表わすことができる。これらの状
態のうちＫ個のアクティブビットを有する状態の数はＮ
Kによって与えらる。
【００３３】
【数９】 例えば、４つのデータラインを有するシステムにおい
て、１が２つある出力状態の数は下記の式により与えら
れる。
て、１が２つある出力状態の数は下記の式により与えら
れる。
【００３４】
【数１０】 従って、４つのラインはこの雑音により不変の符号化法
を用いると最大６つの状態を符号化できる。以下に示す
表はこれらの６つのパターンを示す。
を用いると最大６つの状態を符号化できる。以下に示す
表はこれらの６つのパターンを示す。
【００３５】
【数１１】 オーバーレンジ及び不安定性情報もまた出力状態に割り
当てることが可能である。例えば、上の表はデータの状
態として最初の４つのレベル（０−３）を用い、オーバ
ーレンジ及び不安定性情報を符号化するために最後の２
つのレベル（４及び５）を用いることができる。かくし
て、１つの変調器のアナログ部分の動作が適正でない場
合でも、そのデジタル出力パターンは同じ同期多重化デ
ータバスを共有する他のデルタ−シグマ変調器と干渉さ
せる必要はない。
当てることが可能である。例えば、上の表はデータの状
態として最初の４つのレベル（０−３）を用い、オーバ
ーレンジ及び不安定性情報を符号化するために最後の２
つのレベル（４及び５）を用いることができる。かくし
て、１つの変調器のアナログ部分の動作が適正でない場
合でも、そのデジタル出力パターンは同じ同期多重化デ
ータバスを共有する他のデルタ−シグマ変調器と干渉さ
せる必要はない。
【００３６】さらに、デジタルフィルタの出力はこの雑
音により不変の符号化法によって符号化することも可能
である。
音により不変の符号化法によって符号化することも可能
である。
【００３７】この雑音により不変の符号化法を用いる
と、一般的に非線形の過渡現象を生ぜしめ関心のある周
波数帯域に結合される恐れのある過渡信号ｉ（ｔ）が事
実上除去される。この雑音により不変の符号化法を用い
ることにより、デルタ−シグマ変調器のデジタル出力と
アナログ入力の間の干渉の減少を最適化した特定の効率
的な符号化方法が開発された。
と、一般的に非線形の過渡現象を生ぜしめ関心のある周
波数帯域に結合される恐れのある過渡信号ｉ（ｔ）が事
実上除去される。この雑音により不変の符号化法を用い
ることにより、デルタ−シグマ変調器のデジタル出力と
アナログ入力の間の干渉の減少を最適化した特定の効率
的な符号化方法が開発された。
【００３８】
【図１】図１は、１ビット・２ステートデルタ−シグマ
コンバータのブロック図である。
コンバータのブロック図である。
【図２】図２は、図１のデルタ−シグマコンバータの従
来型装置により発生されるある特定の信号の波形を示
す。
来型装置により発生されるある特定の信号の波形を示
す。
【図３】図３は、図１に示すインバータ２６の略図であ
る。
る。
【図４】図４は、本発明による図１のデルタ−シグマコ
ンバータが発生するある特定の信号の波形を示す。
ンバータが発生するある特定の信号の波形を示す。
【図５】図５は、図１に示したデルタ−シグマコンバー
タの部分ブロック図である。
タの部分ブロック図である。
【図６】図６は、多重化デルタ−シグマ型アナログ−デ
ジタルコンバータシステムのブロック図である。
ジタルコンバータシステムのブロック図である。
【図７】図７は、多重化データバスを有する多重化デル
タ−シグマ型アナログ−デジタルコンバータシステムの
ブロック図である。
タ−シグマ型アナログ−デジタルコンバータシステムの
ブロック図である。
【図８】図８は、マルチビット・マルシステートデルタ
−シグマ型アナログ−デジタルコンバータのブロック図
である。
−シグマ型アナログ−デジタルコンバータのブロック図
である。
【図９】図９は、図８に示すデルタ−シグマコンバータ
の１つのタイプの部分ブロック図である。
の１つのタイプの部分ブロック図である。
１０、５０ デルタ−シグマ型アナログ−デジタルコン
バータ １２、３０−３３、５２ デルタ−シグマ変調器 １４、３８、５４ デジタルフィルタ １８ 加算回路 ２０、５８ デジタル−アナログコンバータ ２２ 積分器 ２３ ループフィルタ ２４、５６ コンパレータ ２５、５７ パルスエンコーダ ２６ インバータ
バータ １２、３０−３３、５２ デルタ−シグマ変調器 １４、３８、５４ デジタルフィルタ １８ 加算回路 ２０、５８ デジタル−アナログコンバータ ２２ 積分器 ２３ ループフィルタ ２４、５６ コンパレータ ２５、５７ パルスエンコーダ ２６ インバータ
Claims (13)
- 【請求項１】 アナログ入力信号を受けてシリアルデー
タのデジタル出力を与えるデルタ−シグマ変調器であっ
て、前記デジタル出力のコードは雑音により不変である
ことを特徴とする変調器。 - 【請求項２】 前記デジタル出力により発生される過渡
信号は以前のいかなる前記デジタル出力からも無関係で
あることを特徴とする請求項１のデルタ−シグマ変調
器。 - 【請求項３】 前記デジタル出力はＮ個のデジタル出力
端子で与えられるＫ個のデジタル状態よりなり、第１の
極性の過渡信号を発生する前記Ｎ個のデジタル出力端子
の数の総和は前記Ｋ個のデジタル状態の各々につき同一
であることを特徴とする請求項２に記載のデルタ−シグ
マ変調器。 - 【請求項４】 Ｋは２に等しく、Ｎは２に等しく、前記
デジタル状態の各々はデジタル出力端子の一方が第１の
論理状態を有し、デジタル出力端子のもう一方が第２の
論理状態を有するように符号化されることを特徴とする
請求項３のデルタ−シグマ変調器。 - 【請求項５】 Ｋは３に等しく、Ｎは３に等しく、第１
の論理状態を有する前記３個のデジタル出力端子の数の
総和は前記３個のデジタル状態の各々につき同一である
ことを特徴とする請求項３のデルタ−シグマ変調器。 - 【請求項６】 請求項１に記載のデルタ−シグマ変調器
を複数個有するデルタ−シグマ変調器システムであっ
て、前記複数のデルタ−シグマ変調器の各々のデジタル
出力は少なくとも１つのデジタルデータライン上へ時分
割多重化されていることを特徴とするシステム。 - 【請求項７】 前記デジタル出力は単一ラインのＲＴＺ
符号化データよりなることを特徴とする請求項１のデル
タ−シグマ変調器。 - 【請求項８】 アナログ入力信号を受けてシリアルデー
タのデジタル出力を与えるデルタ−シグマ変調器であっ
て、前記デジタル出力はＲＴＺ符号化されたデータであ
ることを特徴とする変調器。 - 【請求項９】 前記デジタル出力はＮ個のデジタル出力
端子において与えられるＫ個のデジタル状態よりなり、
第１の論理状態を有する前記Ｎ個のデジタル出力端子の
数の総和は前記Ｋ個のデジタル状態の各々に対して同一
であることを特徴とする請求項８のデルタ−シグマ変調
器。 - 【請求項１０】 Ｋは２に等しく、Ｎは２に等しく、前
記デジタル状態の各々は前記デジタル出力端子の１つが
第１の論理状態を有し、前記デジタル出力端子のもう一
方が第２の論理状態を有するように符号化されることを
特徴とする請求項９のデルタ−シグマ変調器。 - 【請求項１１】 Ｋは３に等しく、Ｎは３に等しく、第
１の論理状態を有する前記３個のデジタル出力端子の数
の総和は前記３個のデジタル状態の各々に対して同一で
あることを特徴とする請求項９のデルタ−シグマ変調
器。 - 【請求項１２】 請求項８に記載のデルタ−シグマ変調
器を複数個有するデルタ−シグマ変調器システムであっ
て、前記複数のデルタ−シグマ変調器の各々のデジタル
出力は少なくとも１つのデジタルデータライン上へ時分
割多重化されていることを特徴とするシステム。 - 【請求項１３】 アナログ入力信号を受けてシリアルデ
ータのデジタル出力をデジタルフィルタへ与えるデルタ
−シグマ変調器を有するデルタ−シグマアナログ−デジ
タルコンバータであって、前記デジタルフィルタが前記
デジタル出力をフィルタリングしてフィルタリング済み
デジタル出力を与え、そのフィルタリング済みデジタル
出力のコードが雑音により不変であることを特徴とする
コンバータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/870,599 US5528239A (en) | 1992-04-17 | 1992-04-17 | Low noise transmission of output data from a delta-sigma modulator |
| US870599 | 2001-05-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621824A true JPH0621824A (ja) | 1994-01-28 |
Family
ID=25355742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5113751A Pending JPH0621824A (ja) | 1992-04-17 | 1993-04-15 | デルタ−シグマ変調器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5528239A (ja) |
| JP (1) | JPH0621824A (ja) |
| DE (1) | DE4311966C2 (ja) |
| GB (1) | GB2266204B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8670490B2 (en) | 2009-05-25 | 2014-03-11 | Canon Kabushiki Kaisha | Signal transmission apparatus |
Families Citing this family (18)
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| US5801652A (en) * | 1994-07-08 | 1998-09-01 | Cirrus Logic, Inc. | Pattern dependent noise reduction in a digital processing circuit utilizing image circuitry |
| US5774567A (en) * | 1995-04-11 | 1998-06-30 | Apple Computer, Inc. | Audio codec with digital level adjustment and flexible channel assignment |
| US5793318A (en) * | 1997-02-05 | 1998-08-11 | Hewlett-Packard Company | System for preventing of crosstalk between a raw digital output signal and an analog input signal in an analog-to-digital converter |
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| US6816100B1 (en) | 1999-03-12 | 2004-11-09 | The Regents Of The University Of California | Analog-to-digital converters with common-mode rejection dynamic element matching, including as used in delta-sigma modulators |
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| US6441767B1 (en) | 2000-11-29 | 2002-08-27 | Raytheon Company | Method and system for adjusting a threshold control in an analog-to-digital converter |
| US6456215B1 (en) | 2000-11-29 | 2002-09-24 | Raytheon Company | Method and system for quantizing an input signal |
| US6466143B2 (en) | 2001-04-03 | 2002-10-15 | International Business Machines Corporation | Non-return-to-zero DAC using reference sine wave signals |
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1992
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-
1993
- 1993-03-12 GB GB9305109A patent/GB2266204B/en not_active Expired - Fee Related
- 1993-04-10 DE DE4311966A patent/DE4311966C2/de not_active Expired - Fee Related
- 1993-04-15 JP JP5113751A patent/JPH0621824A/ja active Pending
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Also Published As
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|---|---|
| US5528239A (en) | 1996-06-18 |
| GB9305109D0 (en) | 1993-04-28 |
| GB2266204A (en) | 1993-10-20 |
| DE4311966A1 (de) | 1993-10-21 |
| DE4311966C2 (de) | 1996-10-02 |
| GB2266204B (en) | 1995-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980922 |