KR101005000B1

KR101005000B1 - 시그마 델타 변조기

Info

Publication number: KR101005000B1
Application number: KR1020047021215A
Authority: KR
Inventors: 올로스조지; 데이휴프래리더블유
Original assignee: 레이티언 캄파니
Priority date: 2002-07-16
Filing date: 2003-05-20
Publication date: 2011-01-04
Also published as: US20040012514A1; WO2004008643A1; AU2003237896A1; JP4241616B2; EP1522147B1; US6696999B2; DE60318853D1; DE60318853T2; KR20050013250A; MY131422A; EP1522147A1; JP2005533434A; TW200405669A; TWI307581B

Abstract

시그마 델타 변조기는 아날로그 신호에 연결하기 위한 제1 입력단자와 기준 전압에 연결하기 위한 제2 입력단자를 갖는 적분기를 포함한다. 적분기의 출력단자에 연결되는 제1 입력단자와 기준 전압에 연결하기 위한 제2 입력단자를 갖는 비교기도 포함된다. 비교기는 제1 및 제2 입력단자에서의 신호들의 상대적 크기에 따른 로직 상태를 갖는 신호를 생성한다. 그 로직 상태는 비교기에 제공되는 일련의 래치 펄스에 있어서의 래치 전이구간들 도중에 비교기의 출력에 래치된다. 제공받는 일련의 클럭펄스들의 샘플링 전이구간들에 있어서 비교기의 출력의 상태를 저장하는 1비트 양자화기도 포함된다. 일련의 클럭펄스들과 일련의 래치펄스들은 각각 서로 동기화된다. 래치 전이구간들은 각각 샘플링 전이구간들 이전에 발생된다.

시그마 델타 변조기, 클럭, 펄스, 적분기, 래치, 샘플링

Description

시그마 델타 변조기{SIGMA DELTA MODULATOR}

본 발명은 시그마 델타 변조기에 관한 것으로, 특히 고속 저전력 시그마 델타 변조기에 관한 것이다.

본 발명의 기술분야에 공지된 바와 같이, 시그마 델타 변조기는 아날로그-디지털 컨버터(Analog to Digital Converter: ADC)에서와 같이 여러 분야에서 응용되고 있다. 시그마 델타 변조기는 아날로그 입력 신호를 전형적인 1비트 디지털 신호 스트림으로 변환하는데 있어서 나이키스트 속도(Nyquist rate)에 비해 상대적으로 높은 속도로 동작한다. 아날로그-디지털 컨버터에 적용될 경우에는, 비트 스트림이 데시메이션 필터(decimation filter)에 제공되어, 컨버터의 샘플링 속도(f_s)로 일련의 다중비트 디지털 워드들(multi-bit digital words)을 생성하게 된다. 좀더 구체적으로, 아날로그-디지털 컨버터는 변조기와 데시메이터(decimator)를 포함한다. 변조기는 입력 전압을 샘플링 주파수(Kf_s)에 의해 결정된 속도로 1비트 데이터 스트림(one-bit data stream)으로 변환한다. 변조기는 입력 전압에 대해서 오버샘플링(oversampling) 및 잡음형성(noise shaping)을 수행한다. 1비트 데이터 스트림은 데시메이터에 제공되고 데시메이터는 그 데이터 스트림에 대해서 저대역 통과 필터링을 수행하여 그 양자화 잡음 성분을 감소시키고, 필터링된 N비트 출력 샘플들을 일정 속도(f_s)로 제공한다. 요약하면, 데시메이터는 1비트 데이터 스트림을 인수(factor) K에 의해 부분 제거한다.

여러 응용분야에 있어서 아주 전력이 낮고(즉, 배터리에 의해 제공될 수 있는 것처럼 5밀리와트 미만), 해상도가 높은(즉, 16개의 비트 디지털 워드) 아날로그 디지털 컨버터가 필요하다.

본 발명에 따른 시그마 델타 변조기는 아날로그 신호에 연결하기 위한 제1 입력단자와, 기준 전압에 연결하기 위한 제2 입력단자를 갖는 적분기를 포함한다. 또한, 상기 적분기의 출력단자에 연결되는 제1 입력단자와, 상기 기준 전압에 연결하기 위한 제2 입력단자를 갖는 비교기가 포함된다. 상기 비교기는 상기 제1 및 제2 입력단자에서의 신호들의 상대적 크기에 따른 로직 상태를 갖는 신호를 생성한다. 상기 로직 상태는 상기 비교기에 제공되는 일련의 래치 펄스에 있어서의 래치 전이구간들(latching transitions) 도중에 상기 비교기의 출력에 래치된다. 또한, 제공받는 일련의 클럭펄스들의 샘플링 전이구간들에 있어서 상기 비교기의 출력의 상태를 저장하는 1비트 양자화기가 포함된다. 상기 일련의 클럭펄스들과 상기 일련의 래치펄스들은 각각 서로 동기화된다. 상기 래치 전이구간들은 각각 상기 샘플링 전이구간들 이전에 발생된다.

일실시예에 있어서, 상기 양자화기의 출력단자와 상기 적분기의 상기 제1 입 력단자 사이에 버퍼가 연결된다.

일실시예에 있어서, 본 발명의 시그마 델타 변조기는 전압조정기를 포함한다. 상기 전압조정기는 상기 버퍼에 전력을 제공하는 전압을 생성한다. 상기 기준 전압은 상기 버퍼를 위해 상기 전압조정기에 의해 생성된 상기 전압에 해당한다.

일실시예에 있어서, 본 발명의 시그마 델타 변조기는 상기 제1 적분기의 출력에 연결되는 제1 입력단자와, 상기 기준 전압에 연결하기 위한 제2 입력단자와, 상기 비교기의 제1 입력단자에 연결되는 출력단자를 갖는 제2 적분기를 포함한다. 또한, 상기 제2 적분기의 제1 입력단자와, 상기 양자화기의 출력단자 사이에 제2 버퍼가 연결된다.

일실시예에 있어서, 상기 제1 및 제2 버퍼는 각각 상기 제1 및 제2 적분기에 전하를 제공하기 위해 이용되는 CMOS 인버터이다.

본 발명에 따른 하나 이상의 실시예에 대한 구체적 내용에 대해서 첨부한 도면을 참조하여 이하 상세히 설명한다. 본 발명의 다른 특징, 목적, 장점들에 대해서는 상세한 설명, 도면 및 청구범위에 의해 명확해질 것이다.

도 1은 본 발명에 따른 시그마 델타 변조기를 나타낸 블록도이고,

도 2는 도 1의 변조기의 동작을 이해하는데 유용한 타이밍도이며,

이들 도면에 있어서 유사한 참조부호는 유사한 구성요소를 나타낸다.

도 1에 나타낸 바와 같이, 2차 시그마 델타 변조기(10)는 한 쌍의 적분기(12,14)와, 1비트 양자화부(16)와, 전압 조정기(voltage regulator)(18)와, 타이밍부(20)를 포함하고 있다. 1비트 양자화부(16)는 한 쌍의 비트열(pair of trains of bits)을 출력단자(Q,

)에 생성한다. 상기 한 쌍의 비트열 중 하나는 다른 하나의 보수(compliment)에 해당한다. 상기 한 쌍의 비트열 중 하나(이 예에서는 출력단자(Q)의 비트열)는 반전 버퍼(24)와 저항(26)을 거쳐서 적분기(12)의 비반전(+) 입력단자에 피드백 입력되어 입력단자(22)에 입력된 아날로그 입력 신호와 합산된다. 상기 한 쌍의 비트열 중 다른 하나(이 예에서는 출력단자(

)의 비트열)은 반전 버퍼(28)와 저항(30)을 거쳐서 적분기(14)의 비반전(+) 입력단자에 피드백 입력되어 적분기(12)의 출력과 합산된다. 상기 입력신호와 1비트 양자화기(34)로부터의 소거 전류(cancelling current)는 적분기(12,14) 상에 전하를 제공하게 된다.

전압 조정기(18)는 전압원(이 예에서는 +V=3.5V 전압원)을 제공받아서, 기준 전압(V_REF)(이 예에서는 +3.0V)을 생성한다. 기준전압(V_REF)은 도시된 바와 같이 직렬 연결된 한 쌍의 저항(R1,R2)을 거쳐서 접지단과 연결된다. 이때 저항(R1)은 저항(R2)과 저항값이 동일하고 따라서 제2 기준전압(V_REF/2=1.5V)이 저항(R1,R2) 사이의 연결부(19)에 생성된다. 이 제2 기준 전압(V_REF/2)은 도시된 바와 같이 적분기(12,14)의 반전(-) 입력단자에 제공된다.

양자화부(16)는 비교기(32)와 1비트 양자화기(34)를 포함한다. 비교기(32) 는 도시된 바와 같이 제2 적분기(14)의 출력단자에 연결된 제1 입력단자(비반전(+) 입력단자)과, 제2 기준전압(V_REF/2)에 연결된 제2 입력단자(반전(-) 입력단자))을 가지고 있다. 비교기(32)는 도 2를 참조하여 설명되는 방식으로 타이밍부(20)에 의해 생성된 라인(NOT_LATCH) 상의 신호를 제공받는다. 여기에서는, 비교기(32)가 그 비반전(+) 입력단자과 반전(-) 입력단자 상의 신호의 상대적 크기에 따른 로직 상태를 갖는 이진 신호를 생성하는 것이라고만 설명한다. 즉, 비교기(32)는 적분기(12,14)가 기준 제로(이 예에서는 V_REF/2) 이상 또는 이하인 상태를 로직 1 또는 로직 0으로서 정량화한다. 또한, 이렇게 생성된 로직 상태는 도 2를 참조하여 더욱 상세히 설명하는 방식으로 타이밍부(20)에 의해 라인(NOT_LATCH) 상에서 비교기(32)에 제공되는 일련의 래치 펄스(latching pulses)에서의 래치 전이구간들(latching transitions) 도중에 비교기(32)의 출력단자에 래치된다.

1비트 양자화기(34)(이 예에서는 D플립플롭)는 도 2를 참조하여 설명하는 방식으로 타이밍부(20)에 의해 1비트 양자화기(34)에 제공되는 일련의 클럭 펄스의 샘플링 전이구간들(sampling transitions)에서 비교기(32)의 출력단자의 로직 상태를 저장한다. 도 2에 나타낸 바와 같이, 일련의 래치 펄스들과 일련의 클럭 펄스들은 각각 서로 동기화된다. 또한, 래치 전이구간들 각각은 샘플링 전이구간들 각각 이전에 발생한다. 따라서, 1비트 양자화기(34)는 위상동기루프(PLL)(42)로부터 192f_s의 주파수로 클럭을 제공받아서, 네거티브 피드백 전류를 제공하여, 상기 입력신호에 의해 적분기(12,14)에 주입된 전하의 밸런스를 유지한다.

도 1를 참조하면, D 플립플롭(34)의 Q출력은 도시된 바와 같이 반전 버퍼(24)와 저항(26)을 거쳐 제1 적분기(12)의 비반전(+) 입력단자에 피드백 입력된다. D 플립플롭(34)의

출력은 도시된 바와 같이 반전 버퍼(28)와 저항(30)을 거쳐 제2 적분기(14)의 비반전(+) 입력단자에 피드백 입력된다. 버퍼(24,28)의 레일 전압(rail voltages)은 V_REF 및 접지전압이다.

타이밍부(20)는 위상동기루프(Phase Lock Loop: PLL)(42)를 위해 펄스를 생성하는 발진기(40)에 연결된다. 위상동기루프(42)는 384f_s의 주파수로 펄스 열을 생성하며, 이때 f_s는 아날로그-디지털 컨버터에 적용될 경우 1비트 양자화기(34)의 출력단자(Q) 혹은 출력단자(

)에서의 비트열을 제공받는 데시메이션 필터에 의해 다중비트 디지털 워드가 생성되는 주파수를 말한다. 위상동기루프(42)에 의해 생성된 출력 펄스 열은 D플립플롭(44)에 클럭펄스로서 제공된다. 도시된 바와 같이 D 플립플롭(44)의

출력은 그 D 입력단자에 제공된다. 따라서 D 플립플롭(44)의 Q출력단자에는 주파수가 192f_s이거나, 위상동기루프(42)에 의해 생성된 펄스들의 주파수의 절반인 펄스열의 생성된다. 384f_s의 주파수로 위상동기루프(42)에 의해 생성된 펄스열과 D 플립플롭(44)의 Q출력단자에 생성된 펄스열은 NAND 게이트(46)에 입력으로서 제공된다. NAND 게이트(46)의 출력은 NAND 게이트(48)의 두 입력단자에 제공되며, 따라서 인버터로서 동작하게 된다. 도 1에 나타낸 바와 같이 NAND 게이트(48)의 출력단자의 신호는 라인(NOT_LATCH) 상에 제공되며, D 플립플롭(44) 의 Q출력단자의 펄스는 1비트 양자화기(34)를 위한 클럭펄스로서 제공되게 된다.

도 2를 참조하면, 최상단의 타이밍파형은 위상동기루프(42)의 출력단자에 생성되는 주파수가 384f_s인 펄스열을 나타낸 것이다. 이 펄스열은 4가지 위상(T1,T2,T3,T4)을 가지고 있다. 최상단으로부터 2번째 타이밍 파형은 D 플립플롭(44)의 Q 출력단자에 생성되는 주파수가 192f_s인 펄스들을 나타낸다. 그 다음 아래의 파형은 NOT_LATCH 라인 상의 신호를 나타낸 것이다. 이때, 위상동기루프(42)의 출력단자에 생성되는 주파수가 384f_s인 펄스들의 매 4개의 위상에 대해 단지 하나의 펄스만이 존재한다. 좀더 구체적으로, 위상 T4 도중에 라인(NOT_LATCH) 상에 하나의 펄스가 존재하게 된다. 라인(NOT_LATCH) 상에 펄스들 각각이 있는 동안 비교기(32)는 동작가능(enable) 상태가 된다. 하지만, 라인(NOT_LATCH) 상에 있는 펄스의 하강에지에서 비교기(32)(도 1참조)의 판단결과(decision)만이 비교기(32)의 출력단자에 래치된다. 따라서 이 경우 라인(NOT_LATCH) 상의 펄스들의 하강 또는 후미 에지(즉, 라인(NOT_LATCH) 상의 펄스들의 래치 전이구간들)는 래치 전이 시간(TA,TB,TC,TD,...)에 있게 된다. 위상(T4) 도중에 (즉, 비교기(32)가 동작가능 상태에 있을 때) 비교기의 판단결과가 로직 1(즉, 하이) 및 로직 0(즉, 로우) 사이에서 전환하는 동안, 비교기(32)의 로직레벨이 비교기(32)의 출력에 래치되게 된다. 따라서 래치 전이 시간(TA,TB,TC,TD 등)에서 비교기(32)의 출력단자에 래치되는 것이다. 따라서 비교기(32)는 그 비반전(+) 및 반전(-) 입력단자자에서의 신호의 상대적 크기에 따른 로직 상태를 갖는 이진 신호를 생성하게 되나, 그 생성된 로직 상태는 타이밍부(20)에 의해 라인(NOT_LATCH) 상에서 비교기(32)로 제공되는 일련의 래치 펄스에 있어서 래치 전이시간(TA,TB,TC,TD 등) 동안 비교기(32)의 출력단자에 래치된다.

따라서 도 2에 나타낸 예에서는, 로직 1이 래치 전이 시간(TA)에서 비교기(32)의 출력단자에 래치되게 된다 (이것은 도 2의 상단으로부터 4번째 타이밍 파형으로 나타냄). 이렇게 래치된 로직 1의 상태는 그 다음 래치 전이 시간(TB) 이전의 판단(decision) 위상(T4)까지 비교기(32)의 출력단자에서 유지되게 된다. 이때, 래치 전이 시간(TB)에서 비교기(32)의 판단결과는 로직 1을 나타내게 된다. 이렇게 래치된 로직 1의 상태는 그 다음 래치 전이 시간(TC) 이전의 판단 위상(T4)까지 비교기(32)의 출력단자에서 유지되게 된다. 이때, 래치 전이 시간(TC)에서 비교기(32)의 판단결과는 로직 0을 나타내게 된다. 따라서, 시간(TC)에서 비교기(32)의 출력단자은 로직 0으로 래치되게 된다. 이렇게 래치된 로직 0의 상태는 그 다음 래치 전이 시간(TD) 이전의 판단 위상(T4)까지 비교기(32)의 출력단자에서 유지되게 된다. 이때, 래치 전이 시간(TD)에서 비교기(32)의 판단결과는 로직 0을 나타내게 된다. 이렇게 래치된 로직 0의 상태는 이러한 과정이 계속됨에 따라 그 다음 래치 전이 시간 이전의 판단 위상(T4)까지 비교기(32)의 출력단자에서 유지되게 된다.

도 2를 참조하여 언급한 바와 같이, 192f_s의 주파수로 D 플립플롭(44)의 Q 출력단자에 생성된 펄스는 1비트 양자화기(이 예에서는 D 플립플롭(34))에 클럭펄 스로서 제공된다. D 플립플롭(34)은 (도 2의 상단으로부터 2번째 타이밍 파형으로 나타낸) 192f_s의 주파수로 D 플립플롭(44)의 Q 출력단자에 생성된 펄스들의 선행 또는 상승 에지에 응답한다. 따라서, D 플립플롭(34)은 도 2에 나타낸 시간(TQ1,TQ2,TQ3,...)에서 클럭펄스 또는 샘플링 전이구간들에 응답한다. D 플립플롭(34)의 Q 출력단자은 도 2에 나타낸 바와 같이 샘플링 전이 시간(TQ1,TQ2,TQ3,...)에서 비교기(32)의 래치된 출력단자의 로직 상태가 된다. 따라서 이 예에서는 시간(TQ1)에서 D 플립플롭(34)의 Q 출력단자에서 로직 1이 생성되고, 시간(TQ2)에서 D 플립플롭(34)의 Q 출력단자에서 로직 1이 생성되고, 시간(TQ3)에서 D 플립플롭(34)의 Q 출력단자에서 로직 0이 생성되며, 이러한 과정이 계속되게 된다.

따라서 일련의 클럭펄스들과 일련의 래치펄스들이 각각 서로 동기화된다. 또한, 래치 전이구간들 각각은 샘플링 전이구간들 각각 이전에 발생한다. 이러한 구성은 비교기(32)가 래치되고 양자화기가 활성화 또는 래치되는 파이프라인 방식에 해당한다.

상술한 구성에 의하면, 버퍼(24,28)에 의해 피드백 신호가 생성됨에 따라 기준신호가 적분기(12,14)에 각각 제공된다. 이 기준 신호는 변조기(10)의 입력경로(input path)와 동일한, 신호 또는 잡음에 대한 민감도를 갖는다. 또한, (이 신호의 상승 및 하강 시간) 형태는 적분기(12,14)에 전달되는 전하의 양에 영향을 미친다. 본 실시예에서는 상기 전하를 적분기(12,14)에 전달하기 위해 상업적으로 이용할 수 있는 CMOS 인버터(24,28)(마이크로게이트)를 이용한다. 버퍼(24,28)는 상 기 기준 신호로부터 전력을 제공받아 상기 적분기에 순수 전압원(clean voltage source)을 제공하게 된다. 이들은 그 잡음 제어 로직을 분리시키고 피드백을 위한 대칭적인 온/오프 기준신호를 제공하게 된다.

상술한 구성에 의하면, 변조기(10)의 동작범위(dynamic range)는 그 입력신호가 전원 레일(power supply rails)에 근접하기 때문에 최대가 된다. 이때문에, 버퍼(24,28)의 레일 대 레일 출력(rail-to-rail outputs)으로부터 저항(26,30)에 의해 피드백 신호 전류가 발생된다. 전압 조정기(18)와 버퍼(24,28)는 기준 전압을 포함하고 있다. 이 전압에 존재하는 어떠한 아날로그 또는 디지털 클럭 잡음도 대역내 잡음(in-band noise)으로 변환된다. 상기 전압 조정기 및 버퍼는 아날로그 및 디지털 잡음 분리(isolation) 기능을 제공한다. 1비트 양자화기(34)로부터 적분기(12,14)에 전달된 전하의 양은 기준값이 된다. 이 전하는 버퍼 출력 전압의 함수(function)일 뿐만 아니라 루프 타이밍의 함수이다. 루프 타이밍의 변화를 방지하기 위해, 비교기(32)에도 클럭이 제공된다. 제어 기간(controlled period of time) 동안 비교기(32)는 동작가능상태가 되고, 그 비교결과는 비교기(32)의 출력에 래치된다. 타이밍부(20)에 의해 4-위상 클럭이 발생하여 1비트 양자화기(34)와 비교기(32)를 제어하게 된다. 래치 신호가 1이면 위상 4(즉, T4) 동안 비교기(32)가 동작 가능 상태에 있게 된다. 그 비교 결과는 위상 4의 끝부분에서 유지되며, 위상 3(즉, T3)이 시작부분에서 1비트 양자화기(34)에 클럭에 의해 제공되게 된다. 본 실시예에서는 상기 로직은 모두 필드 프로그램가능 게이트 어레이(Field Programmable Gate Array)(FPGA)로 구현된다. 1비트 양자화기(34)의 출력단자에서 의 192f_s 비트 스트림의 밀도는 입력 신호에 근접하게 된다. 아날로그-디지털 컨버터에 적용될 경우 상기 신호는 통상적으로 디지털 필터(즉, 데시메이션 필터)에 전달되게 된다.

이상 본 발명의 여러 가지 실시예에 대해서 설명하였다. 예를 들어, 비교기(32)는 내부 래치를 가지며, 비교기(32)의 출력단자과 양자화기(34)의 입력단자 사이에 배치된 별도의 래치에 의해 래치될 수 있다. 본 발명의 기술적 사상 및 권리범위에서 벗어나지 않고 여러 가지 변형이 가능함을 알 수 있을 것이다. 따라서 본 발명의 청구범위에는 그 이외의 실시예들도 포함된다.

Claims

아날로그 신호에 연결하기 위한 제1 입력단자와, 기준 전압에 연결하기 위한 제2 입력단자를 갖는 제1 적분기와;

상기 제1 적분기의 출력단자에 연결되는 제1 입력단자와, 상기 기준 전압에 연결하기 위한 제2 입력단자를 가지며 상기 제1 및 제2 입력단자에서의 신호들의 상대적 크기에 따른 로직 상태를 갖는 신호를 생성하는 비교기로서, 상기 로직 상태가 상기 비교기에 제공되는 일련의 래치 펄스에 있어서의 래치 전이구간들(latching transitions) 도중에 상기 비교기의 출력에 래치되는 상기 비교기와;

제공받는 일련의 클럭펄스들의 샘플링 전이구간들에 있어서 상기 비교기의 출력의 상태를 저장하는 1비트 양자화기를 포함하여 구성되며,

상기 일련의 클럭펄스들과 상기 일련의 래치펄스들은 각각 서로 동기화되며,

상기 래치 전이구간들은 각각 상기 샘플링 전이구간들 이전에 발생되는 것을 특징으로 하는 시그마 델타 변조기.
제1항에 있어서,

상기 양자화기의 출력단자와 상기 제1 적분기의 상기 제1 입력단자 사이에 연결된 제1 버퍼를 포함하는 것을 특징으로 하는 시그마 델타 변조기.
제2항에 있어서,

상기 제1 버퍼에 전력을 제공하는 전압을 생성하는 전압조정기를 포함하며, 상기 기준 전압은 상기 제1 버퍼를 위해 상기 전압조정기에 의해 생성된 상기 전압을 나눈 일부에 해당하는 것을 특징으로 하는 시그마 델타 변조기.
제2항에 있어서,

상기 제1 적분기의 출력에 연결되는 제1 입력단자와, 상기 기준 전압에 연결하기 위한 제2 입력단자와, 상기 비교기의 제1 입력단자에 연결되는 출력단자를 갖는 제2 적분기를 포함하는 것을 특징으로 하는 시그마 델타 변조기.
제4항에 있어서,

상기 제2 적분기의 제1 입력단자와 상기 양자화기의 출력단자 사이에 연결되는 제2 버퍼를 포함하는 것을 특징으로 하는 시그마 델타 변조기.
제5항에 있어서,

상기 제2 버퍼에 전력을 제공하는 전압을 생성하는 전압조정기를 포함하며, 상기 기준 전압은 상기 제2 버퍼를 위해 상기 전압조정기에 의해 생성된 상기 전압을 나눈 일부에 해당하는 것을 특징으로 하는 시그마 델타 변조기.
제5항에 있어서,

상기 제1 및 제2 버퍼는 각각 상기 제1 및 제2 적분기에 전하를 제공하기 위해 이용되는 CMOS 인버터인 것을 특징으로 하는 시그마 델타 변조기.
제1항에 있어서, 상기 시그마 델타 변조기는 타이밍부를 더 포함하며, 상기 타이밍부는,

위상동기루프에 의해 생성된 펄스들을 수신하고, 상기 위상동기루프에 의해 생성된 상기 펄스들의 주파수의 절반의 주파수를 가지는 상기 일련의 클럭펄스들을 생성하는 플립플롭;

상기 위상동기루프에 의해 생성된 상기 펄스들 및 상기 일련의 클럭펄스들을 수신하고, 상기 위상동기루프에 의해 생성된 상기 펄스들 및 상기 일련의 클럭펄스들에 대하여 NAND 연산을 수행하는 제1 NAND 게이트; 및

상기 제1 NAND 게이트의 출력 신호를 수신하고, 상기 제1 NAND 게이트의 출력 신호를 반전하여 상기 일련의 래치펄스들을 생성하는 제2 NAND 게이트를 포함하는 것을 특징으로 하는 시그마 델타 변조기.