TWI307581B - Sigma delta modulator - Google Patents

Description

1307581 -——Ί 月11 9修正替換頁 玖、發明說明 【發明所屬之技術領域】 本發明關係三角積分調變器，特別關於高速、 三角積分調變器。 【先前技術】 如同此技藝中所習知般，三角積分調變器具有 同的應用，舉例而言，類比對數位轉換器（ADC)。 類比輸入訊號成爲典型的一位元數位訊號串時，調 以相對於Nyquist速率而言相當高的速率操作。？ 應用中，位兀串會饋入跳取（decimation)濾波器， 器取樣速率fs產生多位元數位字序列。更特別地 包含調變器及跳取器（decimator)。調變器會以取 Kfs決定的速率，將輸入電壓轉換成一位元資料串 器會對輸入電壓執行過取樣及雜訊整型。一位元資 提供給跳取器，其會低通過濾資料串以降低其量化 份，並以速率fs提供經過過濾的N位元輸出取樣 言之，跳取器會以因數K，跳取（decimate)—位元 〇 在很多應用中，需要非常低的功率（亦即，由 供時小於5笔瓦）、局解析度（亦即，16位兀數 ADC。 【發明內容】 低功率 廣泛不 在轉換 變器會 E ADC 以轉換 ，A D C 樣頻率 。調變 料串會 雜訊成 。簡而 資料串 電池提 位字） -4- 月Π日修正替換頁 1307581 提供具有積分器的三角積分調整器，其以第 於耦合至類比訊號及以第二輸入用於耦合至參考 供比較器，其具有耦合至積分器的輸出之第一輸 耦合至參考電壓的第二輸入。比較器根據其第一 入處的相對訊號量値，產生具有邏輯狀態的訊號 給比較器的佇鎖脈沖序列中的佇鎖暫態期間，邏 鎖在此比較器的輸出處。提供一位元量化器，以 位元量化器的時計脈沖序列的取樣暫態，儲存比 出的邏輯狀態。時計脈沖序列與佇鎖脈沖序列會 〇 每一佇鎖轉換會發生於對應的取樣轉換之前 在一實施例中，緩衝器耦合於量化器的輸與 第一輸入之間。 在一實施例中，調變器包含電壓調節器。調 電壓以供應電力給緩衝器。參考電壓是由緩衝器 所產生的電壓。 在一實施例中，調變器包含第二積分器，第 具有耦合至第一積分器的輸出之第一輸入、用於 考電壓之第二輸入、及耦合至比較器的第一輸入 第二緩衝器耦合於量化器的輸出與第二積分器的 之間。

在一實施例中，第一及第二緩衝器是CMOS 分別用以充電第一及第二積分器。 本發明的一或更多實施例之細節揭示於附圖 一輸入用 電壓。提 入及用於 及第二輸 。在饋送 輯狀態佇 饋送給一 較器的輸 彼此同步 〇 積分器的 節器產生 的調節器 二積分器 親合至參 之輸出。 第一輸入 反相器， 中及下述 -5-

1307581 片丨丨日修正替換頁I 說明中。從說明及圖式、以及申請專利範圍中，將清楚本 發明的其它特點、目的、及優點。 【實施方式】 參考圖1，顯不第二級三角積分調變器10具有成對 的積分器12、14、一位元量化區16、電壓調節器18及計 時單元20。一位元量化區在輸出Q及&產生成對的位元列 。成對的列之一是該成對的列中的另一列。位元列之一（ 亦即，此處爲在Q輸出的列）會經由反相緩衝器2 4及電 阻器26回饋至積分器丨2的非反相輸入（ + )，而與輸入端 22的類比輸出相加。位元列之另一列（亦即，此處爲g輸 出處的列）會經由反相緩衝器2 8及電阻器3 0饋送至積分 器14的非反相輸入（+ )而與積分器12的輸出相加。來自 —位元量化器34的輸入訊號及抵消電流會驅動積分器12 、14上的電荷。 電壓調節器18會由電壓源饋送，此處爲+ V = 3.5伏特 電壓源’並產生參考電壓Vref，此處爲+3.0伏特。如同 所示般，參考電壓VREF經由成對串聯的電阻器R1及R2 而耦合至接地。此處，R1等於R2，以致於在電阻器R1 與R2之間的接點19產生第二參考電壓Vref/2 = 1.5伏特 。如同所示’此第二參考電壓Vref/2會饋送給積分器12 及1 4的反相輸入卜）。 量化單元16包含比較器32及一位元量化器34。如 同所示’比較器32具有耦合至第二積分器14的輸出之第 -6 - 1307581 _ %年Μ月Μ日修正替換頁 —輸入（非反相輸入（ + ))以及耦合至第二參考電壓Vref/2 的第二輸入（反相（-))。比較器32會以配合圖2所述的方 式被饋以計時單元20所產生的線NOT_L AT CH上的訊號 。但是’此處足以說明比較器3 2根據其非反相（+ )及反相 (-)輸入處的訊號之相對量値，產生具有邏輯狀態的二進 位訊號。亦即，比較器32會將積分器12、14是否在參考 零値（此處爲VREF/2)之上或之下量化爲邏輯1或邏輯〇。 此外’所產生的邏輯狀態，以配合圖2更詳細說明的方式 ’由計時單元20於線NOT_LATCH上饋送給比較器的佇 鎖脈沖序列中的佇鎖轉換期間，被佇鎖在此比較器3 2的 輸出處。 一位元量化器34，此處爲D型正反器，會以配合圖 2所述的方式，在由計時單元20饋送給一位元量化器之 時計脈沖序列的取樣轉換，儲存比較器3 2的輸出之邏輯 狀態。如同配合圖2所示般，時計脈沖序列及佇鎖脈沖序 列會彼此同步。此外，每一佇鎖轉換會發生於對應的取樣 轉換之前。因此，一位元量化器34會以來自PLL 42的 1 92fs計時並提供負回饋電流以平衡由輸入訊號注入積分 器1 2、1 4中的電荷。 參考圖1，如同所示，D型正反器34的Q輸出會經 由反相緩衝器24及電阻器26回饋至第一積分器12的非 反相輸入（+ )。如同所示，D型正反器34的g輸出會經由 反相緩衝器28及電阻器30回饋至第二積分器14的非反 相輸入（+ )。緩衝器24及28的電源電壓爲VREF及接地。 91年"月u日修正替換頁 1307581 計時單元20耦合至振盪器40，其會產生用於鎖相回 路（PLL)42之脈沖。鎖相回路（PLL ) 42以3 84fs的頻率 產生脈沖列，其中，fs在ADC應用中是由跳取濾波器產 生多位元數位字的頻率，跳取濾波器係被饋以一位元量化 器34的輸出或輸出&處的位元列。由PLL 42所產生的輸 出脈沖列會作爲時計脈沖饋送給D型正反器44。如同所 示，D型正反器44的g輸出會饋送給其D輸入。D型正 反器44的Q輸出因而產生具有192fs頻率或是PLL 42所 產生的脈沖頻率的一半之脈沖列。由P L L 4 2以頻率3 8 4 fs 產生的脈沖列以及在D型正反器4 4的Q輸出處產生的脈 沖列會作爲輸入饋送給NAND閘46。NAND閘46的輸出 會饋送給NAND閘48的二輸入（亦即，現在因而作爲反相 器）。如圖 1所示般，NAND閘 48的輸出會在線 NOT — LATCH上提供訊號，以及在D正反器44的Q輸出 處的脈沖會提供用於一位元量化器3 4的時計脈沖。 現在參考圖2，最上方的時序圖顯示PLL 42的輸出 處所產生的頻率3 84 fs之脈沖列。注意，脈沖列具有四個 相位ΤΙ、T2、T3及T4。從最上方時序圖算起的第二個時 序圖顯示D型正反器44的Q輸出處所產生的頻率192fs 之脈沖。下一個較低的時序圖顯示NOT_LATCH線上的訊 號。注意，對於PLL 42的輸出處所產生的頻率3 84 fs之 脈沖的每四個相位而言，僅有一脈沖。具體而言，在相位 T4期間’在線 N〇T_LATCH上有一脈沖。在線 N〇T_LATCH上的每一脈沖期間，比較器32會被致動。 τι年11月11日修正替換頁 1307581 但是，僅有在線not_latch上的脈沖上之脈沖的下降邊 緣之比較器32的決定（圖1)會被佇鎖在比較器32的輸出 。因此，線NOT —LATCH(亦，線NOT_LATCH上的脈沖 佇鎖轉換）上的脈沖之下降、或拖曳邊緣於此係在佇鎖轉 換時間ΤΑ、TB、TC、TD….値得一提，當在相位T4期間 (亦即，當比較器32被致動時）比較器的決定在邏輯ι(亦 即，「高」）以及邏輯〇 (亦即，「低」）之間切換時， 比較器3 2的邏輯位準被佇鎖在比較器3 2的輸出。因此， 佇鎖轉換時間T A、TB、TC、TD等係佇鎖在比較器3 2的 輸出。因此’比較器32根據其非反相（+ )及反相（-)輸入處 的訊號之相對量値’產生具有邏輯狀態的二進位訊號，但 是’在由計時單元20於線NOT_LATCH上饋送給比較器 的佇鎖脈沖序列中，在佇鎖轉換TA、TB、TC、TD等期 間，所產生的邏輯狀態會佇鎖在此比較器3 2。 因此’在圖2中所示的實施例中，在佇鎖轉換時間 TA，邏輯1佇鎖在比較器32的輸出（從圖2中的上方算起 第四個時序圖所示）。此佇鎖的邏輯1維持在比較器3 2的 輸出直至佇鎖轉換時間TB之前的下一決定相位T4爲止 。此處’在佇鎖轉換時間TB，比較器32的決定指示邏輯 1。此佇鎖邏輯1保持在比較器3 2的輸出直至佇鎖轉換時 間TC之前的下一決定相位爲止。此處，在佇鎖轉換時間 TC，比較器3 2的決定指示邏輯〇。因此，在時間TC，比 較器3 2的輸出佇鎖於邏輯〇。此佇鎖邏輯〇維持在比較 器3 2的輸出直至佇鎖轉換時間TD之前的下一決定相位 -9- ”年’丨月"日修正替換頁 1307581 T4爲止。此處，在佇鎖轉換時間TD ,比較器3 2的決定 指示邏輯0。隨著處理繼續進行，此佇鎖的邏輯0 —直維 持在比較器3 2的輸出，直到佇鎖轉換時間之前的下一決 定相位T4爲止。 如同配合圖2之上述所述般，以頻率192fs由D型正 反器44的Q輸出所產生的脈沖會作爲時計脈沖饋送給一 位元量化器（此處爲D型正反器3 4)。D型正反器34回 應頻率192 fs的D型正反器44的Q輸出處產生脈沖的領 先或上升邊緣（從圖2的最上方時間圖算起第二個）。如此 ，〇型正反器34會在圖2中所示的TQ1、TQ2、TQ3時間 回應時計脈沖、或取樣、轉換。如圖2所示，在取樣轉換 時間TQ1、TQ2、TQ3、…，D型正反器34的Q輸出變成 比較器3 2的佇鎖輸出之邏輯狀態。如此，在本實施例中 ，在時間TQ1，D型正反器34的Q輸出產生邏輯1’在 時間TQ2，D型正反器34的Q輸出產生邏輯1，在時間 TQ3，D型正反器34的Q輸出產生邏輯〇，以及處理繼續 進行。 因此，時計脈沖序列及佇鎖脈沖序列會彼此同步。此 外，每一佇鎖轉換會在對應的取樣轉換之前發生。此配置 是輸送管方式，於其中，比較器32的狀態會佇鎖且量化 器會被致動或佇鎖。 根據上述配置，由緩衝器24及28產生的回饋訊號會 分別提供參考訊號給積分器1 2及1 4。此參考訊號與輸入 至調變器1 0的輸入路徑對於訊號或雜訊具有相同的靈敏 -10- 们年~月"日修正替換頁 1307581 度。而且，形狀（訊號的上升及下降時間）會影響遞送給積 分器12、14的電荷量。商業上可取得的CMOS反相器24 、28(微閘）於此用於遞送電荷給積分器12、14。緩衝器 24、28會從參考訊號取得電力且它們會提供乾淨的電壓 源給積分器。它們會隔離雜訊控制邏輯並提供對稱的 ΟΝ/OFF參考電壓給回饋。 値得一提，根據上述配置，調變器10由於輸入訊號 趨近電源軌，所以，調變器1 0的動態範圍會最大化。因 此，回饋訊號電流會從緩衝器24、28的軌至轨輸出經由 電阻器26、30產生。調節器18及緩衝器24、28包括電 壓參考。出現於此電壓上的任何類比或數位時計雜訊會轉 換成帶內雜訊。調節器及緩衝器提供類比及數位雜訊隔離 。從一位元量化器34遞送至積分器12、14的電荷量是參 考値。此電荷不僅是緩衝器輸出電壓的函數，也是迴路計 時的函數。爲了防止迴路計時變化，比較器32也會被供 序時計脈沖。比較器3 2會被致動一受控制時間，然後， 比較的結果會被佇鎖在比較器輸出。四相位時計脈沖是由 計時單元20產生以控制一位元量化器34及比較器32。 當佇鎖訊號爲1時，在相位4(亦即，T4)期間，比較器32 會被致動。比較結果會被在相位4結束時被佇鎖並在相位 3(亦即，T3)開始時計時供應至一位元量化器34。此處所 有的邏輯係以場可程式閘陣列（FPGA)實施。在一位兀量 化器34的輸出處之192fs的密度接近輸入訊號。此訊號 一般會被送至ADC應用中的數位濾波器（亦即，跳取濾 -11 - 91年(|月Μ日修正替換頁 1307581 波器）。 已說明本發明的一些實施例。舉例而言，比較器3 2 具有內部佇鎖’可以以配置於此比較器的輸出與量化器 34的輸入之間的分別佇鎖’以佇鎖比較器。然而，在不 悖離本發明的精神及範圍之下，可以有不同的修改。因此 ，其它實施例是在下述申請專利範圍的範圍之內。 【圖式簡單說明】 圖1是根據本發明的三角積分調變器的方塊圖；及 圖2是時序圖，用於瞭解圖1的調變器的操作。 在不同的圖式中，類似的代號代表類似元件。 主要元件對照表 10:第二級三角積分調變器 12 :積分器 14 :積分器 1 6 : —位元量化區 1 8 :電壓調節器 1 9 :接點 2〇 :計時單元 22 :輸入端 24 :反相緩衝器 2 6 :電阻器 2 8 :反相緩衝器 -12 - %年"月||日修正替換頁 1307581 3 0 :電阻器 3 2 :比較器 34 : —位元量化器 40 :振盪器 4 2 :鎖相迴路 44 : D型正反器 4 6 :反及閘 4 8 :反及閘 -13-

Claims (1)

1307581 (丨日修正本 拾、申請專利範圍 1. 一種三角積分調變器，包括： 積分器，具有耦合至類比訊號的第一輸入及耦合至參 考電壓的第二輸入； 比較器，具有耦合至積分器的輸出之第一輸入及耦合 至參考電壓的第二輸入，該比較器根據其第一及第二輸入 處的訊號之相對量値，產生具有邏輯狀態的訊號，該邏輯 狀態在饋送給比較器的佇鎖脈沖序列中佇鎖轉換期間係佇 鎖在該比較器的輸出處； 一位元量化器，用於在饋送給一位元量化器的時計脈 沖序列的取樣轉換時，儲存比較器的輸出處之邏輯狀態； 及 其中’時計脈沖序列及佇鎖脈沖序列會彼此同步；以 及 其中’每一佇鎖轉換發生於對應的取樣轉換之前。 2 ·如申請專利範圍第1項之三角積分調變器，包含 親合於量化器的輸出與積分器的第一輸入之間的緩衝器。 3. 如申請專利範圍第2項之三角積分調變器，包含 電壓調節器’該調節器會產生電壓以供應電力給緩衝器， 以及其中參考電壓是該調節器產生給緩衝器的電壓之分數 部份。 4. 如申請專利範圍第1項之三角積分調變器，包含 第二積分器’具有耦合第一積分器的輸出之第一輸入、耦 合參考電壓之第二輸入、以及耦合比較器的第一輸入之輸 -14- 1307581 出。 5. 如申請專利範圍第4項之三角積分調變器，包含 耦合於量化器的輸出與第二積分器的第一輸入之間的第二 緩衝器。 6. 如申請專利範圍第5項之三角積分調變器，其中 電壓調節器產生電壓以供應電力給第二緩衝器，以及其中 參考電壓是該調節器產生給緩衝器的電壓之分數部份。 7. 如申請專利範圍第6項之三角積分調變器，其中， 第一及第二緩衝器是CMOS反相器，分別用以充電第一及 第二積分器。 -15- 9Ί年Π月Μ日修正替換頁 1307581 柒、 指定代表圖： (一） 、本案指定代表圖為：第1圖 (二） 、本代表圖之元件代表符號簡單說明： 1 〇 :第二級三角積分調變器 12，14 :積分器 1 6 : —位元量化區 1 8 :電壓調節器 1 9 :接點 20 :計時單元 22 :輸入端 24，28 :反相緩衝器 2 6，3 0 :電阻器 3 2 :比較器 3 4 : —位兀量化器 40 :振盪器 42 :鎖相迴路 44 : D型正反器 4 6，4 8 :反及閘 捌、 本案若有化學式時，請揭示最能顯示發明特徵的化學 式： 無