JP5451317B2

JP5451317B2 - 連続時間型多ビットδσａｄｃ回路

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Publication number: JP5451317B2
Application number: JP2009248623A
Authority: JP
Inventors: 昭矢嶋; 努涌井
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2009-10-29
Filing date: 2009-10-29
Publication date: 2014-03-26
Anticipated expiration: 2029-10-29
Also published as: JP2011097322A

Description

本発明は、グリッチをキャンセルしてＳ／Ｎ特性の改善を図った連続時間型多ビットΔΣＡＤＣ回路に関する。

図８に従来の連続時間型多ビットΔΣＡＤＣ回路を示す（参考例：特許文献１）。入力アナログ信号Ｖｉｎは、抵抗Ｒ１を介して加算器１に入力し、その加算器１において、出力デジタル信号Ｄｏｕｔの１サンプリングクロック前の信号をアナログ変換した帰還アナログ信号Ｖｆｂと比較され、その差分（Ｖｉｎ−Ｖｆｂ）が積分器２に入力して時間積分される。そして、その積分器２の出力電圧が多ビット量子化器３により３ビットデータ（４通りのパターン“ＬＬＬ”，“ＬＬＨ”，“ＬＨＨ”，“ＨＨＨ”のデータのいずれか）に量子化されて、出力デジタル信号Ｄｏｕｔとして出力する。この３ビットの出力デジタル信号Ｄｏｕｔは、遅延回路４においてサンプリングクロックＳＣＫにより１サンプリングタイムだけ遅延され、３ビットの遅延デジタル信号Ｄｉ１，Ｄｉ２，Ｄｉ３としてＰＷＭ回路５に入力する。そして、そのＰＷＭ回路５において、クロックＣＫ，ＣＰによりパラレル／シリアル変換およびＰＷＭ変調されて、２本の帰還ＰＷＭ信号Ｄｏ１，Ｄｏ２となり、抵抗Ｒ２，Ｒ３からなる抵抗加算回路で加算されることで帰還アナログ信号Ｖｆｂとなって、加算器１に入力する。

図９は図８の連続時間型多ビットΔΣＡＤＣ回路の帰還経路の信号の波形図である。遅延回路４から出力する遅延デジタル信号Ｄｉ１，Ｄｉ２，Ｄｉ３は、ＰＷＭ回路５において、サンプリングクロックＳＣＫの１周期の期間中に、クロックＰＳの後に、サンプリングクロックＳＣＫの４倍の周波数のクロックＣＫに応じて、Ｄｉ３→Ｄｉ２→Ｄｉ１の並びの帰還ＰＷＭ信号Ｄｏ１と、Ｄｉ１→Ｄｉ２→Ｄｉ３の並びの帰還ＰＷＭ信号Ｄｏ２とに分けられる。そして、抵抗Ｒ２，Ｒ３によって、（Ｄｉ３＋Ｄｉ１）→（Ｄｉ２＋Ｄｉ２）→（Ｄｉ１＋Ｄｉ３）の加算が順次行われることで、帰還アナログ信号Ｖｆｂとなる。

この連続時間型では、帰還経路において抵抗加算を使用するので、離散型を用いた場合と比較して、リーク電流による特性劣化が少ないという利点と、スイッチトキャパシタを制御する際に必要となる複雑なクロックが不要になるという利点がある。また、多ビット化することで、１ビットの場合と比較して、システムが安定化し易いという利点もある。

特許第３３３６５７６号公報

ところが、上記の連続時間型多ビットΔΣＡＤＣ回路では、ＰＷＭ回路５からの帰還ＰＷＭ信号Ｄｏ１，Ｄｏ２の加算時に、そのＰＷＭ回路５内の帰還ＰＷＭ信号Ｄｏ１の系統と帰還ＰＷＭ信号Ｄｏ２の系統の相互間における、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのオン抵抗のずれや、トランジスタの立ち上がり時間、立ち下り時間のずれによって、図９に示すような２種類のグリッジが発生し、Ｓ／Ｎ特性を劣化させるという問題があった。

本発明の目的は、グリッジキャンセル回路を備えることによって、グリッジの発生を防止してＳ／Ｎ特性を良好にした連続時間型多ビットΔΣＡＤＣ回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、入力アナログ信号と出力デジタル信号の１サンプリングクロック前の信号をアナログ信号に変換した帰還アナログ信号との差分を生成する加算器と、該加算器で得られた差分信号を時間積分する積分器と、該積分器から出力する積分信号をＮ（Ｎ：２以上の正の整数）ビットの出力デジタル信号に量子化する量子化器と、該量子化器で得られたＮビットの出力デジタル信号を１サンプリングクロックだけ遅延させる遅延回路と、該遅延回路から出力するＮビットの遅延デジタル信号をパラレル／シリアル変換およびＰＷＭ変調してＭ（Ｍ≦Ｎ）本の帰還ＰＷＭ信号を生成するＰＷＭ回路と、該ＰＷＭ回路から出力するＭ本の帰還ＰＷＭ信号をそのまま同じ抵抗値のＭ個の抵抗で互いに加算して前記帰還アナログ信号に変換する抵抗加算手段と、を備える連続時間型多ビットΔΣＡＤＣ回路であって、前記抵抗加算手段と前記加算器との間にグリッジキャンセル回路を挿入し、該グリッジキャンセル回路によって、前記抵抗加算手段から出力する前記帰還アナログ信号に対してリタイミング処理を行うことを特徴とする。

請求項２にかかる発明は、入力アナログ信号と出力デジタル信号の１サンプリングクロック前の信号をアナログ信号に変換した帰還アナログ信号との差分を生成する加算器と、該加算器で得られた差分信号を時間積分する積分器と、該積分器から出力する積分信号をＮ（Ｎ：２以上の正の整数）ビットの出力デジタル信号に量子化する量子化器と、該量子化器で得られたＮビットの出力デジタル信号を１サンプリングクロックだけ遅延させる遅延回路と、該遅延回路から出力するＮビットの遅延デジタル信号をパラレル／シリアル変換およびＰＷＭ変調してＭ（Ｍ≦Ｎ）本の帰還ＰＷＭ信号を生成するＰＷＭ回路と、該ＰＷＭ回路から出力するＭ本の帰還ＰＷＭ信号をそのまま同じ抵抗値のＭ個の抵抗で互いに加算して前記帰還アナログ信号に変換する抵抗加算手段と、を備える連続時間型多ビットΔΣＡＤＣ回路であって、前記ＰＷＭ回路と前記抵抗加算手段との間にグリッジキャンセル回路を挿入し、該グリッジキャンセル回路によって、前記ＰＷＭ回路から出力する前記Ｍ本の帰還ＰＷＭ信号に対してそれぞれ同一のリタイミング処理を行うことを特徴とする。

請求項３にかかる発明は、請求項１に記載の連続時間型多ビットΔΣＡＤＣ回路において、前記グリッジキャンセル回路は、前記ＰＷＭ回路におけるパラレル／シリアル変換用のクロックと同相又は逆相のクロックを入力して所定時間だけ遅延した遅延クロックを生成する制御回路と、該制御回路から出力する遅延クロックによって前記帰還アナログ信号に対してリタイミング処理を行うスイッチ手段とからなることを特徴とする。

請求項４にかかる発明は、請求項２に記載の連続時間型多ビットΔΣＡＤＣ回路において、前記グリッジキャンセル回路は、前記ＰＷＭ回路におけるパラレル／シリアル変換用のクロックと同相又は逆相のクロックを入力して所定時間だけ遅延した遅延クロックを生成する制御回路と、該制御回路から出力する遅延クロックによって前記Ｍ本の帰還ＰＷＭ信号に対してそれぞれリタイミング処理を行うＭ個のスイッチ手段とからなることを特徴とする。

請求項５にかかる発明は、請求項１、２、３又は４に記載の連続時間型多ビットΔΣＡＤＣ回路において、前記グリッジキャンセル回路により前記リタイミング処理を行う時点は、前記ＰＷＭ回路におけるパラレル／シリアル変換用のクロックの有効エッジから外れた時点であることを特徴とする。

本発明によれば、抵抗加算手段から出力する帰還アナログ信号に対して、あるいはＰＷＭ回路から出力するＭ本の帰還ＰＷＭ信号に対して、リタイミング処理を行うので、従来の抵抗加算によって発生していたグリッジの発生を防止することができ、Ｓ／Ｎ特性を良好にすることができる。

本発明の第１の実施例の連続時間型多ビットΔΣＡＤＣ回路の機能ブロック図である。第１の実施例の連続時間型多ビットΔΣＡＤＣ回路のＰＷＭ回路の詳細な機能ブロック図である。図２のＰＷＭ回路の動作波形図である。第１の実施例の連続時間型多ビットΔΣＡＤＣ回路の動作波形図である。第１の実施例の連続時間型多ビットΔΣＡＤＣ回路の制御回路の回路図である。本発明の第２の実施例の連続時間型多ビットΔΣＡＤＣ回路の機能ブロック図である。第２の実施例の連続時間型多ビットΔΣＡＤＣ回路の動作波形図である。従来の連続時間型多ビットΔΣＡＤＣ回路の機能ブロック図である。従来の連続時間型多ビットΔΣＡＤＣ回路の動作波形図である。

＜第１の実施例＞
図１に本発明の第１の実施例の連続時間型多ビットΔΣＡＤＣ回路を示す。１は入力アナログ信号Ｖｉｎと帰還アナログ信号Ｖｆｂを加算（減算）する加算器、２は加算器２の出力電圧を時間積分する積分器、３は積分器の出力電圧を３ビットのデータ（４通りのパターン“ＬＬＬ”，“ＬＬＨ”，“ＬＨＨ”，“ＨＨＨ”のデータのいずれか）に量子化する多ビット量子化器、４は量子化器３の３ビットの出力デジタル信号Ｄｏｕｔの１サンプリングタイムの遅延を行う遅延回路、５は遅延回路４から出力する遅延デジタル信号Ｄｉ１，Ｄｉ２，Ｄｉ３を入力してパラレル／シリアル変換およびＰＷＭ変調を行い２本の帰還ＰＷＭ信号Ｄｏ１，Ｄｏ２を生成するＰＷＭ回路、６は帰還ＰＷＭ信号Ｄｏ１，Ｄｏ２から生成した帰還アナログ信号Ｖｆｂ’のリタイミングを行って帰還アナログ信号Ｖｆｂを生成するグリッジキャンセル回路である。Ｒ１，Ｒ２，Ｒ３は抵抗であり、その内、Ｒ２，Ｒ３が帰還ＰＷＭ信号Ｄｏ１，Ｄｏ２を抵抗加算して帰還アナログ信号Ｖｆｂ’を生成する抵抗加算回路を構成する。

ＰＷＭ回路５は、図２に示すように、クロックＣＫ，ＰＳと、遅延デジタル信号Ｄｉ１，Ｄｉ２，Ｄｉ３のいずれかと、電圧ＶＤＤ，ＶＳＳのいずれかとを入力する４個の論理回路５１〜５４でパラレル／シリアル変換とＰＷＭ変調を行って帰還ＰＷＭ信号Ｄｏ１を生成する回路を含む。また、クロックＣＫ，ＰＳと、遅延デジタル信号Ｄｉ１，Ｄｉ２，Ｄｉ３のいずれかと、電圧ＶＤＤ，ＶＳＳのいずれかとを入力する４個の論理回路５５〜５８でパラレル／シリアル変換とＰＷＭ変調を行って帰還ＰＷＭ信号Ｄｏ２を生成する回路を含む。

各論理回路５１〜５８は、クロックＰＳが“Ｈ”の期間では端子Ｐに入力されるデータを端子Ｑに出力する。また、クロックＰＳが“Ｈ”の期間に端子Ｄに入力されたデータを、クロックＰＳが“Ｌ”になった後のクロックＣＫの立ち上がりエッジで、端子Ｑに出力し、次のクロックＣＫの立ち上がりエッジまで保持する。

したがって、論理回路５４のＱ端子からは、図３（ａ）に示すように、ＶＤＤ→Ｄｉ３→Ｄｉ２→Ｄｉ１→ＶＳＳの順序で帰還ＰＷＭ信号Ｄｏ１が出力する。また、論理回路５８の端子Ｑからは、図３（ｂ）に示すように、ＶＳＳ→Ｄｉ１→Ｄｉ２→Ｄｉ３→ＶＤＤの順序で帰還ＰＷＭ信号Ｄｏ２が出力する。

ＰＷＭ回路５から出力する２本の帰還ＰＷＭ信号Ｄｏ１，Ｄｏ２は、抵抗Ｒ２，Ｒ３からなる抵抗加算回路において、（Ｄｉ３＋Ｄｉ１）→（Ｄｉ２＋Ｄｉ２）→（Ｄｉ１＋Ｄｉ３）のアナログ加算が順次行われ、帰還アナログ信号Ｖｆｂ’となる。例えば、Ｄｉ１，Ｄｉ２，Ｄｉ３＝Ｌ，Ｈ，Ｈのときは、Ｈ＝ＶＤＤ＝１Ｖ、Ｌ＝ＶＳＳ＝０Ｖとすれば、その加算結果は、０．５Ｖ→１Ｖ→０．５Ｖとなる。なお、この前後に０．５Ｖが加わるので、帰還アナログ信号Ｖｆｂ’のデータ成分は中央に集まる。

グリッジキャンセル回路６は、制御回路６１と、その制御回路６１で制御されるスイッチ手段ＳＷ１とからなる。制御回路６１は、例えば図５に示すように、電流源Ｉ１，Ｉ２により動作電流が設定されたインバータＩＮＶ１と、そのインバータＩＮＶ１の出力電圧を時間積分するキャパシタＣ１と、そのキャパシタＣ１の積分電圧を反転させるインバータＩＮＶ２とから構成され、入力するマスタクロックＭＣＫを所定時間だけ遅延させた遅延クロックＳＫを生成する。なお、マスタクロックＭＣＫはクロックＣＫと逆極性のクロックである。この遅延クロックＳＫの立ち上がりタイミングは、図４に示すように、クロックＣＫの立ち上がりタイミングよりも若干（クロックＣＫの１／２周期よりも短い時間）遅れている。

スイッチ手段ＳＷ１は、制御回路６１から出力する遅延クロックＳＫが“Ｈ”に立ち上がった時点の帰還アナログ信号Ｖｆｂ’の値を、遅延クロックＳＫの１周期だけそのレベルで保持して出力し、遅延クロックＳＫが“Ｈ”に立ち上がる毎に、これを繰り返す。これにより、図４に示すように、帰還アナログ信号Ｖｆｂ’に対し、クロックＣＫの立ち上がりエッジから外れたタイミングでリタイミング処理して、帰還アナログ信号Ｖｆｂを生成し、これを加算器１へ入力させる。

以上から、帰還アナログ信号Ｖｆｂは、帰還アナログ信号Ｖｆｂ’が完全に立ち上がって安定した後の時点から立ち上がるので、ＰＷＭ回路５内のＮＭＯＳトランジスタとＰＭＯＳトランジスタのオン抵抗や、トランジスタの立ち上がり時間、立ち下り時間のずれの影響を受けることは無く、グリッジを完全にキャンセルすることができる。

＜第２の実施例＞
図６に本発明の第２の実施例の連続時間型多ビットΔΣＡＤＣ回路を示す。本実施例では、ＰＷＭ回路５の出力側と抵抗Ｒ２，Ｒ３との間に、スイッチ手段ＳＷ２，ＳＷ３を挿入し、制御回路６１から出力する遅延クロックＳＫでこのスイッチ手段ＳＷ２，ＳＷ３を制御するグリッジキャンセル回路６Ａを設けた点が、第１の実施例と異なる。

図７に示すように、スイッチ手段ＳＷ２，ＳＷ３は、制御回路６１の遅延クロックＳＫが“Ｈ”に立ち上がった時点の帰還ＰＷＭ信号Ｄｏ１，Ｄｏ２の値（２値）を遅延クロックＳＫの１周期だけそのレベルで保持して、帰還ＰＷＭ信号Ｄｏ１’，Ｄｏ２’として出力し、遅延クロックＳＫが“Ｈ”に立ち上がる毎に、これを繰り返す。これにより、帰還ＰＷＭ信号Ｄｏ１，Ｄｏ２に対し、クロックＣＫの立ち上がりエッジから外れたタイミングでリタイミング処理して、帰還ＰＷＭ信号Ｄｏ１’，Ｄｏ２’を生成する。帰還アナログ信号Ｖｆｂは、この帰還ＰＷＭ信号Ｄｏ１’，Ｄｏ２’を抵抗Ｒ２，Ｒ３の抵抗加算回路で加算することにより、生成される。

なお、帰還ＰＷＭ信号Ｄｏ１，Ｄｏ２は、２値のデジタル信号であるので、スイッチ手段ＳＷ２，ＳＷ３として、遅延クロックＳＫの立ち上がり毎に帰還ＰＷＭ信号Ｄｏ１，Ｄｏ２をラッチするＤＦＦ回路を使用することができる。

図１に示した第１の実施例では、帰還アナログ信号Ｖｆｂ’には、抵抗Ｒ２，Ｒ３による加算によって、クロックＣＫの立ち上がりエッジ近辺で、図９で説明したグリッジが発生しているが、帰還アナログ信号Ｖｆｂ’に対するリタイミング処理により、このグリッジ発生タイミングを避けることで、加算器１に入力する帰還アナログ信号Ｖｆｂにグリッジが発生しないようにしている。

これに対し、第２の実施例では、抵抗Ｒ２，Ｒ３による抵抗加算の前段階において、ＰＷＭ回路５から出力する帰還ＰＷＭ信号Ｄｏ１，Ｄｏ２に対して個別的に、その帰還ＰＷＭ信号Ｄｏ１，Ｄｏ２の論理が安定したところでスイッチ手段ＳＷ２，ＳＷ３により同一のリタイミング処理を行って帰還ＰＷＭ信号Ｄｏ１’，Ｄｏ２’を生成し、その後に抵抗Ｒ２，Ｒ３によって加算することで帰還アナログ信号Ｖｆｂを生成しているので、もともとグリッジが発生しない。このように、第２の実施例では、帰還ＰＷＭ信号Ｄｏ１，Ｄｏ２が安定した状態になってからそれらを加算するので、帰還経路においては、理論上グリッジが発生しないこととなる。
＜その他の実施例＞

なお、以上の第１および第２の実施例では、多ビット量子化器３から３ビットの出力デジタル信号が出力するようにしたが、これはＮ（Ｎ：２以上の正の整数）ビット以上であればよい。また、ＰＷＭ回路５からは、パラレル／シリアル変換およびＰＷＭ変調された２本の帰還ＰＷＭ信号が出力するようにしたが、Ｍ（Ｍ≦Ｎ）本の帰還ＰＷＭ信号が出力すればよい。

また、スイッチ手段ＳＷ１，ＳＷ２，ＳＷ３を制御する遅延クロックＳＫは、マスタクロックＭＣＫを遅延させたものに限らず、ＰＷＭ回路５のパラレル／シリアル変換用のクロックと同相又は逆相のクロックを入力して、有効エッジがクロックＣＫの立ち上がりエッジから外れたタイミングとなるように、所定時間だけ遅延した遅延クロックであればよい。

１：加算器、２：積分器、３：多ビット量子化器、４：遅延回路、５：ＰＷＭ回路、６，６Ａ：グリッジキャンセル回路

Claims

入力アナログ信号と出力デジタル信号の１サンプリングクロック前の信号をアナログ信号に変換した帰還アナログ信号との差分を生成する加算器と、該加算器で得られた差分信号を時間積分する積分器と、該積分器から出力する積分信号をＮ（Ｎ：２以上の正の整数）ビットの出力デジタル信号に量子化する量子化器と、該量子化器で得られたＮビットの出力デジタル信号を１サンプリングクロックだけ遅延させる遅延回路と、該遅延回路から出力するＮビットの遅延デジタル信号をパラレル／シリアル変換およびＰＷＭ変調してＭ（Ｍ≦Ｎ）本の帰還ＰＷＭ信号を生成するＰＷＭ回路と、該ＰＷＭ回路から出力するＭ本の帰還ＰＷＭ信号をそのまま同じ抵抗値のＭ個の抵抗で互いに加算して前記帰還アナログ信号に変換する抵抗加算手段と、を備える連続時間型多ビットΔΣＡＤＣ回路であって、
前記抵抗加算手段と前記加算器との間にグリッジキャンセル回路を挿入し、該グリッジキャンセル回路によって、前記抵抗加算手段から出力する前記帰還アナログ信号に対してリタイミング処理を行うことを特徴とする連続時間型多ビットΔΣＡＤＣ回路。
入力アナログ信号と出力デジタル信号の１サンプリングクロック前の信号をアナログ信号に変換した帰還アナログ信号との差分を生成する加算器と、該加算器で得られた差分信号を時間積分する積分器と、該積分器から出力する積分信号をＮ（Ｎ：２以上の正の整数）ビットの出力デジタル信号に量子化する量子化器と、該量子化器で得られたＮビットの出力デジタル信号を１サンプリングクロックだけ遅延させる遅延回路と、該遅延回路から出力するＮビットの遅延デジタル信号をパラレル／シリアル変換およびＰＷＭ変調してＭ（Ｍ≦Ｎ）本の帰還ＰＷＭ信号を生成するＰＷＭ回路と、該ＰＷＭ回路から出力するＭ本の帰還ＰＷＭ信号をそのまま同じ抵抗値のＭ個の抵抗で互いに加算して前記帰還アナログ信号に変換する抵抗加算手段と、を備える連続時間型多ビットΔΣＡＤＣ回路であって、
前記ＰＷＭ回路と前記抵抗加算手段との間にグリッジキャンセル回路を挿入し、該グリッジキャンセル回路によって、前記ＰＷＭ回路から出力する前記Ｍ本の帰還ＰＷＭ信号に対してそれぞれ同一のリタイミング処理を行うことを特徴とする連続時間型多ビットΔΣＡＤＣ回路。
請求項１に記載の連続時間型多ビットΔΣＡＤＣ回路において、
前記グリッジキャンセル回路は、前記ＰＷＭ回路におけるパラレル／シリアル変換用のクロックと同相又は逆相のクロックを入力して所定時間だけ遅延した遅延クロックを生成する制御回路と、該制御回路から出力する遅延クロックによって前記帰還アナログ信号に対してリタイミング処理を行うスイッチ手段とからなることを特徴とする連続時間型多ビットΔΣＡＤＣ回路。
請求項２に記載の連続時間型多ビットΔΣＡＤＣ回路において、
前記グリッジキャンセル回路は、前記ＰＷＭ回路におけるパラレル／シリアル変換用のクロックと同相又は逆相のクロックを入力して所定時間だけ遅延した遅延クロックを生成する制御回路と、該制御回路から出力する遅延クロックによって前記Ｍ本の帰還ＰＷＭ信号に対してそれぞれリタイミング処理を行うＭ個のスイッチ手段とからなることを特徴とする連続時間型多ビットΔΣＡＤＣ回路。
請求項１、２、３又は４に記載の連続時間型多ビットΔΣＡＤＣ回路において、
前記グリッジキャンセル回路により前記リタイミング処理を行う時点は、前記ＰＷＭ回路におけるパラレル／シリアル変換用のクロックの有効エッジから外れた時点であることを特徴とする連続時間型多ビットΔΣＡＤＣ回路。