CN104796153B - 信号调制电路 - Google Patents

Abstract

信号调制电路。提供了一种能够实时校正输出状态并且减小由延迟装置产生的失真/噪声分量的影响的电路。该信号调制电路包括：减法器；积分器；相位反转电路；DFF，该DFF用于在按照与所述时钟信号同步的定时插入零电平的同时，将该信号延迟并且量化；三值信号产生电路，该三值信号产生电路用于产生三值信号，该三值信号用于将连接到单个电源的负载选择性地驱动成包括正电流开状态、负电流开状态和关状态的三值通电状态；驱动器电路，该驱动器电路用于产生用于驱动负载的驱动信号；以及反馈电路，该反馈电路用于将来自所述驱动器电路的驱动信号反馈到所述输入信号。

Description

信号调制电路

技术领域

本发明涉及信号调制电路，并且具体地涉及用于进行德尔塔西格玛调制的电路。

背景技术

常规地，德尔塔西格玛调制(ΔΣ调制)在开关放大器等中使用。德尔塔西格玛调制器具有减法器、积分器、量化器和量化误差反馈电路。

图4例示了德尔塔西格玛调制电路的基本构造。减法器16计算输入信号和反馈信号之间的差，并且积分器10对差信号进行积分。积分信号由量化器14量化并且作为例如1比特(＝二值)信号输出。量化误差经由延迟装置12反馈。

JP 2007-312258 A公开了一种德尔塔西格玛调制电路，其包括积分器组、加法器组、量化器和脉冲宽度上舍入电路(round-up circuit)，并且进一步公开了将信号转换成与采样时钟同步的1比特信号以输出。此外，该专利文献公开了D型触发器用作量化器。JP2012-527187 W也公开一种德尔塔西格玛调制电路。

日本专利No.4805177描述了一种三值1比特数字放大器，其包括开关单元，该开关单元用于在多个开关上在开和关之间改变，以提供向负载施加正电压的第一状态、不向负载施加电压的第二状态和向负载施加负电压第三状态。

在图4所示的构造中，在反馈路径设置延迟装置12，以执行噪声成形。然而，同时，该构造具有的问题在于反馈路径中的延迟装置12不能够实时地校正输出状态，或者问题在于对延迟装置中产生的失真/噪声分量不执行噪声成形并且这些失真/噪声分量被直接输出。

此外，当德尔塔西格玛调制电路在1比特音频放大器中使用时，脉冲宽度调制(PWM)和脉冲密度调制(PDM)用作用于将输入信号转换成1比特数字信号的系统。当使用适用于输入信号由脉冲密度和频率表示的情况的PDM时，在预定定时插入零电平，以维持脉冲宽度，并且输入信号的电平被确保调制成脉冲的频率。

在日本专利No.4805177中，通过德尔塔西格玛调制产生数字信号并且产生三值1比特信号，但是来自开关电路的输出信号被反馈到该德尔塔西格玛调制电路，并且驱动器电路不被考虑。

本发明的目的是提供用于实时校正输出状态的电路，减小由延迟装置产生的失真/噪声分量的影响，并且还减小驱动器电路的失真。

发明内容

本发明提供一种用于与时钟信号同步地对输入信号进行德尔塔西格玛调制以输出调制信号的信号调制电路，该信号调制电路包括：减法器，该减法器用于计算所述输入信号和反馈信号之间的差；积分器，该积分器用于对来自所述减法器的输出进行积分；量化器，该量化器用于在按照与所述时钟信号同步的定时将零电平插入到由所述积分器积分的信号中的同时，将该信号延迟并且量化；驱动器电路，该驱动器电路用于基于来自所述量化器的信号产生用于驱动负载的驱动信号；以及反馈电路，该反馈电路用于将来自所述驱动器电路的驱动信号反馈到所述输入信号。

此外，本发明提供一种用于与时钟信号同步地对输入信号进行德尔塔西格玛调制以输出调制信号的信号调制电路，该信号调制电路包括：减法器，该减法器用于计算所述输入信号和反馈信号之间的差；积分器，该积分器用于对来自所述减法器的输出进行积分；相位反转电路，该相位反转电路用于将由所述积分器积分的信号的相位反转；第一量化器，该第一量化器用于在按照与所述时钟信号同步的定时将零电平插入到由所述积分器积分的信号中的同时，将该信号延迟并且量化；第二量化器，该第二量化器用于在按照与所述时钟信号同步的定时将零电平插入到相位由所述相位反转电路反转的信号中的同时，将该信号延迟并且量化；三值信号产生电路，该三值信号产生电路用于使用来自所述第一量化器的信号和来自所述第二量化器的信号产生三值信号，该三值信号用于将连接到单个电源的负载选择性地驱动成包括正电流开状态、负电流开状态和关状态的三值通电状态；驱动器电路，该驱动器电路用于基于来自所述三值信号产生电路的信号产生用于驱动所述负载的驱动信号；以及反馈电路，该反馈电路用于将来自所述驱动器电路的驱动信号反馈到所述输入信号。

在本发明中，在按照与时钟信号同步的定时插入零电平的同时，由量化器对信号进行量化，以产生脉冲宽度固定的脉冲密度调制信号，并且由驱动器电路使用该调制信号驱动负载。不是调制信号而是从驱动器电路输出到负载的驱动信号被反馈到输入信号，使得包括在驱动器电路中的失真分量被抑制。并且当根据脉冲密度调制信号产生三值信号并且负载被驱动成三个状态(正电流或正电压开状态、负电流或负电压开状态、和关状态)时，驱动器电路的驱动信号被反馈到输入信号，使得驱动器电路的失真分量被抑制。

根据本发明，能够实时地校正输出状态，并且能够减小延迟装置中的失真/噪声分量的影响，并且还能够减小驱动电路的失真。具体地，能够抑制在三值脉冲密度调制电路中的驱动器电路的失真。

附图说明

图1是作为实施方式的前提的电路构造图；

图2是根据该实施方式的电路构造图；

图3是一价三值(single-valued ternary)波形产生电路和驱动器电路的电路构造图；

图4是传统的电路构造图；以及

图5是比较电路构造图。

具体实施方式

下面将参照附图描述本发明的实施方式。

<前提的电路构造>

下面描述作为实施方式的前提的电路构造。图1例示作为前提的电路构造。图1的信号调制电路用于对输入信号进行德尔塔西格玛调制，并且包括减法器20、积分器22、作为量化器的DFF(延迟型触发器)24。来自时钟信号源26的时钟信号由延迟电路28延迟并且提供到DFF 24的时钟端子，并且该时钟信号还被提供到DFF 24的复位端子。

减法器24计算输入信号和反馈信号之间的差，以将差输出到积分器22。积分器22对差信号进行积分以将其输出到DFF 24。DFF 24与时钟信号同步地将来自积分器22的输出转换成1比特数字信号以将其输出，并且反馈电路将输出信号反馈到减法器20。

当将图1所示的电路与图4所示的电路比较时，在图1所示的电路中的反馈电路中不存在延迟装置12，并且DFF 24设置于积分器22的后续级。因此，在图1的电路中，能够实时地校正输出状态。此外，延迟功能和量化功能由DFF 24实现，但是信号被提供到DFF 24中的复位端子，使得来自DFF 24的输出为零，并且时钟信号被提供到该复位端子，使得在与该时钟信号同步的定时插入零电平。

在图1所示的电路构造中，由于零电平始终在与时钟信号同步的定时插入，所以来自DFF 24的输出是1比特数字信号，并且其脉冲宽度始终是固定的。也就是说，由于在DFF中信号在输入时钟信号的上升沿被输出，所以当延迟电路28将时钟信号延迟和反相以提供该时钟信号时，该信号在时钟信号的下降沿输出，但是在时钟信号的下一上升沿，输出被复位成零电平。此后，重复该处理，使得1比特数字信号的脉冲宽度等于时钟信号的脉冲宽度。在图1的电路构造中，脉冲宽度可以使用固定脉冲的数量来表示输入信号的大小。

<实施方式的电路构造>

图2例示使用图1的电路构造作为基础的根据该实施方式的信号调制电路。该信号调制电路包括减法器20、积分器22、相位反转电路23、偏置产生电路50和51、DFF 24、DFF25、时钟信号源26、延迟电路28、一价三值波形产生电路40、驱动器电路42和脉冲合成电路34。

类似于图1，减法器24计算输入信号和反馈信号之间的差，以将该差输出到积分器22。

积分器22对差信号进行积分，以输出积分信号到偏置产生电路50和相位反转电路23。

相位反转电路23将来自积分器22的输出的相位反转，以将其输出到偏置产生电路51。

偏置产生电路50和51对来自积分器22的输出和来自相位反转电路23的输出分别应用预定偏置，以将它们分别输出到DFF 24和DFF 25。偏置产生电路50和51调整积分器22和23的输出工作点，但是这是为了在无信号状态下实现作为确实零电平(零电压)的非开关状态。

DFF 24和DFF 25将来自偏置产生电路50和51的输出转换成1比特数字信号以将它们输出。此时，在时钟信号被提供到复位端子的定时插入零电平的同时，DFF 24和DFF 25将它们转换成1比特数字信号。

一价三值波形产生电路40根据来自DFF 24的输出(即，+1或者0的二值信号)和来自DFF 25的输出(即，-1或者0的二值信号)，产生一价三值波形信号。在此，“一价三值”是指针对要由单个电源驱动的诸如扬声器的负载实现三个驱动状态，该三个驱动状态包括用正电流驱动的状态、用负电流驱动的状态、以及关状态。正电流和负电流是指在负载中流动的电流的方向彼此相反。

驱动器电路42使用来自一价三值波形产生电路40的一价三值波形信号驱动诸如扬声器的负载44。来自驱动器电路42的驱动信号被提供到诸如扬声器的负载44，并且还被提供到脉冲合成电路34。

脉冲合成电路34将来自驱动器电路42的驱动信号合成，以产生反馈信号并且将该信号反馈到减法器20。

图2的特征在于驱动器电路42被包括在反馈电路中。也就是说，来自驱动器电路42的驱动信号被提供到负载44，并且作为反馈信号经由脉冲合成电路34进一步反馈到减法器20。因此，当驱动器电路42设置在反馈电路外部时，驱动器电路42的失真被作为驱动信号直接提供到负载44，但是在本实施方式中，驱动器电路42的失真也被反馈以被减小。

图3例示一价三值波形产生电路40和驱动器电路42的电路构造。一价三值波形产生电路40由或非(NOR)门33a和33b以及四个非(NOT)门40a到40d组成。非门40a到40d从该附图的顶部起分别称为G11、G12、G13和G14。也就是说，非门40a是G11，非门40b是G12，非门40c是G13，并且非门40d是G14。来自或非门33a的输出信号被提供到门G11和G12，并且来自或非门33b的输出信号被提供到门G13和G14。门G11到G14将输入信号反转，并且提供输出信号到驱动器电路42。

或非门33a对来自DFF 32的反相输出端子

的信号和来自DFF 33的输出端子(Q)的信号进行逻辑运算，并且输出该信号。或非门33b对来自DFF 32的输出端(Q)的信号和来自DFF 33的反相输出端

的信号进行逻辑运算，并且输出该信号。

驱动器电路42包括电平移位电路42a1和42a2、门驱动电路42b1到42b4，以及开关FET 42c1到42c4。开关FET 42c1和42c3是P沟道FET，并且开关FET 42c2和42c4是N沟道FET。

作为负载44的扬声器的一端连接到彼此串联连接的开关FET 42c1和开关FET42c2之间的连接节点，并且另一端连接到彼此串联连接的开关FET 42c3和开关FET42c4之间的连接节点。开关FET 42c1和开关FET 42c3连接到单个电源的正极侧，并且开关FET 42c2和开关FET 42c4连接到该单个电源的负极侧。因此，当开关FET 42c1导通，开关FET 42c2截止，开关FET 42c3截止，并且开关FET 42c4导通时，电流按照开关FET 42c1、扬声器44和开关FET 42c4的顺序流动，因而获得正电流开状态。此外，当开关FET 42c1截止并且开关FET42c2导通时，并且当开关FET 42c3导通并且开关FET 42c4截止时，电流按照开关FET 42c3、扬声器44和开关FET 42c2的顺序流动，因而获得负电流开状态。此外，当开关FET 42c1和42c3截止，并且开关FET 42c2和42c4导通时，电流不在扬声器44中流动，因而获得关状态(由短路造成的关状态)。

来自一价三值波形产生电路40的四个逻辑门G11到G14的输出信号被提供到门驱动电路42b1到42b4，以分别驱动该四个开关FET 42c1到42c4。也就是说，来自门G11的输出信号经由电平移位电路42a1被提供到门驱动电路42b1，以驱动开关FET 42c1。来自门G12的输出信号被提供到门驱动电路42b2，以驱动开关FET 42c2。来自门G14的输出信号经由电平移位电路42a2被提供到门驱动电路42b3，以驱动开关FET 42c3。来自门G13的输出信号被提供到门驱动电路42b4，以驱动开关FET42c4。

当来自或非门33a和33b的输出分别是“1”和“0”时，来自门G11和G12的输出是通过将“1”反转而获得的“0”，并且来自门G13和G14的输出通过将“0”反转而获得的“1”。结果，开关FET 42c1导通，开关FET 42c2截止，开关FET 42c3截止，并且开关FET 42c4导通，使得电流按照开关FET 42c1、扬声器44和开关FET 42c4的顺序流动(+开状态)。

当来自或非门33a和33b的输出分别是“0”和“1”时，来自门G11和G12的输出是通过将“0”反转而获得的“1”，并且来自门G13和G14的输出通过将“1”反转而获得的“0”。结果，开关FET 42c1截止，开关FET 42c2导通，开关FET 42c3导通，并且开关FET 42c4截止，使得电流按照开关FET 42c3、扬声器44和开关FET 42c2的顺序流动(-开状态)。

当来自或非门33b和33a的输出是“1”时，来自门G11到G14的输出是通过将“1”反转而获得的“0”。结果，开关FET 42c1导通，开关FET 42c2截止，开关FET 42c3导通，并且开关FET 42c4截止，使得电流不在扬声器44中流动(关状态)。

此外，当来自或非门33b和33a的输出是“0”时，来自门G11到G14的输出是通过将“0”反转而获得的“1”。结果，开关FET 42c1截止，开关FET 42c2导通，开关FET42c3截止，并且开关FET 42c4导通，使得电流不在扬声器44中流动(关状态)。

如上所述，一价三值波形产生电路40基于三值脉冲密度调制信号产生用于驱动单电源三态扬声器的信号，使得能够在不扩大电路的规模的情况下驱动负载44。

脉冲合成电路34将驱动器电路42的驱动信号合成，以产生反馈信号。例如，在图3的电路构造中，然而，多个电阻器并联连接到开关FET 42c2，并且分压信号被输出。此外，多个电阻器并联连接到开关FET 42c4，并且分压信号被输出。脉冲合成电路34将这两个分压信号合成，以产生反馈信号。当将本实施方式中的构成与图5的构成(其中不对驱动器电路42的驱动信号进行反馈)比较时，在本实施方式中极大地改善了驱动器电路42的失真。

根据本实施方式，能够实时地校正输出状态，并且能够减小由于延迟装置引起的失真/噪声分量的影响。此外，在预定定时插入零电平，使得能够维持脉冲宽度，并且还能够减小驱动器电路42的失真。

以上描述了本发明的实施方式，但是本发明不限于此，因此能够进行各种修改。

例如，在图2的电路构造中，设置了偏置产生电路50和51，但是偏置产生电路50和51不是必须设置的。

此外，在本实施方式中，设置DFF 24和25作为量化器，但是代替它们，量化器可以由斩波电路(chopper circuit)和DFF组成。当斩波电路的开关的开/关状态由时钟信号控制时，在与时钟信号同步的定时插入零电平期间，能够产生1比特数字信号。

Claims (2)

1.一种用于与时钟信号同步地对输入信号进行德尔塔西格玛调制以输出调制信号的信号调制电路，该信号调制电路包括：

减法器，该减法器用于计算所述输入信号和反馈信号之间的差；

积分器，该积分器用于对来自所述减法器的输出进行积分；

量化器，该量化器用于在按照与所述时钟信号同步的定时将零电平插入到由所述积分器积分的信号中的同时，将该信号延迟并且将该信号量化；

驱动器电路，该驱动器电路用于基于来自所述量化器的信号产生用于驱动负载的驱动信号；以及

反馈电路，该反馈电路用于将来自所述驱动器电路的驱动信号反馈到所述输入信号。

2.一种用于与时钟信号同步地对输入信号进行德尔塔西格玛调制以输出调制信号的信号调制电路，该信号调制电路包括：

减法器，该减法器用于计算所述输入信号和反馈信号之间的差；

积分器，该积分器用于对来自所述减法器的输出进行积分；

相位反转电路，该相位反转电路用于将由所述积分器积分的信号的相位反转；

第一量化器，该第一量化器用于在按照与所述时钟信号同步的定时将零电平插入到由所述积分器积分的信号中的同时，将该信号延迟并且量化；

第二量化器，该第二量化器用于在按照与所述时钟信号同步的定时将零电平插入到相位由所述相位反转电路反转的信号中的同时，将该信号延迟并且量化；

三值信号产生电路，该三值信号产生电路使用来自所述第一量化器的信号和来自所述第二量化器的信号产生三值信号，该三值信号用于将连接到单个电源的负载选择性地驱动成包括正电流开状态、负电流开状态和关状态的三值通电状态；

驱动器电路，该驱动器电路用于基于来自所述三值信号产生电路的信号产生用于驱动所述负载的驱动信号；以及

反馈电路，该反馈电路用于将来自所述驱动器电路的驱动信号反馈到所述输入信号。

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