JP6268760B2 - 信号変調回路 - Google Patents
信号変調回路 Download PDFInfo
- Publication number
- JP6268760B2 JP6268760B2 JP2013123049A JP2013123049A JP6268760B2 JP 6268760 B2 JP6268760 B2 JP 6268760B2 JP 2013123049 A JP2013123049 A JP 2013123049A JP 2013123049 A JP2013123049 A JP 2013123049A JP 6268760 B2 JP6268760 B2 JP 6268760B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- switch
- circuit
- output
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Amplifiers (AREA)
Description
本実施形態の信号変調回路は、入力信号をデルタシグマ変調するものであり、減算器と積分器と遅延器と量子化器を備える。本実施形態における回路では、帰還経路に遅延器が存在せず、量子化器の前段、すなわち積分器と量子化器の間に遅延器が設けられている。従って、本実施形態の回路では、出力の状態をリアルタイムで補正することが可能である。
SW1:オフ
SW2:オフ
SW3:オン
となり、回路の出力信号V6は第3電位に設定される。
SW1:オン
SW2:オフ
SW3:オフ
となり、回路の出力信号V6は第1電位に設定される。
SW1:オフ
SW2:オン
SW3:オフ
となり、回路の出力信号V6は第2電位に設定される。第1電位が+1、第2電位が−1、第3電位が0に対応する。以上のようにして、パルス合成回路32でDFF26,27からの2つのパルスが合成され、+1,0,−1の3値信号が生成される。
電源→S11→スピーカ44→スイッチS14
と電流が流れてスピーカ44を駆動する。
電源→S13→スピーカ44→S12
と電流が流れてスピーカ44を駆動する。
パルス合成回路32を構成するNORゲート33a,33bを含めて1価3値波形生成回路40を構成するといえる。
の如く電流が流れ、正電流オン状態となる。また、スイッチングFET42c1がオフしスイッチングFET42c2がオンし、かつ、スイッチングFET42c3がオンしスイッチングFET42c4がオフすると、スイッチングFET42c3→スピーカ→スイッチングFET42c2の如く電流が流れ、負電流オン状態となる。さらに、スイッチンFET42c1,42c3がオフし、スイッチングFET42c2,42c4がオンすると、スピーカ44には電流は流れずオフ状態となる。
スイッチングFET42c1→スピーカ44→スイッチングFET42c4
と流れる(+ON状態)。
スイッチングFET42c3→スピーカ44→スイッチングFET42c2
と流れる(−ON状態)。
第1実施形態では、パルス合成回路32で合成した3値信号を負帰還しているが、積分器20とチョッパ回路22との間、及び位相反転回路21とチョッパ回路23との間に、ゼロレベルを調整するためにバイアス電圧を印加するバイアス生成回路を設けてもよい。また、1価3値波形生成回路40及びドライバ42でスピーカ44を3値駆動する際に、ドライバ42の上下一対のスイッチングFET、すなわち、スイッチングFET42c1とスイッチングFET42c2、あるいはスイッチングFET42c3とスイッチングFET42c4が同時にオンとなって短絡しないように、1価3値波形生成回路の前段にデッドタイム生成回路を設けてもよい。
Δt1=−τ1・ln(1−Vth/Vdd)
Δt2=−τ2・ln(1−(Vcc−Vth)/Vdd)
により調整される。電圧信号V1が論理値1でスイッチングFET42c1はオフ、電圧信号V2が論理値0でスイッチングFET42c2はオフとなるので、Δt1、Δt2を生成することで上下のスイッチングFET42c1、42c2がともにオフとなる期間が生成される。
Δt3=−τ3・ln(1−(Vcc−Vth/Vdd)
Δt4=−τ4・ln(1−Vth/Vdd)
により調整される。電圧信号V3が論理値1でスイッチングFET42c3はオフ、電圧信号V4が論理値0でスイッチングFET42c4はオフとなるので、Δt3、Δt4を生成することで上下のスイッチングFET42c3、42c4がともにオフとなる期間が生成される。
Claims (5)
- クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、
入力信号と帰還信号との差分を算出する減算器と、
前記減算器からの出力信号を積分する積分器と、
前記積分器で積分された信号の位相を反転する位相反転回路と、
前記積分器で積分された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入する第1ゼロレベル挿入回路と、
前記第1ゼロレベル挿入回路から出力された信号を遅延して量子化する第1量子化器と、
前記位相反転回路で位相反転された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入する第2ゼロレベル挿入回路と、
前記第2ゼロレベル挿入回路から出力された信号を遅延して量子化する第2量子化器と、
前記第1量子化器から出力された信号と前記第2量子化器から出力された信号を合成するパルス合成回路と、
前記パルス合成回路で合成された信号を入力信号に負帰還させる帰還回路と、
前記帰還回路とは独立に、前記第1量子化器から出力された信号及び前記第2量子化器から出力された信号を用いて、単電源に接続されたスピーカを正電流オン、負電流オン、及びオフの3値の通電状態で選択的に駆動するための信号を生成する生成回路と、
を備えることを特徴とする信号変調回路。 - 請求項1記載の信号変調回路において、
前記スピーカは、互いに直列接続された第1スイッチ及び第2スイッチの接続節点にその一端が接続されるとともに、互いに直列接続された第3スイッチ及び第4スイッチの接続節点にその他端が接続され、前記第1スイッチ及び前記第3スイッチは前記単電源の正極側に接続され、前記第2スイッチ及び前記第4スイッチは前記単電源の負極側に接続され、
前記生成回路は、前記第1量子化器から出力された信号及び前記第2量子化器から出力された信号に基づき、前記第1スイッチをオンし前記第2スイッチをオフするためのスイッチング信号と、前記第3スイッチをオフし前記第4スイッチをオンするためのスイッチング信号を生成することで前記正電流オン状態で前記スピーカを駆動し、前記第1スイッチをオフし前記第2スイッチをオンするためのスイッチング信号と、前記第3スイッチをオンし前記第4スイッチをオフするためのスイッチング信号を生成することで前記負電流オン状態で前記スピーカを駆動し、前記第1スイッチ及び前記第3スイッチをオフし前記第2スイッチ及び前記第4スイッチをオンするためのスイッチング信号を生成する、または、前記第2スイッチ及び前記第4スイッチをオフし前記第1スイッチ及び前記第3スイッチをオンするためのスイッチング信号を生成することで前記スピーカをオフ状態とする
ことを特徴とする信号変調回路。 - 請求項2記載の信号変調回路において、さらに、
前記第1スイッチと前記第2スイッチをともにオフし、前記第3スイッチと前記第4スイッチをともにオフすべく、前記第1量子化器から出力された信号及び前記第2量子化器から出力された信号の立ち上がりタイミング及び立下りタイミングを調整するデッドタイム生成回路
を備えることを特徴とする信号変調回路。 - 請求項1記載の信号変調回路において、
前記パルス合成回路は、論理ゲート群及びスイッチ群を備え、
前記スイッチ群は、
第1電位に接続された第1電位スイッチと、
前記第1電位よりも小さい第2電位に接続された第2電位スイッチと、
前記第1電位と前記第2電位の間の第3電位に接続された第3電位スイッチと、
を備え、
前記論理ゲート群は、
前記第1量子化器の反転出力信号及び前記第2量子化器の出力信号が入力され、論理演算を行って前記第1電位スイッチを制御する信号を出力する第1NORゲートと、
前記第1量子化器の出力信号及び前記第2量子化器の反転出力信号が入力され、論理演算を行って前記第2電位スイッチを制御する信号を出力する第2NORゲートと、
前記第1NORゲートからの信号及び前記第2NORゲートからの信号が入力され、論理演算を行って前記第3電位スイッチを制御する信号を出力する第3NORゲートと、
を備えることを特徴とする信号変調回路。 - 請求項4記載の信号変調回路において、
前記生成回路は、前記パルス合成回路の前記第1NORゲートの出力信号及び前記第2NORゲートの出力信号を用いて、前記スピーカを前記3値の通電状態で選択的に駆動するための信号を生成する
ことを特徴とする信号変調回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013123049A JP6268760B2 (ja) | 2013-06-11 | 2013-06-11 | 信号変調回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013123049A JP6268760B2 (ja) | 2013-06-11 | 2013-06-11 | 信号変調回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014241500A JP2014241500A (ja) | 2014-12-25 |
JP6268760B2 true JP6268760B2 (ja) | 2018-01-31 |
Family
ID=52140540
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013123049A Expired - Fee Related JP6268760B2 (ja) | 2013-06-11 | 2013-06-11 | 信号変調回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6268760B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3973519B2 (ja) * | 2002-09-09 | 2007-09-12 | シャープ株式会社 | 増幅器 |
JP4566566B2 (ja) * | 2004-01-21 | 2010-10-20 | パナソニック株式会社 | 電力増幅装置 |
US20060044057A1 (en) * | 2004-08-26 | 2006-03-02 | Rahmi Hezar | Class-D amplifier having high order loop filtering |
KR101055250B1 (ko) * | 2006-08-23 | 2011-08-09 | 아사히 가세이 일렉트로닉스 가부시끼가이샤 | 델타 시그마 변조기 |
US8704581B2 (en) * | 2007-04-23 | 2014-04-22 | Qualcomm Incorporated | Switched capacitor integration and summing circuits |
-
2013
- 2013-06-11 JP JP2013123049A patent/JP6268760B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2014241500A (ja) | 2014-12-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5786976B2 (ja) | 信号変調回路 | |
US7853029B2 (en) | Output stage for a hearing aid and method of driving output stage | |
US7920082B2 (en) | D/A converter circuit and digital input class-D amplifier | |
JP4793294B2 (ja) | デジタル入力型d級増幅器 | |
US20160359477A1 (en) | Fast pre-amp latch comparator | |
JP6643709B2 (ja) | 信号変調回路 | |
US10298419B2 (en) | Low voltage differential signaling driver | |
JP6268760B2 (ja) | 信号変調回路 | |
JP5846225B2 (ja) | 信号変調回路 | |
US9287867B2 (en) | Pulse synthesizing circuit | |
US11183990B2 (en) | Dead time generator and digital signal processing device | |
JP6609904B2 (ja) | デジタルアンプ | |
JP5846194B2 (ja) | 信号変調回路 | |
JP6417903B2 (ja) | 信号変調回路 | |
JP2016134713A (ja) | 信号変調回路 | |
JP6398665B2 (ja) | 信号変調回路 | |
JP6197824B2 (ja) | 信号変調回路 | |
JP2003087100A (ja) | 比較回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20151217 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161206 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170829 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171010 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20171205 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20171218 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6268760 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |