JP6398665B2 - 信号変調回路 - Google Patents
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R1>(Vsp―Vmid)2/P1
R2>Vmid2/P2
であり、かつ、前記帰還回路の寄生容量をCfb、前記キャパシタの容量をC1とした場合に、
R1:R2≒Cfb:C1
であることを特徴とする。
図1は、本実施形態の信号変調回路の回路構成図である。信号変調回路は、減算器10と、積分器12と、位相反転回路14と、1価3値波形生成回路16と、ドライバ回路18と、パルス合成回路22を備える。信号変調回路は、負荷としてのスピーカ20に接続され、スピーカ20を駆動する。
スイッチングFET42c1→スピーカ44→スイッチングFET42c4
の如く電流が流れ、正電流オン状態となる。
スイッチングFET42c3→スピーカ→スイッチングFET42c2
の如く電流が流れ、負電流オン状態となる。
スイッチングFET42c1→スピーカ44→スイッチングFET42c4
と流れる(+ON状態)。
スイッチングFET42c3→スピーカ44→スイッチングFET42c2
と流れる(−ON状態)。
R1>(Vsp―Vmid)2/P1
R2>Vmid2/P2 ・・・(1)
R1:R2=Cfb:C1 ・・・(2)
により決定してインピーダンスマッチングを行う。
R1:R2≒Cfb:C1 ・・・(3)
であればよいことは当然に理解されよう。
図6は、本実施形態のパルス合成回路22の回路構成図である。図3と異なる点は、ダイオードの接続位置であり、接続点P,QとNORゲート50との間にそれぞれダイオードD1を接続する点である。すなわち、接続点PとNORゲート50の間と、ロジック回路電源電圧との間にダイオードD1を接続するとともに、接続点QとNORゲート50の間と、ロジック回路電源電圧との間にダイオードD1を接続する。
図7は、本実施形態のパルス合成回路22の回路構成図である。図3と異なる点は、キャパシタC1及びダイオードD1の間に、さらに第3抵抗として抵抗R3を直列に接続した点である。
0<R3<R1 ・・・(4)
である。
Claims (4)
- 入力信号をデルタシグマ変調して出力する信号変調回路であって、
入力信号と帰還信号との差分を算出する減算器と、
前記減算器からの出力を積分する積分器と、
前記積分器で積分された信号を量子化する量子化器と、
前記量子化器からの信号に基づき負荷を駆動するための駆動信号を生成するドライバ回路と、
前記ドライバ回路からの前記駆動信号を前記入力信号に帰還させる帰還信号を生成する帰還回路と、
を備え、
前記帰還回路は、少なくとも互いに直列接続された第1抵抗及び第2抵抗と、前記第1抵抗に並列に接続されたキャパシタと、前記第1抵抗と前記第2抵抗の接続点に接続された電圧制限用ダイオードと、を備え、前記第1抵抗と前記第2抵抗と前記電圧制限用ダイオードの前記接続点から前記帰還信号を生成する
ことを特徴とする信号変調回路。 - 請求項1記載の信号変調回路において、
前記帰還回路は、さらに、前記キャパシタに直列に接続された第3抵抗を備える
ことを特徴とする信号変調回路。 - 請求項2記載の信号変調回路において、
前記第3抵抗の抵抗値は、前記第1抵抗の抵抗値よりも小さい
ことを特徴とする信号変調回路。 - 請求項1〜3のいずれかに記載の信号変調回路において、
前記第1抵抗の抵抗値をR1、定格消費電力をP1、前記第2抵抗の抵抗値をR2、定格消費電力をP2、負荷の駆動電圧をVsp、前記第1抵抗と前記第2抵抗の前記接続点における電圧をVmidとした場合に
R1>(Vsp―Vmid)2/P1
R2>Vmid2/P2
であり、かつ、前記帰還回路の寄生容量をCfb、前記キャパシタの容量をC1とした場合に、
R1:R2≒Cfb:C1
であることを特徴とする信号変調回路。
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