TWI640168B - 低雜訊電路 - Google Patents

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Abstract

本發明提供一種低雜訊電路，其包括電流數位至類比轉換器，用於接收數位信號，以產生電流信號；以及D類放大器，用於從所述電流數位至類比轉換器直接的接收所述電流信號，並且放大所述電流信號，以產生輸出信號。通過前面的電流數位至類比轉換器降低了小信號的雜訊，所以D類放大器的SNR性能得到了改善。

Description

低雜訊電路
本發明總體涉及一種低雜訊電路，特別涉及一種D類放大器和驅動級。
在聲頻揚聲器電路中使用三電平(tri-level)的電流數模轉換器(Digital-to-Analog Converter，DAC)，當信號較小時，因為大部分電流數模轉換器單元沒有連接到D類放大器，所以可以改進D類放大器的訊號雜訊比(Signal-to-Noise Ratio,SNR)。然而，當三電平的電流DAC被使用時，需要附加電路(例如電流到電壓轉換器和可程式設計增益放大器)放置在三電平電流DAC和D類放大器之間，用於信號轉換和DC電平偏移。這些附件電路對信號造成額外的雜訊。
此外，在聲頻揚聲器電路的驅動級，快速的轉換速率(slew rate)具有較少的失真，較好的效率和較少的開關損耗，然而，快速的轉換速率也導致嚴重的電磁干擾(Electromagnetic interference，EMI)問題。
本發明的目的是提供一種低雜訊電路。
本發明一方面提供一低雜訊電路，其包括電流數位至類比轉換器DAC和D類放大器，其中，電流DAC用於接收數位信號以產生電流信號；D類放大器用於直接的從電流DAC接收電流並且放大該電流以產生輸出信號；其中，D類放大器的輸入端與所述電流數位至類比轉換器DAC的輸出端直接耦接。此外，該電路進一步包括驅動級，並且驅動級中的功率電晶體中的柵極-漏極電容能被控制以設置恰當的轉換速率。
本發明另一方面提供一電路，其包括：DAC，放大器和驅動級。該DAC用於接收數位信號以產生類比信號，該放大器與所述DAC耦接，用於根據類比信號產生輸出信號，並且該驅動級用於根據該放大器的輸出信號產生驅動信號，其中，該驅動級中電晶體的柵極-漏極是可程式設計的。
本發明另一方面提供一電路，其包括：DAC，放大器和共模電壓產生器。DAC用於接收數位信號以產生類比信號，放大器用於根據該類比信號產生輸出信號，以及共模電壓產生器與所述數位至類比轉換器和所述放大器耦接，用於產生共模電壓並輸出給所述數位至類比轉換器和所述放大器，具體可用於根據該放大器所使用的共模電壓，為DAC產生一共模電壓。
本發明實施例提供的低雜訊電路通過將D類放大器的輸入端與電流數位至類比轉換器的輸出端直接耦接，將傳統的電流DAC和D類放大器之間的電流-電壓轉換器和可程式設計增益放大器去除，減少了雜訊。另外，本發明實施例提供的電路中在驅動級中提供功率電晶體的可程式設計柵極-漏極電容，可以控制轉換速率。
在閱讀了在各種附圖和附圖中示出的優選實施例的以下詳細描述之後，本發明的這些和其它目的無疑將在本領域技術人員中變得顯而易見。
110‧‧‧數位模組
120‧‧‧電流數位至類比轉換器
130‧‧‧D類放大器
140‧‧‧驅動級
150‧‧‧參考電流產生器
160‧‧‧共模電壓產生器
170‧‧‧揚聲器
第1圖是本發明一實施例提供的電路示意圖；第2圖是本發明一實施例提供的電流DAC，D類放大器和驅動級的示意圖；第3圖是本發明一實施例提供的驅動級的示意圖。
在如下描述和權利要求中所使用的特定術語涉及特定的元件。本領域技術人員應該理解的是，電子設備廠商可以給元件以不同的命名。本發明不想以命名來區分元件，而是以功能來區分元件。在後續的描述和權利要求中，術語“包括”是一種開放式限定，其應該理解為“包含但不限於...”。而且，術語“耦接”表示直接或者間接的電連接，該連接可以表示為一直接的電連接，或者表示為通過其他裝置或者連接的一間接的電連接。
本發明提供一種低雜訊電路，其中D類放大器能直接的接收電流DAC產生的電流，以及在驅動級中的功率電晶體的柵極-漏極電容(gate-drain capacitance)是可程式設計的，可以解決先前技術中提及的問題。
請參考第1圖，第1圖是本發明一實施例示出的電路100的示意圖。如第1圖所示，電路100包括數位模組110，電流DAC120，D類放大器130，驅動級 140，參考電流產生器150，共模電壓產生器160，和揚聲器170。在該實施例中，電流DAC120是三電平(tri-level)電流DAC，D類放大器130直接的接收從電流DAC120輸出的電流信號Iout_p和Iout_n，以產生輸出信號Vout_p和Vout_n(電壓輸出)給驅動級140，其中，D類放大器130的輸入端可以直接耦接電流DAC120的輸出端。
在圖1所示出的電路100的操作中，首先，數位模組110產生數位聲頻(audio)信號到電流DAC120，並且電流DAC120接收時脈信號CLK，參考電流產生器150產生的參考電流和數位聲頻信號，以產生兩個電流信號Iout_p和Iout_n。然後，D類放大器130接收電流信號Iout_p和Iout_n，以產生輸出信號Vout_p和Vout_n，並且驅動級140根據D類放大器130的輸出信號Vout_p和Vout_n產生驅動信號SPK_P和SPK_N，以驅動揚聲器170。此外，參考電流產生器150根據至少兩個參考電壓Vrefp和Vrefn(DC電壓)產生參考電流，並且共模電壓產生器160產生共模電壓Vcm給該電流DAC120和D類放大器130，其中，共模電壓Vcm是兩個參考電壓Vrefp和Vrefn的平均電壓(即Vcm=(Vrefn+Vrefp)/2))，該共模電壓Vcm被電流DAC120所使用。
與先前技術中描述的傳統電路相比，第1圖所示實施例在電流DAC120和D類放大器130之間不具有電流到電壓轉換器和可程式設計增益放大器，因此，附加雜訊能夠被減少。此外，因為電流DAC120和驅動級140的供電電壓不相同(驅動級140由供電電壓VDD_SPK和VSS_SPK供電，並且供電電壓VDD_SPK比較大(例如4.5V或者9V)，以支援揚聲器170的較大輸出功率；電流DAC120的供電電壓的值可以與兩個參考電壓Vrefp和Vrefn的值相同)，由於D類放大器130的回饋環路，所以直接的移除電流到電壓轉換器和可程式設計增益 放大器可能引起電流DAC120輸出節點上不合適的DC電壓，以及電流DAC120的淨空(headroom)被減少。它也可以導致電流DAC120的不平衡的PMOS和NMOS輸出阻抗。所以，本發明的主題之一是提供D類放大器130的設計和電流DAC120的共模電壓設置，以解決問題。此外，由於所屬領域具有通常知識者已知電流DAC120的內部電路和參考電壓Vrefp和Vrefn，後續描述將重點集中在D類放大器130的設計上。
請參考第2圖，第2圖示出本發明實施例提供的電流DAC120，D類放大器130和驅動級140。如第2圖所示，D類放大器130具有兩級D類結構，D類放大器130包括第一積分級和第二積分級，其中運算放大器212和214和兩個電容器C11和C12作為第一積分級(integration stage)，運算放大器222和224，兩個電阻器R21和R22，兩個電容器C21和C22作為第二積分級，比較器232和234用於根據第一積分級的輸出和第二積分級的輸出，產生脈衝寬度調製(Pulse Width Modulation,PWM)信號；以及增益放大器(gain amplifier)242和244作為驅動級140以產生驅動信號SPK_P和SPK_N，以及將增益放大器242和244的輸出回饋至電流DAC120輸入間的回饋環路上的電阻器RFB也作為分壓器(voltage divider)，以使D類放大器130的輸入節點具有適當的值。在該實施例中，第一積分級具有偽差分(pseudo-differential)結構，即運算放大器212的第一輸入節點和運算放大器214的第一輸入節點分別的接收SPK輸出回饋電流和DAC輸出電流信號Iout_p和Iout_n，以及運算放大器212的第二輸入節點和運算放大器214的第二輸入節點連接在一起，具有已知的共模電壓；以及第二積分級也具有偽差分結構，即運算放大器222的第一輸入節點和運算放大器224的第一輸入節點分別的接收運算放大器212和214的輸出信號，以及運算放大器222的第二輸入節點和運算放大器224的第二輸入節點連接在一起，具有共模電壓，其中，該共模 電壓與應用到電流DAC120的共模電壓相同。
在第2圖所示實施例中，電流DAC120的共模電壓Vcm能被共模電壓產生器160直接提供，其中Vcm與運算放大器212和運算放大器214的第二輸入節點上虛擬(virtual)接地電壓相同，或者與運算放大器222和運算放大器224的第二輸入節點上的虛擬接地電壓相同。通過讓D類放大器130的輸入共模電壓等於電流DAC120的共模電壓，即使供電電壓VDD_SPK變化，電流DAC120的淨空也將不被影響，並且電流DAC120的輸出阻抗能夠一直保持不變。
在第2圖所示的實施例中，D類放大器130的輸入共模電壓直接的作為電流DAC120的共模電壓Vcm，然而，本發明不限於此。在本發明的其他實施例中，只要根據D類放大器130的輸入共模電壓決定電流DAC120的共模電壓Vcm，電流DAC120的共模電壓Vcm和D類放大器130的輸入共模電壓具有預定的關係，替代設計就落在本發明的範圍內。
第3圖示出本發明實施例提供的驅動級140。在第3圖中，驅動級140包括第一驅動電路和第二驅動電路，第一驅動電路用於接收輸出信號Vout_p,p和Vout_p,n，以產生揚聲器170的驅動信號SPK_P。第二驅動電路用於接收輸出信號Vout_n,p和Vout_n,n，以產生揚聲器170的驅動信號SPK_N，其中，輸出信號Vout_p,p和Vout_p,n從輸出信號Vout_p中產生，以及輸出信號Vout_n,p和Vout_n,n從輸出信號Vout_n中產生，如第1圖所示，以及它們屬於不同的功率域(power domain)。可選的，比較器232的輸出Vout_p耦接驅動PMOS電晶體的DC電平偏移器(DC Level Shifter)和驅動NMOS電晶體的DC電平偏移器，驅動PMOS電晶體的DC電平偏移器的輸出(即Vout_p,p)用於驅動驅動級中的PMOS電 晶體；驅動NMOS電晶體的DC電平偏移器的輸出(即Vout_p,n)用於驅動驅動級中的NMOS電晶體；比較器234也可以有相似的連接關係，在此不再贅述。第一驅動電路包括PMOS MP1，NMOS MN1，第一開關電容電路，和第二開關電容電路，其中第一開關電容電路包括兩個電容器C1和M1和相應的開關SW11和SW12，其中，開關SW11與電容器C1串聯耦接，開關SW12與電容器M1串聯耦接，且串聯耦接的開關SW11與電容器C1與串聯耦接的開關SW12與電容器M1並聯，第二開關電容電路包括兩個電容器C2和M2和相應的開關SW21和SW22，開關SW21與電容器C2串聯耦接，開關SW22與電容器M2串聯耦接，且串聯耦接的開關SW21與電容器C2與串聯耦接的開關SW22與電容器M2並聯。第二驅動電路包括PMOS MP2，NMOS MN2，第三開關電容電路和第四開關電容電路，其中第三開關電容電路包括兩個電容器C3和M3和相應的開關SW31和SW32，開關SW31與電容器C3串聯耦接，開關SW32與電容器M3串聯耦接，且串聯耦接的開關SW31與電容器C3與串聯耦接的開關SW32與電容器M3並聯；第四開關電容電路包括兩個電容器C4和M4和相應的開關SW41和SW42，開關SW41與電容器C4串聯耦接，開關SW42與電容器M4串聯耦接，且串聯耦接的開關SW41與電容器C4與串聯耦接的開關SW42與電容器M4並聯。此外，第3圖中示出的“Cgd1”是PMOS MP1的寄生電容，“Cgd2”是NMOS MN1的寄生電容，其中，寄生電容可以是柵極-漏極電容，其隨著柵極、漏極的信號不同而改變。
開關SW11,SW12,SW21,SW22,SW31,SW32,SW41和SW42能夠根據數位控制信號被導通(turn on)或者關斷(turn off)，以使得PMOS MP1和PMOS MP2和NMOS MN1和NMOS MN2具有適當的柵極-漏極電容(gate-drain capacitance)以獲得理想的轉換速率。例如，假定輸出信號Vout_p,p從0V到10V，PMOS MP1的寄生電容Cgd1是900fF，以及驅動電流是5mA，驅動級140的驅動 信號SPK_P從1V到9V的轉換時間大約1.44ns，這是非常快的，從而引起嚴重的EMI。所以，開關SW11和/或SW12可以被導通來增加PMOS MP1的柵極-漏極電容，以增加轉換時間，降低EMI。
通過使用驅動級140的PMOS/NMOS的可程式設計柵極-漏極電容，可以控制驅動信號的轉換速率以具有適當的設置，並且效率和EMI問題之間的折衷能更靈活。
簡要總結，在本發明的實施例中，D類放大器可以設計成直接從三電平電流DAC接收輸出電流，以減小在小信號輸入處的雜訊，並且將傳統的電流DAC和D類放大器之間的電流-電壓轉換器和可程式設計增益放大器去除，以減少額外的電路雜訊。此外，在驅動級中提供功率電晶體的可程式設計柵極-漏極電容，以具有適當的轉換速率設置。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬領域具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，因此本發明的保護範圍當以所附申請專利範圍為准。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (14)

  1. 一種低雜訊電路，其包括：電流數位至類比轉換器，用於接收數位信號，以產生電流信號；D類放大器，與所述電流數位至類比轉換器耦接，用於從所述電流數位至類比轉換器接收所述電流信號，並且放大所述電流信號，以產生輸出信號；以及驅動級，與所述D類放大器耦接，用於根據所述D類放大器的輸出信號產生驅動信號，所述驅動級中電晶體的柵極-漏極電容是可程式設計的。
  2. 如申請專利範圍第1項所述的低雜訊電路，其中，所述D類放大器是具有積分級的偽差分放大器，被應用到偽差分放大器中的共模電壓作為所述電流數位至類比轉換器的共模電壓。
  3. 如申請專利範圍第1項所述的低雜訊電路，進一步包括：共模電壓產生器，與所述電流數位至類比轉換器和所述D類放大器耦接，用於產生共模電壓至所述電流數位至類比轉換器和所述D類放大器。
  4. 如申請專利範圍第3項所述的低雜訊電路，所述D類放大器具有偽差分積分級，以及所述共模電壓產生器根據所述電流數位至類比轉換器的參考電壓的平均電壓或者共模電壓，產生待輸出到所述電流數位至類比轉換器和所述D類放大器的所述共模電壓。
  5. 如申請專利範圍第1項所述的低雜訊電路，其中，所述電流信號包括第一電流信號和第二電流信號，所述D類放大器包括： 偽差分積分級，所述偽差分積分級包括第一運算放大器和第二運算放大器，其中，所述第一運算放大器的第一節點用於接收所述第一電流信號，所述第二運算放大器的第一節點用於接收所述第二電流信號，以及所述第一運算放大器的第二節點與所述第二運算放大器的第二節點耦接。
  6. 如申請專利範圍第5項所述的低雜訊電路，其中，所述電流數位至類比轉換器的共模電壓是所述第一運算放大器的第二節點和所述第二運算放大器的第二節點上的DC電壓。
  7. 如申請專利範圍第5項所述的低雜訊電路，進一步包括：共模電壓產生器，與所述電流數位至類比轉換器和D類放大器耦接，用於產生共模電壓；所述電流數位至類比轉換器，所述第一運算放大器的第二節點和所述第二運算放大器的第二節點接收所述共模電壓。
  8. 如申請專利範圍第1項所述的低雜訊電路，其中，D類放大器的輸入端與所述電流數位至類比轉換器的輸出端直接耦接。
  9. 如申請專利範圍第1項所述的低雜訊電路，其中，所述驅動級包括：PMOS，其中所述PMOS的柵極接收所述D類放大器的輸出信號，所述PMOS的源極耦接供電電壓，以及所述PMOS的漏極與所述驅動級的輸出節點耦接；第一開關電容電路，耦接在所述PMOS的柵極和所述PMOS的漏極之間，用於提供第一柵極-漏極電容，所述第一柵極-漏極電容是可程式設計的；NMOS，其中所述NMOS的柵極接收D類放大器的輸出信號，所述NMOS 的源極耦接接地電壓，以及所述NMOS的漏極耦接所述驅動級的輸出節點；以及第二開關電容電路，耦接在所述NMOS的柵極和所述NMOS的漏極之間，用於提供第二柵極-漏極電容，所述第二柵極-漏極電容是可程式設計的。
  10. 一種電路，包括：數位至類比轉換器，用於接收數位信號，以產生類比信號；以及放大器，與所述數位至類比轉換器耦接，用於根據所述類比信號產生輸出信號；以及驅動級，與所述放大器耦接，用於根據所述放大器的輸出信號，產生驅動信號，其中，所述驅動級中的電晶體的柵極-漏極電容是可程式設計的。
  11. 如申請專利範圍第10項所述的電路，其中，所述放大器是D類放大器，所述驅動級包括：PMOS，其中所述PMOS的柵極接收所述D類放大器的輸出信號，所述PMOS的源極耦接供電電壓，以及所述PMOS的漏極與所述驅動級的輸出節點耦接；第一開關電容電路，耦接在所述PMOS的柵極和所述PMOS的漏極之間，用於提供第一柵極-漏極電容，所述第一柵極-漏極電容是可程式設計的；NMOS，其中所述NMOS的柵極接收所述D類放大器的輸出信號，所述NMOS的源極耦接接地電壓，以及所述NMOS的漏極耦接所述驅動級的輸出節點；以及第二開關電容電路，耦接在所述NMOS的柵極和所述NMOS的漏極之間，用於提供第二柵極-漏極電容，所述第二柵極-漏極電容是可程式設計的。
  12. 一種電路，包括：數位至類比轉換器，用於接收數位信號，以產生類比信號；放大器，與所述數位至類比轉換器耦接，用於根據所述類比信號產生輸出信號；共模電壓產生器，與所述數位至類比轉換器和所述放大器耦接，用於產生共模電壓並輸出給所述數位至類比轉換器和所述放大器；以及驅動級，與所述放大器耦接，用於根據所述放大器的輸出信號產生驅動信號，所述驅動級中電晶體的柵極-漏極電容是可程式設計的。
  13. 如申請專利範圍第12項所述的電路，其中，所述共模電壓產生器根據所述數位至類比轉換器的參考電壓的平均電壓或者所述數位至類比轉換器的參考電壓的共模電壓，產生待輸出給所述數位至類比轉換器和所述放大器的所述共模電壓。
  14. 如申請專利範圍第12項所述的電路，其中，所述放大器具有偽差分積分級，所述放大器中的偽差分積分級接收所述共模電壓。
TW106123602A 2016-07-15 2017-07-14 低雜訊電路 TWI640168B (zh)

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