CN105281683B - 具有混合信号反馈控制的d类放大器 - Google Patents

Abstract

本发明提供了一种D类放大器，包括：模拟‑数字转换器(ADC)、数字滤波器、数字脉宽调制(PWM)单元、预驱动单元和输出驱动器。ADC被配置为：接收输入信号和一个或多个反馈信号，以及生成第一数字信号。数字滤波器、数字PWM单元和预驱动单元被配置为基于第一数字信号生成控制信号。输出驱动器被配置为基于控制信号生成输出信号。第一反馈通路被限定为从输出驱动器的第一输出节点至ADC的第一输入节点，并且第二反馈通路被限定为从输出驱动器的第二输出节点至ADC的第二输入节点。第一和第二反馈通路不包括低通滤波器件。本发明还提供了一种形成D类放大器的方法。

Description

具有混合信号反馈控制的D类放大器

技术领域

本发明总体涉及放大器，更具体地，涉及D类放大器。

背景技术

放大器的分类是基于某些操作特性。与A类、B类、或AB类放大器相比，D类放大器使用晶体管的开关模式调节功率输出。对于多种应用而言，优选D类放大器，这是因为选通信号的完全“打开”或完全“关闭”特性保证了电路的驱动器部分非常省电。由于高效和低散热特性，D类放大器经常被用作低频放大器。示例低频放大器的应用是音频放大器。

在一些应用中，使用模拟输入D类放大器；然而，他们需要高精度模拟部件，并且通常需要复杂的模拟控制。然而，以目前一些半导体制造工艺，难以可靠地制造具有足够精度的在一些模拟输入D类放大器应用中所需的模拟部件，诸如，其中的模拟积分器和斜坡发生器。

发明内容

根据本发明的一个方面，提供了一种D类放大器，包括：模拟-数字转换器(ADC)，具有第一输入节点，该ADC被配置为：在ADC的第一输入节点处接收第一模拟输入信号和第一反馈信号，和基于第一模拟输入信号和第一反馈信号生成第一数字信号；数字滤波器，被配置为基于第一数字信号生成第二数字信号；数字脉宽调制(PWM)单元，被配置为基于第二数字信号生成第一PWM信号；第一预驱动单元，被配置为基于第一PWM信号生成第一组控制信号；第一输出驱动器，具有输出节点，第一输出驱动器被配置为基于第一组控制信号在第一输出驱动器的输出节点处生成第一输出信号；以及第一反馈单元，被配置为基于第一输出信号生成第一反馈信号，第一反馈通路被限定为从第一输出驱动器的输出节点通过第一反馈单元至ADC的第一输入节点，并且第一反馈通路不包括截止频率低于ADC的采样频率的低通滤波器件。

优选地，ADC、数字滤波器、第一预驱动单元和第一反馈单元以第一反馈通路用作相对于第一模拟输入信号的负反馈通路的方式配置。

优选地，第一反馈单元包括被配置为分压器的电阻网络。

优选地，ADC是连续时间ADC。

优选地，第一模拟输入信号具有介于零频率至预定频率的范围内的信号带宽；以及ADC的采样频率不小于预定频率的预定倍数，预定倍数至少为2。

优选地，预定倍数为64、128或256。

优选地，数字滤波器包括位于补偿滤波器前面的环路滤波器。

优选地，ADC还包括第二输入节点，并且ADC还被配置为：在ADC的第二输入节点处接收第二模拟输入信号和第二反馈信号，和基于第一模拟输入信号、第一反馈信号、第二模拟输入信号和第二反馈信号生成第一数字信号；数字PWM单元还被配置为基于第二数字信号生成第二PWM信号；以及D类放大器还包括：第二预驱动单元，被配置为基于第二PWM信号生成第二组控制信号；第二输出驱动器，具有输出节点，第二输出驱动器被配置为基于第二组控制信号在第二输出驱动器的输出节点处生成第二输出信号；和第二反馈单元，被配置为基于第二输出信号生成第二反馈信号，第二反馈通路被限定为从第二输出驱动器的输出节点通过第二反馈单元至ADC的第二输入节点，并且第二反馈通路不包括截止频率低于ADC的采样频率的低通滤波器件。

优选地，ADC、数字滤波器、第二预驱动单元和第二反馈单元以第二反馈通路用作相对于第二模拟输入信号的负反馈通路的方式配置。

优选地，第二反馈单元包括被配置为分压器的电阻网络。

优选地，ADC是Σ-Δ连续时间ADC。

优选地，ADC包括：第一集成级，包括输入节点和输出节点，第一集成级的输入节点与ADC的第一输入节点和第二输入节点连接；第二集成级，包括输入节点和输出节点，第二集成级的输入节点与第一集成级的输出节点连接；数字转换器，包括输入节点和一个或多个输出节点，数字转换器的输入节点与第二集成级的输出节点连接，并且一个或多个输出节点被配置为承载第一数字信号；以及一个或多个数字-模拟转换器(DAC)，被配置为基于第一数字信号在第一集成级的输入节点和第二集成级的输入节点处生成反馈信号。

优选地，一个或多个DAC包括：电流驱动型DAC，并且电流驱动型DAC包括：第一输出节点；第二输出节点；控制单元，被配置为基于第二数字信号生成第三组控制信号；以及电流单元，包括：第一电流源，被配置为将第一电流注入电流驱动型DAC的第一输出节点或电流驱动型DAC的第二输出节点；第二电流源，被配置为从电流驱动型DAC的第一输出节点或电流驱动型DAC的第二输出节点提取第二电流；和一组开关，被配置为根据第三组控制信号将第一电流源或第二电流源选择性地与电流驱动型DAC的第一输出节点或电流驱动型DAC的第二输出节点电连接。

根据本发明的另一方面，提供了一种电路，包括：模拟-数字转换器(ADC)，具有非反相输入节点、反相输入节点和N位数字输出端口，N是正整数；数字滤波器，具有输入端口和输出端口，数字滤波器的输入端口连接至ADC的输出端口；数字脉宽调制(PWM)单元，具有输入端口、第一PWM输出节点和第二PWM输出节点，数字PWM单元的输入端口连接至数字滤波器的输出端口；第一预驱动单元，包括输入节点、第一输出节点和第二输出节点，第一预驱动单元的输入节点连接至第一PWM输出节点；第一D类输出驱动器，具有第一输入节点、第二输入节点和输出节点，第一D类输出驱动器的第一输入节点连接至第一预驱动单元的第一输出节点，第一D类输出驱动器的第二输入节点连接至第一预驱动单元的第二输出节点；第一电阻网络，具有第一节点和第二节点，第一电阻网络的第一节点连接至第一D类输出驱动器的输出节点，而第一电阻网络的第二节点连接至ADC的非反相输入节点，第一反馈通路被限定为从第一D类输出驱动器的输出节点通过第一电阻网络至ADC的非反相输入节点，并且第一反馈通路不包括截止频率低于ADC的采样频率的低通滤波器件；第二预驱动单元，包括输入节点、第一输出节点和第二输出节点，第二预驱动单元的输入节点连接至第二PWM输出节点；第二D类输出驱动器，具有第一输入节点、第二个输入节点和输出节点，第二D类输出驱动器的第一输入节点连接至第二预驱动单元的第一输出节点，第二D类输出驱动器的第二输入节点连接至第二预驱动单元的第二输出节点；以及第二电阻网络，具有第一节点和第二节点，第二电阻网络的第一节点连接至第二D类输出驱动器的输出节点，而第二电阻网络的第二节点连接至ADC的反相输入节点，第二反馈通路被限定为从第二D类输出驱动器的输出节点通过第二电阻网络至ADC的反相输入节点，并且第二反馈通路不包括截止频率低于ADC的采样频率的低通滤波器件。

优选地，ADC是Σ-Δ连续时间ADC。

优选地，该电路还包括：第一电源节点，具有第一电源电压电平；第一参考节点，具有第一参考接地电平；第二电源节点，具有第二电源电压电平，第二电源电压电平大于第一电源电压电平；以及第二参考节点，具有第二参考接地电平，第二参考接地电平与第一参考接地电平基本相同，其中，数字滤波器和数字PWM单元电连接在第一电源节点和第一参考节点之间；和第一D类输出驱动器和第二D类输出驱动器电连接在第二电源节点和第二参考节点之间。

优选地，ADC被配置为通过非反相输入节点和反相输入节点接收一对差分模拟信号；一对差分模拟信号具有介于零频率至预定频率的范围内的信号带宽；以及ADC还被配置为接收具有采样频率的时钟信号，采样频率不小于预定频率的预定倍数，并且预定倍数至少为2。

优选地，预定倍数为64、128或256。

根据本发明的又一方面，提供了一种方法，包括：基于第一模拟输入信号和第一反馈信号，由模拟-数字转换器(ADC)生成第一数字信号；基于第一数字信号，由数字滤波器生成第二数字信号；基于第二数字信号生成第一PWM信号；基于第一PWM信号生成第一组控制信号；基于第一组控制信号由第一D类输出驱动器生成第一输出信号；基于将第一输出信号缩放预定比率生成第一反馈信号；以及将第一反馈信号与ADC连接，在不执行低通滤波操作的条件下，执行生成第一反馈信号和连接第一反馈信号，低通滤波操作的截止频率低于ADC的采样频率。

优选地，还基于第二模拟输入信号和第二反馈信号执行产生第一数字信号；并且该方法还包括：基于第二数字信号生成第二PWM信号；基于第二PWM信号生成第二组控制信号；基于第二组控制信号，由第二D类输出驱动器生成第二输出信号；基于将第二输出信号缩放预定比率生成第二反馈信号；以及将第二反馈信号与ADC连接，在不执行低通滤波操作的条件下，执行生成第二反馈信号和连接第二反馈信号，低通滤波操作的截止频率低于ADC的采样频率。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据一些实施例的D类放大器的电路图；

图2是根据一些实施例的D类放大器的Z-域框图；

图3是根据一些实施例的可用于D类放大器的连续时间Σ-Δ模拟-数字转换器(ADC)的电路图。

图4是根据一些实施例的可用于连续时间Σ-ΔADC的数字-模拟转换器(DAC)的电路图。

图5是根据一些实施例操作D类放大器的方法的流程图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

在一些实施例中，D类放大器具有模拟-数字转换器(ADC)，模拟-数字转换器(ADC)允许在数字域中执行D类放大器的信号处理操作。在至少一些实施例中，主要在数字域中执行信号处理操作。D类放大器具有不包含低通滤波器件的反馈通路，低通滤波器件具有比ADC的采样频率更低的截止频率。另外，在一些实施例中，ADC是连续时间ADC。因此，在至少一些实施例中，减少或消除了对D类放大器中精确模拟电路的需要。

图1是根据一些实施例的D类放大器100的电路图。D类放大器100包括模拟-数字转换器(ADC)110、连接至ADC 110的数字滤波器120、、连接至数字滤波器120的数字脉宽调制(PWM)单元130、连接至数字PWM单元130的第一预驱动单元140A和第二预驱动单元140B、连接至预驱动单元140A的第一D类输出驱动器150A以及连接至预驱动单元140B的第二D类输出驱动器150B。D类放大器100还包括连接在ADC 110和D类输出驱动器150A之间的第一反馈单元160A、连接在ADC 110和D类输出驱动器150B之间的第二反馈单元160B、连接至ADC 110以接收非反相模拟信号V_INP的耦合电阻器件172A、连接至ADC 110以接收反相模拟信号V_INN的耦合电阻器件172B、位于ADC 110和反馈单元160A之间的耦合电阻器件174A、以及位于ADC 110和反馈单元160B之间的耦合电阻器件174B。D类输出驱动器150A和D类输出驱动器150B的输出可用于驱动负载180，负载180不是D类放大器100的部分。

ADC 110具有非反相输入节点112A、反相输入节点112B和数字输出端口114。ADC110通过耦合电阻器件172A在非反相输入节点112A处接收非反相模拟输入信号V_INP；并且ADC 110通过耦合电阻器件172B在反相输入节点112B处接收反相模拟输入信号V_INN。另外，ADC 110通过耦合电阻器件174A在非反相输入节点112A处接收反相反馈信号V_FBN；并且ADC110通过耦合电阻器件174B在反相输入节点112B处接收非反相反馈信号V_FBP。反馈信号V_FBN和V_FBP由反馈单元160A和160B生成。ADC 110基于信号V_INP、V_INN V_FBP和V_FBN在数字输出端口114处生成第一数字信号(由z域表达式x(z)表示)。数字输出端口114是N位端口，其中N是正整数。因此，当N等于1时，第一数字信号x(z)是指端口114的单个节点上的信号，或当N等于或大于2时，是指端口114的N个节点上的信号的集合。

ADC 110还包括被配置为接收时钟信号CLK的时钟节点116。时钟信号CLK可用作ADC 110的采样时钟并且具有采样频率fs。在一些实施例中，输入模拟信号V_INP和V_INN具有介于零频率至预定频率f_BW的范围内的信号带宽，并且采样频率fs不小于预定频率f_BW的预定倍数。在一些实施例中，该预定倍数至少为2。在一些实施例中，该预定倍数为64、128或256。在一些实施例中，D类放大器100可用于处理人类可听的音频信号。因此，预定频率f_BW介于从8kHz至20kHz的范围内。

在一些实施例中，ADC 110是连续时间ADC。在一些实施例中，ADC110是连续时间Σ-ΔADC。在一些实施例中，ADC 110是离散时间ADC。

在ADC 110是离散时间ADC的一些实施例中，将附加的抗混叠滤波器设置在ADC110之前。在一些实施例中，连续时间ADC具有固有的抗混叠特性，因此使用具有连续时间ADC的D类放大器100适合于在没有额外的抗混叠滤波器的条件下实施。另外，与具有开关电容实施方式的离散时间ADC相比，使用连续时间ADC进一步消除了与开关电容实施方式相关的噪声重叠问题。

在具有开关电容实施方式的离散时间ADC中，采样时钟频率受运算放大器解决需求限制，并且限制为运算放大器的单位增益频率的约20％。在连续时间ADC的一些实施例中，连续时间ADC的采样时钟频率受其中的数字转换器的再生时间和反馈数字-模拟转换器(DAC)的更新速率限制。因此，在一些应用中，连续时间ADC适用于以更高的采样时钟频率(其是约2至4倍以上)运行，从而获得比具有开关电容实施方式的离散时间ADC更大的信号带宽。

D类放大器100还包括一个模拟电源节点192和模拟参考节点(例如，图4中的节点444)。模拟电源节点192被配置为具有模拟电源电压电平AVDD，而模拟参考节点被配置为具有模拟参考接地电平。模拟电源节点192和模拟参考节点限定了模拟电源域。ADC 110电连接在模拟电源节点192和模拟参考节点之间，并且由模拟电源域供电。

数字滤波器120包括输入端口122和输出端口124。在一些实施例中，输入端口122和输出端口124也是N位端口。输入端口122电连接至ADC110的输出端口114。数字滤波器120被配置为基于第一数字信号x(z)在输出端口124处生成第二数字信号(由z域表达式y(z)表示)。数字滤波器120包括位于补偿滤波器128前面的环路滤波器126。环路滤波器126具有由z域表达式H(z)表示的传递函数并且被配置为在预定频带(诸如，从零频率至预定频率f_BW)内具有高增益，以及将ADC 110的截断误差和其他误差移出预定频带。补偿滤波器128具有由z域表达式D(z)表示的传递函数并且被配置为提高D类放大器100的总传递函数的稳定性。

在一些实施例中，首先基于与D类放大器100的传递函数的大小或增益方面相关的设计需求来确定环路滤波器126的传递函数H(z)。随后，确定补偿滤波器128的传递函数D(z)以引入一个或多个极点或零点来稳定D类放大器100的传递函数。在一些实施例中，环路滤波器126和补偿滤波器128指的是D类放大器100中的两个可分离的电路单元。在一些实施例中，环路滤波器126和补偿滤波器128是关于两个设计步骤的结果的概念单元，但是仍然通过集成电路单元来实现。在一些实施例中，环路滤波器126和补偿滤波器128指的是执行一组DSP指令的数字信号处理(DSP)单元。

数字PWM单元130具有输入端口132、第一输出节点134A、和第二输出节点134B。数字PWM单元130的输入端口132连接至数字滤波器120的输出端口124并且被配置为接收第二数字信号y(z)。数字PWM单元130进一步被配置为基于第二数字信号y(z)在输出节点134A处生成第一PWM信号以及在输出节点134B处生成第二PWM信号。在一些实施例中，第一PWM信号和第二PWM信号在逻辑上彼此互补。在一些实施例中，只生成第一PWM信号和第二PWM信号中的一种信号，因此省略了相应的输出节点134A或134B。

D类放大器100进一步包括数字电源节点194和数字参考节点(未示出)。数字电源节点194被配置为具有字电源电压电平DVDD，而数字参考节点被配置为具有数字参考接地电平。数字电源节点194和数字参考节点限定了数字电源域。数字滤波器120和数字PWM单元130电连接在数字电源节点194和数字参考节点之间并且由数字电源域供电。

D类放大器100还包括接口电源节点196和接口参考节点198。接口电源节点196被配置为具有接口电源电压电平VBAT，而接口参考节点被配置为具有接口参考接地电平GND。接口电源节点196和接口参考节点198限定了接口电源域。在一些实施例中，接口电源电压电平VBAT基本上是D类放大器100中的电池电压电平。

在一些实施例中，模拟参考节点、数字参考节点和接口参考节点198被配置为承载基本相同的电压电平。在一些实施例中，模拟参考节点、数字参考节点和接口参考节点198通过一个或多个静电放电(ESD)保护电路彼此电连接。

预驱动单元140A具有输入节点142A、第一输出节点144A以及第二输出节点146A。输入节点142A连接至PWM输出节点134A。预驱动单元140A被配置为基于通过输入节点142A的来自数字PWM单元130的PWM信号在输出节点144A和146A处生成一组控制信号。

D类输出驱动器150A包括第一输入节点152A、第二输入节点154A以及输出节点156A。输入节点152A连接至输出节点144A，而输入节点154A连接至输出节点146A。D类输出驱动器150A被配置为基于输入节点152A和154A上的一组控制信号在输出节点156A处生成第一输出信号V_OUTN。

D类输出驱动器150A进一步包括P型晶体管157A和N型晶体管158A。P型晶体管157A具有连接至电源节点196的源极、连接至输出节点156A的漏极和连接至输入节点152A的栅极。N型晶体管158A具有连接至参考节点198的源极、连接至输出节点156A的漏极和连接至输入节点154A的栅极。在一些实施例中，在输出节点144A和146A处的该组控制信号被配置为根据节点142A处的PWM信号使晶体管157A和158A中的一个导通。因此，输出信号V_OUTN也是在高电压电平(等于接口电源电压电平VBAT)和低电压电平(等于接口参考接地电平GND)之间切换的PWM信号。在一些实施例中，在输出节点144A和146A处的该组控制信号的生成方式为不使晶体管157A和158A同时导通。

以类似于预驱动单元140A和D类输出驱动器150A的方式布置和操作预驱动单元140B和D类输出驱动器150B。预驱动单元140B和D类输出驱动器150B中的与预驱动单元140A和D类输出驱动器150A中的部件相同或类似的部件被赋予相同的参考标号，除了将符号“A”替换为符号“B”之外。因此，省略了它们的具体描述。此外，D类输出驱动器150B被配置为基于输入节点152B和154B上的一组控制信号在输出节点156B处生成第二输出信号V_OUTP。因此，输出信号V_OUTP也是在高电压电平(等于接口电源电压电平VBAT)和低电压电平(等于接口参考接地电平GND)之间切换的PWM信号。

输出信号V_OUTP和V_OUTN与负载180电连接，并且可用于驱动负载180。在一些实施例中，负载180包括扬声器。在一些实施例中，负载180进一步包括低通滤波器。

反馈单元160A包括用作分压器的电阻网络。反馈单元160A包括反馈电压节点162A、第一反馈电阻器件164A以及第二电阻器件166A。第一反馈电阻器件164A连接在输出节点156A和反馈电压节点162A之间。第二反馈电阻器件166A连接反馈电压节点162A和接口参考节点198之间。反馈单元160A被配置为基于输出信号V_OUTN生成反相反馈信号V_FBN。在一些实施例中，如果电阻器件164A具有电阻值R₁，电阻器件166A具有电阻值R₂，则增益因数G限定为：

G＝R₂/(R₁+R₂)。

因此，反相反馈信号V_FBN是在高电压电平(等于G·VBAT)和低电压电平(等于接口参考接地电平GND)之间切换的PWM信号。在一些实施例中，增益因数G小于1。在一些实施例中，增益因数G介于从0.3到0.7的范围内。在一些实施例中，增益因数G是0.4。

此外，反馈通路被限定为从输出节点156A通过反馈单元160A和耦合电阻器件174A至输入节点112A。在一些实施例中，反馈通路不包括截止频率低于ADC的采样频率f_s的低通滤波器件。在一些实施例中，除了伴随反馈通路中的电部件的寄生电容之外，没有更多的电容器件，诸如，与反馈通路电连接的金属氧化物半导体(MOS)电容器、金属-绝缘体-金属(MIM)电容器或位于包含D类放大器100的集成电路芯片外部的电容器。

结果，在不大于采样频率fs的频带内，反馈通路仅通过电阻网络将输出信号V_OUTN缩放(scales)为ADC 110可接受的电压电平，而不需要任何额外的模拟电路分析或用于可储能器件(诸如电容器件或电感器件)的任何额外的区域。主要在数字域中执行信号处理操作，并且降低了或消除了对精确模拟电路的需要。D类放大器100的环路特性主要由数字滤波器120确定，其中，增益、极点和零点适合于由数字域中的一阶、二阶或更高阶的环路执行，而没有模拟电路的限制，诸如，对工艺变化的易损性、噪音和受限的可实现的增益。在一些实施例中，D类放大器100的带内环路增益适合于实现任意高(例如，＞60dB)以有效地抑制由ADC 110和数字PWM单元130导致的噪音和输出驱动器的非线性，并获得足够的电源抑制(PSR)。

以类似于反馈单元160A和耦合电阻器件174A的方式布置和操作反馈单元160B和耦合电阻器件174B。反馈单元160B中的与反馈单元160A中的部件相同或类似的部件被赋予相同的参考标号，除了将符号“A”替换为符号“B”之外。因此，省略了它们的具体描述。

D类放大器100具有可用于处理一对差分模拟信号的差模结构。

因此，ADC 110被配置为接收一对差分模拟信号，诸如，非反相模拟信号V_INP和反相模拟信号V_INN，并输出一对输出信号V_OUTP和V_OUTN。在一些实施例中，D类放大器100是可修改的以具有单端模式配置来处理单端模拟信号。在这样的实施例中，ADC 110被配置为接收参考信号和模拟信号，诸如，模拟信号V_INP和V_INN中的一种。仅生成输出信号V_OUTP和V_OUTN中的一种，并且省略了相应的预驱动单元140A/140B、输出驱动器150A/150B、反馈单元160A/160B、耦合电阻器件174A/174B、和/或耦合电阻器件172A/172B。因此，在一些实施例中，负载180由输出信号和另一个参考信号驱动。

图2是根据一些实施例的D类放大器的Z域框图200。Z域框图200示出了D类放大器(诸如D类放大器100)中的各个信号和各个部件的传递函数。

Z域框图200包括第一求和节点210、ADC传递函数块220，环路滤波器传递函数块230、补偿滤波器传递函数块240、第二求和节点250和反馈块260。

求和节点210将输入信号和反馈信号的反相结合并因此生成误差信号，其中输入信号具有z域表达式In(z)，反馈信号的反相具有z域表达式Fb(z)，误差信号具有z域表达式e(z)。输入信号In(z)与输入信号V_INP和V_INN的z域表达式相对应。ADC传递函数块220与图1中的ADC110的操作相对应，其将误差信号e(z)转换为数字信号x(z)。ADC传递函数块220引入了量化误差q(z)，其由噪声传递函数NTF(z)进一步处理。换句话说，数字信号x(z)满足以下方程式：

x(z)＝e(z)+q(z)NTF(z)。

在一些实施例中，NTF(z)满足以下方程式：

NTF(z)＝(1-z^-1)^M，其中M是正整数。

环路滤波器传递函数块230与环路滤波器126相对应并且具有传递函数H(z)。补偿滤波器传递函数块240与补偿滤波器128相对应并且具有传递函数D(z)。环路滤波器传递函数块230和补偿滤波器传递函数块240将数字信号x(z)转换成数字y(z)，其满足下列方程式：

y(z)＝x(z)H(z)D(z)。

在一些实施例中，H(z)满足以下方程式：

其中G₁是一个正实数。

在一些实施例中，D(z)具有等效的拉普拉斯变换函数D(s)，满足下列方程式：

其中G₂是一个正实数，z₁在拉普拉斯域中为零点，并且P₁和P₂在拉普拉斯域中为极点。

求和节点250将数字信号y(z)和PWM误差信号p(z)结合以成为输出信号Out(z)。PWM误差信号p(z)与由数字PWM单元130引入的量化误差和/或由预驱动单元140A/140B和D类输出驱动器150A/150B引起的其他误差相对应。输出信号Out(z)与输出信号V_OUTP和V_OUTN的Z域表达式相对应。因此，求和节点250与数字PWM单元130、预驱动单元140A/140B或D类输出驱动器150A/150B相对应。

反馈块260具有增益因数G。反馈块260与反馈单元160A/160B相对应。在一些实施例中，增益因数G和电阻器件166A或166B的电阻值与电阻器件164A和166A或电阻器件164B和166B的总电阻值的比率相对应。例如，如果电阻器件164A或164B具有电阻值R₁，电阻器件166A或166B具有电阻值R₂，则增益因数G满足以下方程式：

G＝R₂/(R₁+R₂)。

因此，总传递函数为：

图3是根据一些实施例的可用于D类放大器的连续时间Σ-ΔADC 300(诸如，D类放大器100中的ADC 110)的电路图。ADC 300包括第一集成级310、第二集成级320、连接集成级310和320的耦合电阻器件332和334、连接至第二集成级320的数字转换器330、连接至第一集成级310的第一数字-模拟转换器DAC 350以及连接至第二集成级320的第二DAC360。此外，ADC 300包括第一输入节点372A、第二输入节点372B、输出节点374和时钟节点376。在一些实施例中，当ADC 300用作图1中的ADC110时，第一输入节点372A对应于节点112A，第二输入节点372B对应于节点112B，输出节点374对应于端口114，而时钟节点376对应于节点116。

第一集成级310包括运算放大器312、第一电容器件314A和第二电容器件314B。运算放大器312包括反相输入节点316A、非反相输入节点316B、非反相输出节点318A和反相输出节点318B。第一电容器件314A连接在输入节点316A和输出节点318A之间。第二电容器件314B连接在输入节点316B和输出节点318B之间。输入节点316A连接至节点372A，而输入节点316B连接至节点372B。

第二集成级320包括运算放大器322、第三电容器件324A和第四电容器件324B。运算放大器322包括反相输入节点326A、非反相输入节点326B、非反相输出节点328A和反相输出节点328B。第三电容器件324A连接在输入节点326A和输出节点328A之间。第四电容器件324B连接在输入节点326B和输出节点328B之间。输入节点326A通过耦合电阻器件332连接至节点316A，而输入节点326B通过耦合电阻器件334连接至节点316B。

数字转换器340包括反相输入节点342A、非反相输入节点342B和输出节点344。输入节点342A连接至输出节点328A，而输入节点342B连接至输出节点328B。输出节点344连接至输出节点374。数字转换器340是一位数字转换器。在一些实施例中，数字转换器340包括比较器。在一些实施例中，数字转换器340是多位数字转换器。

第一DAC 350被配置为基于输出节点处344处的数字信号在第一集成级310的输入节点316A和316B处生成第一组反馈信号。第二DAC 360被配置为基于输出节点处344处的数字信号在第二集成级320的输入节点326A和326B处生成第二组反馈信号。在一些实施例中，只有一个DAC用于将反馈信号提供给集成级310和320。在一些实施例中，两个以上的DAC和相应的逻辑电路用于将反馈信号提供给集成级310和320。

图4是根据一些实施例的可用于连续时间Σ-ΔADC的数字-模拟转换器(DAC)400(诸如，ADC 300中的DAC 350或360)的电路图。DAC 400是电流驱动型DAC，并且包括偏置单元410、控制单元420以及连接至偏置单元410和控制单元420的电流单元430。DAC 400进一步包括模拟电源节点442、模拟参考节点444、输入节点452以及输出节点454和456。在一些实施例中，模拟电源节点442对应于图1中的模拟电源节点192并且被配置为具有模拟电源电压电平AVDD，而模拟参考节点444被配置为具有模拟参考接地电平。DAC 400被配置为响应于输入节点452处的逻辑值通过输出节点454和456将输出电流信号提供给相应的集成级，诸如，集成级310或320。

偏置单元410包括运算放大器412、P型晶体管413和414、偏置电阻器件415和N型晶体管416。运算放大器412具有用于接收参考电压电平V_REF的反相输入端、连接至节点417的非反相输入端、以及连接至节点418的输出端，节点418连接至P型晶体管413的栅极。P型晶体管413进一步连接在节点442和节点417之间，而偏置电阻器件415连接在节点417和节点444之间。

P型晶体管414连接在节点442和节点419之间，并且P型晶体管414的栅极连接至节点418。N型晶体管416连接在节点419和节点444之间，并且N型晶体管416的栅极和漏极连接至节点419。

运算放大器412被配置为将节点417设置为与参考电压电平V_REF基本相同的电压电平。因此，参考电流级I_REF由节点417处的电压电平与偏置电阻器件415的电阻值确定。P型晶体管413因此被迫具有等于参考电流级I_REF的源极至漏极电流级，因此，P型晶体管413的栅极电压(节点418)根据参考电流级I_REF来确定。P型晶体管413和P型晶体管414被配置为电流镜，并且N型晶体管416也因此被迫具有等于参考电流级I_REF的源极至漏极电流级，因此，N型晶体管416的栅极电压(节点419)根据参考电流级I_REF来确定。

控制单元420包括锁存器422和反相器424和426。锁存器422连接至输入节点452和被配置为接收和保持DAC 400所在ADC电路的输出节点的逻辑值，诸如，来自节点344的输出。锁存器422将第一对差分信号输出至反相器424和426以及输出至电流单元430。反相器424和426还生成与第一对差分信号互补的、至电流单元430的第二对差分信号。第一对差分信号和第二对差分信号组成用于控制电流单元430的操作的一组控制信号。

电流单元430包括第一电流源432、第二电流源434、以及一组开关435、436、437和438。第一电流源432包括P型晶体管，该P型晶体管具有连接至节点442的源极、连接至节点418的栅极以及连接至开关435和436的漏极。第一电流源432和晶体管413形成电流镜，并且第一电流源432因此被设定为具有根据参考电流级I_REF确定的源极至漏极电流级。第二电流源434包括N型晶体管，该N型晶体管具有连接至节点444的源极、连接至节点419的栅极以及连接至开关437和438的漏极。第二电流源434和晶体管416形成电流镜，并且第二电流源434因此被设定为具有根据参考电流级I_REF确定的源极至漏极电流级。

开关435、436、437和438被配置为根据来自控制单元420的该组控制信号将第一电流源432或第二电流源434选择性地电连接至第一输出节点454或第二输出节点456。结果，第一电流源432被配置为将电流注入输出节点454和456中的一个，而第二电流源434被配置为从输出节点454和456的另一个节点提取电流。

图5是根据一些实施例操作D类放大器(诸如D类放大器100)的方法500的流程图。应当理解，在图5中描述的方法500之前、期间和/或之后可以执行额外的操作，并且一些其他工艺在本文中可以仅简要描述。

如图1和图5所示，工艺500开始于操作510，其中，基于第一模拟输入信号V_INP、第一反馈信号V_FBN、第二模拟输入信号V_INN以及第二反馈信号V_FBP由ADC 110生成第一数字信号x(z)。然后工艺500继续进行至操作520，其中，基于第一数字信号由数字滤波器120生成第二数字信号y(z)。

在一些实施例中，当D类放大器100具有单端模式结构时，基于第一模拟输入信号V_INP和第一反馈信号V_FBN生成第一数字信号x(z)，而省略了第二模拟输入信号V_INN和第二反馈信号V_FBP。

工艺500继续进行至操作530A和530B。在操作530A中，基于第二数字信号y(z)在节点134A处生成第一PWM信号。在操作530B中，基于第二数字信号y(z)在节点134B处生成第二PWM信号。此外，在操作540A中，基于第一PWM信号由预驱动单元140A生成第一组控制信号。在操作540B中，基于第二PWM信号由预驱动单元140B生成第二组控制信号。

工艺500继续进行至操作550A和550B。在操作550A中，基于第一组控制信号由输出驱动器150A生成第一输出信号V_OUTN。在操作550B中，基于第二组控制信号由输出驱动器150B生成第二输出信号V_OUTP。

然后，工艺500继续进行至操作560A和560B。在操作560A中，基于将第一输出信号V_OUTN缩放预定比率生成第一反馈信号V_FBN。在操作560B中，基于将第二输出信号V_OUTP缩放预定比率生成第二反馈信号V_FBP。在一些实施例中，预定比率由反馈单元160A或160B的电阻网络的电阻值确定。此外，在操作570A中，将第一反馈信号V_FBN与ADC 110连接。在操作570B中，将第二反馈信号V_FBP与ADC 110连接。在不执行低通滤波操作的情况下执行操作560A、560B、570A和570B，低通滤波操作的截止频率低于ADC 110的采样频率。

在一些实施例中，当D类放大器100具有单端模式结构时，省略操作530B、540B、550B、560B和570B。

根据一个实施例，一种D类放大器包括：模拟-数字转换器(ADC)、数字滤波器、数字脉宽调制(PWM)单元、第一预驱动单元、第一输出驱动器和第一反馈单元。ADC具有第一输入节点并且被配置为在ADC的第一输入节点处接收第一模拟输入信号和第一反馈信号，以及基于第一模拟输入信号和第一反馈信号生成第一数字信号。数字滤波器被配置为基于第一数字信号生成第二数字信号。PWM单元被配置为基于第二数字信号生成第一PWM信号。第一预驱动单元被配置为基于第一PWM信号生成第一组控制信号。第一输出驱动器具有输出节点，并且第一输出驱动器被配置为基于第一组控制信号在第一输出驱动器的输出节点处生成第一输出信号。第一反馈单元被配置为基于第一输出信号生成第一反馈信号。第一反馈通路被限定为从第一输出驱动器的输出节点通过第一反馈单元至ADC的第一输入节点，并且第一反馈通路不包括截止频率低于ADC的采样频率的低通滤波器件。

根据另一个实施例，一种电路包括：模拟-数字转换器(ADC)、数字滤波器、数字脉宽调制(PWM)单元、第一预驱动单元、第一D类输出驱动器、第一电阻网络、第二预驱动单元、第二D类输出驱动器和第二电阻网络。ADC具有非反相输入节点、反相输入节点、和N位数字输出端口，其中N是正整数。数字滤波器具有输入端口和输出端口，并且数字滤波器的输入端口连接至ADC的输出端口。数字PWM单元具有输入端口、第一PWM输出节点和第二PWM输出节点。数字PWM单元的输入端口连接至数字滤波器的输出端口。第一预驱动单元包括输入节点、第一输出节点和第二输出节点。第一预驱动单元的输入节点连接至第一PWM输出节点。第一D类输出驱动器具有第一输入节点、第二输入节点和输出节点。第一D类输出驱动器的第一输入节点连接至第一预驱动单元的第一输出节点，而第一D类输出驱动器的第二输入节点连接至第一预驱动单元的第二输出节点。第一电阻网络具有第一节点和第二节点，其中，第一电阻网络的第一节点连接至第一D类输出驱动器的输出节点，而第一电阻网络的第二节点连接至ADC的非反相输入节点。第一反馈通路被限定为从第一D类输出驱动器的输出节点通过第一电阻网络至ADC的非反相输入节点，并且第一反馈通路不包括截止频率低于ADC的采样频率的低通滤波器件。第二预驱动单元包括输入节点、第一输出节点和第二输出节点。第二预驱动单元的输入节点连接至第二PWM输出节点。第二D类输出驱动器具有第一输入节点、第二输入节点和输出节点。第二D类输出驱动器的第一输入节点连接至第二预驱动单元的第一输出节点，而第二D类输出驱动器的第二输入节点连接至第二预驱动单元的第二输出节点。第二电阻网络具有第一节点和第二节点，其中，第二电阻网络的第一节点连接至第二D类输出驱动器的输出节点，而第二电阻网络的第二节点连接至ADC的反相输入节点。第二反馈通路被限定为从第二D类输出驱动器的输出节点通过第二电阻网络至ADC的反相输入节点，并且第二反馈通路不包括截止频率低于ADC的采样频率的低通滤波器件。

根据另一个实施例，一种方法包括：基于第一模拟输入信号和第一反馈信号，由模拟-数字转换器(ADC)生成第一数字信号，以及基于第一数字信号由数字滤波器生成第二数字信号。基于第二数字信号生成第一PWM信号。基于第一PWM信号生成第一组控制信号。基于第一组控制信号由第一D类输出驱动器生成第一输出信号。基于将第一输出信号缩放预定比率由第一D类输出驱动器生成第一反馈信号。将第一反馈信号与ADC连接。在不执行低通滤波操作的条件下，执行生成第一反馈信号和连接第一反馈信号，低通滤波操作的截止频率低于ADC的采样频率。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在本文介绍的实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以对本发明做出多种变化、替换以及改变。

Claims (18)

1.一种D类放大器，包括：

模拟-数字转换器ADC，具有第一输入节点和第二输入节点，所述ADC被配置为：

在所述ADC的第一输入节点处接收第一模拟输入信号和第一反馈信号，

在所述ADC的第二输入节点处接收第二模拟输入信号和第二反馈信号，和

基于所述第一模拟输入信号和所述第一反馈信号、所述第二模拟输入信号和所述第二反馈信号生成第一数字信号；数字滤波器，被配置为基于所述第一数字信号生成第二数字信号；

数字脉宽调制PWM单元，被配置为基于所述第二数字信号生成第一PWM信号；

第一预驱动单元，被配置为基于所述第一PWM信号生成第一组控制信号；

第一输出驱动器，具有输出节点，所述第一输出驱动器被配置为基于所述第一组控制信号在所述第一输出驱动器的输出节点处生成第一输出信号；以及

第一反馈单元，被配置为基于所述第一输出信号生成第一反馈信号，第一反馈通路被限定为从所述第一输出驱动器的输出节点通过所述第一反馈单元至所述ADC的第一输入节点，并且所述第一反馈通路不包括截止频率低于所述ADC的采样频率的低通滤波器件，

所述数字PWM单元还被配置为基于所述第二数字信号生成第二PWM信号；以及

第二预驱动单元，被配置为基于所述第二PWM信号生成第二组控制信号；

第二输出驱动器，具有输出节点，所述第二输出驱动器被配置为基于所述第二组控制信号在所述第二输出驱动器的输出节点处生成第二输出信号；

第二反馈单元，被配置为基于所述第二输出信号生成所述第二反馈信号，第二反馈通路被限定为从所述第二输出驱动器的输出节点通过所述第二反馈单元至所述ADC的第二输入节点，并且所述第二反馈通路不包括截止频率低于所述ADC的采样频率的低通滤波器件。

2.根据权利要求1所述的D类放大器，其中，所述ADC、所述数字滤波器、所述第一预驱动单元和所述第一反馈单元以所述第一反馈通路用作相对于所述第一模拟输入信号的负反馈通路的方式配置。

3.根据权利要求1所述的D类放大器，其中，所述第一反馈单元包括被配置为分压器的电阻网络。

4.根据权利要求1所述的D类放大器，其中，所述ADC是连续时间ADC。

5.根据权利要求1所述的D类放大器，其中，

所述第一模拟输入信号具有介于零频率至预定频率的范围内的信号带宽；以及

所述ADC的采样频率不小于所述预定频率的预定倍数，所述预定倍数至少为2。

6.根据权利要求5所述的D类放大器，其中，所述预定倍数为64、128或256。

7.根据权利要求1所述的D类放大器，其中，所述数字滤波器包括位于补偿滤波器前面的环路滤波器。

8.根据权利要求1所述的D类放大器，其中，所述ADC、所述数字滤波器、所述第二预驱动单元和所述第二反馈单元以所述第二反馈通路用作相对于所述第二模拟输入信号的负反馈通路的方式配置。

9.根据权利要求1所述的D类放大器，其中，所述第二反馈单元包括被配置为分压器的电阻网络。

10.根据权利要求1所述的D类放大器，其中，所述ADC是Σ-Δ连续时间ADC。

11.根据权利要求10所述的D类放大器，其中，所述ADC包括：

第一集成级，包括输入节点和输出节点，所述第一集成级的输入节点与所述ADC的第一输入节点和第二输入节点连接；

第二集成级，包括输入节点和输出节点，所述第二集成级的输入节点与所述第一集成级的输出节点连接；

数字转换器，包括输入节点和一个或多个输出节点，所述数字转换器的输入节点与所述第二集成级的输出节点连接，并且所述一个或多个输出节点被配置为承载所述第一数字信号；以及

一个或多个数字-模拟转换器DAC，被配置为基于所述第一数字信号在所述第一集成级的输入节点和所述第二集成级的输入节点处生成反馈信号。

12.根据权利要求11所述的D类放大器，其中，所述一个或多个DAC包括：电流驱动型DAC，并且所述电流驱动型DAC包括：

第一输出节点；

第二输出节点；

控制单元，被配置为基于所述第二数字信号生成第三组控制信号；以及

电流单元，包括：

第一电流源，被配置为将第一电流注入所述电流驱动型DAC的第一输出节点或所述电流驱动型DAC的第二输出节点；

第二电流源，被配置为从所述电流驱动型DAC的第一输出节点或所述电流驱动型DAC的第二输出节点提取第二电流；和

一组开关，被配置为根据所述第三组控制信号将所述第一电流源或所述第二电流源选择性地与所述电流驱动型DAC的第一输出节点或所述电流驱动型DAC的第二输出节点电连接。

13.一种电路，包括：

模拟-数字转换器ADC，具有非反相输入节点、反相输入节点和N位数字输出端口，N是正整数；

数字滤波器，具有输入端口和输出端口，所述数字滤波器的输入端口连接至所述ADC的输出端口；

数字脉宽调制PWM单元，具有输入端口、第一PWM输出节点和第二PWM输出节点，所述数字PWM单元的输入端口连接至所述数字滤波器的输出端口；

第一预驱动单元，包括输入节点、第一输出节点和第二输出节点，所述第一预驱动单元的输入节点连接至所述第一PWM输出节点；

第一D类输出驱动器，具有第一输入节点、第二输入节点和输出节点，所述第一D类输出驱动器的第一输入节点连接至所述第一预驱动单元的第一输出节点，所述第一D类输出驱动器的第二输入节点连接至所述第一预驱动单元的第二输出节点；

第一电阻网络，具有第一节点和第二节点，所述第一电阻网络的第一节点连接至所述第一D类输出驱动器的输出节点，而所述第一电阻网络的第二节点连接至所述ADC的非反相输入节点，第一反馈通路被限定为从所述第一D类输出驱动器的输出节点通过所述第一电阻网络至所述ADC的非反相输入节点，并且所述第一反馈通路不包括截止频率低于所述ADC的采样频率的低通滤波器件；

第二预驱动单元，包括输入节点、第一输出节点和第二输出节点，所述第二预驱动单元的输入节点连接至所述第二PWM输出节点；

第二D类输出驱动器，具有第一输入节点、第二个输入节点和输出节点，所述第二D类输出驱动器的第一输入节点连接至所述第二预驱动单元的第一输出节点，所述第二D类输出驱动器的第二输入节点连接至所述第二预驱动单元的第二输出节点；以及

第二电阻网络，具有第一节点和第二节点，所述第二电阻网络的第一节点连接至所述第二D类输出驱动器的输出节点，而所述第二电阻网络的第二节点连接至所述ADC的反相输入节点，第二反馈通路被限定为从所述第二D类输出驱动器的输出节点通过所述第二电阻网络至所述ADC的反相输入节点，并且所述第二反馈通路不包括截止频率低于所述ADC的采样频率的低通滤波器件。

14.根据权利要求13所述的电路，其中，所述ADC是Σ-Δ连续时间ADC。

15.根据权利要求13所述的电路，还包括：

第一电源节点，具有第一电源电压电平；

第一参考节点，具有第一参考接地电平；

第二电源节点，具有第二电源电压电平，所述第二电源电压电平大于所述第一电源电压电平；以及

第二参考节点，具有第二参考接地电平，所述第二参考接地电平与所述第一参考接地电平基本相同，

其中，

所述数字滤波器和所述数字PWM单元电连接在所述第一电源节点和所述第一参考节点之间；和

所述第一D类输出驱动器和所述第二D类输出驱动器电连接在所述第二电源节点和所述第二参考节点之间。

16.根据权利要求13所述的电路，其中，

所述ADC被配置为通过所述非反相输入节点和所述反相输入节点接收一对差分模拟信号；

所述一对差分模拟信号具有介于零频率至预定频率的范围内的信号带宽；以及

所述ADC还被配置为接收具有所述采样频率的时钟信号，所述采样频率不小于所述预定频率的预定倍数，并且所述预定倍数至少为2。

17.根据权利要求16所述的电路，其中，所述预定倍数为64、128或256。

18.一种D类放大器的工作方法，包括：

基于在模拟-数字转换器ADC的第一输入节点处接收的第一模拟输入信号和第一反馈信号，基于在所述ADC的第二输入节点处接收的第二模拟输入信号和第二反馈信号，由所述ADC生成第一数字信号；

基于所述第一数字信号，由数字滤波器生成第二数字信号；

基于所述第二数字信号生成第一PWM信号和第二PWM信号；

基于所述第一PWM信号生成第一组控制信号；

基于所述第二PWM信号生成第二组控制信号；

基于所述第一组控制信号由第一D类输出驱动器生成第一输出信号；

基于所述第二组控制信号，由第二D类输出驱动器生成第二输出信号；

基于将所述第一输出信号缩放预定比率生成所述第一反馈信号；

基于将所述第二输出信号缩放所述预定比率生成所述第二反馈信号；以及

将所述第一反馈信号与所述ADC连接，

将所述第二反馈信号与所述ADC连接，

在不执行低通滤波操作的条件下，执行生成所述第一反馈信号和连接所述第一反馈信号以及执行生成所述第二反馈信号和连接所述第二反馈信号，所述低通滤波操作的截止频率低于所述ADC的采样频率。